JP4060282B2 - レベル変換回路、およびレベル変換機能付シリアル/パラレル変換回路 - Google Patents
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Links
- 238000006243 chemical reaction Methods 0.000 title claims description 474
- 239000003990 capacitor Substances 0.000 claims description 70
- 230000005669 field effect Effects 0.000 claims description 47
- 230000000295 complement effect Effects 0.000 claims description 19
- 230000004913 activation Effects 0.000 claims description 6
- 230000000694 effects Effects 0.000 claims description 3
- 230000005684 electric field Effects 0.000 claims description 3
- 238000009413 insulation Methods 0.000 claims description 2
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 252
- 238000005070 sampling Methods 0.000 description 45
- 238000010586 diagram Methods 0.000 description 21
- 230000004044 response Effects 0.000 description 20
- 230000008859 change Effects 0.000 description 16
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 14
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 14
- 101100058943 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CAK1 gene Proteins 0.000 description 10
- 230000003071 parasitic effect Effects 0.000 description 7
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 6
- 230000008878 coupling Effects 0.000 description 6
- 238000010168 coupling process Methods 0.000 description 6
- 238000005859 coupling reaction Methods 0.000 description 6
- 238000005401 electroluminescence Methods 0.000 description 6
- 230000004048 modification Effects 0.000 description 6
- 238000012986 modification Methods 0.000 description 6
- 239000004973 liquid crystal related substance Substances 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 230000009471 action Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 238000005086 pumping Methods 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
- H05B3/00—Ohmic-resistance heating
- H05B3/20—Heating elements having extended surface area substantially in a two-dimensional plane, e.g. plate-heater
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/01855—Interface arrangements synchronous, i.e. using clock signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
- H05B3/00—Ohmic-resistance heating
- H05B3/10—Heating elements characterised by the composition or nature of the materials or by the arrangement of the conductor
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/027—Details of drivers for data electrodes, the drivers handling digital grey scale data, e.g. use of D/A converters
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/0289—Details of voltage level shifters arranged for use in a driving circuit
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/0294—Details of sampling or holding circuits arranged for use in a driver for data electrodes
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
- H05B2203/00—Aspects relating to Ohmic resistive heating covered by group H05B3/00
- H05B2203/016—Heaters using particular connecting means
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
- H05B2203/00—Aspects relating to Ohmic resistive heating covered by group H05B3/00
- H05B2203/019—Heaters using heating elements having a negative temperature coefficient
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
- H05B2203/00—Aspects relating to Ohmic resistive heating covered by group H05B3/00
- H05B2203/02—Heaters using heating elements having a positive temperature coefficient
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
- H05B2203/00—Aspects relating to Ohmic resistive heating covered by group H05B3/00
- H05B2203/021—Heaters specially adapted for heating liquids
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- Engineering & Computer Science (AREA)
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Description
図1は、この発明の実施の形態1に従うレベル変換回路の構成を示す図である。図1において、レベル変換回路は、入力ノードDN5へ与えられる入力信号INを、入力ノードDN4に与えられるクロック信号/CLKに従って内部ノードDN7へ伝達するNチャネルMOSトランジスタ(絶縁ゲート型電界効果トランジスタ)5と、内部ノードDN7に結合され、クロック入力ノードDN3からのクロック信号CLKに従って選択的に容量を形成するMOS型容量素子(以下、MOSキャパシタと称す)6と、クロック信号CLKおよび/CLKに従って選択的に活性化され、活性化時、内部ノードDN7の信号に従って内部出力ノードDN6を駆動するクロックドインバータCIVと、内部出力ノードDN6上の信号電圧をラッチするラッチ回路を構成するインバータ7およびクロックドインバータ8を含む。
ここで、VCHおよびVCLは、クロック信号CLKおよび/CLKのHレベル(5V)およびLレベル(0V)をそれぞれ示し、C6Hは、チャネル形成時のMOSキャパシタ6の容量値を示し、CSTは、内部ノードDN7に存在する寄生容量(図示せず)の容量値を示す。したがって、(VCH−VCL)は、クロック信号CLKおよび/CLKの電圧振幅を示し、上式(1)は、MOSキャパシタ6により内部ノードDN7に注入された電荷が、MOSキャパシタ6と図示しない寄生容量とに分配されることを示す。
この条件では、電圧変化量ΔVHは、クロック信号CLKの電圧振幅の1/2倍(=2.5V)となる。この場合、内部ノードDN7の電圧レベルは、5.5Vとなる。この電圧レベルは、電源電圧VDDで動作する内部回路と同様に、クロックドインバータCIVにおいてPチャネルMOSトランジスタ2をオフ状態、NチャネルMOSトランジスタ3をオン状態とすることができる電圧レベルであり、クロックドインバータCIVを活性化し、正確に、振幅5Vの2値信号を生成させる動作を行なわせることができる。
図4は、この発明の実施の形態2に従うレベル変換回路の構成を示す図である。図4に示すレベル変換回路は、図1に示すレベル変換回路と以下の点でその構成が異なっている。すなわち、クロックドインバータCIVのロー側電源ノードDN2には、基準電圧(接地電圧VSS)に代えて、クロック信号/CLKが与えられる。この図4に示すレベル変換回路の他の構成は、図1に示すレベル変換回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図8は、この発明のこの発明の実施の形態3に従うレベル変換回路の構成を示す図である。この図8に示すレベル変換回路は、以下の点が、図1または図4に示すレベル変換回路とその構成が異なる。すなわち、クロックドインバータCIVにおいて、ハイ側電源ノードDN1に接続されるPチャネルMOSトランジスタ1のゲートが、内部ノードDN7に接続され、内部出力ノードDN6に接続されるPチャネルMOSトランジスタ2のゲートへ、クロック信号/CLKが与えられる。同様、NチャネルMOSトランジスタ3のゲートへ、クロック信号CLKが与えられ、ロー側電源ノードDN2に接続されるNチャネルMOSトランジスタ4のゲートは、内部ノードDN7に接続される。ロー側電源ノードDN2へは、基準電圧VSSまたはクロック信号/CLKが与えられる。この図8に示すレベル変換回路の他の構成は、図1または図4に示すレベル変換回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図9は、この発明の実施の形態4に従うレベル変換回路の構成を示す図である。この図9に示すレベル変換回路は、以下の点で、図8に示すレベル変換回路とその構成が異なる。すなわち、サンプリング用のNチャネルMOSトランジスタ5のゲートへは、クロック入力ノードDN4aを介してクロック信号/CLKKが与えられる。このクロック信号/CLKKのHレベルは、クロック信号/CLKのHレベルよりも高い電圧レベルである。この図9に示すレベル変換回路の他の構成は、図8に示すレベル変換回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図11は、この発明の実施の形態5に従うレベル変換回路の構成を示す図である。図11に示すレベル変換回路は、MOSキャパシタ6の充電電圧に従ってクロック信号CLKを内部ノードクロックドインバータCIVの入力ノード)DN7に選択的に伝達する。すなわち、この図11に示すレベル変換回路は、クロック入力ノードDN4からの補のクロック信号/CLKに従って入力ノードDN5に与えられた入力信号INを内部ノードDN9へ伝達するNチャネルMOSトランジスタ5と、クロック入力ノードDN3のクロック信号CLKと内部ノードDN9の電位差に従って選択的に容量を形成するMOSキャパシタ6と、内部ノードDN9上の電圧に従ってクロック入力ノードDN3上のクロック信号CLKを選択的に内部ノードDN7に伝達するNチャネルMOSトランジスタ9と、クロック信号/CLKに従って内部ノードDN7をロー側電源ノードDN2の電圧レベルに駆動するNチャネルMOSトランジスタ10と、内部ノードDN7上の信号に従って、レベル変換を行なって内部出力ノードDN6へ伝達するクロックドインバータCIVと、この内部出力ノードDN6上の信号をラッチするラッチ回路を構成するインバータ7およびクロックドインバータ8を含む。
図13は、この発明の実施の形態6に従うレベル変換回路の構成を示す図である。この図13に示すレベル変換回路は、以下の点で、図11に示すレベル変換回路の構成とその構成が異なっている。すなわち、図13に示すレベル変換回路において、MOSキャパシタ6を構成するMOSトランジスタのソース/ドレインノードが、クロックドインバータCIVの入力に接続される内部ノードDN7に接続される。この図13に示すレベル変換回路の他の構成は、図11に示すレベル変換回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図14は、この発明の実施の形態7に従うレベル変換回路の構成を示す図である。この図14に示すレベル変換回路は、図11および図13に示すレベル変換回路と以下の点でその構成が異なる。すなわち、MOSキャパシタ6は設けられない。内部ノードDN9にゲートが接続されるMOSトランジスタ9をMOS容量として動作させるため、そのチャネル幅が十分大きくされたNチャネルMOSトランジスタ9wが用いられる。この図14に示すレベル変換回路の他の構成は、図11および図13に示すレベル変換回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図15は、この発明の実施の形態8に従うレベル変換回路の構成を示す図である。この図15に示すレベル変換回路においては、内部ノードDN7をLレベルに駆動するロー駆動回路の構成が、図14に示す構成と異なる。すなわち、このロー駆動回路として、電源ノードDN1と内部ノードDN10の間に接続されかつそのゲートにクロック入力ノードDN3からのクロック信号CLKを受けるPチャネルMOSトランジスタ11と、内部ノードDN10とロー側電源ノードDN2bの間に接続され、かつそのゲートが内部ノードDN7に接続されるNチャネルMOSトランジスタ12がさらに設けられる。MOSトランジスタ10のゲートは、内部ノードDN10に接続される。
図16は、この発明の実施の形態9に従うレベル変換機能付シリアル/パラレル変換回路の構成を概略的に示す図である。図16において、レベル変換機能付シリアル/パラレル変換回路は、入力信号INをクロック信号/CLKおよびCLKに従ってサンプリングしかつ電圧レベルを変換して出力するレベル変換回路20と、このレベル変換回路20の出力信号を、クロック信号/CLKがHレベルのときラッチするラッチ回路22と、クロック信号CLKがHレベルのとき活性化され、このラッチ回路22のラッチ信号を転送しかつラッチするシフトラッチ回路24と、クロック信号/CLKがHレベルのときに活性化され、活性化時、シフトラッチ回路24の出力信号をシフトしかつラッチして出力画素信号/OTDおよびOTDを生成するシフトラッチ回路26と、クロック信号CLKおよび/CLKに従って入力信号INをサンプリングしかつレベル変換を行なって出力するレベル変換回路30と、クロック信号/CLKがHレベルのときに活性化され、このレベル変換回路30の出力信号を転送しかつラッチして出力画素信号OTEおよび/OTEを生成するシフトラッチ回路32を含む。
図19は、この発明の実施の形態9に従うレベル変換機能付シリアル/パラレル変換回路の要部の構成を示す図である。図19においては、レベル変換機能付シリアル/パラレル変換回路のレベル変換回路20および30の部分の構成を示す。図19において、レベル変換回路20は、クロック信号/CLKがHレベルのときに入力信号INを内部ノードDN9aに伝達するNチャネルMOSトランジスタ5aと、クロック信号CLKの立上がりに応答して選択的にチャージポンプ動作を行なって内部ノードDN9aに電荷を供給するMOSキャパシタ6aと、内部ノードDN9a上の信号電位に従ってクロック信号CLKを内部ノードDN7aに伝達するNチャネルMOSトランジスタ9aと、クロック信号CLKに従って内部ノードDN7aをLレベルにプリチャージするNチャネルMOSトランジスタ10aと、クロック信号CLKおよび/CLKがそれぞれHレベルおよびLレベルのとき活性化され、内部ノードDN7a上の信号を反転するクロックドインバータCIVaを含む。
図20は、この発明の実施の形態10に従うレベル変換機能付シリアル/パラレル変換回路の構成を概略的に示す図である。図20において、レベル変換機能付シリアル/パラレル変換回路は、互いに入力ノードに対して並列に設けられ、シフトレジスタ回路60からのシフトクロック信号/SH1−/SHnそれぞれに従って、与えられた入力信号INを取込かつレベル変換を行なうレベル変換回路LCK1−LCKnと、レベル変換回路LCK1−LCKnそれぞれに対応して設けられ、対応のシフトクロック信号/SH1−/SHnがLレベルのときに活性化されて対応のレベル変換回路LCK1−LCKnの出力信号をラッチするラッチ回路LLK1−LLKnと、レベル変換回路LCK1−LCKnそれぞれに対応して設けられ、ラッチ指示信号LATがHレベルのときにスルー状態となりかつラッチ指示信号LATがLレベルのときにラッチ状態となるシフトラッチ回路SLK1−SLKnを含む。
図23は、図20に示すレベル変換回路LCK1−LCKnの変更例を示す図である。この図23においては、レベル変換回路LCK1−LCKnは同一構成を有するため、レベル変換回路LCKi(i=1−n)の構成を代表的に示す。図23において、レベル変換回路LCKiは、シフトクロック信号/SHiに従って入力信号INを内部ノードDNsへ転送するNチャネルMOSトランジスタ80と、シフトクロック信号SHiを反転するインバータ81と、内部ノードDNsの信号電位に従ってインバータ81の出力信号SHiを内部ノードDNtに選択的に転送するNチャネルMOSトランジスタ82と、シフトクロック信号/SHiのHレベルのときに導通し、内部ノードDNtを、接地電圧レベル(シフトクロック信号SHiのローレベル)にプリチャージするNチャネルMOSトランジスタ83と、シフトクロック信号SHiおよび/SHiに従って選択的に活性化され、活性化時、内部ノードDNtの信号を反転するクロックドインバータCIV2を含む。
図24は、この発明の実施の形態11に従うレベル変換機能付シリアル/パラレル変換回路の構成を概略的に示す図である。この図24に示すレベル変換機能付シリアル/パラレル変換回路は、以下の点で、図20に示すレベル変換機能付シリアル/パラレル変換回路の構成と異なる。すなわち、入力信号INのレベル変換を行なうレベル変換回路LCK1−LCKnにおいて、前段のレベル変換回路からのシフトクロック信号SH0−SH(n−1)に従って入力信号をサンプリングし、対応のシフトクロック信号/SH1−/SHnに従ってレベル変換動作を実行する。この図24に示すレベル変換機能付シリアル/パラレル変換回路の他の構成は、図20に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図27は、この発明の実施の形態11のレベル変換回路の変更例を示す図である。この図27に示すレベル変換回路LCKiは、以下の点で、図23に示すレベル変換回路と、その構成が異なる。すなわち、入力段のMOSトランジスタ80のゲートへは、前段のレベル変換回路(LCK(i−1))に対する反転シフトクロック信号SH(i−1)が、サンプリングタイミング信号として与えられる。また、インバータ81からの反転シフトクロック信号SHiが、次段のレベル変換回路(LCK(i+1))の入力段のMOSトランジスタのゲートへ、サンプリングタイミング信号として与えられる。この図27に示すレベル変換回路の他の構成は、図23に示すレベル変換回路LCKiの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図28は、この発明の実施の形態11に従うレベル変換回路のさらに他の変更例を示す図である。この図28に示すレベル変換回路においては、入力信号INが単発的に与えられ、この単発的に与えられる入力信号INのレベルを変換する。すなわち、図28に示すレベル変換回路は、クロック信号CLK1に従って入力信号INを転送するMOSトランジスタ100と、クロック信号CLK2および/CLK2に従ってこのMOSトランジスタ100を介して転送された信号のレベル変換を行ないかつラッチするレベル変換部102を有する。このレベル変換部102は、先の実施の形態1から9に示すレベル変換回路の入力段のMOSトランジスタを除く回路構成を有する。クロック信号CLK2がHレベルであり、クロック信号/CLK2がLレベルのときに、このレベル変換部102が活性化され、サンプリング信号のHレベルを、それより電圧レベルの高いHレベルの信号に変換する。
Claims (16)
- 第1のクロック信号に相当するクロック信号を入力する第1のクロック入力ノードからのクロック信号に従って、入力ノードに与えられた入力信号を第1の内部ノードに転送する第1導電型の第1の絶縁ゲート型電界効果トランジスタ、
第2のクロック信号を入力する第2のクロック入力ノードと前記第1の内部ノードの間に接続され、前記第1の内部ノードと前記第2のクロック入力ノードの電位差に従って選択的に容量を形成するMOS型容量素子、
前記第1のクロック信号と前記第2のクロック信号とに従って前記第1の絶縁ゲート型電界効果トランジスタの非導通時に活性化され、活性化時、前記第1の内部ノードの電位を反転して前記入力信号の振幅よりも大きな振幅を有する信号を第2の内部ノードに生成するクロックドインバータを備える、レベル変換回路。 - 第1の内部ノードに結合され、前記第1の内部ノードの電位と第1のクロック入力ノードからのクロック信号との電位差に従って選択的に容量を形成するMOS型容量素子、
第2のクロック入力ノードからのクロック信号に従って、入力ノードに与えられた入力信号を前記第1の内部ノードに転送する第1導電型の第1の絶縁ゲート型電界効果トランジスタ、および
前記第1のクロック入力ノードからのクロック信号に従って前記第1の絶縁ゲート型電界効果トランジスタの非導通時に活性化され、活性化時、前記第1の内部ノードの電位を反転して前記入力信号の振幅よりも大きな振幅を有する信号を第2の内部ノードに生成するクロックドインバータを備える、レベル変換回路。 - 前記クロックドインバータのロー側電源ノードには、前記第1のクロック入力ノードからのクロック信号および前記第1のクロック入力ノードからのクロック信号に相当するクロック信号の一方が供給され、かつ前記クロックドインバータのハイ側電源ノードには、前記第2のクロック入力ノードからのクロック信号のハイレベルに相当する電圧が供給され、
前記第1および第2のクロック入力ノードの信号は、互いに位相の異なるクロック信号である、請求項1または2記載のレベル変換回路。 - 前記クロックドインバータは、
ハイ側電源ノードに結合されかつそのゲートが前記第1の内部ノードに接続される第2の導電型の第2の絶縁ゲート型電界効果トランジスタと、
前記第2の絶縁ゲート型電界効果トランジスタと前記第2の内部ノードの間に接続されかつそのゲートに前記第1のクロック入力ノードからのクロック信号を受ける前記第2導電型の第3の絶縁ゲート型電界効果トランジスタと、
ロー側電源ノードに接続されかつそのゲートが前記第1の内部ノードに接続される第1導電型の第4の絶縁ゲート型電界効果トランジスタと、
前記第4の絶縁ゲート型電界効果トランジスタと前記第2の内部ノードとの間に接続され、かつそのゲートに前記第2のクロックノードからのクロック信号を受ける前記第1導電型の第5の絶縁ゲート型電界効果トランジスタとを備える、請求項1または2記載のレベル変換回路。 - 前記第1のクロック入力ノードには、前記第2のクロック入力ノードからのクロック信号よりも振幅の大きなクロック信号が供給される、請求項1または2記載のレベル変換回路。
- 第1のクロック入力ノードからのクロック信号に従って入力信号を第1の内部ノードに転送する第1導電型の絶縁ゲート型電界効果トランジスタと、
前記第1の内部ノードに従って第2のクロック入力ノードに供給される第2のクロック信号を第2の内部ノードに伝達する第1導電型の第2の絶縁ゲート型電界効果トランジスタと、
前記第1のクロック入力ノードのクロック信号と同相のクロック信号に従って、前記第2の内部ノードをロー側電源ノードの電圧レベルへ駆動するロー駆動回路、および
前記第1および第2のクロック入力ノードのクロック信号に相当するクロック信号に従って前記第2の内部ノードの信号に従って第3の内部ノードを駆動するクロックドインバータを備える、レベル変換回路。 - 前記第1の内部ノードに結合され、前記第2のクロック入力ノードのクロック信号と前記第1の内部ノードの電位差に応じて選択的に容量を形成するMOS型容量素子をさらに備える、請求項6記載のレベル変換回路。
- 前記第1の内部ノードと前記第2の内部ノードとの間に接続され、前記第1の内部ノードの電圧が前記第2の内部ノードの電圧よりも高いときに容量を形成するMOS型容量素子をさらに備える、請求項6記載のレベル変換回路。
- 前記ロー駆動回路は、前記ロー側電源ノードと前記第2の内部ノードとの間に接続されかつそのゲートに前記第2のクロック入力ノードのクロック信号に対応するクロック信号を受ける第1導電型の第3の絶縁ゲート型電界効果トランジスタを備える、請求項6記載のレベル変換回路。
- 前記ロー側駆動回路は、
前記第2の内部ノードと前記ロー側電源ノードとの間に接続されかつそのゲートが第4の内部ノードに接続される第1導電型の第3の絶縁ゲート型電界効果トランジスタと、
前記第4の内部ノードと前記ロー側電源ノードとの間に接続されかつそのゲートが前記第2の内部ノードに接続される第1導電型の第4の絶縁ゲート型電界効果トランジスタと、
前記第4の絶縁ゲート型電界効果トランジスタとハイ側電源ノードとの間に接続されかつそのゲートに前記第2のクロック入力ノードのクロック信号に相当するクロック信号を受ける第2導電型の第5の絶縁ゲート型電界効果トランジスタを備える、請求項6記載のレベル変換回路。 - 第1のクロック信号に相当するクロック信号を入力する第1のクロック入力ノードからのクロック信号に従って入力ノードに与えられた入力信号を内部ノードに転送する第1導電型の第1の絶縁ゲート型電界効果トランジスタと、第2のクロック信号を入力する第2のクロック入力ノードと前記内部ノードとの間に接続され、前記内部ノードと前記第2のクロック入力ノードの電位差に従って選択的に容量を形成するMOS型容量素子と、前記第1のクロック信号と前記第2のクロック信号とに従って選択的に前記第1の絶縁ゲート型電界効果トランジスタの非導通時に活性化され、活性化時、前記第1の内部ノードの電位を反転して前記入力信号の振幅よりも大きな振幅を有する信号を第2の内部ノードに生成するクロックドインバータとを備える第1のレベル変換回路、
前記第1のレベル変換回路と相補的に前記第1のクロック信号に相当するクロック信号および前記第2のクロック信号に従って動作し、前記入力信号のレベル変換をする、前記第1のレベル変換回路と同一構成を有する第2のレベル変換回路、および
前記第1のクロック信号に相当するクロック信号および前記第2のクロック信号に従って、前記第1および第2のレベル変換回路の出力信号を取り込み、並列に出力する転送回路を備え、前記第1のクロック信号および前記第2のクロック信号は前記入力信号が供給されるサイクルの2倍のサイクルを有する、レベル変換機能付シリアル/パラレル変換回路。 - 第1のクロック入力ノードからのクロック信号に従って入力信号を第1の内部ノードに転送する第1導電型の絶縁ゲート型電界効果トランジスタと、前記第1の内部ノードの電圧に従って第2のクロック入力ノードに供給される第2のクロック信号を第2の内部ノードに伝達する第1導電型の第2の絶縁ゲート型電界効果トランジスタと、前記第1のクロック入力ノードのクロック信号と同相のクロック信号に従って前記第2の内部ノードをロー側電源ノードの電圧レベルに駆動するロー駆動回路と、前記第1および第2のクロック入力ノードのクロック信号に対応するクロック信号に従って前記第2の内部ノードの信号に従って第3の内部ノードを駆動するクロックドインバータとを含む第1のレベル変換回路、
前記第1のレベル変換回路と同一構成を有し、かつ前記第1のクロック入力ノードのクロック信号に対応するクロック信号および前記第2のクロック信号に従って前記第1のレベル変換回路と相補的に動作して前記入力信号のレベル変換を行なって前記第1のレベル変換回路と並列に出力信号を生成する第2のレベル変換回路、および
前記第1および第2のクロック信号に従って前記第1および第2のレベル変換回路の出力信号を取り込み並列に出力する転送回路を備え、前記第1のクロック信号および前記第2のクロック信号は、前記入力信号が供給されるサイクルの2倍のサイクルを有する、レベル変換機能付シリアル/パラレル変換回路。 - 互いに並列に設けられ、各々が、第1のクロック入力ノードからのクロック信号の第1の論理レベルに従って入力ノードに与えられた入力信号を内部ノードに転送する第1導電型の第1の絶縁ゲート型電界効果トランジスタと、第1のクロック信号と相補なクロック信号を入力する第2のクロック入力ノードと前記内部ノードの間に接続され、前記内部ノードと前記第2のクロック入力ノードの電位差に従って選択的に容量を形成するMOS型容量素子と、前記第1のクロック入力ノードのクロック信号と前記第1のクロック入力ノードのクロック信号と相補なクロック信号とに従って選択的に前記第1の絶縁ゲート型電界効果トランジスタの非導通時に活性化され、活性化時、前記内部ノードの電位を反転して前記入力信号の振幅よりも大きな振幅を有する信号を第2の内部ノードに生成するクロックドインバータとを備える複数のレベル変換回路、
前記複数のレベル変換回路それぞれに対応して設けられ、ラッチ指示信号に従って対応のレベル変換回路の出力信号をラッチする複数の出力ラッチ回路、および
前記複数のレベル変換回路に対応して、各前記第1のクロック入力ノードにクロック信号を前記第1の論理レベルの期間だけ互いに異なるように供給するクロック供給回路を備える、レベル変換機能付シリアル/パラレル変換回路。 - 互いに入力信号に対して共通に設けられ、各々が、第1のクロック入力ノードからのクロック信号の第1の論理レベルに従って前記入力信号を第1の内部ノードに転送する第1導電型の絶縁ゲート型電界効果トランジスタと、前記第1の内部ノードの電圧に従って第2のクロック入力ノードに供給される第2のクロック信号を第2の内部ノードに伝達する第1導電型の第2の絶縁ゲート型電界効果トランジスタと、前記第1のクロック入力ノードのクロック信号と同相のクロック信号に従って前記第2の内部ノードをロー側電源ノードの電圧レベルに駆動するロー駆動回路と、前記第1および第2のクロック入力ノードのクロック信号に対応するクロック信号に従って前記第2の内部ノードの信号に従って第3の内部ノードを駆動するクロックドインバータとを含む複数のレベル変換回路、
前記複数のレベル変換回路それぞれに対応して設けられ、ラッチ指示信号に従って対応のレベル変換回路の出力信号をラッチする複数のラッチ回路、および
前記複数のレベル変換回路へ、各前記第1および第2のクロック入力ノードにクロック信号を前記第1の論理レベルの期間が互いに異なるように供給するクロック供給回路を備える、レベル変換機能付シリアル/パラレル変換回路。 - 互いに共通に入力ノードに結合され、各々が、第1のクロック入力ノードからのクロック信号に従って、入力ノードに与えられた入力信号を内部ノードに転送する第1導電型の第1の絶縁ゲート型電界効果トランジスタと、第2のクロック入力ノードと前記第1の内部ノードの間に接続され、前記第1の内部ノードと前記第2のクロック入力ノードの電位差に従って選択的に容量を形成するMOS型容量素子と、前記第2のクロック入力ノードのクロック信号と前記第2のクロック入力ノードのクロック信号と相補なクロック信号とに従って選択的に前記第1の絶縁ゲート型電界効果トランジスタの非導通時に活性化され、活性化時、前記内部ノードの電位を反転して前記入力信号の振幅よりも大きな振幅を有する信号を第2の内部ノードに生成するクロックドインバータを備える複数のレベル変換回路、
前記複数のレベル変換回路それぞれに対応して設けられ、共通のラッチ指示信号に従って、対応のレベル変換回路の出力信号をラッチする複数の出力ラッチ回路、および
前記複数のレベル変換回路に対して各前記第2のクロック入力ノードにクロック信号を、前記クロックドインバータの活性化期間が互いに異なるように供給するクロック供給回路を備え、前記クロック供給回路は、クロック供給シーケンスにおいて前段のレベル変換回路の第2のクロック入力ノードに供給されるクロック信号を反転して次段のレベル変換回路の第1のクロック入力ノードに供給する、レベル変換機能付シリアル/パラレル変換回路。 - 互いに入力信号に対して共通に設けられ、各々が、第1のクロック入力ノードからのクロック信号に従って前記入力信号を第1の内部ノードに転送する第1導電型の絶縁ゲート型電界効果トランジスタと、前記第1の内部ノードの電圧に従って第2のクロック入力ノードに供給される第2のクロック信号を第2の内部ノードに伝達する第1導電型の第2の絶縁ゲート型電界効果トランジスタと、前記第2のクロック信号と逆相のクロック信号に従って、前記第2の内部ノードをロー側電源ノードの電圧レベルに駆動するロー駆動回路と、前記第2のクロック信号に従って選択的に活性化され、活性化時、前記第2の内部ノードの信号に従って第3の内部ノードを駆動するクロックドインバータとを含む複数のレベル変換回路、
前記複数のレベル変換それぞれに対応して設けられ、共通のラッチ指示信号に従って対応のレベル変換回路の出力信号をラッチする複数の出力ラッチ回路、および
前記複数のレベル変換回路に対応して各前記第2のクロック入力ノードにクロック信号を、前記クロックドインバータの活性化期間が互いに異なるように供給するクロック供給回路を備え、前記クロック供給回路は、クロック供給シーケンスにおいて前段のレベル変換回路の第2のクロック入力ノードへ供給されるクロック信号を反転して次段のレベル変換回路の第1のクロック入力ノードに供給する、レベル変換機能付シリアル/パラレル変換回路。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004082773A JP4060282B2 (ja) | 2004-03-22 | 2004-03-22 | レベル変換回路、およびレベル変換機能付シリアル/パラレル変換回路 |
TW093132694A TWI295044B (en) | 2004-03-22 | 2004-10-28 | Level conversion circuit and serial/parallel conversion circuit with level conversion function |
US10/978,782 US7138831B2 (en) | 2004-03-22 | 2004-11-02 | Level conversion circuit and serial/parallel conversion circuit with level conversion function |
CN2004101021302A CN1674442B (zh) | 2004-03-22 | 2004-12-20 | 电平变换电路、及具有电平变换功能的串行/并行变换电路 |
DE102004062754A DE102004062754B4 (de) | 2004-03-22 | 2004-12-27 | Pegelumwandlungsschaltung und Seriell/Parallel-Umwandlungsschaltung mit Pegelumwandlungsfunktion |
KR1020050013224A KR100676834B1 (ko) | 2004-03-22 | 2005-02-17 | 레벨변환회로 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004082773A JP4060282B2 (ja) | 2004-03-22 | 2004-03-22 | レベル変換回路、およびレベル変換機能付シリアル/パラレル変換回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005269536A JP2005269536A (ja) | 2005-09-29 |
JP4060282B2 true JP4060282B2 (ja) | 2008-03-12 |
Family
ID=34985618
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004082773A Expired - Fee Related JP4060282B2 (ja) | 2004-03-22 | 2004-03-22 | レベル変換回路、およびレベル変換機能付シリアル/パラレル変換回路 |
Country Status (6)
Country | Link |
---|---|
US (1) | US7138831B2 (ja) |
JP (1) | JP4060282B2 (ja) |
KR (1) | KR100676834B1 (ja) |
CN (1) | CN1674442B (ja) |
DE (1) | DE102004062754B4 (ja) |
TW (1) | TWI295044B (ja) |
Families Citing this family (31)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003347926A (ja) * | 2002-05-30 | 2003-12-05 | Sony Corp | レベルシフト回路、表示装置および携帯端末 |
US7239179B2 (en) * | 2004-08-05 | 2007-07-03 | Sony Corporation | Level conversion circuit, power supply voltage generation circuit, shift circuit, shift register circuit, and display apparatus |
TWI281673B (en) * | 2005-02-21 | 2007-05-21 | Au Optronics Corp | Shift registers, display panels using same, and improving methods for leakage current |
US7724027B2 (en) * | 2005-03-31 | 2010-05-25 | Rozas Guillermo J | Method and system for elastic signal pipelining |
US7663408B2 (en) * | 2005-06-30 | 2010-02-16 | Robert Paul Masleid | Scannable dynamic circuit latch |
US7256634B2 (en) * | 2005-07-06 | 2007-08-14 | Transmeta Corporation | Elastic pipeline latch with a safe mode |
WO2007043644A1 (ja) * | 2005-10-13 | 2007-04-19 | Nec Corporation | 半導体ディジタル回路、fifoバッファ回路及びデータ受け渡し方法 |
JP4987292B2 (ja) * | 2005-12-20 | 2012-07-25 | ティーピーオー、ホンコン、ホールディング、リミテッド | 回路装置 |
US7495466B1 (en) | 2006-06-30 | 2009-02-24 | Transmeta Corporation | Triple latch flip flop system and method |
US7538581B2 (en) * | 2006-08-01 | 2009-05-26 | Supertex, Inc. | Fast AC coupled level translator |
US7443223B2 (en) * | 2006-08-31 | 2008-10-28 | Freescale Semiconductor, Inc. | Level shifting circuit |
US7545170B2 (en) * | 2007-02-15 | 2009-06-09 | Himax Technologies Limited | Source driver and level shifting method thereof |
JP4987607B2 (ja) * | 2007-07-25 | 2012-07-25 | ルネサスエレクトロニクス株式会社 | レベルシフト回路 |
KR101468935B1 (ko) * | 2008-01-11 | 2014-12-04 | 삼성전자주식회사 | 선택적 프리차지를 위한 구동 회로 |
JP5384910B2 (ja) | 2008-11-11 | 2014-01-08 | ルネサスエレクトロニクス株式会社 | 半導体集積回路及びクロック同期化制御方法 |
KR100986824B1 (ko) | 2008-12-08 | 2010-10-12 | 경희대학교 산학협력단 | 나노 공정용 cmos 플립플롭 회로 |
JP5816407B2 (ja) * | 2009-02-27 | 2015-11-18 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
US8179178B2 (en) * | 2009-08-13 | 2012-05-15 | Via Technologies, Inc. | Registers with reduced voltage clocks |
US8143939B2 (en) * | 2010-01-22 | 2012-03-27 | Himax Analogic, Inc. | Charge pump driving circuit and charge pump system |
CN102315852B (zh) * | 2011-05-03 | 2014-07-30 | 四川和芯微电子股份有限公司 | 并串数据转换电路及并串数据转换系统 |
US8866652B2 (en) | 2013-03-07 | 2014-10-21 | Analog Devices, Inc. | Apparatus and method for reducing sampling circuit timing mismatch |
US9007092B2 (en) * | 2013-03-22 | 2015-04-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
KR102127988B1 (ko) * | 2013-04-22 | 2020-06-30 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그를 포함하는 반도체 시스템 |
US9325313B2 (en) * | 2014-01-28 | 2016-04-26 | Broadcom Corporation | Low-power level-shift circuit for data-dependent signals |
CN104579256B (zh) * | 2014-12-23 | 2017-05-24 | 昆山锐芯微电子有限公司 | 电平切换电路和电平切换装置 |
US10033359B2 (en) * | 2015-10-23 | 2018-07-24 | Qualcomm Incorporated | Area efficient flip-flop with improved scan hold-margin |
US9966953B2 (en) | 2016-06-02 | 2018-05-08 | Qualcomm Incorporated | Low clock power data-gated flip-flop |
FR3055463A1 (fr) * | 2016-08-31 | 2018-03-02 | St Microelectronics Crolles 2 Sas | Element de memorisation durci |
CN110521124B (zh) * | 2017-04-18 | 2023-03-28 | 株式会社索思未来 | 输出电路 |
US10084466B1 (en) * | 2017-12-28 | 2018-09-25 | Texas Instruments Incorporated | Top plate sampling circuit including input-dependent dual clock boost circuits |
CN115051561A (zh) * | 2021-03-09 | 2022-09-13 | 长鑫存储技术有限公司 | 电压转换电路 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5581506A (en) * | 1994-06-03 | 1996-12-03 | Matsushita Electric Industrial Co., Ltd. | Level-shifter, semiconductor integrated circuit, and control methods thereof |
US6590423B1 (en) * | 1994-10-11 | 2003-07-08 | Derek Wong | Digital circuits exhibiting reduced power consumption |
JP3583999B2 (ja) | 2000-03-01 | 2004-11-04 | 三洋電機株式会社 | レベル変換回路 |
JP2002251174A (ja) | 2000-11-22 | 2002-09-06 | Hitachi Ltd | 表示装置 |
JP3937827B2 (ja) | 2001-03-28 | 2007-06-27 | ソニー株式会社 | 電子機器、表示装置、カメラシステムおよび携帯端末装置 |
TW582005B (en) * | 2001-05-29 | 2004-04-01 | Semiconductor Energy Lab | Pulse output circuit, shift register, and display device |
JP3758545B2 (ja) * | 2001-10-03 | 2006-03-22 | 日本電気株式会社 | サンプリングレベル変換回路と2相及び多相展開回路並びに表示装置 |
-
2004
- 2004-03-22 JP JP2004082773A patent/JP4060282B2/ja not_active Expired - Fee Related
- 2004-10-28 TW TW093132694A patent/TWI295044B/zh not_active IP Right Cessation
- 2004-11-02 US US10/978,782 patent/US7138831B2/en not_active Expired - Fee Related
- 2004-12-20 CN CN2004101021302A patent/CN1674442B/zh not_active Expired - Fee Related
- 2004-12-27 DE DE102004062754A patent/DE102004062754B4/de not_active Expired - Fee Related
-
2005
- 2005-02-17 KR KR1020050013224A patent/KR100676834B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
TW200532608A (en) | 2005-10-01 |
DE102004062754B4 (de) | 2009-10-15 |
CN1674442B (zh) | 2010-11-24 |
KR20060042060A (ko) | 2006-05-12 |
US20050206432A1 (en) | 2005-09-22 |
CN1674442A (zh) | 2005-09-28 |
TWI295044B (en) | 2008-03-21 |
JP2005269536A (ja) | 2005-09-29 |
US7138831B2 (en) | 2006-11-21 |
KR100676834B1 (ko) | 2007-02-01 |
DE102004062754A1 (de) | 2005-10-20 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060705 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071016 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071211 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071219 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101228 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111228 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111228 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121228 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121228 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131228 Year of fee payment: 6 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |