JP4060282B2 - レベル変換回路、およびレベル変換機能付シリアル／パラレル変換回路 - Google Patents

Description

この発明は、絶縁ゲート型電界効果トランジスタ（ＭＯＳトランジスタ）を用いたレベル変換回路に関し、特に、液晶素子および有機エレクトロルミネッセンス（ＥＬ）素子などの表示装置に用いられるラッチ機能を有するレベルシフト回路に関する。より具体的には、この発明は、表示画素に供給される画素データ信号のラッチおよびレベルシフトを行なう回路の構成に関する。

液晶素子または有機ＥＬ（エレクトロルミネッセンス）素子を表示画素素子として利用する表示装置においては、信号振幅を拡大するためにレベル変換回路が利用される。たとえば、表示画素素子を表示信号に従って正確に駆動して階調表示を行なうために、画像データ信号の振幅を拡大して表示信号を生成して画素素子へ供給することが行なわれる。

このような表示装置においては、一般に、発熱を防止するために消費電力を低減することが要求され、また、携帯機器の電池を電源とする用途に利用される場合には、さらに消費電力を低減することが要求される。このような消費電力を低減することを意図するレベル変換回路の構成が、特許文献１（特開２００３−１１５７５８号公報）に示されている。

この特許文献１に示される構成においては、サンプリングパルスに従って入力信号を第１の容量素子に保持し、このサンプリング完了後、第１の容量素子に保持された電圧に従ってレベル変換機能を有するＭＯＳドライブ段を駆動する。このＭＯＳドライブ段の出力信号に従って第２の容量素子を充電してレベル変換信号を生成する。この特許文献１に示される構成においては、消費電流低減に加えて、少ない素子数で入力信号のレベル変換を行なうことを図る。

また、消費電力を低減することを意図するレベル変換回路が、特許文献２（特開２００２−３５８０５５号公報）に示されている。この特許文献２に示されるレベル変換回路においては、入力信号を基準電圧と比較するカレントミラー型入力バッファ回路を、垂直走査開始指示信号の活性化期間活性化し、このカレントミラー型入力バッファ回路の出力信号を、垂直走査開始指示信号の非活性化時にレベル変換機能を有するラッチ回路でラッチする。カレントミラー型入力バッファ回路を必要最小限の期間動作させ、以降、その出力信号をラッチ回路でラッチし、かつこのラッチ回路によりレベル変換を行なうことにより、消費電流を低減することを図る。

また、消費電力の低減に加えて高速動作を実現することを目的とするレベル変換回路が、特許文献３（特開２００１−３２０２６８号公報）に示されている。この特許文献３に示される構成においては、入力クロック信号に従って振幅制限された制御信号を生成し、この振幅制限された制御信号に従って出力駆動段を駆動する。振幅制限においては、ＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）のしきい値電圧降下を利用し、出力駆動段をＣＭＯＳインバータで構成したとき、これらのドライブトランジスタの一方を強いオン状態、他方を弱いオン状態とする。単に、出力ドライブトランジスタのオン状態の度合いを制御することにより高速動作を実現する。また、出力ノードの電位レベルの遷移期間を短縮して、貫通電流が流れる期間を低減して消費電力を低減することを図る。

さらに、画像表示装置における信号振幅を拡大するためのレベル変換回路の消費電力を低減することを目的とする構成が、特許文献４（特開２００２−２５１１７４号公報）に示されている。この特許文献４に示される構成においては、出力ドライブトランジスタのゲートを、ＭＯＳトランジスタをダイオード接続してクランプし、この出力ドライブトランジスタのゲートへ、容量素子を介して入力信号を伝達する。出力ドライブトランジスタのゲート電位を容量素子による容量結合により変化させ、出力ドライブトランジスタを高速でオン／オフ状態へ駆動することにより、貫通電流を低減し、消費電力を低減することを図る。
特開２００３−１１５７５８号公報 特開２００２−３５８０５５号公報 特開２００１−３２０２６８号公報 特開２００２−２５１１７４号公報

液晶表示装置等の表示装置においては、薄膜トランジスタ（ＴＦＴ）がＭＯＳトランジスタとして利用される。この場合、表示画素素子の特性劣化を防止するために、低温ポリシリコンＴＦＴが利用される。このような低温ポリシリコンＴＦＴは、低温で熱処理が行われるだけであり、単結晶ポリシリコンを利用するＭＯＳトランジスタに比べて結晶品質が悪いため、しきい値電圧のばらつきが大きく、また導通時のチャネル抵抗（オン抵抗）も大きい。

特許文献１に示される構成においては、レベル変換動作時、第１の容量素子に保持された小振幅の入力信号に従って、出力ドライブトランジスタを駆動して第２の容量素子に保持された電圧を放電する。したがって、出力ドライブトランジスタの電流駆動力が小さく、高速で第２の容量素子に保持された大振幅のレベル変換された信号を放電することができず、高速動作性が保証されないという問題が生じる。

特許文献２に示される構成においては、入力信号の電圧レベルを識別するために、カレントミラー型バッファ回路を利用し、基準電圧と入力信号とを比較し、この比較結果に従って内部信号を生成して、ラッチ回路でラッチしている。したがって、この入力バッファ回路のトランジスタ素子の数が多く、占有面積を低減できないという問題が生じる。また、トランジスタ素子のしきい値電圧がばらついた場合、このカレントミラー型入力バッファ回路の比較段のオフセットを保証することができず、正確な、入力信号を生成することができなくなるという問題が生じる。

特許文献３に示される構成においては、レベル変換を行なう出力ドライブ段のトランジスタのゲート電位をダイオード接続されたＭＯＳトランジスタによりレベルシフトしており、出力ドライブトランジスタのオン状態の度合いを、入力信号に従って変更している。したがって、出力ドライブ段において、充電用および放電用のドライブトランジスタがともにオン状態となっており、常時貫通電流が流れるという問題が生じる。

特許文献４に示される構成においては、レベル変換用の出力ドライブトランジスタのゲート電位を、ダイオード接続されたＭＯＳトランジスタによりクランプし、入力信号の容量結合により、これらのドライブトランジスタのゲート電位を変化させている。したがって、入力信号を受けるノードには、ハイ側のドライブトランジスタおよびロー側トランジスタそれぞれに対して容量素子を設ける必要があり、入力信号の負荷が大きくなるという問題が生じる。また、この特許文献４においては、別の構成として、入力信号の容量結合により内部出力ノードを駆動する構成が示されている。すなわち、第１のドライブトランジスタのゲートと内部出力ノードの間に入力信号を受ける容量素子を接続し、また、内部出力ノードを、入力信号の反転信号により第２のドライブトランジスタを介して入力信号に結合している。したがって、相補な入力信号の間にスキューが生じた場合、内部出力ノードの信号が第２のドライブトランジスタを介して入力信号に結合され、十分に内部出力ノードを充電することができなくなる場合が生じ、正確にレベル変換された信号を生成することができなくなる問題が生じる。

それゆえ、この発明の目的は、小電圧振幅の信号を、高速でかつ低消費電力で大電圧振幅の信号に変換することのできるレベル変換回路およびこれを用いたシリアル／パラレル変換回路を提供することである。

この発明の第１の観点に係るレベル変換回路は、第１のクロック信号に相当するクロック信号を入力する第１のクロック入力ノードからのクロック信号に従って、入力ノードに与えられた入力信号を第１の内部ノードに転送する第１導電型の第１の絶縁ゲート型電界効果トランジスタと、第２のクロック信号を入力する第２のクロック入力ノードと第１の内部ノードの間に接続され、この内部ノードと第２のクロック入力ノードの電位差に従って選択的に容量を形成するＭＯＳ型容量素子と、第１のクロック信号と第２のクロック信号とに従って選択的に第１の絶縁ゲート型電界効果トランジスタの非導通時に活性化され、活性化時、第１の内部ノードの電位を反転して入力信号の振幅よりも大きな振幅を有する信号を第２の内部ノードに生成するクロックドインバータとを含む。

この発明の第２の観点に係るレベル変換回路は、第１の内部ノードに結合され、第１のクロック入力ノードからのクロック信号と第１の内部ノードの電位差に応じて選択的に容量を形成するＭＯＳ型容量素子と、第２のクロック入力ノードからのクロック信号に従って入力ノードに与えられた入力信号を第１の内部ノードに転送する第１導電型の第１の絶縁ゲート型電界効果トランジスタと、第１のクロック入力ノードからのクロック信号に従って第１の絶縁ゲート型電界効果トランジスタの非活性時に活性化され、活性化時、第１の内部ノードの電位を反転して入力信号の振幅よりも大きな振幅を有する信号を第２の内部ノードに生成するクロックドインバータとを含む。

この発明の第３の観点に係るレベル変換回路は、第１のクロック入力ノードからのクロック信号に従って入力信号を第１の内部ノードに転送する第１導電型の絶縁ゲート型電界効果トランジスタと、この第１の内部ノードの電圧に従って第２のクロック入力ノードに供給される第２のクロック信号を第２の内部ノードに伝達する第１導電型の第２の絶縁ゲート型電界効果トランジスタと、第１のクロック入力ノードのクロック信号と同相のクロック信号に従って第２の内部ノードをロー側電源ノードの電圧レベルに駆動するロー駆動回路と、これらの第１および第２のクロック入力ノードのクロック信号に対応するクロック信号に従って選択的に活性化され、活性化時、この第２の内部ノードの信号に従って第３の内部ノードを駆動するクロックドインバータとを含む。

この発明の第４の観点に係るレベル変換機能付シリアル／パラレル変換回路は、互いに相補的に動作する第１および第２のレベル変換回路と、これらの第１および第２のレベル変換回路の出力信号を取り込み並列に出力する転送回路とを含む。第１のレベル変換回路は、第１のクロック信号に対応するクロック信号を入力する第１のクロック入力ノードからのクロック信号に従って、入力ノードに与えられた入力信号を第１の内部ノードに転送する第１導電型の第１の絶縁ゲート型電界効果トランジスタと、第２のクロック信号を入力する第２のクロック入力ノードと第１の内部ノードとの間に接続され、第１の内部ノードと第２のクロック入力ノードの電位差に従って選択的に容量を形成するＭＯＳ型容量素子と、第１のクロック信号と第２のクロック信号とに従って選択的に第１の絶縁ゲート型電界効果トランジスタの非導通時に活性化され、活性化時、第１の内部ノードの電位を反転して入力信号の振幅よりも大きな振幅を有する信号を第２の内部ノードに生成するクロックドインバータとを含む。

第２のレベル変換回路は、この第１のレベル変換回路と相補的に第１および第２のクロック信号に従って動作し、かつ第１のレベル変換回路と同一の構成を有し、第１のレベル変換回路と並列に動作して入力信号のレベルを変換する。転送回路は、これらの第１および第２のクロック信号に従って信号の取り込み及び転送動作を行う。第１および第２のクロック信号は、入力信号が供給されるサイクルの２倍のサイクルを有する。

この発明の第５の観点に係るレベル変換機能付シリアル／パラレル変換回路は、互いに相補的に動作する同一構成を有する第１および第２のレベル変換回路と、これらの第１および第２のレベル変換回路の出力信号を取り込み並列に出力する転送回路を含む。この第１のレベル変換回路は、第１のクロック入力ノードからのクロック信号に従って入力信号を第１の内部ノードに転送する第１導電型の絶縁ゲート型電界効果トランジスタと、第１の内部ノードの電圧に従って第２のクロック入力ノードに供給される第２のクロック信号を第２の内部ノードに伝達する第１導電型の第２の絶縁ゲート型電界効果トランジスタと、第１のクロック入力ノードのクロック信号と同相のクロック信号に従って第２の内部ノードをロー側電源ノードの電圧レベルに駆動するロー駆動回路と、これら第１および第２のクロック入力ノードのクロック信号に対応するクロック信号に従って選択的に活性化され、第２の内部ノードの信号に従って第３の内部ノードを駆動するクロックドインバータを含む。この第３の内部ノードには、レベル変換後の信号が出力される。これら第１および第２のレベル変換回路は並列に動作し、入力信号のレベル変換を行なう。転送回路は、これらの第１および第２のクロック信号に従って信号の取り込み及び転送動作を行う。第１および第２のクロック信号は、入力信号が供給されるサイクルの２倍のサイクルを有する。

この発明の第６の観点に係るレベル変換機能付シリアル／パラレル変換回路は、各々が並列に設けられかつ同一構成を有する複数のレベル変換回路を含む。これら複数のレベル変換回路の各々は、第１のクロック入力ノードからのクロック信号の第１の論理レベルに従って入力ノードに与えられた入力信号を内部ノードへ転送する第１導電型の第１の絶縁ゲート型電界効果トランジスタと、第１のクロック入力ノードのクロック信号と相補的なクロック信号を入力する第２のクロック入力ノードと内部の間に接続され、この内部ノードと第２のクロック入力ノードの電位差に従って選択的に容量を形成するＭＯＳ型容量素子と、第１のクロック入力ノードのクロック信号と第１のクロック入力ノードのクロック信号と第１のクロック入力ノードのクロック信号と相補なクロック信号とに従って選択的に第１の絶縁ゲート型電界効果トランジスタの非導通時に活性化され、活性化時、内部ノードの電位を反転して入力信号の振幅よりも大きな振幅を有する信号を第２の内部ノードに生成するクロックドインバータとを含む。

この発明の第６の観点に係るレベル変換機能付シリアル／パラレル変換回路は、さらに、これら複数のレベル変換回路それぞれに対応して設けられ、共通のラッチ指示信号に従って、対応のレベル変換回路の出力信号をラッチする複数の出力ラッチ回路と、これら複数のレベル変換回路に対して各第１のクロック入力ノードに、第１の論理レベルの期間が互いに異なるようにクロック信号を供給するクロック供給回路を含む。

この発明の第７の観点に係るレベル変換機能付シリアル／パラレル変換回路は、入力信号に対して共通に設けられ、各々が同一構成を有する複数のレベル変換回路を含む。これら複数のレベル変換回路の各々は、第１のクロック入力ノードからのクロック信号の第１の論理レベルに従って入力信号を第１の内部ノードに転送する第１導電型の絶縁ゲート型電界効果トランジスタと、この第１の内部ノードの電圧に従って第２のクロック入力ノードに供給される第２のクロック信号を第２の内部ノードに伝達する第１導電型の第２の絶縁ゲート型電界効果トランジスタと、この第１のクロック入力ノードのクロック信号と同相のクロック信号に従って、第２の内部ノードをロー側電源ノードの電圧レベルに駆動するロー駆動回路と、第１および第２のクロック入力ノードのクロック信号に対応するクロック信号に従って選択的に活性化され、活性化時、第２の内部ノードの信号に従って第３の内部ノードを駆動するクロックドインバータとを含む。

この発明の第７の観点に係るレベル変換機能付シリアル／パラレル変換回路は、さらに、これら複数のレベル変換回路それぞれに対応して設けられ、共通のラッチ指示信号に従って対応のレベル変換回路の出力信号をラッチする複数の出力ラッチ回路と、複数のレベル変換回路への各第１および第２のクロック入力ノードにクロック信号を、第１の論理レベルの期間が互いに異なるように供給するクロック供給回路を含む。

この発明の第８の観点に係るレベル変換機能付シリアル／パラレル変換回路は、各々が同一構成を有しかつ共通に入力ノードに結合される複数のレベル変換回路を含む。これら複数のレベル変換回路の各々は、第１のクロック入力ノードからのクロック信号に従って入力ノードに与えられた入力信号を第１の内部ノードに転送する第１導電型の第１の絶縁ゲート型電界効果トランジスタと、第２のクロック入力ノードと第１の内部ノードの間に接続され、第１の内部ノードと第２のクロック入力ノードの電位差に従って選択的に容量を形成するＭＯＳ型容量素子と、第２のクロック入力ノードのクロック信号とこの第２のクロック入力ノードのクロック信号と相補なクロック信号とに従って選択的に第１の絶縁ゲート型電界効果トランジスタの非導通時に活性化され、活性化時、内部ノードの電位を反転して入力信号の振幅よりも大きな振幅を有する信号を第２の内部ノードに生成するクロックドインバータとを含む。

この発明の第８の観点に係るレベル変換機能付シリアル／パラレル変換回路は、さらに、共通のラッチ指示信号に従って、これら複数のレベル変換回路の出力信号をラッチする複数のラッチ回路と、これら複数のレベル変換回路に対して各第２のクロック入力ノードにクロック信号を、クロックドインバータの活性化期間が互いに異なるように供給するクロック供給回路を含む。このクロック供給回路は、クロック供給シーケンスにおいて前段のレベル変換回路の第２のクロック入力ノードへ供給されるクロック信号を反転して次段のレベル変換回路の第１のクロック入力ノードに供給する。

この発明の第９の観点に係るレベル変換機能付シリアル／パラレル変換回路は、各々が同一構成を有しかつ入力信号に対し共通に設けられる複数のレベル変換回路を含む。これら複数のレベル変換回路の各々は、第１のクロック入力ノードからのクロック信号に従って入力信号を第１の内部ノードに転送する第１導電型の絶縁ゲート型電界効果トランジスタと、第１の内部ノードの電圧に従って第２のクロック入力ノードに供給される第２のクロック信号を第２の内部ノードに伝達する第１導電型の第２の絶縁ゲート型電界効果トランジスタと、この第２のクロック入力ノードのクロック信号と同相のクロック信号に従って第２の内部ノードをロー側電源ノードの電圧レベルに駆動するロー駆動回路と、第２のクロック入力ノードのクロック信号の相補クロック信号に従って選択的に活性化され、活性化時、第２の内部ノードの信号に従って第３の内部ノードを駆動するクロックドインバータとを含む。

この発明の第９の観点に係るレベル変換機能付シリアル／パラレル変換回路は、これら複数のレベル変換回路それぞれに対応して設けられ、ラッチ指示信号に従って対応のレベル変換回路の出力信号をラッチする複数の出力ラッチ回路と、複数のレベル変換回路に対して第２のクロック入力ノードにクロック信号を、クロックドインバータの活性化期間が互いに異なるように供給するクロック供給回路を含む。このクロック供給回路は、クロック供給シーケンスにおいて前段のレベル変換回路の第２のクロック入力ノードへ供給されるクロック信号を反転して、次段のレベル変換回路の第１のクロック入力ノードへ供給する。

第１の観点に係る発明においては、入力信号をＭＯＳ型容量素子に保持している。したがって、入力信号のサンプリング時に、このＭＯＳ型容量素子の容量素子として動作を停止させることにより、高速で入力信号に従ってＭＯＳ型容量素子保持電圧を変化させることができ、高速のレベル変換を実現することができる。また、ＭＯＳ型容量素子の充電電圧に従って、クロックドインバータをドライブしており、必要期間のみクロックドインバータをドライブすることにより、消費電流を低減することができる。また、ＭＯＳ型容量素子へ第２のクロック入力ノードのクロック信号を供給することにより、この保持電圧をチャージポンプ動作により昇圧することができ、確実に、次段のクロックドインバータを駆動することができ、クロックドインバータにおける貫通電流が生じる期間は低減でき、応じて消費電流を低減することができる。

第２の観点に係る発明においては、第１の観点の発明と同様、入力信号をＭＯＳ型容量素子に保持しており、高速のレベル変換を実現することができる。また、第１の絶縁ゲート型電界効果トランジスタおよびＭＯＳ型容量素子それぞれに対して異なるクロック入力ノードからのクロック信号を供給しており、入力信号のサンプリングタイミングおよび信号レベル変換を最適タイミングで実行することができ、低消費電流で正確にレベル変換を実行することができる。

この発明の第３の観点に係る発明においては、入力信号をサンプリングし、そのサンプリング電圧に従って第２のクロック信号を次段のクロックドインバータへ転送し、次段のクロックドインバータが、この転送された信号に従って内部ノードを駆動している。この第２のクロック信号により、第２のＭＯＳトランジスタを、ＭＯＳ型容量素子として動作させることができ、そのゲート電位を上昇させ、高速で、内部出力ノードの電位を変化させることができる。

また、第４の観点に係る発明において、第１の観点に係る発明のレベル変換回路を利用しており、高速で、入力信号を分周しかつこの入力信号をレベル変換することができる。

この発明の第５の観点に係る発明において、第２の観点に係る発明のレベル変換回路を並列に用いて相補的に動作させており、高速で、入力信号を分周しかつレベル変換を行なうことができる。

この発明の第６の観点に係る発明においては、この発明の第１の観点に係るレベル変換回路を複数個設けており、複数のレベル変換回路のサンプリング期間を異ならせることにより、入力ノードへシリアルに与えられる信号を高速で、レベル変換しかつパラレル信号に変換することができる。

この発明の第７の観点に係る発明においては、第２の観点の発明に係るレベル変換回路を複数個を用いており、この入力信号は、それぞれ異なるタイミングでサンプリングし、高速でシリアルに与えられる入力信号のレベル変換を行なってパラレル信号を生成することができる。

この発明の第８の観点に係る発明においては、この発明の第１の観点に係るレベル変換回路を複数個を用い、かつ前段のレベル変換回路のサンプリング動作完了後、次段のレベル変換回路のサンプリング動作を起動しており、正確に、かつ高速にレベル変換を行ないかつシリアルに与えられる信号をパラレル信号に変換して出力することができる。

この発明の第９の観点に係る発明に従えば、発明の第３の観点に係るレベル変換回路を複数個を設け、これらを異なるタイミングでサンプリング動作をさせ、かつ前段のレベル変換回路のサンプリング動作完了後次段のレベル変換回路のサンプリング動作を実行するように構成しており、正確にシリアルに与えられる入力信号のレベル変換を行なってパラレル信号を生成することができる。また、選択されたレベル変換回路のみが入力信号に結合され、入力信号の負荷が軽減され、応じて消費電流が低減される。

［実施の形態１］
図１は、この発明の実施の形態１に従うレベル変換回路の構成を示す図である。図１において、レベル変換回路は、入力ノードＤＮ５へ与えられる入力信号ＩＮを、入力ノードＤＮ４に与えられるクロック信号／ＣＬＫに従って内部ノードＤＮ７へ伝達するＮチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）５と、内部ノードＤＮ７に結合され、クロック入力ノードＤＮ３からのクロック信号ＣＬＫに従って選択的に容量を形成するＭＯＳ型容量素子（以下、ＭＯＳキャパシタと称す）６と、クロック信号ＣＬＫおよび／ＣＬＫに従って選択的に活性化され、活性化時、内部ノードＤＮ７の信号に従って内部出力ノードＤＮ６を駆動するクロックドインバータＣＩＶと、内部出力ノードＤＮ６上の信号電圧をラッチするラッチ回路を構成するインバータ７およびクロックドインバータ８を含む。

このレベル変換回路が表示装置（表示パネル）に利用される場合、入力信号ＩＮは、たとえばドライバＩＣなどの外部のＬＳＩ（大規模集積回路チップ）から供給される信号であり、たとえば０Ｖと３Ｖの間で変化する信号である。クロック信号ＣＬＫおよび／ＣＬＫは、この表示装置内で形成され、また、基準電圧ＶＳＳおよび電源電圧ＶＤＤの間で変化する。この電圧ＶＤＤは、入力信号ＩＮのＨレベル（論理ハイレベル）ＶＩＨよりも高い電圧レベルであり、この表示装置の電源電圧であり、例えば５Ｖである。電圧ＶＳＳは基準電圧であり、たとえば接地電圧である。

クロックドインバータＣＩＶは、ハイ側電源ノードＤＮ１と内部出力ノードＤＮ６の間に直列に接続されるＰチャネルＭＯＳトランジスタ１および２と、内部出力ノードＤＮ６とロー側電源ノードＤＮ２の間に直列に接続されるＮチャネルＭＯＳトランジスタ３および４とを含む。ＰチャネルＭＯＳトランジスタ１のゲートは、クロック信号／ＣＬＫが与えられる。ＭＯＳトランジスタ２および３のゲートは、内部ノードＤＮ７に共通に接続される。ＮチャネルＭＯＳトランジスタ４のゲートへは、クロック信号ＣＬＫが与えられる。

ＭＯＳキャパシタ６は、ＮチャネルＭＯＳトランジスタで構成され、そのゲートが内部ノードＤＮ７に接続され、そのソースおよびドレインノードが、クロック入力ノードＤＮ３に接続される。このＭＯＳキャパシタ６は、ソース／ドレインノードの電圧レベルよりも、ゲートの電圧レベルがそのしきい値電圧以上高いときに、ソース−ドレイン間にチャネルが形成され、容量素子として機能する。一方、このＭＯＳキャパシタ６は、ゲートの電圧とソースおよびドレインの電圧との差が、しきい値電圧以下のときには、チャネルは形成されず、単に、そのソースおよびドレインとゲート電極との間の重なり部分における容量が、内部ノードＤＮ７に対する容量として作用する。

インバータ７は、内部出力ノードＤＮ６の電圧を反転して内部ノードＤＮ８へ伝達し、クロックドインバータ８は、内部ノードＤＮ８上の信号を反転して内部出力ノードＤＮ６へ伝達する。これらのインバータ７およびクロックドインバータ８の動作電源電圧は、クロックドインバータＣＩＶと同様、電圧ＶＤＤおよびＶＳＳである。

図２（Ａ）は、図１に示すインバータ７の構成を具体的に示す図である。この図２（Ａ）に示すように、インバータ７は、ハイ側電源ノードＤＮ１とロー側電源ノードＤＮ２の間に接続されるＰチャネルＭＯＳトランジスタＰＱ１とＮチャネルＭＯＳトランジスタＮＱ１とで構成される。すなわち、インバータ７は、電圧ＶＤＤおよびＶＳＳを動作電源電圧として受けるＣＭＯＳインバータで構成される。

図２（Ｂ）は、図１に示すクロックドインバータ８の構成を具体的に示す図である。図２（Ｂ）に示すように、クロックドインバータ８は、ハイ側電源ノードＤＮ１と出力ノードの間に直列に接続されるＰチャネルＭＯＳトランジスタＰＱ２およびＰＱ３と、出力ノードとロー側電源ノードＤＮ２の間に直列に接続されるＮチャネルＭＯＳトランジスタＮＱ２およびＮＱ３を含む。ＭＯＳトランジスタＰＱ２およびＮＱ３のゲートへ、クロック信号ＣＬＫおよび／ＣＬＫがそれぞれ与えられる。ＭＯＳトランジスタＰＱ３およびＮＱ２のゲートは相互接続され、図１に示す内部出力ノードＤＮ８に接続される。

図２（Ｂ）に示すように、クロックドインバータ８は、クロックドインバータＣＩＶと相補的に動作する。したがって、クロックドインバータＣＩＶが出力ハイインピーダンス状態となったとき、インバータ７およびクロックドインバータ８で構成されるインバータラッチが動作し、内部出力ノードＤＮ６上の信号をラッチする。逆に、クロックドインバータＣＩＶの活性化時には、クロックドインバータ８が出力ハイインピーダンス状態であり、内部出力ノードＤＮ６は、ラッチ状態から解放され、クロックドインバータＣＩＶにより駆動される。

図３は、図１に示すレベル変換回路の動作を示す信号波形図である。図３においては、入力信号が３Ｖと０Ｖの間で変化し、この電圧振幅が３Ｖの信号を、５Ｖと０Ｖの間で変化する信号に変換する動作を一例として示す。すなわち、入力信号ＩＮの３ＶのＨレベルが、５ＶがＨレベルに変換されて内部出力ノードＤＮ６に出力される。Ｌレベルについては、入力信号ＩＮおよび内部信号（ノードＤＮ６上の信号）ともに０Ｖであり、レベル変換は行われない。

また、ＮチャネルＭＯＳトランジスタ３−５およびＭＯＳキャパシタ６を構成するＮチャネルＭＯＳトランジスタが、２Ｖのしきい値電圧を有し、ＰチャネルＭＯＳトランジスタ１および２が、−２Ｖのしきい値電圧を有する場合を想定する。このＭＯＳトランジスタのしきい値電圧の値は、インバータ７およびクロックドインバータ８の構成要素についても同様である。

時刻ｔ０において、入力信号ＩＮがＨレベル（論理ハイレベル）であり、クロック信号／ＣＬＫがＨレベルであり、クロック信号ＣＬＫがＬレベル（論理ローレベル）である。この状態においては、ＭＯＳトランジスタ５が導通し、入力信号ＩＮのＨレベルが内部ノードＤＮ７に伝達される。このとき、クロック信号ＣＬＫがＬレベルであるため、内部ノードＤＮ７とクロック入力ノードＤＮ３の電圧差は、３Ｖとなる。この内部ノードＤＮ７とクロック入力ノードＤＮ３の間の電圧差は、ＭＯＳキャパシタ６を構成するＭＯＳトランジスタのしきい値電圧（２Ｖ）よりも大きいため、このＭＯＳキャパシタ６においてチャネルが形成され、このＭＯＳキャパシタ６を構成するＭＯＳトランジスタのゲート面積に相当する容量が形成されて、入力信号ＩＮのＨレベルが、このＭＯＳキャパシタ６の容量に保持される。

クロックドインバータＣＩＶは、ＭＯＳトランジスタ１および４が非導通状態であり、非活性状態にあり、出力ハイインピーダンス状態である。クロックドインバータ８が活性状態にあり、インバータとして動作しており、内部出力ノードＤＮ６の前のサイクルの状態が保持される。図３においては、前のサイクルにおいて内部出力ノードＤＮ６に、Ｈレベルの信号が伝達されて保持されている状態が示される。内部出力ノードＤＮ６が、Ｈレベルであるため、内部ノードＤＮ８は、接地電圧レベルのＬレベルである。

時刻ｔ１において、クロック信号／ＣＬＫがＬレベルに立下がった後に、クロック信号ＣＬＫがＨレベルに立上がる。このクロック信号ＣＬＫの電圧変化分（５Ｖ）が、ＭＯＳキャパシタ６のチャージポンプ動作により、内部ノードＤＮ７に伝達され、この内部ノードＤＮ７の電圧が、ΔＶＨだけ上昇する。この電圧変化量ΔＶＨは、次式（１）で表わされる。

ΔＶＨ＝（ＶＣＨ−ＶＣＬ）・Ｃ６Ｈ／（Ｃ６Ｈ＋ＣＳＴ）…（１）
ここで、ＶＣＨおよびＶＣＬは、クロック信号ＣＬＫおよび／ＣＬＫのＨレベル（５Ｖ）およびＬレベル（０Ｖ）をそれぞれ示し、Ｃ６Ｈは、チャネル形成時のＭＯＳキャパシタ６の容量値を示し、ＣＳＴは、内部ノードＤＮ７に存在する寄生容量（図示せず）の容量値を示す。したがって、（ＶＣＨ−ＶＣＬ）は、クロック信号ＣＬＫおよび／ＣＬＫの電圧振幅を示し、上式（１）は、ＭＯＳキャパシタ６により内部ノードＤＮ７に注入された電荷が、ＭＯＳキャパシタ６と図示しない寄生容量とに分配されることを示す。

たとえば、上式（１）において、Ｃ６Ｈ＝ＣＳＴに設定すると、上式（１）は、以下の式（２）に変換される。

ΔＶＨ＝（ＶＣＨ−ＶＣＬ）・（１／２）…（２）
この条件では、電圧変化量ΔＶＨは、クロック信号ＣＬＫの電圧振幅の１／２倍（＝２．５Ｖ）となる。この場合、内部ノードＤＮ７の電圧レベルは、５．５Ｖとなる。この電圧レベルは、電源電圧ＶＤＤで動作する内部回路と同様に、クロックドインバータＣＩＶにおいてＰチャネルＭＯＳトランジスタ２をオフ状態、ＮチャネルＭＯＳトランジスタ３をオン状態とすることができる電圧レベルであり、クロックドインバータＣＩＶを活性化し、正確に、振幅５Ｖの２値信号を生成させる動作を行なわせることができる。

内部ノードＤＮ７の電圧レベルに従って、内部出力ノードＤＮ６の電圧レベルがＬレベルとなり、また、インバータ７により、内部ノードＤＮ８がＨレベルとなる。このとき、クロックドインバータ８は、非活性状態であり、内部ノードＤＮ６を、高速で、内部ノードＤＮ７の電圧レベルに応じて駆動することができる。

時刻ｔ２において、入力信号ＩＮがＨレベルからＬレベルに変化する。この時刻ｔ２においては、クロック信号ＣＬＫおよび／ＣＬＫは、それぞれＨレベルおよびＬレベルであり、クロックドインバータＣＩＶおよび８は、それぞれ、活性状態および非活性状態にある。この時刻ｔ２から次にクロック信号／ＣＬＫがＨレベルに移行する時刻ｔ３までの時間が、入力信号ＩＮをレベル変換回路に取込むためのセットアップ時間となる。このセットアップ期間においては、ＭＯＳトランジスタ５は、オフ状態にある。

時刻ｔ３において、クロック信号ＣＬＫがＬレベルに立下がると、ＭＯＳキャパシタ６の容量によるチャージポンプ動作により、内部ノードＤＮ７の電圧レベルも低下し、その電圧レベルが、入力信号ＩＮのＨレベルである、３Ｖとなる。

クロック信号ＣＬＫがＬレベルに立下がった後にクロック信号／ＣＬＫがＨレベルとなると、ＭＯＳトランジスタ５が導通し、入力信号ＩＮが、内部ノードＤＮ７に伝達され、内部ノードＤＮ７の電圧レベルが、入力信号ＩＮのＬレベルに等しい電圧レベル（０Ｖ）となる。このとき、クロック信号ＣＬＫはＬレベルであり、クロック入力ノードＤＮ３の電圧レベルは接地電圧レベルであり、内部ノードＤＮ７とクロック入力ノードＤＮ３の電圧レベルが等しく、ＭＯＳキャパシタ６においては、チャネルは形成されない。この状態においては、内部ノードＤＮ７とクロック入力ノードＤＮ３との間の容量は、ＭＯＳキャパシタ６を構成するトランジスタのゲートとドレイン／ソース領域の重なり部分で形成されるわずかな容量のみとなる。

また、クロック信号ＣＬＫおよび／ＣＬＫそれぞれの立下がりおよび立上がりに従って、クロックドインバータＣＩＶが非活性状態となり、出力ハイインピーダンス状態となる。また、クロックドインバータ８が活性化され、内部ノードＤＮ８のＨレベルの信号を反転して出力ノードＤＮ６に伝達し、内部出力ノードＤＮ６が、インバータ７およびクロックドインバータ８とで構成されるラッチ回路によりＬレベルに維持される。

時刻ｔ４において、クロック信号／ＣＬＫがＬレベルに立下がった後に、クロック信号ＣＬＫがＨレベルに立上がる。このとき、ＭＯＳキャパシタ６においては、ＭＯＳ容量が形成されていない。ＭＯＳキャパシタ６を構成するＭＯＳトランジスタのゲートとソース／ドレインとの間の微小容量が存在するだけである。内部ノードＤＮ７がフローティング状態にあり、クロック信号ＣＬＫがＨレベルとなっても、単に、この微小容量により、チャージポンプ動作が行なわれるだけであり、内部ノードＤＮ７の電圧レベルは、ΔＶＬだけ変化する。この電圧変化量ΔＶＬは、ＭＯＳトランジスタ３のしきい値電圧の２Ｖよりも十分小さく、ＭＯＳトランジスタ３はオフ状態を維持し、内部ノードＤＮ７は、実質的にＬレベルであると、クロックドインバータＣＩＶにより判断される。

クロック信号／ＣＬＫの立下がりおよびクロック信号のＣＬＫの立上がりに従って、このクロックドインバータＣＩＶが活性化されると、内部ノードＤＮ７の電圧レベルに従って内部出力ノードＤＮ６が駆動され、内部出力ノードＤＮ６の電圧レベルがＨレベルとなり、内部ノードＤＮ８が、インバータ７によりＬレベルに駆動される。このとき、クロックドインバータ８は非活性状態にあり、高速で内部出力ノードＤＮ６が、クロックドインバータＣＩＶにより駆動される。

時刻ｔ５において、入力信号ＩＮがＬレベルからＨレベルに変化する。この状態においては、クロック信号／ＣＬＫがＬレベルであり、ＭＯＳトランジスタ５はオフ状態であり、内部ノードＤＮ７は、Ｌレベル（電圧ΔＶＬレベル）に維持される。この時刻ｔ５から、クロック信号／ＣＬＫがＨレベルに立上がる時刻ｔ６までの時間が、入力信号ＩＮのセットアップ時間となる。

時刻ｔ６において、クロック信号ＣＬＫがＬレベルとなり、クロックドインバータＣＩＶが非活性状態に駆動された後、クロック信号／ＣＬＫがＨレベルに立上がると、ＭＯＳトランジスタ５がオン状態となり、入力信号ＩＮが内部ノードＤＮ７に伝達される。応じて、内部ノードＤＮ７の電圧レベルが、入力信号ＩＮのＨレベルに対応する電圧レベル（３Ｖ）となる。以降、時刻ｔ０からの動作と同様の動作が行なわれる。

この時刻ｔ６においては、クロック信号ＣＬＫの立下がり時において、内部ノードＤＮ７の電圧レベルは、一旦接地電圧レベルに低下した後、入力信号ＩＮに従って入力信号ＩＮのＨレベル（ＶＩＨ）レベルに駆動される。

以上のように、内部ノードＤＮ７にＭＯＳキャパシタ６を接続し、この内部ノードＤＮ７へ入力信号ＩＮを伝達して、内部ノードＤＮ７をフローティング状態とした後、ＭＯＳキャパシタ６をクロック信号により駆動してチャージポンプ動作を行なわせている。従って、正確に、内部電源電圧ＶＤＤを動作電源電圧とするクロックドインバータＣＩＶを、正常に動作させる電圧レベルにまで内部ノードＤＮ７の電圧レベルを昇圧することができる。その内部ノードの昇圧動作時においては、単に、ＭＯＳキャパシタのチャージポンプ動作が利用されているだけであり、電流消費は生じない。また、同様に内部ノードＤＮ７のＬレベルへの駆動時には、ＭＯＳ容量の形成を停止させており、高速で、内部ノードの電圧レベルを変化させることができ、応じて高速で入力信号をレベル変換して内部信号を生成することができる。

［実施の形態２］
図４は、この発明の実施の形態２に従うレベル変換回路の構成を示す図である。図４に示すレベル変換回路は、図１に示すレベル変換回路と以下の点でその構成が異なっている。すなわち、クロックドインバータＣＩＶのロー側電源ノードＤＮ２には、基準電圧（接地電圧ＶＳＳ）に代えて、クロック信号／ＣＬＫが与えられる。この図４に示すレベル変換回路の他の構成は、図１に示すレベル変換回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

この図４に示すレベル変換回路においては、クロック信号ＣＬＫは、クロック信号ＣＬＫよりも遅れて変化する。

図５は、クロックスキューが大きい場合の図４に示すレベル変換回路の動作を示す信号波形図である。図５に示すように、いま、入力信号ＩＮがＬレベル（０Ｖ）であり、クロック信号ＣＬＫがＨレベル、クロック信号／ＣＬＫがＬレベルの状態を考える。このとき、また、内部ノードＤＮ７には、昇圧電圧（３Ｖ＋ΔＶＨ）のレベルに維持されている状態を考える。

時刻ｔａにおいて、クロック信号／ＣＬＫがＬレベルのときに、クロック信号ＣＬＫがＨレベルからＬレベルに低下した状態を考える。このとき、ＭＯＳトランジスタ５はオフ状態であるため、ＭＯＳキャパシタ６のチャージポンプ動作により、内部ノードＤＮ７の電圧レベルが、入力信号ＩＮのＨレベル（３Ｖ）にまで低下する。クロック信号／ＣＬＫがＬレベルであるため、クロックドインバータＣＩＶにおいて、ＰチャネルＭＯＳトランジスタ１がオン状態である。電源電圧ＶＤＤが５Ｖであれば、ＭＯＳトランジスタ２のゲート−ソース間電圧が−２Ｖとなる。したがって、このＭＯＳトランジスタ２のしきい値電圧のばらつきが大きく、たとえば−１．５Ｖの場合、ＭＯＳトランジスタ２が導通し、内部ノードＤＮ６が充電され、その電圧レベルが上昇する。このとき、インバータ７が動作し、内部出力ノードＤＮ６の電圧レベルに従って内部ノードＤＮ８をＬレベルに駆動すると、クロックドインバータ８においては、クロック信号ＣＬＫのＬレベルに従って充電用のＰチャネルＭＯＳトランジスタが導通し、内部出力ノードＤＮ６がＨレベルに駆動される。

時刻ｔ３において、クロック信号／ＣＬＫがＨレベルに立上がると、クロックドインバータＣＩＶが非活性化され、出力ハイインピーダンス状態となる。このとき、内部ノードＤＮ７が、ＭＯＳトランジスタ５を介して与えられる入力信号ＩＮによりＬレベル（接地電圧レベル）に駆動されても、クロックドインバータＣＩＶが、非活性状態であり、内部ノードＤＮ６が、Ｈレベルに維持される。したがって、正確には、Ｌレベルを維持すべき内部出力ノードＤＮ６からＨレベルが出力されるため、誤動作が生じる。このようなクロック信号のスキューにより、クロック信号のタイミングマージンが小さくなるのを防止するために、クロック信号ＣＬＫの立下がりを、クロック信号／ＣＬＫの立上がりよりも遅れて行なわせる。

図６は、図４に示すレベル変換回路の動作を示す信号波形図である。以下、図６を参照して、図４に示すレベル変換回路の動作について説明する。

時刻ｔ０から時刻ｔ２においては、先の図３に示す信号波形図と同様の動作が行なわれる。すなわち、時刻ｔ２において、入力信号ＩＮがＨレベルからＬレベルに低下し、入力信号ＩＮのセットアップが行なわれる。

このとき、内部ノードＤＮ７は、昇圧電圧３Ｖ＋ΔＶＨの電圧レベルであり、内部出力ノードＤＮ６がＬレベル、内部ノードＤＮ８がＨレベルである。

時刻ｔ３において、内部クロック信号／ＣＬＫがＬレベルからＨレベルに立上がる。このとき、クロック信号ＣＬＫはＨレベルである。応じて、ＭＯＳトランジスタ５がオン状態となり、内部ノードＤＮ７は、入力信号ＩＮに従って接地電圧レベルに駆動される。この動作時においては、クロック信号ＣＬＫおよび／ＣＬＫは、ともにＨレベルであり、ＭＯＳトランジスタ４は、ゲートおよびソース電位が等しく、オフ状態を維持する。また、ＭＯＳトランジスタ３も、内部ノードＤＮ７の電圧レベルに従ってオフ状態を維持する。また、ＰチャネルＭＯＳトランジスタ１が、オフ状態となる。したがって、クロックドインバータＣＩＶが、クロック信号ＣＬＫおよび／ＣＬＫがともにＨレベルにある期間非活性状態となり、内部ノードＤＮ７の電圧レベルが低下しても、内部出力ノードＤＮ６は、その影響を受けず、Ｌレベルを維持する。

時刻ｔ３ａにおいて、クロック信号ＣＬＫがＬレベルに立下がる。応じて、ＭＯＳトランジスタ４が深いオフ状態となる。内部ノードＤＮ７は、入力ノードＤＮ５に結合されており、このクロック信号ＣＬＫが立ち下がっても、内部ノードＤＮ７は、入力信号ＩＮの電圧レベルと同じ電圧レベルを維持する。

時刻ｔ４において、クロック信号／ＣＬＫがＨレベルからＬレベルに低下し、この後、クロック信号ＣＬＫがＬレベルからＨレベルに立上がる。このとき、クロックドインバータＣＩＶにおいては、クロック信号ＣＬＫがＨレベルとなると、そのロー側電源ノードＤＮ２のクロック信号／ＣＬＫはＬレベルであり、クロックドインバータＣＩＶが活性化される。しかしながら、内部ノードＤＮ７の電圧レベルはＬレベルであり、ＭＯＳキャパシタ６においては、容量が形成されないため、内部ノードＤＮ７の電圧レベルは、電圧ΔＶＬだけ上昇し、Ｌレベルを維持する。時刻ｔ４におけるクロック信号／ＣＬＫの立下がりに応答して、クロックドインバータＣＩＶが活性化され、内部出力ノードＤＮ６をＨレベル（５Ｖ）に駆動する。

時刻ｔ５において、入力信号ＩＮがＬレベルからＨレベルに立上がる。

時刻ｔ６において、クロック信号／ＣＬＫがＬレベルからＨレベルに立上がる。このとき、クロック信号ＣＬＫはＨレベルを維持している。クロック信号ＣＬＫは、時刻ｔ６ａにおいてＬレベルに立下がる。時刻ｔ６から時刻ｔ６ａの間、クロックドインバータＣＩＶにおいては、ＭＯＳトランジスタ４がオフ状態を維持する。したがって、内部ノードＤＮ７の電圧レベルが、入力信号ＩＮのＨレベルに従って３Ｖの電圧レベルに上昇し、ＭＯＳトランジスタ３が導通状態となっても、クロックドインバータＣＩＶにおける放電経路は遮断されているため、内部出力ノードＤＮ６の電圧レベルは、Ｈレベルを維持する。

時刻ｔ６ａにおいて、クロック信号ＣＬＫがＬレベルに立下がると、クロックドインバータＣＩＶにおいては、ＭＯＳトランジスタ４がオフ状態となり、放電経路は確実に遮断される。

したがって、クロック信号ＣＬＫをクロック信号／ＣＬＫよりも遅れて変化させることにより、正確に、入力信号ＩＮをサンプリングして、レベル変換を行なって、内部信号を生成することができる。ここで、サンプリングは、入力信号を取込んでラッチする動作を示す。すなわち、クロック信号ＣＬＫがクロック信号／ＣＬＫよりも遅れて変化するという条件が満たされれば、正確なレベル変換動作およびレベル変換信号の出力が保証されるため、図４に示すレベル変換回路は、タイミングマージンを大きくすることができる。

ＭＯＳキャパシタ６がチャージポンプ動作を行なって電圧レベルを変化させるためには、ＭＯＳトランジスタ５がオフ状態となり、内部ノードＤＮ７がフローティング状態に維持されていることが要求される。したがって、クロック信号ＣＬＫが、クロック信号／ＣＬＫの立下がり後に、Ｈレベルに立上がることにより、正確に、ＭＯＳキャパシタ６にチャージポンプ動作による昇圧動作を行なわせることができる。

図７は、この発明の実施の形態２におけるクロック信号を発生する部分の構成の一例を示す図である。図７においてクロック信号発生部は、一例としてメインクロック信号ＭＣＬＫを受ける偶数段（図７においては４段）の縦続接続されるインバータＩＶ１−ＩＶ４を含む。初段のインバータＩＶ１から補のクロック信号／ＣＬＫが生成され、最終段のインバータＩＶ４からクロック信号ＣＬＫが生成される。

メインクロック信号ＭＣＬＫは、外部から与えられるクロック信号であり、入力信号ＩＮが供給されるクロックサイクルを規定する。この図７に示すクロック信号発生回路の構成においては、クロック信号／ＣＬＫを、インバータＩＶ２−ＩＶ４による遅延時間分遅延しかつ反転してクロック信号ＣＬＫを生成している。したがって、常に、クロック信号／ＣＬＫが変化した後に、クロック信号ＣＬＫを変化させることができ、正確に、入力信号ＩＮのレベル変換を行なうことができる。

なお、クロック信号ＣＬＫおよび／ＣＬＫは、ＰＬＬ（位相同期回路）などの回路を用いて位相調整が行なわれて生成されてもよい。

以上のように、この発明の実施の形態２に従えば、入力信号のレベル変換を行なうクロックドインバータのロー側電源ノードへ、このサンプリングタイミング（入力信号を取込みラッチするタイミング；ＭＯＳトランジスタ５がオフ状態となるタイミング）を規定するクロック信号を供給しており、レベル変換回路のクロック信号のタイミングマージンを大きくすることができ、正確に、入力信号を取込んでレベル変換を行なって内部信号を生成することができる。

［実施の形態３］
図８は、この発明のこの発明の実施の形態３に従うレベル変換回路の構成を示す図である。この図８に示すレベル変換回路は、以下の点が、図１または図４に示すレベル変換回路とその構成が異なる。すなわち、クロックドインバータＣＩＶにおいて、ハイ側電源ノードＤＮ１に接続されるＰチャネルＭＯＳトランジスタ１のゲートが、内部ノードＤＮ７に接続され、内部出力ノードＤＮ６に接続されるＰチャネルＭＯＳトランジスタ２のゲートへ、クロック信号／ＣＬＫが与えられる。同様、ＮチャネルＭＯＳトランジスタ３のゲートへ、クロック信号ＣＬＫが与えられ、ロー側電源ノードＤＮ２に接続されるＮチャネルＭＯＳトランジスタ４のゲートは、内部ノードＤＮ７に接続される。ロー側電源ノードＤＮ２へは、基準電圧ＶＳＳまたはクロック信号／ＣＬＫが与えられる。この図８に示すレベル変換回路の他の構成は、図１または図４に示すレベル変換回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

すなわち、このクロックドインバータＣＩＶにおいて、内部出力ノードＤＮ６に接続するＭＯＳトランジスタ２および３のゲートへクロック信号／ＣＬＫおよびＣＬＫを供給する。クロック信号／ＣＬＫがＨレベルであり、また、クロック信号ＣＬＫがＬレベルにあり、入力信号ＩＮを入力する動作期間中においては、ＭＯＳトランジスタ２および３はオフ状態である。したがって、ノードＤＮ６およびＤＮ７間の容量結合は十分に抑制され、内部ノードＤＮ７の電圧レベルの変化が、内部出力ノードＤＮ６の電圧レベルに影響を及ぼすのを抑制することができる。

また、サンプリング後において、内部ノードＤＮ６がフローティング状態のときに、クロックドインバータＣＩＶにより、内部出力ノードＤＮ６の電圧レベルが変化しても、ＭＯＳトランジスタの寄生容量１および４を介したノードＤＮ７およびＤＮ６の容量結合を抑制でき、正確に、内部ノードＤＮ７の電圧レベルを、サンプリングした入力信号に応じた電圧レベルに維持することができる。

また、内部出力ノードＤＮ６に対しては、ＭＯＳトランジスタ２および３がオフ状態のときには、それらのドレイン接合容量が接続されるだけであり、内部出力ノードＤＮ６のクロックドインバータＣＩＶの非活性化時の負荷を低減することができ、高速でクロックドインバータ８により、内部出力ノードＤＮ６を駆動することができる。

以上のよう、この発明の実施の形態３に従えば、レベル変換用のクロックドインバータの内部出力ノードに、クロック信号をゲートに受けるＭＯＳトランジスタを接続しており、レベル変換用のクロックドインバータＣＩＶのＭＯＳトランジスタを介した内部ノード間の容量結合を軽減することができ、内部ノードを、安定に、サンプリングした入力信号に応じた電圧レベルに維持することができる。

［実施の形態４］
図９は、この発明の実施の形態４に従うレベル変換回路の構成を示す図である。この図９に示すレベル変換回路は、以下の点で、図８に示すレベル変換回路とその構成が異なる。すなわち、サンプリング用のＮチャネルＭＯＳトランジスタ５のゲートへは、クロック入力ノードＤＮ４ａを介してクロック信号／ＣＬＫＫが与えられる。このクロック信号／ＣＬＫＫのＨレベルは、クロック信号／ＣＬＫのＨレベルよりも高い電圧レベルである。この図９に示すレベル変換回路の他の構成は、図８に示すレベル変換回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

ＭＯＳトランジスタ５は、そのしきい値電圧のばらつきにより、しきい値電圧が高くなった場合、クロック信号／ＣＬＫのＨレベルでは、しきい値電圧損失が生じ、入力信号ＩＮを１００％内部ノードＤＮ６に伝達することができなくなる場合が生じる可能性がある。このしきい値電圧損失が生じるのを防止するために、図１０に示すように、そのＨレベルが、しきい値電圧のばらつきを補償することができる程度に十分に高くされたクロック信号／ＣＬＫＫを、サンプリング用のＮチャネルＭＯＳトランジスタ５のゲートへ与える。ＭＯＳトランジスタ５のしきい値電圧がばらついても、確実に、入力信号ＩＮを１００％内部ノードＤＮ６に伝達することができる。

なお、大振幅のクロック信号／ＣＬＫＫを利用する場合、クロックドインバータＣＩＶのロー側電源ノードＤＮ２へ、この大振幅のクロック信号／ＣＬＫＫが与えられてもよい。ロー側電源ノードＤＮ２へ接地電圧を供給する必要がなく、レイアウトの自由度を改善することができる。

なお、この図９に示すレベル変換回路の構成においては、内部出力ノードＤＮ６に、クロック信号／ＣＬＫおよびＣＬＫをそれぞれゲートに受けるＭＯＳトランジスタ２および３が接続されている。しかしながら、この大振幅のクロック信号／ＣＬＫＫを利用する構成は、図１または図４に示す構成において用いられてもよい。

以上のように、この発明の実施の形態４に従えば、サンプリング用のＭＯＳトランジスタのゲートへ、大振幅のクロック信号を与えており、しきい値電圧がばらついても、確実に、しきい値電圧損失を伴うことなく、入力信号ＩＮを内部ノードへ伝達することができる。

［実施の形態５］
図１１は、この発明の実施の形態５に従うレベル変換回路の構成を示す図である。図１１に示すレベル変換回路は、ＭＯＳキャパシタ６の充電電圧に従ってクロック信号ＣＬＫを内部ノードクロックドインバータＣＩＶの入力ノード）ＤＮ７に選択的に伝達する。すなわち、この図１１に示すレベル変換回路は、クロック入力ノードＤＮ４からの補のクロック信号／ＣＬＫに従って入力ノードＤＮ５に与えられた入力信号ＩＮを内部ノードＤＮ９へ伝達するＮチャネルＭＯＳトランジスタ５と、クロック入力ノードＤＮ３のクロック信号ＣＬＫと内部ノードＤＮ９の電位差に従って選択的に容量を形成するＭＯＳキャパシタ６と、内部ノードＤＮ９上の電圧に従ってクロック入力ノードＤＮ３上のクロック信号ＣＬＫを選択的に内部ノードＤＮ７に伝達するＮチャネルＭＯＳトランジスタ９と、クロック信号／ＣＬＫに従って内部ノードＤＮ７をロー側電源ノードＤＮ２の電圧レベルに駆動するＮチャネルＭＯＳトランジスタ１０と、内部ノードＤＮ７上の信号に従って、レベル変換を行なって内部出力ノードＤＮ６へ伝達するクロックドインバータＣＩＶと、この内部出力ノードＤＮ６上の信号をラッチするラッチ回路を構成するインバータ７およびクロックドインバータ８を含む。

クロックドインバータＣＩＶは、実施の形態１から４のクロックドインバータのいずれかの構成を備え、クロック信号ＣＬＫおよび／ＣＬＫが、それぞれＨレベルおよびＬレベルのときに活性化されて、内部ノードＤＮ７の信号に従って内部出力ノードＤＮ６を駆動する。クロックドインバータＣＩＶは、クロック信号ＣＬＫおよび／ＣＬＫがそれぞれＬレベルおよびＨレベルのときには非活性状態となり、出力ハイインピーダンス状態となる。

クロック信号ＣＬＫおよび／ＣＬＫは、各々、その振幅が入力信号ＩＮよりも大きく、先の実施の形態１から４と同様の電圧振幅の関係が、クロック信号ＣＬＫおよび／ＣＬＫと入力信号ＩＮの間に成立する。

内部ノードＤＮ７をＬレベルへ駆動するロー駆動回路として機能するＮチャネルＭＯＳトランジスタ１０のソースノードＤＮ２ａには、基準電圧ＶＳＳが与えられる。後に説明するように、このソースノードＤＮ２ａには、クロック信号が与えられても良い。

クロックドインバータ８およびインバータ７によるラッチ動作は、先の実施の形態１から４において説明したものと同じである。

図１２は、図１１に示すレベル変換回路の動作を示す信号波形図である。以下、図１２を参照して、図１１に示すレベル変換回路の動作について説明する。

今、時刻ｔ１０において、入力信号ＩＮがＨレベル（３Ｖ）であり、クロック信号／ＣＬＫがＨレベル（５Ｖ）、クロック信号ＣＬＫがＬレベル（０Ｖ）にあるとする。この状態においては、ＭＯＳトランジスタ５がオン状態にあり、内部ノードＤＮ９は、入力信号ＩＮが伝達され、Ｈレベル（３Ｖ）となる。クロック信号ＣＬＫがＬレベルであり、ＭＯＳトランジスタ９が導通し、内部ノードＤＮ７へは、Ｌレベル（接地電圧レベル）が伝達される。クロックドインバータＣＩＶは、非活性状態にあり、内部出力ノードＤＮ６は、インバータ７およびクロックドインバータ８により、Ｈレベル（５Ｖ）に維持される。

時刻ｔ１１において、クロック信号／ＣＬＫがＬレベルとなり、続いて、クロック信号ＣＬＫがＨレベルに立上がる。ＭＯＳトランジスタ５がオフ状態となり、内部ノードＤＮ９がフローティング状態となる。このとき、ＭＯＳキャパシタ６においては、チャネルが形成されており、ＭＯＳ容量として動作し、クロック信号ＣＬＫの立上がりに応答して内部ノードＤＮ９へチャージポンプ動作による電荷の供給が行なわれ、内部ノードＮ９の電圧レベルが、ΔＶＨ上昇する。電圧上昇分ΔＶＨによるノードＤＮ９の電圧レベルが、クロック信号ＣＬＫのＨレベルよりも十分に高い電圧レベルであり、ＭＯＳトランジスタ９がオン状態となり、Ｈレベルのクロック信号ＣＬＫを内部ノードＤＮ７に伝達し、内部ノードＤＮ７の電圧レベルがＨレベルとなる。このときには、ＭＯＳトランジスタ１０は、オフ状態にある。クロックドインバータＣＩＶが、活性状態にあるため、内部ノードＤＮ７のＨレベルの信号に従ってＬレベルの信号を、内部出力ノードＤＮ６へ伝達する。

時刻ｔ１２において、入力信号ＩＮがＬレベルとなる。このときには、クロック信号／ＣＬＫはＬレベルであり、ＭＯＳトランジスタ５はオフ状態にあり、入力信号ＩＮのサンプリング動作に対するセットアップが行なわれる。

時刻ｔ１３において、クロック信号／ＣＬＫがＨレベルとなり、入力ノードＤＮ５の入力信号ＩＮが、内部ノードＤＮ９に伝達され、内部ノードＤＮ９の電圧レベルが入力信号ＩＮと同様のＬレベルとなる。また、クロック信号／ＣＬＫの立上がりに応答して、ＭＯＳトランジスタ１０がオン状態となり、内部ノードＤＮ７が、接地電圧ＶＳＳレベルへ放電される。クロック信号ＣＬＫの立下がり時においては、ＭＯＳトランジスタ５がオン状態にあり、内部ノードＤＮ９はフローティング状態となっていないため、ＭＯＳキャパシタ６によるチャージポンプ動作は行われず、内部ノードＤＮ９は、入力信号ＩＮのＬレベルに維持される。

この状態においては、クロックドインバータＣＩＶが非活性状態となり、内部ノードＤＮ７と内部出力ノードＤＮ６は分離されており、内部ノードＤＮ６は、Ｌレベルに維持される。

時刻ｔ１４において、クロック信号／ＣＬＫがＬレベルに立下がり、続いて、クロック信号ＣＬＫがＨレベルとなる。このとき、内部ノードＤＮ９はＬレベルであり、ＭＯＳキャパシタ６においてはチャネルは形成されない。したがって、クロック信号ＣＬＫの立上がりに応答して、このＭＯＳキャパシタ６の寄生容量により、内部ノードＤＮ９の電圧レベルが、ΔＶＬ上昇する。しかしながら、この電圧ΔＶＬは、ＭＯＳトランジスタ９のしきい値電圧よりも十分小さく、ＭＯＳトランジスタ９はオフ状態を維持する。内部ノードＤＮ７は、Ｌレベルにあり、クロック信号／ＣＬＫの立下がりに応答してクロックドインバータＣＩＶの充電動作が活性化され、この最終出力ノードＤＮ６が、５ＶのＨレベルへ駆動される。

時刻ｔ１５において、再び、入力信号ＩＮのセットアップのために、入力信号ＩＮがＬレベルからＨレベルに立上がる。

時刻ｔ１６において、クロック信号／ＣＬＫがＨレベルとなり、入力信号ＩＮのサンプリングが開始される。以降、時刻ｔ１０からの動作が繰返される。

この図１１に示すレベル変換回路の場合、ノードＤＮ９が、ＭＯＳトランジスタ９のゲートに接続されており、内部ノードＤＮ９の寄生容量を小さくすることができる。したがって、先の式（１）における寄生容量ＣＳＴの値を小さくすることができ、電圧上昇量ΔＶＨを大きくすることができ、クロックドインバータＣＩＶの入力ノードＤＮ７へ、確実に、電源電圧ＶＤＤレベルの信号を正確に伝達することができる。

なお、この図１１に示すレベル変換回路の構成において、ＭＯＳトランジスタ５のゲートへは、大振幅のクロック信号／ＣＬＫＫが与えられてもよい。また、ロー駆動回路を構成するＭＯＳトランジスタ１０のソースノードＤＮ２ａへは、クロック信号ＣＬＫが与えられてもよい。内部ノードＤＮ７をＬレベルへ放電するとき、クロック信号／ＣＬＫがＨレベルであり、また、クロック信号ＣＬＫがＬレベルであり、確実に内部ノードＤＮ７を、Ｌレベルへ駆動することができる。このとき、クロックドインバータＣＩＶのロー側電源ノードＤＮ２へは、クロック信号／ＣＬＫを供給することが要求される（図４参照；放電経路を確実に遮断するため）。

以上のように、この発明の実施の形態５に従えば、サンプリングされた入力信号を昇圧するＭＯＳキャパシタ６の充電電圧に従って、ＭＯＳトランジスタ９を駆動してクロック信号を内部ノードを介してクロックドインバータＣＩＶへ伝達している。したがって、このＭＯＳキャパシタ６が接続される内部ノードＤＮ９の寄生容量を低減でき、効率的に、サンプリングされた入力信号の昇圧動作を行なうことができ、高速で、レベル変換された信号を、クロックドインバータへ伝達することができる。

［実施の形態６］
図１３は、この発明の実施の形態６に従うレベル変換回路の構成を示す図である。この図１３に示すレベル変換回路は、以下の点で、図１１に示すレベル変換回路の構成とその構成が異なっている。すなわち、図１３に示すレベル変換回路において、ＭＯＳキャパシタ６を構成するＭＯＳトランジスタのソース／ドレインノードが、クロックドインバータＣＩＶの入力に接続される内部ノードＤＮ７に接続される。この図１３に示すレベル変換回路の他の構成は、図１１に示すレベル変換回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

この図１３に示すレベル変換回路の構成において、内部ノードＤＮ９が入力信号ＩＮのＨレベル（３Ｖ）の状態で、クロック信号／ＣＬＫがＬレベルとなり、続いて、クロック信号ＣＬＫがＨレベルとなると、ＭＯＳトランジスタ９が、弱いオン状態であり、クロック信号ＣＬＫを内部ノードＤＮ７に伝達し、内部ノードＤＮ７の電圧レベルが上昇する。この内部ノードＤＮ７の電圧レベル上昇に従って、ＭＯＳキャパシタ６の容量結合により、内部ノードＤＮ９の電圧レベルが上昇し、さらに、ＭＯＳトランジスタ９が、より深いオン状態となり、クロック信号ＣＬＫのＨレベルを内部ノードＤＮ７へ伝達する。したがって、このＭＯＳキャパシタ６の正帰還動作により、高速で、内部ノードＤＮ７の電圧レベルを上昇させることができる。

内部ノードＤＮ９がＬレベルのときには、ＭＯＳトランジスタ９がオフ状態を維持し、クロック信号ＣＬＫがＨレベルに立上がっても、内部ノードＤＮ７は、Ｌレベルのフローティング状態を維持する。

この図１３に示すレベル変換回路の構成では、ＭＯＳキャパシタ６を駆動するためのクロック信号を用いていないため、このＭＯＳキャパシタ６に対するクロック信号の配線が不要となり、レイアウト設計が容易となる。

［実施の形態７］
図１４は、この発明の実施の形態７に従うレベル変換回路の構成を示す図である。この図１４に示すレベル変換回路は、図１１および図１３に示すレベル変換回路と以下の点でその構成が異なる。すなわち、ＭＯＳキャパシタ６は設けられない。内部ノードＤＮ９にゲートが接続されるＭＯＳトランジスタ９をＭＯＳ容量として動作させるため、そのチャネル幅が十分大きくされたＮチャネルＭＯＳトランジスタ９ｗが用いられる。この図１４に示すレベル変換回路の他の構成は、図１１および図１３に示すレベル変換回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

この図１４に示すレベル変換回路において、内部ノードＤＮ９がＨレベルであり、クロック信号／ＣＬＫがＬレベルとなった後に、クロック信号ＣＬＫがＨレベルとなると、ＭＯＳトランジスタ９ｗにおいてはチャネルが形成されており、このチャネル領域とゲートの間の容量により、内部ノードＤＮ９の電圧レベルが上昇し、Ｈレベルのクロック信号ＣＬＫが、内部ノードＤＮ７へ伝達される。すなわち、このＭＯＳトランジスタ９ｗのセルフブートストラップ作用を利用して、内部ノードＤＮ９の電圧レベルをクロック信号ＣＬＫの上昇に応じて上昇させて、クロック信号ＣＬＫをそのＭＯＳトランジスタ９ｗのしきい値電圧の損失を伴うことなく内部ノードＤＮ７へ伝達する。

内部ノードＤＮ９がＬレベルのときには、ＭＯＳトランジスタ９ｗは、オフ状態であり、クロック信号ＣＬＫが立上がっても、ＭＯＳトランジスタ９ｗのゲート−ドレイン間容量により、内部ノードＤＮ９の電圧レベルがわずかに上昇するだけであり、ＭＯＳトランジスタ９ｗはオフ状態を維持し、内部ノードＤＮ７はＬレベルに維持される。

この図１４に示すレベル変換回路の構成の場合、レベル変換後の信号を伝達するＭＯＳトランジスタ９ｗをＭＯＳキャパシタとして作用させており、別に昇圧用のＭＯＳキャパシタを設ける必要がなく、レイアウト面積が低減され、レイアウトの自由度が改善される。また、ＭＯＳトランジスタ９ｗのチャネル幅が大きくされており、電流駆動力か大きくなっており、内部ノードＤＮ７を高速でＨレベルへ駆動することができる。

［実施の形態８］
図１５は、この発明の実施の形態８に従うレベル変換回路の構成を示す図である。この図１５に示すレベル変換回路においては、内部ノードＤＮ７をＬレベルに駆動するロー駆動回路の構成が、図１４に示す構成と異なる。すなわち、このロー駆動回路として、電源ノードＤＮ１と内部ノードＤＮ１０の間に接続されかつそのゲートにクロック入力ノードＤＮ３からのクロック信号ＣＬＫを受けるＰチャネルＭＯＳトランジスタ１１と、内部ノードＤＮ１０とロー側電源ノードＤＮ２ｂの間に接続され、かつそのゲートが内部ノードＤＮ７に接続されるＮチャネルＭＯＳトランジスタ１２がさらに設けられる。ＭＯＳトランジスタ１０のゲートは、内部ノードＤＮ１０に接続される。

この図１５に示すレベル変換回路の他の構成は、図１４に示すレベル変換回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

この図１５に示すレベル変換回路の構成において、クロック信号ＣＬＫがＬレベルのときには、ＭＯＳトランジスタ１１がオン状態となり、内部ノードＤＮ１０がＨレベルに駆動される。応じて、ＭＯＳトランジスタ１０がオン状態となり、内部ノードＤＮ７が、ロー側電源ノードＤＮ２ａ上の電圧レベル、すなわち接地電圧ＶＳＳレベルに駆動される。この内部ノードＤＮ７が、ＭＯＳトランジスタ１０を介してロー側電源ノードＤＮ２ａに接続されるため、クロック信号ＣＬＫがＬレベルのとき、内部ノードＤＮ７がフローティング状態となるのを防止でき、ノイズがこの内部ノードＤＮ７に重畳するのを防止するのを防止することができる。

このクロック信号ＣＬＫがＬレベルのとき、クロック信号／ＣＬＫがＨレベルであり、内部ノードＤＮ９へは、入力信号ＩＮが伝達される。クロック信号／ＣＬＫがＬレベルに立下がり、内部ノードＤＮ９がフローティング状態とされた後、クロック信号ＣＬＫがＨレベルに立上がる。応じて、ＭＯＳトランジスタ１１は、オフ状態となる。入力信号ＩＮがＨレベルのときには、内部ノードＤＮ９上の電圧レベルが、このクロック信号ＣＬＫの立上がりに応答して上昇し、応じて内部ノードＤＮ７もの電圧レベルも、Ｈレベル（５Ｖレベル）に上昇する。この内部ノードＤＮ７の電圧レベル上昇に従って、ＭＯＳトランジスタ１２がオン状態へ移行し、内部ノードＤＮ１０をローレベルへ駆動し、ＭＯＳトランジスタ１０をオフ状態へ駆動する。したがって、確実に、サンプリングした入力信号ＩＮをレベル変換して、内部ノードＤＮ７へ伝達することができる。

サンプリングした入力信号ＩＮがＬレベルのときには、ＭＯＳトランジスタ９ｗはオフ状態であり、内部ノードＤＮ７へは、クロック信号ＣＬＫはＭＯＳトランジスタ９ｗを介しては伝達されない。この状態では、ＭＯＳトランジスタ１２がオフ状態であり、ＭＯＳトランジスタ１０がオン状態を維持し、同様、内部ノードＤＮ７が、ロー側電源ノードＤＮ２ａ上の電圧ＶＳＳレベルに維持される。従って、この状態においても、内部ノードＤＮ７がフローティング状態となるのを防止することができ、安定に内部ノードＤＮ７を接地電圧レベルに維持することができる。

なお、この構成の場合、ロー側電源ノードＤＮ２ａへクロック信号ＣＬＫを与えると、内部ノードＤＮ７がＬレベルのとき、Ｈレベルのクロック信号ＣＬＫがＭＯＳトランジスタ１０を介して伝達され、内部ノードＤＮ７の電圧レベルが誤変動する可能性がある。従って、この図１５に示す構成においては、ロー側電源ノードＤＮ２ａは、基準電圧ＶＳＳレベルに維持される。

なお、この図１５に示すレベル変換回路において、内部ノードＤＮ９には、昇圧用のＭＯＳキャパシタが接続されてもよい。

以上のように、この発明の実施の形態７に従えば、ロー駆動回路を用いて、クロックドインバータＣＩＶの入力ノードＤＮ７へＬレベル信号伝達時、ノードＤＮ７を低インピーダンスでＬレベルに維持するようにしており、ノイズによる内部ノードＤＮ７の電位上昇を防止でき、応じて、クロックドインバータＣＩＶの誤動作を防止できる。

［実施の形態９］
図１６は、この発明の実施の形態９に従うレベル変換機能付シリアル／パラレル変換回路の構成を概略的に示す図である。図１６において、レベル変換機能付シリアル／パラレル変換回路は、入力信号ＩＮをクロック信号／ＣＬＫおよびＣＬＫに従ってサンプリングしかつ電圧レベルを変換して出力するレベル変換回路２０と、このレベル変換回路２０の出力信号を、クロック信号／ＣＬＫがＨレベルのときラッチするラッチ回路２２と、クロック信号ＣＬＫがＨレベルのとき活性化され、このラッチ回路２２のラッチ信号を転送しかつラッチするシフトラッチ回路２４と、クロック信号／ＣＬＫがＨレベルのときに活性化され、活性化時、シフトラッチ回路２４の出力信号をシフトしかつラッチして出力画素信号／ＯＴＤおよびＯＴＤを生成するシフトラッチ回路２６と、クロック信号ＣＬＫおよび／ＣＬＫに従って入力信号ＩＮをサンプリングしかつレベル変換を行なって出力するレベル変換回路３０と、クロック信号／ＣＬＫがＨレベルのときに活性化され、このレベル変換回路３０の出力信号を転送しかつラッチして出力画素信号ＯＴＥおよび／ＯＴＥを生成するシフトラッチ回路３２を含む。

レベル変換回路２０および３０は、相補的に動作し、これらは、先の実施の形態１から８において示したレベル変換回路の構成のいずれかを有する。レベル変換回路２０が、クロック信号／ＣＬＫがＨレベルのときに入力信号ＩＮをサンプリングし、クロック信号ＣＬＫがＨレベルのときにサンプリングした入力信号のレベル変換を行なって出力する。一方、レベル変換回路３０は、クロック信号ＣＬＫがＨレベルのときに入力信号ＩＮをサンプリングし、クロック信号／ＣＬＫがＨレベルのときに、このサンプリングした入力信号のレベル変換を行なってレベル変換信号を生成する。

入力信号ＩＮは、クロック信号ＣＬＫおよび／ＣＬＫの周波数の２倍の周波数で供給される。クロック信号ＣＬＫがＨレベルのときには、レベル変換回路３０がサンプリング動作を行ない、クロック信号／ＣＬＫがＨレベルのときにレベル変換回路２０がサンプリング動作を行なう。シフトラッチ回路２６および３２からは、並列に、クロック信号ＣＬＫがＨレベルのときに画素信号が出力される。したがって、この図１６に示すレベル変換機能付シリアル／パラレル変換回路においては、入力信号ＩＮを、その周波数を１／２倍の周波数に分周して出力する。これにより、次段の回路における動作周波数を低くして、動作マージンを拡大する。

図１７は、図１６に示すレベル変換機能付シリアル／パラレル変換回路の構成の一例を示す図である。図１７において、レベル変換回路２０は、図４に示すレベル変換回路と同様の構成を有し、クロック信号／ＣＬＫのＨレベルのときに導通して入力信号ＩＮを転送するＮチャネルＭＯＳトランジスタ５ａと、クロック信号ＣＬＫがＨレベルに立上がるとき、チャージポンプ動作を行なって内部ノードＤＮ７ａに電荷を供給するＭＯＳキャパシタ６ａと、クロック信号／ＣＬＫおよびＣＬＫがそれぞれＬレベルおよびＨレベルのときに活性化されて、内部ノードＤＮ７ａの信号に従って内部ノードＤＮ６を駆動するクロックドインバータＣＩＶａを含む。

ラッチ回路２２は、先の実施の形態と同様、内部ノードＤＮ６の信号を反転するＣＭＯＳインバータ７と、クロック信号ＣＬＫおよび／ＣＬＫがそれぞれＬレベルおよびＨレベルのときに活性化され、活性化時、インバータ７の出力信号を反転して内部ノードＤＮ６へ駆動するクロックドインバータ８を含む。

シフトラッチ回路２４は、クロック信号ＣＬＫおよび／ＣＬＫがそれぞれＬレベルおよびＨレベルのときに活性化され、活性化時、内部ノードＤＮ６の信号を反転して内部ノードＤＮ１１へ転送するクロックドインバータ４０と、内部ノードＤＮ１１上の信号を反転するインバータ４１と、クロック信号／ＣＬＫおよびＣＬＫがそれぞれＬレベルおよびＨレベルのときに活性化され、活性化時、インバータ４１の信号を反転して内部ノードＤＮ１１へ伝達するクロックドインバータ４２を含む。これらのインバータ４１およびクロックドインバータ４２により、インバータラッチが、クロックドインバータ４２の活性化時形成される。

シフトラッチ回路２６は、クロック信号／ＣＬＫおよびＣＬＫがそれぞれＬレベルおよびＨレベルのときに活性化され、活性化時、シフトラッチ回路２４のラッチ信号を反転して内部ノードＤＮ１３に転送するクロックドインバータ４３と、内部ノードＤＮ１３の信号を反転するインバータ４４と、クロック信号ＣＬＫおよび／ＣＬＫがそれぞれＬレベルおよびＨレベルのときに活性化され、活性化時、インバータ４４の信号を反転して内部ノードＤＮ１３へ転送するクロックドインバータ４５と、インバータ４４の出力信号を反転して出力信号／ＯＴＤを生成するインバータ４６と、内部ノードＤＮ１３上の信号を反転して出力信号ＯＴＤを生成するインバータ４７を含む。

レベル変換回路３０は、レベル変換回路２０と同様の構成を有し、クロック信号ＣＬＫに応答して入力信号ＩＮを伝達するＮチャネルＭＯＳトランジスタ５ｂと、クロック信号／ＣＬＫの立上がりに応答して内部ノードＤＮ７ｂに電荷を供給するＭＯＳキャパシタ６ｂと、クロック信号ＣＬＫおよび／ＣＬＫがそれぞれＬレベルおよびＨレベルのときに活性化され、活性化時、内部ノードＤＮ７ｂの信号に従って内部ノードＤＮ１７を駆動するクロックドインバータＣＩＶｂを含む。

シフトラッチ回路３２は、クロック信号／ＣＬＫおよびＣＬＫがそれぞれＬレベルおよびＨレベルのとき活性化され、活性化時、内部ノードＤＮ１７上の信号を反転して内部ノードＤＮ１８へ転送するクロックドインバータ５０と、内部ノードＤＮ１８上の信号を反転するインバータ５１と、クロック信号ＣＬＫおよび／ＣＬＫが、それぞれＬレベルおよびＨレベルのとき活性化され、活性化時、インバータ５１の出力信号を反転して内部ノードＤＮ１８上に伝達するクロックドインバータ５２と、インバータ５１の出力信号を反転して出力信号ＯＴＥを生成するインバータ５３と、内部ノードＤＮ１８上の信号を反転して出力信号／ＯＴＥを生成するインバータ５４を含む。

したがって、この図１７に示すレベル変換機能付シリアル／パラレル変換回路の構成においては、レベル変換回路２０および３０が、クロック信号ＣＬＫおよび／ＣＬＫに従って交互にサンプリング動作およびレベル変換動作を行ない、シフトラッチ回路２６および３２が、並列に信号の取込および出力動作を実行する。次に、この図１７に示すレベル変換機能付シリアル／パラレル変換回路の動作を図１８に示すタイミング図を参照して説明する。

時刻ｔ３０において、入力信号ＣＬＫがＨレベルに立上がり、またクロック信号／ＣＬＫがＬレベルに立下がる。クロック信号ＣＬＫおよび／ＣＬＫの変化タイミングの関係は、先の実施の形態１から８において説明したものと同様である。すなわち、クロック信号／ＣＬＫが変化してからクロック信号ＣＬＫが変化する。

レベル変換回路２０において、入力信号Ｄ１のサンプリングが完了し、クロックドインバータＣＩＶａによるレベル変換動作が行なわれる。ラッチ回路２２は、クロックドインバータ８が非活性状態であり、ラッチ動作は行なわない。また、このとき、シフトラッチ回路２４においては、クロックドインバータ４０が非活性状態となり、ラッチ状態にあり、このレベル変換回路２０の出力信号の取込は行われない。一方、シフトラッチ回路２６は、初段のクロックドインバータ４３が活性化され、シフトラッチ回路２４の出力信号を取込出力する。しかしながら、この場合、入力信号Ｄ１と異なる信号であり、無効信号である。

一方、レベル変換回路３０においては、このクロック信号ＣＬＫの立上がりに従って入力信号ＩＮを取込む。しかしながら、この状態において、クロックドインバータＣＩＶｂは、非活性状態にあり、内部ノードＤＮ１７の信号は、無効信号である。シフトラッチ回路３２において、初段のクロックドインバータ５０が、活性化され、この内部ノードＤＮ１７上の信号に従って出力信号ＯＴＥを生成する。しかしながら、この場合においても、内部ノードＤＮ１７上の信号は、入力信号Ｄ１と無関係な信号であり無効信号である。

レベル変換回路２０におけるレベル変換動作とレベル変換回路３０におけるサンプリング動作とが並行に行なわれているときに、入力信号入力信号ＩＮが、２番目の信号Ｄ２に変化する。このとき、クロック信号ＣＬＫはＨレベルであり、レベル変換回路３０に対する入力信号Ｄ２のセットアップが行なわれる。

時刻ｔ３１において、クロック信号ＣＬＫがＬレベルに立下がり、クロック信号／ＣＬＫがＨレベルに立上がると、レベル変換回路２０において、クロックドインバータＣＩＶａが出力ハイインピーダンス状態となる。また、ラッチ回路２２が、クロックドインバータ８が活性化されて、ラッチ状態となる。このとき、シフトラッチ回路２４において、初段のクロックドインバータ４０が活性化され、内部ノードＤＮ６上の１番目の信号Ｄ１を反転して内部ノードＤＮ１１に転送する。一方、シフトラッチ回路２６は、初段のクロックドインバータ４３が非活性状態にあり、ラッチ状態となり、信号の取込は行われない。単に、シフトラッチ回路２４において、１番目のデータ信号Ｄ１が取込まれ、その出力信号が変化する。

一方、レベル変換回路３０においては、クロック信号ＣＬＫの立下がりに応答して２番目のデータ信号Ｄ２を取込む。このとき、クロックドインバータＣＩＶｂは、非活性状態であり、内部ノードＤＮ１７の状態は変化しない。また、シフトラッチ回路３２においては、クロックドインバータ５０が非活性状態となり、このシフトラッチ回路３２は、ラッチ状態となり、その入力と出力が分離され、出力信号ＯＴＥおよび／ＯＴＥは変化しない。

３番目の入力信号Ｄ３がセットアップされた後、時刻ｔ３２において、クロック信号し得がＨレベルに立上がり、また、クロック信号／ＣＬＫがＬレベルに立下がる。レベル変換回路２０において、３番目の入力信号Ｄ３のサンプリングが完了し、クロック信号ＣＬＫの立上がりに応答して、内部ノードＤＮ７ａに対するチャージポンプ動作が行なわれる。このときまた、クロックドインバータＣＩＶａが活性化され、レベル変換回路２０から３番目の入力信号Ｄ３に対応するレベル変換後の信号が出力される（入力信号Ｄ３がＨレベルのとき）。シフトラッチ回路２４は、クロック信号ＣＬＫの立上がりに応答して、初段のクロックドインバータ４０が非活性状態となり、その出力には、前のサイクルで取込んだ、１番目のデータ信号Ｄ１が維持される。

一方、シフトラッチ回路３２においては、この時刻ｔ３２のクロック信号ＣＬＫの立上がりにおよびクロック信号／ＣＬＫの立下がりに応答して、クロックドインバータ５０が活性化され、その入力と出力とが電気的に結合されるスルー状態となり、内部ノードＤＮ１１上の入力信号Ｄ２に対応するレベル変換操作後の信号が、出力信号ＯＴＥとして出力される。また、シフトラッチ回路２６においても、入力初段のクロックドインバータ４３が活性化され、前段のシフトラッチ回路２４のラッチ信号に従って、１段目の入力信号Ｄ１に対応するレベル変換操作後の信号ＯＴＤが生成される。

なお、以下の説明においては、説明を簡略化するために、「レベル変換後の信号」は、「クロックドインバータＣＩＶａまたはＣＩＶｂから出力される信号」を示すものとする。

時刻ｔ３３において、クロック信号ＣＬＫが立下がり、クロック信号／ＣＬＫがＨレベルとなる。応じて、レベル変換回路２０においては、クロックドインバータＣＩＶａが出力ハイインピーダンス状態となり、入力信号ＩＮに対するサンプリング動作が開始される。一方、レベル変換回路３０においては、クロック信号／ＣＬＫの立上がりに応答してチャージポンプ動作が行なわれ、入力信号Ｄ４がＨレベルのときに、昇圧レベルに内部ノードＤＮ７ｂを昇圧される。また、クロックドインバータＣＩＶｂが活性化され、内部ノードＤＮ１７に対し、４番目のデータ信号Ｄ４に対応するレベル変換後の信号が出力される。一方、シフトラッチ回路２４がスルー状態となり、３番目の入力信号Ｄ３に対応するレベル変換後の信号を転送する。シフトラッチ回路２６は、ラッチ状態にあるため、出力信号ＯＴＤおよび／ＯＴＤは変化しない。

時刻ｔ３４において、クロック信号／ＣＬＫがＬレベルに立下がり、クロック信号ＣＬＫがＨレベルに立上がると、レベル変換回路３０におけるサンプリング動作が開始され、一方、レベル変換回路２０においてレベル変換動作が実行される。このとき、シフトラッチ回路２４は、ラッチ状態にあり、一方、シフトラッチ回路２６は、入力初段のクロックドインバータ１３が活性化されてスルー状態となり、３番目の入力信号Ｄ３に対応する出力信号ＯＴＤが生成される。またこのとき、同時に、シフトラッチ回路３２においても、クロックドインバータ５０が活性化され、４番目の入力信号Ｄ４に対応するレベル変換後の信号が、出力信号ＯＴＥとして出力される。

したがって、レベル変換回路２０からは、入力信号ＩＮの入力シーケンスにおける奇数番目の信号が、２・Ｔｃｙの周期でクロック信号／ＣＬＫの立下りに従って出力され、一方、レベル変換回路３０からは、入力信号ＩＮの入力シーケンスの偶数番目の信号がクロック信号ＣＬＫの立下がりに従って出力される。

シフトラッチ回路２４は、このレベル変換回路２００の出力信号をクロック信号ＣＬＫおよび／ＣＬＫの半サイクルＴｃｙ遅延して出力し、シフトラッチ回路２６が、このシフトラッチ回路２４の出力信号をクロック信号ＣＬＫおよび／ＣＬＫの半サイクルＴｃｙ遅延して出力する。一方、シフトラッチ回路３２は、レベル変換回路３０の出力信号をクロック信号ＣＬＫおよび／ＣＬＫの半クロックサイクルＴｃｙ遅延して出力する。

したがって、レベル変換回路２０からは、クロック信号ＣＬＫの１サイクルごとに、入力信号ＩＮの奇数番目の信号が出力され、レベル変換回路３０からは、クロック信号ＣＬＫの立下がりに従って、入力信号ＩＮの偶数番目の信号が出力される。この結果、入力信号ＩＮとして１番目の入力信号Ｄ１が与えられてから、クロック信号ＣＬＫおよび／ＣＬＫの１クロックサイクル経過後に、入力信号ＩＮの偶数番目の信号および奇数番目の信号が、クロック信号ＣＬＫの立上がりに同期して１クロックサイクルの周期で、すなわち、入力信号ＩＮの周期Ｔｃｙの２倍の周期で出力される。これにより、周期Ｔｃｙの入力信号ＩＮのレベル変換を行なって、周期２・Ｔｃｙの出力信号ＯＴＤおよびＯＴＥを得ることができる。

したがって、入力信号ＩＮが高速の信号であっても、レベル変換回路２０および３０を、入力信号ＩＮの周波数の１／２倍の周波数で動作させることができ、確実に、サンプリングおよびレベル変換動作を行なって、次段回路へ転送することができる。

図１７に示すレベル変換回路２０および３０においては、図３に示すレベル変換回路の構成が用いられている。しかしながら、これらのレベル変換回路２０および３０の構成として、他の図１、図８、および図９に示す構成が用いられてもよい。

［変更例］
図１９は、この発明の実施の形態９に従うレベル変換機能付シリアル／パラレル変換回路の要部の構成を示す図である。図１９においては、レベル変換機能付シリアル／パラレル変換回路のレベル変換回路２０および３０の部分の構成を示す。図１９において、レベル変換回路２０は、クロック信号／ＣＬＫがＨレベルのときに入力信号ＩＮを内部ノードＤＮ９ａに伝達するＮチャネルＭＯＳトランジスタ５ａと、クロック信号ＣＬＫの立上がりに応答して選択的にチャージポンプ動作を行なって内部ノードＤＮ９ａに電荷を供給するＭＯＳキャパシタ６ａと、内部ノードＤＮ９ａ上の信号電位に従ってクロック信号ＣＬＫを内部ノードＤＮ７ａに伝達するＮチャネルＭＯＳトランジスタ９ａと、クロック信号ＣＬＫに従って内部ノードＤＮ７ａをＬレベルにプリチャージするＮチャネルＭＯＳトランジスタ１０ａと、クロック信号ＣＬＫおよび／ＣＬＫがそれぞれＨレベルおよびＬレベルのとき活性化され、内部ノードＤＮ７ａ上の信号を反転するクロックドインバータＣＩＶａを含む。

レベル変換回路３０も、このレベル変換回路２０と同様の構成を有し、クロック信号ＣＬＫがＨレベルのときに入力信号ＩＮを内部ノードＤＮ９ｂに伝達するＮチャネルＭＯＳトランジスタ５ｂと、クロック信号／ＣＬＫの立上がりに応答して選択的にチャージポンプ動作を行なって内部ノードＤＮ９ｂに電荷を供給するＭＯＳキャパシタ６と、内部ノードＤＮ９ｂ上の信号電位に従って選択的にクロック信号／ＣＬＫを内部ノードＤＮ７ｂに伝達するＮチャネルＭＯＳトランジスタ９ｂと、クロック信号ＣＬＫがＨレベルのとき導通し、内部ノードＤＮ７ｂをローレベルにプリチャージするＮチャネルＭＯＳトランジスタ１０ｂと、クロック信号ＣＬＫおよび／ＣＬＫがそれぞれＬレベルおよびＨレベルのときに活性化され、活性化時、内部ノードＤＮ７ｂ上の信号を反転するクロックドインバータＣＩＶｂを含む。

これらの図１９に示すレベル変換回路２０および３０の構成は、図１１に示すレベル変換回路の構成と同じである。このレベル変換回路２０の後段に、図１６に示すラッチ回路２２、シフトラッチ回路２４および２６が設けられ、レベル変換回路３０の次段に、図１６に示すシフトラッチ回路３２が設けられる。

図１９に示すレベル変換機能付シリアル／パラレル変換回路の構成においても、レベル変換回路２０および３０が、クロック信号ＣＬＫおよび／ＣＬＫに従って入力信号ＩＮを交互にサンプリングし、かつレベル変換を行なう。すなわち、クロック信号ＣＬＫがＨレベルのときには、レベル変換回路３０が、入力信号ＩＮを取込み、一方、レベル変換回路２０が、このときのサイクルで取込んだ信号に従って選択的にレベル変換動作を行ない、クロックドインバータＣＩＶａにより、レベル変換後の信号を出力する。

一方、クロック信号／ＣＬＫがＨレベルであり、かつクロック信号ＣＬＫがＬレベルのときには、レベル変換回路２０が、入力信号ＩＮを取込み、このとき、クロックドインバータＣＩＶａは非活性状態である。一方、レベル変換回路３０においては、サンプリングした信号に従ってＭＯＳキャパシタ６による選択的なチャージポンプ動作が行なわれ、ＭＯＳトランジスタ９ｂを介してクロック信号／ＣＬＫが選択的にクロックドインバータＣＩＶｂに伝達される。クロックドインバータＣＩＶｂが活性化されており、このクロックドインバータＣＩＶｂにより、レベル変換後の信号が生成される。

したがって、この図１９に示す構成においても、レベル変換回路２０および３０において入力信号ＩＮを交互に、クロック信号ＣＬＫおよび／ＣＬＫの周期でサンプリングしてレベル変換を行なうことができ、応じて、入力信号ＩＮのサイクルの２倍のサイクルで内部信号を生成することができる。

なお、図１９に示すレベル変換回路２０および３０の構成においても、他の実施例の構成が用いられても良い。

以上のように、この発明の実施の形態９に従えば、レベル変換機能回路を入力ノードに対し並列に設け、これらの相補クロック信号に従って交互に動作させており、サンプリング動作およびレベル変換動作を行なっており、確実に、入力信号ＩＮの周期を２倍にして、かつレベル変換動作を行なうことができる。

なお、このレベル変換機能付シリアル／パラレル変換回路の出力信号ＯＴＥおよびＯＴＤが、画素に供給される表示信号の場合、水平シフトレジスタにおいて、入力信号ＩＮと同じ周期で、画素データ線を駆動する水平ドライバを活性化することにより、ドットシーケンシャル方式に従って、画素信号を画素素子へ書込むことができる。

［実施の形態１０］
図２０は、この発明の実施の形態１０に従うレベル変換機能付シリアル／パラレル変換回路の構成を概略的に示す図である。図２０において、レベル変換機能付シリアル／パラレル変換回路は、互いに入力ノードに対して並列に設けられ、シフトレジスタ回路６０からのシフトクロック信号／ＳＨ１−／ＳＨｎそれぞれに従って、与えられた入力信号ＩＮを取込かつレベル変換を行なうレベル変換回路ＬＣＫ１−ＬＣＫｎと、レベル変換回路ＬＣＫ１−ＬＣＫｎそれぞれに対応して設けられ、対応のシフトクロック信号／ＳＨ１−／ＳＨｎがＬレベルのときに活性化されて対応のレベル変換回路ＬＣＫ１−ＬＣＫｎの出力信号をラッチするラッチ回路ＬＬＫ１−ＬＬＫｎと、レベル変換回路ＬＣＫ１−ＬＣＫｎそれぞれに対応して設けられ、ラッチ指示信号ＬＡＴがＨレベルのときにスルー状態となりかつラッチ指示信号ＬＡＴがＬレベルのときにラッチ状態となるシフトラッチ回路ＳＬＫ１−ＳＬＫｎを含む。

シフトラッチ回路ＳＬＫ１−ＳＬＫｎの出力信号は、並列に、デジタル／アナログ変換回路（ＤＡＣ）７０へ与えられる。このデジタル／アナログ変換回路７０の出力信号ＰＸ１−ＰＸｍが、図示しない画素マトリクスに設けられる選択画素へ供給される。すなわち、この図２０に示すレベル変換機能付シリアル／パラレル変換回路は、液晶素子または有機ＥＬ等の表示装置において、シリアルに入力される表示データＩＮをパラレル信号に変換する。デジタル／アナログ変換回路７０により入力デジタルデータに応じたアナログ信号を生成し、表示素子に、この生成されたアナログ信号を画素表示信号として書込む。このデジタル／アナログ変換回路７０は、画素表示の階調度に応じて、複数ビットのデジタル信号から１つのアナログ画素表示信号ＰＸｉ（ｉ＝１−ｍ）を生成する。

シフトレジスタ回路６０は、入力信号ＩＮの供給開始指示信号Ｖｓｔに従ってシフト動作をクロック信号ＣＬＫに従って行ない、シフトクロック信号／ＳＨ１−／ＳＨｎを、入力信号ＩＮに対し約半周期位相をずらして順次活性化する。レベル変換回路ＬＣＫ１−ＬＣＫｎにおいて、順次、入力信号ＩＮを取込みレベル変換する操作が行われる。この後、ラッチ指示信号ＬＡＴに従ってシフトラッチ回路ＳＬＫ１−ＳＬＫｎにおいて対応のレベル変換回路ＬＣＫ１−ＬＣＫｎの出力信号を並列に取込みラッチして、デジタル／アナログ変換回路７０に並列にレベル変換後の信号が出力される。次いで、これらのレベル変換後の信号に従ってデジタル／アナログ変換が行われ、画素素子に対する表示信号ＰＸ１−ＰＸｍが生成される。

図２１は、図２０に示すレベル変換機能付シリアル／パラレル変換回路の１段の、レベル変換後の信号を生成する部分の構成の一例を示す図である。図２１において、シフトレジスタ回路６０からのシフトクロック信号／ＳＨｉが、サンプリング／レベル変換タイミング信号として与えられる。

図２１において、レベル変換回路ＬＣＫｉは、シフトクロック信号／ＳＨｉがＨレベルのときに入力信号ＩＮを内部ノードＤＮｉへ転送するＮチャネルＭＯＳトランジスタ７０と、シフトクロック信号／ＳＨｉを反転するインバータ７１と、インバータ７１の出力信号ＳＨｉの立上がりに応答して選択的にチャージポンプ動作を行なって内部ノードＤＮｉに電荷を供給するＭＯＳキャパシタ７２と、シフトクロック信号／ＳＨｉおよびＳＨｉに従って選択的に活性化され、活性化時、内部ノードＤＮｉ上の信号に従って内部ノードＤＮｊにレベル変化後の信号を生成するクロックドインバータＣＩＶ１を含む。

クロックドインバータＣＩＶ１のハイ側電源ノードには電源電圧ＶＤＤが供給され、ロー側電源ノードには、シフトクロック信号／ＳＨｉが供給される。

ラッチ回路ＬＬＫｉは、内部ノードＤＮｊの信号を反転するインバータ７３と、シフトクロック信号ＳＨｉおよび／ＳＨｉに従って選択的に活性化され、活性化時、インバータ７３の出力信号に従って内部ノードＤＮｊを駆動するクロックドインバータ７４を含む。クロックドインバータ７４は、クロックドインバータＣＩＶ１と相補的に、シフトクロック信号ＳＨｉおよび／ＳＨｉが、それぞれＬレベルおよびＨレベルのときに活性化され、活性化時、インバータ７３の出力信号を反転する。

シフトラッチ回路ＳＬＫｉは、ラッチ指示信号ＬＡＴおよび補のラッチ指示信号／ＬＡＴに従って内部ノードＤＮｊ上の信号を反転するクロックドインバータ７５と、クロックドインバータ７５の出力信号を反転するインバータ７６と、ラッチ指示信号ＬＡＴおよび／ＬＡＴに従って選択的に活性化され、活性化時、インバータ７６の出力信号を反転して内部ノードＤＮｋに反転信号を伝達するクロックドインバータ７７を含む。

クロックドインバータ７５は、ラッチ指示信号ＬＡＴおよび／ＬＡＴが、それぞれ、ＨレベルおよびＬレベルのときに活性化され、またクロックドインバータ７７は、ラッチ指示信号ＬＡＴおよび／ＬＡＴが、それぞれ、ＬレベルおよびＨレベルのときに活性化される。これらのクロックドインバータ７４、７５および７７は、非活性化時、出力ハイインピーダンス状態となる。

レベル変換回路ＬＣＫｉにおいて、クロックドインバータＣＩＶ１のロー側電源ノードへは、シフトクロック信号／ＣＨｉが与えられており、接地電圧ＶＳＳを伝達する配線が不要となり、配線レイアウトの設計の自由度が改善される。

図２１に示すレベル変換回路ＬＣＫｉの構成は、実質的に、図４に示すレベル変換回路の構成と同じである。したがって、シフトクロック信号／ＳＨｉがＨレベルのときに、入力信号ＩＮを取込み、シフトクロック信号／ＳＨｉがＬレベルとなると、この取込んだ入力信号ＩＮのレベル変換を行なってクロックドインバータＣＩＶ１から内部ノードＤＮｊへレベル変換後の信号を出力する。この内部ノードＤＮｊ上の信号は、シフトクロック信号ＳＨｉおよび／ＳＨｉがそれぞれＬレベルおよびＨレベルのときにラッチ回路ＬＬＫｉによりラッチされる。

シフトラッチ回路ＳＬＫｉは、ラッチ指示信号ＬＡＴがＬレベルのときにはラッチ状態にあり、ラッチ指示信号ＬＡＴがＨレベルとなると、スルー状態となり、対応のラッチ回路ＬＬＫｉによりラッチされた信号を反転してデジタル／アナログ変換回路６５へ出力する。

図２２は、図２０に示すレベル変換機能付シリアル／パラレル変換回路を示すタイミング図である。この図２２に示すように、入力信号ＩＮの転送サイクルに対して、半クロックサイクル遅延させて、シフトクロック信号／ＳＨ１−／ＳＨｎを、順次、入力信号ＩＮの１サイクル期間Ｌレベルに設定する。したがって、入力信号ＩＮが、レベル変換回路ＬＣＫ１−ＬＣＫｎそれぞれに対するセットアップ時間をもって、対応のサンプリングクロック信号／ＳＨ１−／ＳＨｎの立下がりに応答して取込まれる。対応のサンプリングクロック信号／ＳＨ１−／ＳＨｎの立下がりに応答して、レベル変換回路ＬＣＫ１−ＬＣＫｎにおいては、取込んだ信号の選択的な昇圧動作が行われて、レベル変換動作が行われる。

次いで、対応のサンプリングクロック信号／ＳＨ１−／ＳＨｎがＨレベルに立上がると、レベル変換回路ＬＣＫ１−ＬＣＫｎにおいては、クロックドインバータＣＩＶ１が非活性状態となり、出力ハイインピーダンス状態となる。したがって、入力信号ＩＮが変化しても、このレベル変換後の信号に対しては何ら影響を及ぼさず、対応のラッチ回路ＬＬＫ１−ＬＬＫｎにより入力信号ＩＮのレベル変換後の信号がラッチされる。

最終のシフトクロック信号／ＳＨｎがＬレベルからＨレベルに立上がると、続いてラッチ指示信号ＬＡＴがＨレベルとなり、シフトラッチ回路ＳＬＫ１−ＳＬＫｎがスルー状態となり、ラッチ回路ＬＬＫ１−ＬＬＫｎにラッチされた信号に従って信号が生成されて、デジタル／アナログ変換回路６５へ伝達される。

なお、ラッチ指示信号ＬＡＴは、所定数の入力信号ＩＮを取込んだ後に、シフトクロック信号／ＳＨｎがＨレベルに立上がった後に適当なタイミングでＨレベルに駆動される。したがって、このラッチ指示信号ＬＡＴはシフトレジスタ回路６０からシフトクロック信号／ＳＨｎを生成するシフトレジスタ段の次段のレジスタ段から生成されてもよく、また、他の適当なデジタル／アナログ変換タイミングを規定する信号に基づいて生成されてもよい。

シフトクロック信号／ＳＨ１−／ＳＨｎは、入力信号ＩＮの周期の位相差を互いに有する信号であればよく、シフトレジスタ回路６０の出力信号と異なる信号であってもよい。

また、このレベル変換機能付シリアル／パラレル変換回路においては、画素マトリクスの画素素子へのアナログ信号を生成するために、デジタル／アナログ変換回路へ、その出力信号が供給されている。しかしながら、このシリアル／パラレル変換回路の出力する信号は、別の用途に用いられてもよく、一般に、シリアル／パラレル変換を行なう回路部分であり、かつシリアル入力信号とパラレル変換信号の電圧振幅が異なる部分に、このレベル変換機能付シリアル／パラレル変換回路を適用することができる。

［変更例］
図２３は、図２０に示すレベル変換回路ＬＣＫ１−ＬＣＫｎの変更例を示す図である。この図２３においては、レベル変換回路ＬＣＫ１−ＬＣＫｎは同一構成を有するため、レベル変換回路ＬＣＫｉ（ｉ＝１−ｎ）の構成を代表的に示す。図２３において、レベル変換回路ＬＣＫｉは、シフトクロック信号／ＳＨｉに従って入力信号ＩＮを内部ノードＤＮｓへ転送するＮチャネルＭＯＳトランジスタ８０と、シフトクロック信号ＳＨｉを反転するインバータ８１と、内部ノードＤＮｓの信号電位に従ってインバータ８１の出力信号ＳＨｉを内部ノードＤＮｔに選択的に転送するＮチャネルＭＯＳトランジスタ８２と、シフトクロック信号／ＳＨｉのＨレベルのときに導通し、内部ノードＤＮｔを、接地電圧レベル（シフトクロック信号ＳＨｉのローレベル）にプリチャージするＮチャネルＭＯＳトランジスタ８３と、シフトクロック信号ＳＨｉおよび／ＳＨｉに従って選択的に活性化され、活性化時、内部ノードＤＮｔの信号を反転するクロックドインバータＣＩＶ２を含む。

クロックドインバータＣＩＶ２は、シフトクロック信号／ＳＨｉがＬレベルでありかつシフトクロック信号ＳＨｉがＨレベルのときに活性化されてインバータとして動作する。

この図２３に示すレベル変換回路ＬＣＫｉの構成は、図１４に示すレベル変換回路の構成と同じである。すなわち、シフトクロック信号／ＳＨｉがＨレベルのときに、入力信号ＩＮを取込む。シフトクロック信号／ＳＨｉがＬレベルとなると、ＭＯＳトランジスタ８０がオフ状態となり、一方、インバータ８１の出力信号ＳＨｉがＨレベルへ上昇し、ＭＯＳトランジスタ８２のセルフブートストラップ作用により、内部ノードＤＮｓの電圧レベルが上昇し、この信号ＳＨｉのＨレベルが、内部ノードＤＮｔに転送される（Ｈレベル信号のサンプリング時）。このとき、またクロックドインバータＣＩＶ２が活性状態となり、内部ノードＤＮｔに転送された信号が反転されて、図２０に示す次段のラッチ回路ＬＬＫｉへ転送されラッチされる。

シフトクロック信号／ＳＨｉがＬレベルからＨレベルへ立上がると、インバータ８１の出力信号ＳＨｉがＬレベルとなり、クロックドインバータＣＩＶ２が非活性状態とされ、クロックドインバータＣＩＶ２の入力と出力が分離される。この状態において、ＭＯＳトランジスタ８３がオン状態にあり、内部ノードＤＮｔが、Ｌレベルにプリチャージされる。また、入力信号ＩＮが、順次与えられ、内部ノードＤＮｓの電圧レベルが変化しても、インバータ８１の出力信号ＳＨｉはＬレベルであり、内部ノードＤＮｔはＬレベルに維持される。

したがって、この図２３に示すレベル変換回路ＬＣＫｉを利用しても、効率的に、シリアル／パラレル変換およびレベル変換を行なうことができる。

以上のように、この発明の実施の形態１０に従えば、レベル変換回路を並列に設け、これらのレベル変換回路のサンプリングおよびレベル変換動作を順次シフトさせて行なっており、効率的にシリアル入力信号をパラレル信号に変換でき、かつシリアル入力信号の電圧振幅を変換することができる。

［実施の形態１１］
図２４は、この発明の実施の形態１１に従うレベル変換機能付シリアル／パラレル変換回路の構成を概略的に示す図である。この図２４に示すレベル変換機能付シリアル／パラレル変換回路は、以下の点で、図２０に示すレベル変換機能付シリアル／パラレル変換回路の構成と異なる。すなわち、入力信号ＩＮのレベル変換を行なうレベル変換回路ＬＣＫ１−ＬＣＫｎにおいて、前段のレベル変換回路からのシフトクロック信号ＳＨ０−ＳＨ（ｎ−１）に従って入力信号をサンプリングし、対応のシフトクロック信号／ＳＨ１−／ＳＨｎに従ってレベル変換動作を実行する。この図２４に示すレベル変換機能付シリアル／パラレル変換回路の他の構成は、図２０に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

この図２４に示すレベル変換回路ＬＣＫ１−ＬＣＫｎにおいては、前段のレベル変換回路においてレベル変換動作が行なわれているときに、入力信号ＩＮを取込む。入力信号ＩＮを取込んだ後は、前段のシフトクロック信号は、Ｈレベルの非活性状態に維持される。したがって、レベル変換回路ＬＣＫ１−ＬＣＫｎにおいては、入力信号ＩＮを取込むときにのみ、その入力段のＭＯＳトランジスタ（図２１のＭＯＳトランジスタ７０または図２３のＭＯＳトランジスタ８０）が導通する。したがって、入力信号ＩＮは、この選択されたレベル変換回路の内部ノードおよびそれに接続される容量素子（ＭＯＳキャパシタが設けられるとき）を駆動することが要求されるだけであり、その負荷を軽減することができ、応じて消費電力を低減することができる。

図２５は、図２４に示すレベル変換回路ＬＣＫ１−ＬＣＫｎの構成の一例を示す図である。図２５においては、レベル変換回路ＬＣＫｉの構成を代表的に示す。図２５に示すこのレベル変換回路ＬＣＫｉは、以下の点で、図２１に示すレベル変換回路ＬＣＫｉとその構成が異なる。すなわち、対応のシフトクロック信号／ＳＨｉを受けるインバータ９０の出力信号が、ＭＯＳキャパシタ７２の電極ノード（ソース／ドレインノード）へ与えられ、また、クロックドインバータＣＩＶ１の活性制御ＮチャネルＭＯＳトランジスタ４のゲートへ与えられる。また、インバータ９０の出力信号が、次段のレベル変換回路ＬＣＫ（ｉ＋１）のサンプリングタイミング信号として与えられる。入力段のＮチャネルＭＯＳトランジスタ７０のゲートへは、前段のレベル変換回路ＬＣＫ（ｉ−１）に対するシフトタイミング信号ＳＨ（ｉ−１）が与えられる。この図２５に示すレベル変換回路ＬＣＫｉの他の構成は、図２１に示すレベル変換回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

また、ラッチ回路ＬＬＫｉおよびシフトラッチ回路ＳＬＫｉの構成は、図２４に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

なお、図２５に示すレベル変換回路ＬＣＫｉの動作タイミングは、図２２に示す動作タイミングと同じである。すなわち、シフトレジスタ回路６０は、初段のレベル変換回路ＬＣＫ１に対するサンプリングタイミング信号ＳＨ０を生成する点を除いて、図２０に示すシフトレジスタ回路６０と同一の動作を行なう。

図２６は、図２５に示すレベル変換回路ＬＣＫｉの動作を示すタイミング図である。以下、図２６を参照して、図２５に示すレベル変換回路ＬＣＫｉの動作について説明する。

シフトレジスタ回路６０からのシフトクロック信号／ＳＨ（ｉ−１）がＨレベルからＬレベルに立下がると、反転シフトクロック信号（サンプリングタイミング信号）ＳＨ（ｉ−１）がＬレベルからＨレベルとなる。応じて、図２５に示すＭＯＳトランジスタ７０がオン状態となり、入力信号ＩＮが内部ノードＤＮｉに伝達される。このときには、レベル変換回路ＬＣＫ（ｉ−１）においては、シフトクロック信号／ＳＨ（ｉ−１）に従ってレベル変換動作が行われている。反転シフトクロック信号ＳＨ（ｉ−１）がＨレベルの期間に、入力信号ＩＮが、ｉ番目の信号に変化する。次いで、シフトクロック信号／ＳＨ（ｉ−１）がＨレベルに立上がると、反転シフトクロック信号ＳＨ（ｉ−１）がＬレベルとなり、図２５に示すＭＯＳトランジスタ７０がオフ状態となる。このとき、シフトクロック信号／ＳＨｉがＬレベルとなり、クロックドインバータＣＩＶ１が活性化され、選択的なレベル変換動作がサンプリングした信号に対して行われる。このレベル変換回路ＬＣＫｉにおけるレベル変換動作時においては、インバータ９０の出力する反転シフトクロック信号ＳＨｉがＨレベルであり、次段のレベル変換回路ＬＣＫ（ｉ＋１）においては、この反転シフトクロック信号ＳＨｉがサンプリングタイミング信号として利用されて、入力段のＭＯＳトランジスタ（７０）が導通し、入力信号ＩＮの取込が行われる。シフトクロック信号／ＳＨｉがＨレベルとなると、レベル変換回路ＬＣＫｉにおいてクロックドインバータＣＩＶ１が非活性化され、レベル変換後の信号が、後段のラッチ回路ＬＬＫｉによりラッチされる。

次段のレベル変換回路ＬＣＫ（ｉ＋１）は、サンプリング動作完了後、シフトクロック信号／ＳＨ（ｉ＋１）に従ってレベル変換操作およびラッチを行う。

したがって、レベル変換回路ＬＣＫ１−ＬＣＫｎにおいては、入力信号ＩＮを取込むときに、入力段のＭＯＳトランジスタ（トランジスタ７０）がオン状態となり、そのサンプリング動作完了後は、入力段のＭＯＳトランジスタ（７０）はオフ状態を維持する。したがって、入力信号ＩＮに対しては、常に、選択されたレベル変換回路の内部ノードＤＮｉが結合されるだけであり、その負荷を軽減することができる。

［変更例］
図２７は、この発明の実施の形態１１のレベル変換回路の変更例を示す図である。この図２７に示すレベル変換回路ＬＣＫｉは、以下の点で、図２３に示すレベル変換回路と、その構成が異なる。すなわち、入力段のＭＯＳトランジスタ８０のゲートへは、前段のレベル変換回路（ＬＣＫ（ｉ−１））に対する反転シフトクロック信号ＳＨ（ｉ−１）が、サンプリングタイミング信号として与えられる。また、インバータ８１からの反転シフトクロック信号ＳＨｉが、次段のレベル変換回路（ＬＣＫ（ｉ＋１））の入力段のＭＯＳトランジスタのゲートへ、サンプリングタイミング信号として与えられる。この図２７に示すレベル変換回路の他の構成は、図２３に示すレベル変換回路ＬＣＫｉの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

この図２７に示すレベル変換回路ＬＣＫｉの構成においても、レベル変換回路ＬＣＫｉの選択時に、反転シフトクロック信号ＳＨ（ｉ−１）がＨレベルとなり、ＭＯＳトランジスタ８０が導通し、内部ノードＤＮｓに入力信号ＩＮが伝達される。反転シフトクロック信号ＳＨ（ｉ−１）がＬレベルに立下がると、ＭＯＳトランジスタ８０が非導通状態となる。応じて、シフトクロック信号／ＳＨｉが、Ｌレベルとなり、インバータ８１からの反転シフトクロック信号ＳＨｉがＨレベルとなり、入力ノードＤＮｓに転送された信号に従って内部ノードＤＮｔが駆動され、また、クロックドインバータＣＩＶ２が活性化されて、レベル変換後の信号が生成されて、図示しないラッチ回路（ＬＬＫｉ）によりラッチされる。

シフトクロック信号／ＳＨｉがＨレベルに立上がると、反転シフトクロック信号ＳＨｉがＬレベルとなり、内部ノードＤＮｔは、再び、接地電圧レベルに維持され内部ノードＤＮｔがフローティング状態となるのが防止される。

この図２７に示すレベル変換回路ＬＣＫｉを利用しても、同様、入力信号ＩＮは、選択レベル変換回路に対してのみその内部ノードに結合されるため、入力信号ＩＮの負荷が軽減される。

［変更例２］
図２８は、この発明の実施の形態１１に従うレベル変換回路のさらに他の変更例を示す図である。この図２８に示すレベル変換回路においては、入力信号ＩＮが単発的に与えられ、この単発的に与えられる入力信号ＩＮのレベルを変換する。すなわち、図２８に示すレベル変換回路は、クロック信号ＣＬＫ１に従って入力信号ＩＮを転送するＭＯＳトランジスタ１００と、クロック信号ＣＬＫ２および／ＣＬＫ２に従ってこのＭＯＳトランジスタ１００を介して転送された信号のレベル変換を行ないかつラッチするレベル変換部１０２を有する。このレベル変換部１０２は、先の実施の形態１から９に示すレベル変換回路の入力段のＭＯＳトランジスタを除く回路構成を有する。クロック信号ＣＬＫ２がＨレベルであり、クロック信号／ＣＬＫ２がＬレベルのときに、このレベル変換部１０２が活性化され、サンプリング信号のＨレベルを、それより電圧レベルの高いＨレベルの信号に変換する。

図２９は、図２８に示すレベル変換回路の動作を示す信号波形図である。以下、図２９を参照して、図２８に示すレベル変換回路の動作について簡単に説明する。

クロック信号ＣＬＫ１がＨレベルとなると、ＭＯＳトランジスタ１００が導通し、入力信号ＩＮがレベル変換部１０２へ転送される。このときは、レベル変換部１０２は、クロック信号ＣＬＫ２および／ＣＬＫ２がそれぞれＬレベルおよびＨレベルであり、非活性状態を維持する。

クロック信号ＣＬＫ１がＬレベルに立下がると、ＭＯＳトランジスタ１００が活性状態となり、入力信号ＩＮのサンプリング期間が完了する。

この入力信号ＩＮのサンプリングが完了すると、続いて、クロック信号ＣＬＫ２がＨレベルとなり、またクロック信号／ＣＬＫ２がＬレベルとなる。応じてレベル変換部１０２が活性化され、サンプリングした入力信号ＩＮのレベル変換を行なって内部信号を生成する。クロック信号ＣＬＫ２および／ＣＬＫ２がそれぞれＬレベルおよびＨレベルとなると、再びレベル変換部１０２が非活性状態とされ、出力ハイインピーダンス状態となる。このときクロック信号ＣＬＫ１はＬレベルであり、単発的に与えられる入力信号ＩＮのレベル変換動作が完了する。

したがって、クロック信号ＣＬＫ１、ＣＬＫ２および／ＣＬＫ２は、この入力信号ＩＮが与えられるタイミングに応じて電圧レベルを設定することにより、入力信号ＩＮを確実に取込んで、レベル変換動作を行なうことができる。特に、クロック信号ＣＬＫ１とクロック信号ＣＬＫ２および／ＣＬＫ２とを別の経路で形成することにより、確実に、サンプリングした後に、レベル変換部１０２においてレベル変換動作を行なうことができる。

以上のように、この発明の実施の形態１１に従えば、シリアル／パラレル変換動作を行ないかつレベル変換動作を行なう場合、選択されたレベル変換回路に対してのみ入力信号を伝達し、この入力信号を取込んだ後に対応のクロック信号（シフトクロック信号）に従ってレベル変換動作を行なっている。したがって、選択レベル変換回路のみ、その内部ノードが入力信号ＩＮに結合され、入力信号ＩＮの負荷が軽減される。

また、単発的な入力信号ＩＮのレベル変換を行なう場合、別々のクロック信号を別の経路で形成することにより、タイミングマージンを大きくすることができる。

なお、図２５および図２７に示すレベル変換回路ＬＣＫｉの構成としては、他の実施例の構成が用いられてもよい。

また、クロックドインバータの構成としても、図９に示すように、内部ノードに結合されるＭＯＳトランジスタがハイ及びロー側電源に結合され、クロック信号をゲートに受けるＭＯＳトランジスタがクロックドインバータの出力ノードに結合される構成が用いられても良い。

この発明は、入力信号の電圧振幅を変換するレベル変換回路に一般に適用することができ、特に、そのようなレベル変換が要求される液晶素子または有機ＥＬ素子を利用する表示装置において効果的に適用することができる。

また、システムＬＳＩなどで複数電源が利用される構成において、異なる電圧レベルの電源間のインターフェイス部に、この発明に従うレベル変換回路を適用することができる。

この発明の実施の形態１に従うレベル変換回路の構成を示す図である。 （Ａ）は図１に示すインバータの構成を示し、（Ｂ）は、図１に示すクロックドインバータの構成を示す図である。 図１に示すレベル変換回路の動作を示すタイミング図である。 この発明の実施の形態２に従うレベル変換回路の構成を示す図である。 図４に示すレベル変換回路の動作タイミングマージンを説明するための図である。 図４に示すレベル変換回路の動作を示すタイミング図である。 図４に示す位相クロック信号を発生する部分の構成の一例を示す図である。 この発明の実施の形態３に従うレベル変換回路の構成を示す図である。 この発明の実施の形態４に従うレベル変換回路の構成を示す図である。 図９に示すクロック信号の電圧振幅を示す図である。 この発明の実施の形態５に従うレベル変換回路の構成を示す図である。 図１１に示すレベル変換回路の動作を示すタイミング図である。 この発明の実施の形態６に従うレベル変換回路の構成を示す図である。 この発明の実施の形態７に従うレベル変換回路の構成を示す図である。 この発明の実施の形態８に従うレベル変換回路の構成を示す図である。 この発明の実施の形態９に従うレベル変換機能付シリアル／パラレル変換回路の構成を概略的に示す図である。 図１６に示すレベル変換機能付シリアル／パラレル変換回路の構成を具体的に示す図である。 図１７に示す回路の動作を示すタイミング図である。 この発明の実施の形態９の変更例のレベル変換回路を示す図である。 この発明の実施の形態１０に従うレベル変換機能付シリアル／パラレル変換回路の構成を概略的に示す図である。 図２０に示すレベル変換回路、ラッチ回路およびシフトラッチ回路の構成を具体的に示す図である。 図２０に示す回路の動作を示すタイミング図である。 この発明の実施の形態１０の変更例のレベル変換回路の構成を示す図である。 この発明の実施の形態１１に従うレベル変換機能付シリアル／パラレル変換回路の構成を概略的に示す図である。 図２４に示すレベル変換回路、ラッチ回路およびシフトラッチ回路の構成を具体的に示す図である。 図２５に示す回路の動作を示すタイミング図である。 この発明の実施の形態１１の変更例のレベル変換回路の構成を示す図である。 この発明の実施の形態１１に従うレベル変換回路のさらに他の変更例を概略的に示す図である。 図２８に示す回路の動作を示すタイミング図である。

符号の説明

ＣＩＶ，ＣＩＶ１，ＣＩＶ２ クロックドインバータ、１，２ ＰチャネルＭＯＳトランジスタ、３−５ ＮチャネルＭＯＳトランジスタ、６ ＭＯＳキャパシタ、７ インバータ、８ クロックドインバータ、９，１０ ＮチャネルＭＯＳトランジスタ、１１ ＰチャネルＭＯＳトランジスタ、９ａ，１２ ＮチャネルＭＯＳトランジスタ、２０，３０ レベル変換回路、２２ ラッチ回路、２４，２６，３２ シフトラッチ回路、ＬＣＫ１−ＬＣＫｎ レベル変換回路、ＬＬＫ１−ＬＬＫｎ ラッチ回路、ＳＬＫ１−ＳＬＫｎ シフトラッチ回路、７０ ＮチャネルＭＯＳトランジスタ、７２ ＭＯＳキャパシタ、５１ インバータ、８０，８２，８３ ＮチャネルＭＯＳトランジスタ、８１ インバータ、９０ インバータ、１００ ＮチャネルＭＯＳトランジスタ、１０２ レベル変換部。

Claims (16)

1. 第１のクロック信号に相当するクロック信号を入力する第１のクロック入力ノードからのクロック信号に従って、入力ノードに与えられた入力信号を第１の内部ノードに転送する第１導電型の第１の絶縁ゲート型電界効果トランジスタ、
   第２のクロック信号を入力する第２のクロック入力ノードと前記第１の内部ノードの間に接続され、前記第１の内部ノードと前記第２のクロック入力ノードの電位差に従って選択的に容量を形成するＭＯＳ型容量素子、
   前記第１のクロック信号と前記第２のクロック信号とに従って前記第１の絶縁ゲート型電界効果トランジスタの非導通時に活性化され、活性化時、前記第１の内部ノードの電位を反転して前記入力信号の振幅よりも大きな振幅を有する信号を第２の内部ノードに生成するクロックドインバータを備える、レベル変換回路。
2. 第１の内部ノードに結合され、前記第１の内部ノードの電位と第１のクロック入力ノードからのクロック信号との電位差に従って選択的に容量を形成するＭＯＳ型容量素子、
   第２のクロック入力ノードからのクロック信号に従って、入力ノードに与えられた入力信号を前記第１の内部ノードに転送する第１導電型の第１の絶縁ゲート型電界効果トランジスタ、および
   前記第１のクロック入力ノードからのクロック信号に従って前記第１の絶縁ゲート型電界効果トランジスタの非導通時に活性化され、活性化時、前記第１の内部ノードの電位を反転して前記入力信号の振幅よりも大きな振幅を有する信号を第２の内部ノードに生成するクロックドインバータを備える、レベル変換回路。
3. 前記クロックドインバータのロー側電源ノードには、前記第１のクロック入力ノードからのクロック信号および前記第１のクロック入力ノードからのクロック信号に相当するクロック信号の一方が供給され、かつ前記クロックドインバータのハイ側電源ノードには、前記第２のクロック入力ノードからのクロック信号のハイレベルに相当する電圧が供給され、
   前記第１および第２のクロック入力ノードの信号は、互いに位相の異なるクロック信号である、請求項１または２記載のレベル変換回路。
4. 前記クロックドインバータは、
   ハイ側電源ノードに結合されかつそのゲートが前記第１の内部ノードに接続される第２の導電型の第２の絶縁ゲート型電界効果トランジスタと、
   前記第２の絶縁ゲート型電界効果トランジスタと前記第２の内部ノードの間に接続されかつそのゲートに前記第１のクロック入力ノードからのクロック信号を受ける前記第２導電型の第３の絶縁ゲート型電界効果トランジスタと、
   ロー側電源ノードに接続されかつそのゲートが前記第１の内部ノードに接続される第１導電型の第４の絶縁ゲート型電界効果トランジスタと、
   前記第４の絶縁ゲート型電界効果トランジスタと前記第２の内部ノードとの間に接続され、かつそのゲートに前記第２のクロックノードからのクロック信号を受ける前記第１導電型の第５の絶縁ゲート型電界効果トランジスタとを備える、請求項１または２記載のレベル変換回路。
5. 前記第１のクロック入力ノードには、前記第２のクロック入力ノードからのクロック信号よりも振幅の大きなクロック信号が供給される、請求項１または２記載のレベル変換回路。
6. 第１のクロック入力ノードからのクロック信号に従って入力信号を第１の内部ノードに転送する第１導電型の絶縁ゲート型電界効果トランジスタと、
   前記第１の内部ノードに従って第２のクロック入力ノードに供給される第２のクロック信号を第２の内部ノードに伝達する第１導電型の第２の絶縁ゲート型電界効果トランジスタと、
   前記第１のクロック入力ノードのクロック信号と同相のクロック信号に従って、前記第２の内部ノードをロー側電源ノードの電圧レベルへ駆動するロー駆動回路、および
   前記第１および第２のクロック入力ノードのクロック信号に相当するクロック信号に従って前記第２の内部ノードの信号に従って第３の内部ノードを駆動するクロックドインバータを備える、レベル変換回路。
7. 前記第１の内部ノードに結合され、前記第２のクロック入力ノードのクロック信号と前記第１の内部ノードの電位差に応じて選択的に容量を形成するＭＯＳ型容量素子をさらに備える、請求項６記載のレベル変換回路。
8. 前記第１の内部ノードと前記第２の内部ノードとの間に接続され、前記第１の内部ノードの電圧が前記第２の内部ノードの電圧よりも高いときに容量を形成するＭＯＳ型容量素子をさらに備える、請求項６記載のレベル変換回路。
9. 前記ロー駆動回路は、前記ロー側電源ノードと前記第２の内部ノードとの間に接続されかつそのゲートに前記第２のクロック入力ノードのクロック信号に対応するクロック信号を受ける第１導電型の第３の絶縁ゲート型電界効果トランジスタを備える、請求項６記載のレベル変換回路。
10. 前記ロー側駆動回路は、
    前記第２の内部ノードと前記ロー側電源ノードとの間に接続されかつそのゲートが第４の内部ノードに接続される第１導電型の第３の絶縁ゲート型電界効果トランジスタと、
    前記第４の内部ノードと前記ロー側電源ノードとの間に接続されかつそのゲートが前記第２の内部ノードに接続される第１導電型の第４の絶縁ゲート型電界効果トランジスタと、
    前記第４の絶縁ゲート型電界効果トランジスタとハイ側電源ノードとの間に接続されかつそのゲートに前記第２のクロック入力ノードのクロック信号に相当するクロック信号を受ける第２導電型の第５の絶縁ゲート型電界効果トランジスタを備える、請求項６記載のレベル変換回路。
11. 第１のクロック信号に相当するクロック信号を入力する第１のクロック入力ノードからのクロック信号に従って入力ノードに与えられた入力信号を内部ノードに転送する第１導電型の第１の絶縁ゲート型電界効果トランジスタと、第２のクロック信号を入力する第２のクロック入力ノードと前記内部ノードとの間に接続され、前記内部ノードと前記第２のクロック入力ノードの電位差に従って選択的に容量を形成するＭＯＳ型容量素子と、前記第１のクロック信号と前記第２のクロック信号とに従って選択的に前記第１の絶縁ゲート型電界効果トランジスタの非導通時に活性化され、活性化時、前記第１の内部ノードの電位を反転して前記入力信号の振幅よりも大きな振幅を有する信号を第２の内部ノードに生成するクロックドインバータとを備える第１のレベル変換回路、
    前記第１のレベル変換回路と相補的に前記第１のクロック信号に相当するクロック信号および前記第２のクロック信号に従って動作し、前記入力信号のレベル変換をする、前記第１のレベル変換回路と同一構成を有する第２のレベル変換回路、および
    前記第１のクロック信号に相当するクロック信号および前記第２のクロック信号に従って、前記第１および第２のレベル変換回路の出力信号を取り込み、並列に出力する転送回路を備え、前記第１のクロック信号および前記第２のクロック信号は前記入力信号が供給されるサイクルの２倍のサイクルを有する、レベル変換機能付シリアル／パラレル変換回路。
12. 第１のクロック入力ノードからのクロック信号に従って入力信号を第１の内部ノードに転送する第１導電型の絶縁ゲート型電界効果トランジスタと、前記第１の内部ノードの電圧に従って第２のクロック入力ノードに供給される第２のクロック信号を第２の内部ノードに伝達する第１導電型の第２の絶縁ゲート型電界効果トランジスタと、前記第１のクロック入力ノードのクロック信号と同相のクロック信号に従って前記第２の内部ノードをロー側電源ノードの電圧レベルに駆動するロー駆動回路と、前記第１および第２のクロック入力ノードのクロック信号に対応するクロック信号に従って前記第２の内部ノードの信号に従って第３の内部ノードを駆動するクロックドインバータとを含む第１のレベル変換回路、
    前記第１のレベル変換回路と同一構成を有し、かつ前記第１のクロック入力ノードのクロック信号に対応するクロック信号および前記第２のクロック信号に従って前記第１のレベル変換回路と相補的に動作して前記入力信号のレベル変換を行なって前記第１のレベル変換回路と並列に出力信号を生成する第２のレベル変換回路、および
    前記第１および第２のクロック信号に従って前記第１および第２のレベル変換回路の出力信号を取り込み並列に出力する転送回路を備え、前記第１のクロック信号および前記第２のクロック信号は、前記入力信号が供給されるサイクルの２倍のサイクルを有する、レベル変換機能付シリアル／パラレル変換回路。
13. 互いに並列に設けられ、各々が、第１のクロック入力ノードからのクロック信号の第１の論理レベルに従って入力ノードに与えられた入力信号を内部ノードに転送する第１導電型の第１の絶縁ゲート型電界効果トランジスタと、第１のクロック信号と相補なクロック信号を入力する第２のクロック入力ノードと前記内部ノードの間に接続され、前記内部ノードと前記第２のクロック入力ノードの電位差に従って選択的に容量を形成するＭＯＳ型容量素子と、前記第１のクロック入力ノードのクロック信号と前記第１のクロック入力ノードのクロック信号と相補なクロック信号とに従って選択的に前記第１の絶縁ゲート型電界効果トランジスタの非導通時に活性化され、活性化時、前記内部ノードの電位を反転して前記入力信号の振幅よりも大きな振幅を有する信号を第２の内部ノードに生成するクロックドインバータとを備える複数のレベル変換回路、
    前記複数のレベル変換回路それぞれに対応して設けられ、ラッチ指示信号に従って対応のレベル変換回路の出力信号をラッチする複数の出力ラッチ回路、および
    前記複数のレベル変換回路に対応して、各前記第１のクロック入力ノードにクロック信号を前記第１の論理レベルの期間だけ互いに異なるように供給するクロック供給回路を備える、レベル変換機能付シリアル／パラレル変換回路。
14. 互いに入力信号に対して共通に設けられ、各々が、第１のクロック入力ノードからのクロック信号の第１の論理レベルに従って前記入力信号を第１の内部ノードに転送する第１導電型の絶縁ゲート型電界効果トランジスタと、前記第１の内部ノードの電圧に従って第２のクロック入力ノードに供給される第２のクロック信号を第２の内部ノードに伝達する第１導電型の第２の絶縁ゲート型電界効果トランジスタと、前記第１のクロック入力ノードのクロック信号と同相のクロック信号に従って前記第２の内部ノードをロー側電源ノードの電圧レベルに駆動するロー駆動回路と、前記第１および第２のクロック入力ノードのクロック信号に対応するクロック信号に従って前記第２の内部ノードの信号に従って第３の内部ノードを駆動するクロックドインバータとを含む複数のレベル変換回路、
    前記複数のレベル変換回路それぞれに対応して設けられ、ラッチ指示信号に従って対応のレベル変換回路の出力信号をラッチする複数のラッチ回路、および
    前記複数のレベル変換回路へ、各前記第１および第２のクロック入力ノードにクロック信号を前記第１の論理レベルの期間が互いに異なるように供給するクロック供給回路を備える、レベル変換機能付シリアル／パラレル変換回路。
15. 互いに共通に入力ノードに結合され、各々が、第１のクロック入力ノードからのクロック信号に従って、入力ノードに与えられた入力信号を内部ノードに転送する第１導電型の第１の絶縁ゲート型電界効果トランジスタと、第２のクロック入力ノードと前記第１の内部ノードの間に接続され、前記第１の内部ノードと前記第２のクロック入力ノードの電位差に従って選択的に容量を形成するＭＯＳ型容量素子と、前記第２のクロック入力ノードのクロック信号と前記第２のクロック入力ノードのクロック信号と相補なクロック信号とに従って選択的に前記第１の絶縁ゲート型電界効果トランジスタの非導通時に活性化され、活性化時、前記内部ノードの電位を反転して前記入力信号の振幅よりも大きな振幅を有する信号を第２の内部ノードに生成するクロックドインバータを備える複数のレベル変換回路、
    前記複数のレベル変換回路それぞれに対応して設けられ、共通のラッチ指示信号に従って、対応のレベル変換回路の出力信号をラッチする複数の出力ラッチ回路、および
    前記複数のレベル変換回路に対して各前記第２のクロック入力ノードにクロック信号を、前記クロックドインバータの活性化期間が互いに異なるように供給するクロック供給回路を備え、前記クロック供給回路は、クロック供給シーケンスにおいて前段のレベル変換回路の第２のクロック入力ノードに供給されるクロック信号を反転して次段のレベル変換回路の第１のクロック入力ノードに供給する、レベル変換機能付シリアル／パラレル変換回路。
16. 互いに入力信号に対して共通に設けられ、各々が、第１のクロック入力ノードからのクロック信号に従って前記入力信号を第１の内部ノードに転送する第１導電型の絶縁ゲート型電界効果トランジスタと、前記第１の内部ノードの電圧に従って第２のクロック入力ノードに供給される第２のクロック信号を第２の内部ノードに伝達する第１導電型の第２の絶縁ゲート型電界効果トランジスタと、前記第２のクロック信号と逆相のクロック信号に従って、前記第２の内部ノードをロー側電源ノードの電圧レベルに駆動するロー駆動回路と、前記第２のクロック信号に従って選択的に活性化され、活性化時、前記第２の内部ノードの信号に従って第３の内部ノードを駆動するクロックドインバータとを含む複数のレベル変換回路、
    前記複数のレベル変換それぞれに対応して設けられ、共通のラッチ指示信号に従って対応のレベル変換回路の出力信号をラッチする複数の出力ラッチ回路、および
    前記複数のレベル変換回路に対応して各前記第２のクロック入力ノードにクロック信号を、前記クロックドインバータの活性化期間が互いに異なるように供給するクロック供給回路を備え、前記クロック供給回路は、クロック供給シーケンスにおいて前段のレベル変換回路の第２のクロック入力ノードへ供給されるクロック信号を反転して次段のレベル変換回路の第１のクロック入力ノードに供給する、レベル変換機能付シリアル／パラレル変換回路。

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