JP2002189439A - データラッチ回路および液晶表示装置 - Google Patents
データラッチ回路および液晶表示装置Info
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- JP2002189439A JP2002189439A JP2000387063A JP2000387063A JP2002189439A JP 2002189439 A JP2002189439 A JP 2002189439A JP 2000387063 A JP2000387063 A JP 2000387063A JP 2000387063 A JP2000387063 A JP 2000387063A JP 2002189439 A JP2002189439 A JP 2002189439A
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Abstract
(57)【要約】
【課題】 貫通電流が流れないようにして消費電力の低
減を図るデータラッチ回路と液晶表示装置を提供する。 【解決手段】 本発明の液晶表示装置は、信号線および
走査線が列設された画素アレイ部１と、走査線を駆動す
る走査線駆動回路２と、信号線を駆動する信号線駆動回
路３とを有する。走査線駆動回路２は、外部から供給さ
れた垂直同期信号に基づいて垂直走査パルスをシフトさ
せる垂直シフトレジスタ１１を有する。サンプリング期
間中は、サンプリングラッチ回路１３の出力を固定の論
理に設定するため、サンプリング期間中に電源電圧端子
ＶDDから接地端子ＶSSに貫通電流が流れなくなり、消費
電力の低減が図れる。
減を図るデータラッチ回路と液晶表示装置を提供する。 【解決手段】 本発明の液晶表示装置は、信号線および
走査線が列設された画素アレイ部１と、走査線を駆動す
る走査線駆動回路２と、信号線を駆動する信号線駆動回
路３とを有する。走査線駆動回路２は、外部から供給さ
れた垂直同期信号に基づいて垂直走査パルスをシフトさ
せる垂直シフトレジスタ１１を有する。サンプリング期
間中は、サンプリングラッチ回路１３の出力を固定の論
理に設定するため、サンプリング期間中に電源電圧端子
ＶDDから接地端子ＶSSに貫通電流が流れなくなり、消費
電力の低減が図れる。
Description
【０００１】
【発明の属する技術分野】本発明は、デジタルデータを
所定のサンプリング期間にラッチするデータラッチ回路
に関し、特に、液晶表示装置の内部に用いられるデジタ
ル階調データのラッチ用のデータラッチ回路に関する。
所定のサンプリング期間にラッチするデータラッチ回路
に関し、特に、液晶表示装置の内部に用いられるデジタ
ル階調データのラッチ用のデータラッチ回路に関する。
【０００２】
【従来の技術】一般に、アクティブマトリクス型の液晶
表示装置は、アレイ基板と対向基板との間に液晶層を挟
んで封止した構造になっている。アレイ基板は、マトリ
クス状に配置される複数の画素電極と、これら画素電極
に沿って行方向に配置される複数の走査線と、これら画
素電極に沿って列方向に配置される複数の信号線と、信
号線および走査線の交点付近に配置される画素ＴＦＴと
を有する。
表示装置は、アレイ基板と対向基板との間に液晶層を挟
んで封止した構造になっている。アレイ基板は、マトリ
クス状に配置される複数の画素電極と、これら画素電極
に沿って行方向に配置される複数の走査線と、これら画
素電極に沿って列方向に配置される複数の信号線と、信
号線および走査線の交点付近に配置される画素ＴＦＴと
を有する。
【０００３】画素ＴＦＴは、走査線の電圧によりオン・
オフし、オンした場合には、対応する信号線の電圧を画
素電極に供給する。
オフし、オンした場合には、対応する信号線の電圧を画
素電極に供給する。
【０００４】最近のＴＦＴ特性の向上、及び微細加工技
術の進歩により、走査線を駆動する走宜線駆動回路と、
信号線を駆動する信号線駆動回路とをアレイ基板上に形
成することも技術的に可能になってきた。
術の進歩により、走査線を駆動する走宜線駆動回路と、
信号線を駆動する信号線駆動回路とをアレイ基板上に形
成することも技術的に可能になってきた。
【０００５】図１は、外部から供給されたデジタル階調
データに基づいて信号線を駆動する、従来のデジタル式
の液晶表示装置の概略構成を示すブロック図である。図
１では、一例として、電源電圧ＶDD＝１０Ｖ、接地電圧
ＶSS＝−５Ｖ、デジタル階調データＶHigh＝３Ｖ、ＶLo
w＝０Ｖのデジタルインタフェース回路内蔵の液晶表示
装置（ＬＣＤ：Liquid Crystal Display）を想定してい
る。
データに基づいて信号線を駆動する、従来のデジタル式
の液晶表示装置の概略構成を示すブロック図である。図
１では、一例として、電源電圧ＶDD＝１０Ｖ、接地電圧
ＶSS＝−５Ｖ、デジタル階調データＶHigh＝３Ｖ、ＶLo
w＝０Ｖのデジタルインタフェース回路内蔵の液晶表示
装置（ＬＣＤ：Liquid Crystal Display）を想定してい
る。
【０００６】図１の液晶表示装置は、信号線および走査
線が列設された画素アレイ部１と、走査線を駆動する走
査線駆動回路２と、信号線を駆動する信号線駆動回路３
とを有する。走査線駆動回路２は、画素アレイ部１の外
部から供給された垂直同期信号に基づいて垂直走査パル
スをシフトさせる垂直シフトレジスタを有する。
線が列設された画素アレイ部１と、走査線を駆動する走
査線駆動回路２と、信号線を駆動する信号線駆動回路３
とを有する。走査線駆動回路２は、画素アレイ部１の外
部から供給された垂直同期信号に基づいて垂直走査パル
スをシフトさせる垂直シフトレジスタを有する。
【０００７】信号線駆動回路３は、図７に示すように、
水平シフトレジスタ１１と、デジタルビデオバスライン
１２と、サンプリングラッチ回路１３と、ロードラッチ
回路１４と、Ｄ／Ａ変換回路１５とを有する。
水平シフトレジスタ１１と、デジタルビデオバスライン
１２と、サンプリングラッチ回路１３と、ロードラッチ
回路１４と、Ｄ／Ａ変換回路１５とを有する。
【０００８】デジタルビデオバスライン１２にはデジタ
ル階調データが供給される。このデジタル階調データ
は、水平シフトレジスタ１１からのタイミング信号によ
りサンプリングラッチ回路１３にラッチされる。この
際、サンプリングラッチ回路１３が有するレベルシフト
機能により、デジタル階調データは、信号線駆動回路３
の駆動電圧（ＶＤＤ，ＶSS）にレベル変換される。サン
プリングラッチ回路１３において、一水平ライン分のデ
ジタル階調データのラッチが終了するまでの時間は、一
ライン期間と呼ばれる。
ル階調データが供給される。このデジタル階調データ
は、水平シフトレジスタ１１からのタイミング信号によ
りサンプリングラッチ回路１３にラッチされる。この
際、サンプリングラッチ回路１３が有するレベルシフト
機能により、デジタル階調データは、信号線駆動回路３
の駆動電圧（ＶＤＤ，ＶSS）にレベル変換される。サン
プリングラッチ回路１３において、一水平ライン分のデ
ジタル階調データのラッチが終了するまでの時間は、一
ライン期間と呼ばれる。
【０００９】ロードラッチ回路１４は、各サンプリング
ラッチ回路がそれぞれ異なるタイミングでラッチしたデ
ータを同タイミングでラッチする。ロードラッチ回路１
４でのラッチ動作が終了した後、各サンプリングラッチ
回路１３は次の水平ラインのラッチ動作を順に行う。
ラッチ回路がそれぞれ異なるタイミングでラッチしたデ
ータを同タイミングでラッチする。ロードラッチ回路１
４でのラッチ動作が終了した後、各サンプリングラッチ
回路１３は次の水平ラインのラッチ動作を順に行う。
【００１０】サンプリングラッチ回路１３がラッチ動作
を行っている最中に、その直前の水平ラインについて、
Ｄ／Ａ変換回路１５はデジタル階調電圧をアナログ階調
電圧に変換する。このアナログ階調電圧は、対応する信
号線に供給される。上述した動作を繰り返すことによ
り、画素アレイ部１内の全画素表示領域に画像が表示さ
れる。
を行っている最中に、その直前の水平ラインについて、
Ｄ／Ａ変換回路１５はデジタル階調電圧をアナログ階調
電圧に変換する。このアナログ階調電圧は、対応する信
号線に供給される。上述した動作を繰り返すことによ
り、画素アレイ部１内の全画素表示領域に画像が表示さ
れる。
【００１１】図７はサンプリングラッチ回路１３の具体
的な回路構成を示す図である。同図において、CMOSイン
バータ８１の入力端（以下ノードＡ）はCMOSインバータ
８２の出力端に接続され、CMOSインバータ８１の出力端
（以下ノードＢ）はCMOSインバータ８２の入力端に接続
されている。これら２つのインバータはNMOSトランジス
タ８３を介して負電源ＶSSに、PMOSトランジスタ８４を
介して正電源ＶDDに接続されている。これら２つのイン
バータはループ状に接続され、デジタル信号を記憶する
記憶回路８０を形成している。
的な回路構成を示す図である。同図において、CMOSイン
バータ８１の入力端（以下ノードＡ）はCMOSインバータ
８２の出力端に接続され、CMOSインバータ８１の出力端
（以下ノードＢ）はCMOSインバータ８２の入力端に接続
されている。これら２つのインバータはNMOSトランジス
タ８３を介して負電源ＶSSに、PMOSトランジスタ８４を
介して正電源ＶDDに接続されている。これら２つのイン
バータはループ状に接続され、デジタル信号を記憶する
記憶回路８０を形成している。
【００１２】デジタル階調データはNMOSトランジスタ８
５を介してノードＡに、デジタル階調データの逆相信号
である／デジタル階調データはNMOSトランジスタ８６を
介してノードＢに接続されている。
５を介してノードＡに、デジタル階調データの逆相信号
である／デジタル階調データはNMOSトランジスタ８６を
介してノードＢに接続されている。
【００１３】シフトレジスタ１１からのタイミング信号
はPMOSトランジスタ８４とNMOSトランジスタ８５，８６
のゲートに入力され、タイミング信号の逆相信号はNMOS
トランジスタ８３のゲートに入力されている。
はPMOSトランジスタ８４とNMOSトランジスタ８５，８６
のゲートに入力され、タイミング信号の逆相信号はNMOS
トランジスタ８３のゲートに入力されている。
【００１４】また、ノードＡにはCMOSインバータ８７
が、ノードＢにはCMOSインバータ８８がそれぞれ接続さ
れ、CMOSインバータ８７の出力はロードラッチ回路１４
に入力される。
が、ノードＢにはCMOSインバータ８８がそれぞれ接続さ
れ、CMOSインバータ８７の出力はロードラッチ回路１４
に入力される。
【００１５】次に、図７のサンプリングラッチ回路１３
の回路動作について、図８のタイミングチャートを用い
て説明する。
の回路動作について、図８のタイミングチャートを用い
て説明する。
【００１６】時刻ｔ１において、シフトレジスタ１１か
らのタイミング信号がハイレベルになると、NMOSトラン
ジスタ８３とPMOSトランジスタ８４がオフ、NMOSトラン
ジスタ８５とNMOSトランジスタ８６がオンになり、デジ
タル階調データとその逆相データがノードＡおよびノー
ドＢにそれぞれ取り込まれる。
らのタイミング信号がハイレベルになると、NMOSトラン
ジスタ８３とPMOSトランジスタ８４がオフ、NMOSトラン
ジスタ８５とNMOSトランジスタ８６がオンになり、デジ
タル階調データとその逆相データがノードＡおよびノー
ドＢにそれぞれ取り込まれる。
【００１７】次に、時刻ｔ２においてシフトレジスタ１
１からのタイミング信号がローレベルになると、NMOSト
ランジスタ８５とNMOSトランジスタ８６がオフ、NMOSト
ランジスタ８３とPMOSトランジスタ８４がオンになり、
デジタル階調データの入力が遮断されるとともに、記憶
回路８０に電源電圧が供給される。記憶回路８０では、
ノードＡとノードＢでデジタル階調データとその逆相デ
ータの電圧比較が行われ、高い電位（ＶHigh）がＶDD
に、低い電位（ＶLow）がＶSSにそれぞれレベル変換さ
れる。
１からのタイミング信号がローレベルになると、NMOSト
ランジスタ８５とNMOSトランジスタ８６がオフ、NMOSト
ランジスタ８３とPMOSトランジスタ８４がオンになり、
デジタル階調データの入力が遮断されるとともに、記憶
回路８０に電源電圧が供給される。記憶回路８０では、
ノードＡとノードＢでデジタル階調データとその逆相デ
ータの電圧比較が行われ、高い電位（ＶHigh）がＶDD
に、低い電位（ＶLow）がＶSSにそれぞれレベル変換さ
れる。
【００１８】インバータ８７，８８はそれぞれノードＡ
の寄生容量と、ノードＢの寄生容量を同じにするために
挿入される。すなわち、図９のように、ノードＡ側の信
号だけをロードラッチ回路１４に供給すると、ノードＡ
の寄生容量と、ノードＢの寄生容量に差が生じ、時刻ｔ
２でデジタルデータをレベル変換する際に、記憶回路８
０が誤動作を起こす可能性がある。そこで、一番単純な
CMOS回路部品であるインバータをノードＡおよびノード
Ｂにそれぞれ接続し、ノードＡ，Ｂの寄生容量をほぼ同
じ値にする。
の寄生容量と、ノードＢの寄生容量を同じにするために
挿入される。すなわち、図９のように、ノードＡ側の信
号だけをロードラッチ回路１４に供給すると、ノードＡ
の寄生容量と、ノードＢの寄生容量に差が生じ、時刻ｔ
２でデジタルデータをレベル変換する際に、記憶回路８
０が誤動作を起こす可能性がある。そこで、一番単純な
CMOS回路部品であるインバータをノードＡおよびノード
Ｂにそれぞれ接続し、ノードＡ，Ｂの寄生容量をほぼ同
じ値にする。
【００１９】ノードＡにつながるインバータ８７の出力
は、時刻ｔ３〜ｔ４の間に、ロードラッチ回路にラッチ
される。
は、時刻ｔ３〜ｔ４の間に、ロードラッチ回路にラッチ
される。
【００２０】図７のような回路構成にすれば、サンプリ
ングラッチ回路１３に供給されるデジタル階調データの
電圧レベルを０−３Ｖの低電圧に設定できる。すなわ
ち、デジタルビデオバスライン１２を低電圧で駆動で
き、低消費電力化が可能になるとともに、外部のタイミ
ング１Ｃからレベルシフト回路を介さず直接デジタルデ
ータを入力できるので、システムの構成を簡略化でき
る。
ングラッチ回路１３に供給されるデジタル階調データの
電圧レベルを０−３Ｖの低電圧に設定できる。すなわ
ち、デジタルビデオバスライン１２を低電圧で駆動で
き、低消費電力化が可能になるとともに、外部のタイミ
ング１Ｃからレベルシフト回路を介さず直接デジタルデ
ータを入力できるので、システムの構成を簡略化でき
る。
【００２１】
【発明が解決しようとする課題】しかしながら、図７お
よび図８に示したデジタル階調方式の液晶表示装置の場
合、シフトレジスタ１１からのタイミング信号がハイレ
ベルになって（時刻ｔ１〜ｔ２）、デジタル階調データ
をメモリ内に取り込む際、インバータ８７およびインバ
ータ８８に０Ｖと３Ｖ（または３Ｖと０Ｖ）が取り込ま
れるため、インバータ８７，８８を構成するNMOSおよび
PMOSトランジスタが全部オン状態になる。これにより、
電源電圧端子ＶDDから接地端子ＶSSに向けて貫通電流が
流れ、サンプリングラッチ回路１３の消費電流が大きく
なってしまうという問題がある。
よび図８に示したデジタル階調方式の液晶表示装置の場
合、シフトレジスタ１１からのタイミング信号がハイレ
ベルになって（時刻ｔ１〜ｔ２）、デジタル階調データ
をメモリ内に取り込む際、インバータ８７およびインバ
ータ８８に０Ｖと３Ｖ（または３Ｖと０Ｖ）が取り込ま
れるため、インバータ８７，８８を構成するNMOSおよび
PMOSトランジスタが全部オン状態になる。これにより、
電源電圧端子ＶDDから接地端子ＶSSに向けて貫通電流が
流れ、サンプリングラッチ回路１３の消費電流が大きく
なってしまうという問題がある。
【００２２】本発明はこのような点に鑑みてなされたも
のであり、その目的は、貫通電流が流れないようにして
消費電力の低減を図るデータラッチ回路および液晶表示
装置を提供することにある。
のであり、その目的は、貫通電流が流れないようにして
消費電力の低減を図るデータラッチ回路および液晶表示
装置を提供することにある。
【００２３】
【課題を解決するための手段】上述した課題を解決する
ために、本発明は、所定のサンプリング期間にデジタル
データをラッチするデータラッチ回路において、出力端
および入力端が互いにループ状に接続された第１および
第２のインバータを有する記憶回路と、前記第１および
第２のインバータに電源電圧を供給するか否かを切替制
御する第１および第２のスイッチ素子と、ラッチ対象と
なるデジタルデータを前記記憶回路に供給するか否かを
切替制御する第３のスイッチ素子と、前記記憶回路に記
憶されたデータを読み出す出力回路と、を備え、前記第
１および第２のスイッチ素子は、前記サンプリング期間
以外の期間にオンして前記第１および第２のインバータ
に電源電圧を供給し、前記第３のスイッチ素子は、前記
サンプリング期間内にオンしてデジタルデータを前記記
憶回路に供給し、前記出力回路は、前記サンプリング期
間内に前記出力回路の電源端子から接地端子に向けて貫
通電流が流れないように、貫通電流防止機能を有する。
ために、本発明は、所定のサンプリング期間にデジタル
データをラッチするデータラッチ回路において、出力端
および入力端が互いにループ状に接続された第１および
第２のインバータを有する記憶回路と、前記第１および
第２のインバータに電源電圧を供給するか否かを切替制
御する第１および第２のスイッチ素子と、ラッチ対象と
なるデジタルデータを前記記憶回路に供給するか否かを
切替制御する第３のスイッチ素子と、前記記憶回路に記
憶されたデータを読み出す出力回路と、を備え、前記第
１および第２のスイッチ素子は、前記サンプリング期間
以外の期間にオンして前記第１および第２のインバータ
に電源電圧を供給し、前記第３のスイッチ素子は、前記
サンプリング期間内にオンしてデジタルデータを前記記
憶回路に供給し、前記出力回路は、前記サンプリング期
間内に前記出力回路の電源端子から接地端子に向けて貫
通電流が流れないように、貫通電流防止機能を有する。
【００２４】本発明では、データラッチ回路の出力回路
に貫通電流防止機能を持たせたため、サンプリング期間
内の消費電力の低減が図れる。
に貫通電流防止機能を持たせたため、サンプリング期間
内の消費電力の低減が図れる。
【００２５】
【発明の実施の形態】以下、本発明に係るデータラッチ
回路および液晶表示装置について、図面を参照しながら
具体的に説明する。以下では、液晶表示装置内部のサン
プリングラッチ回路に本発明のデータラッチ回路を適用
する例について説明する。
回路および液晶表示装置について、図面を参照しながら
具体的に説明する。以下では、液晶表示装置内部のサン
プリングラッチ回路に本発明のデータラッチ回路を適用
する例について説明する。
【００２６】図１は本発明に係る液晶表示装置の全体構
成を示すブロック図である。ここでは、一例として、電
源電圧ＶDD＝１０Ｖ，接地電圧ＶSS＝−５Ｖ、デジタル
階調データがＶHigh＝３Ｖ、ＶLow＝０Ｖのデジタルイ
ンタフェース回路を内蔵した液晶表示装置（ＬＣＤ）を
想定している。
成を示すブロック図である。ここでは、一例として、電
源電圧ＶDD＝１０Ｖ，接地電圧ＶSS＝−５Ｖ、デジタル
階調データがＶHigh＝３Ｖ、ＶLow＝０Ｖのデジタルイ
ンタフェース回路を内蔵した液晶表示装置（ＬＣＤ）を
想定している。
【００２７】図１の構成は、従来の液晶表示装置と同様
であり、信号線および走査線が列設された画素アレイ部
１と、走査線を駆動する走査線駆動回路２と、信号線を
駆動する信号線駆動回路３とを有する。走査線駆動回路
２は、外部から供給された垂直同期信号に基づいて垂直
走査パルスをシフトさせる垂直シフトレジスタ１１を有
する。
であり、信号線および走査線が列設された画素アレイ部
１と、走査線を駆動する走査線駆動回路２と、信号線を
駆動する信号線駆動回路３とを有する。走査線駆動回路
２は、外部から供給された垂直同期信号に基づいて垂直
走査パルスをシフトさせる垂直シフトレジスタ１１を有
する。
【００２８】信号線駆動回路３は、図１に示すように、
水平シフトレジスタ１１と、デジタルビデオバスライン
１２と、サンプリングラッチ回路（S-latch）１３と、
ロードラッチ回路（L-latch）１４と、Ｄ／Ａ変換回路
１５とを有する。
水平シフトレジスタ１１と、デジタルビデオバスライン
１２と、サンプリングラッチ回路（S-latch）１３と、
ロードラッチ回路（L-latch）１４と、Ｄ／Ａ変換回路
１５とを有する。
【００２９】デジタルビデオバスライン１２にはデジタ
ル階調データが供給される。このデジタル階調データ
は、水平シフトレジスタ１１からのタイミング信号によ
りサンプリングラッチ回路１３にラッチされる。この
際、サンプリングラッチ回路１３が有するレベルシフト
機能により、デジタル階調データは、信号線駆動回路３
の駆動電圧（ＶＤＤ，ＶSS）にレベル変換される。
ル階調データが供給される。このデジタル階調データ
は、水平シフトレジスタ１１からのタイミング信号によ
りサンプリングラッチ回路１３にラッチされる。この
際、サンプリングラッチ回路１３が有するレベルシフト
機能により、デジタル階調データは、信号線駆動回路３
の駆動電圧（ＶＤＤ，ＶSS）にレベル変換される。
【００３０】サンプリングラッチ回路１３での一水平ラ
イン分のデジタル階調データのラッチが終了するまでの
時間は、一ライン期間と呼ばれる。
イン分のデジタル階調データのラッチが終了するまでの
時間は、一ライン期間と呼ばれる。
【００３１】ロードラッチ回路１４は、各サンプリング
ラッチ回路がそれぞれ異なるタイミングでラッチしたデ
ータを同タイミングでラッチする。ロードラッチ回路１
４でのラッチ動作が終了した後、各サンプリングラッチ
回路１３は次の水平ラインのラッチ動作を順に行う。
ラッチ回路がそれぞれ異なるタイミングでラッチしたデ
ータを同タイミングでラッチする。ロードラッチ回路１
４でのラッチ動作が終了した後、各サンプリングラッチ
回路１３は次の水平ラインのラッチ動作を順に行う。
【００３２】サンプリングラッチ回路１３がラッチ動作
を行っている最中に、その直前の水平ラインに対して、
Ｄ／Ａ変換回路１５はデジタル階調電圧をアナログ階調
電圧に変換する。このアナログ階調電圧は、対応する信
号線に供給される。上述した動作を繰り返すことによ
り、画素アレイ部１内の全画素表示領域に画像が表示さ
れる。
を行っている最中に、その直前の水平ラインに対して、
Ｄ／Ａ変換回路１５はデジタル階調電圧をアナログ階調
電圧に変換する。このアナログ階調電圧は、対応する信
号線に供給される。上述した動作を繰り返すことによ
り、画素アレイ部１内の全画素表示領域に画像が表示さ
れる。
【００３３】図２はサンプリングラッチ回路１３の具体
的な回路構成を示す回路図である。図２のサンプリング
ラッチ回路１３は、出力端および入力端が互いにループ
状に接続され２個のインバータ（第１および第２のイン
バータ）２１，２２からなる記憶回路２０と、これらイ
ンバータのそれぞれに電源電圧ＶDDおよび接地電圧ＶSS
を供給するか否かを切替制御するトランジスタ（第１お
よび第２のスイッチ素子）２３，２４と、デジタル階調
データを記憶回路２０に供給するか否かを切替制御する
トランジスタ（第３のスイッチ素子）２５，２６と、記
憶回路２０に記憶されたデータを非サンプリング期間に
ロードラッチ回路１４に供給するＮＯＲ回路（出力回
路、第１および第２の論理演算回路）２７，２８とを有
する。
的な回路構成を示す回路図である。図２のサンプリング
ラッチ回路１３は、出力端および入力端が互いにループ
状に接続され２個のインバータ（第１および第２のイン
バータ）２１，２２からなる記憶回路２０と、これらイ
ンバータのそれぞれに電源電圧ＶDDおよび接地電圧ＶSS
を供給するか否かを切替制御するトランジスタ（第１お
よび第２のスイッチ素子）２３，２４と、デジタル階調
データを記憶回路２０に供給するか否かを切替制御する
トランジスタ（第３のスイッチ素子）２５，２６と、記
憶回路２０に記憶されたデータを非サンプリング期間に
ロードラッチ回路１４に供給するＮＯＲ回路（出力回
路、第１および第２の論理演算回路）２７，２８とを有
する。
【００３４】ＰＭＯＳトランジスタ２４〜２６のゲート
端子には、不図示のレジスタ回路２からのタイミング信
号（シフトパルス）が入力される。このタイミング信号
がハイレベルのときは、サンプリング期間を表してい
る。NMOSトランジスタ２３のゲート端子には、このタイ
ミング信号をインバータ２９で反転した信号が入力され
る。
端子には、不図示のレジスタ回路２からのタイミング信
号（シフトパルス）が入力される。このタイミング信号
がハイレベルのときは、サンプリング期間を表してい
る。NMOSトランジスタ２３のゲート端子には、このタイ
ミング信号をインバータ２９で反転した信号が入力され
る。
【００３５】ＮＯＲ回路２７，２８は、PMOSトランジス
タ３１，３２とNMOSトランジスタ３３，３４とを有し、
レジスタ回路２からのタイミング信号がハイレベルのと
き、すなわちサンプリング期間中は、トランジスタ３３
がオンしてトランジスタ３１がオフし、NOR回路２７，
２８の出力はローレベル固定になる。また、レジスタ回
路２からのタイミング信号がローレベルのとき、すなわ
ち非サンプリング期間中は、トランジスタ３１がオンし
てトランジスタ３３がオフし、デジタル階調データを反
転したデータがＮＯＲ回路２７，２８から出力される。
タ３１，３２とNMOSトランジスタ３３，３４とを有し、
レジスタ回路２からのタイミング信号がハイレベルのと
き、すなわちサンプリング期間中は、トランジスタ３３
がオンしてトランジスタ３１がオフし、NOR回路２７，
２８の出力はローレベル固定になる。また、レジスタ回
路２からのタイミング信号がローレベルのとき、すなわ
ち非サンプリング期間中は、トランジスタ３１がオンし
てトランジスタ３３がオフし、デジタル階調データを反
転したデータがＮＯＲ回路２７，２８から出力される。
【００３６】次に図２のデータラッチ回路の回路動作を
図３のタイミングチャートに基づいて説明する。
図３のタイミングチャートに基づいて説明する。
【００３７】時刻ｔ１において、レジスタ回路２からの
タイミング信号がハイレベルになると、ＮＭＯＳトラン
ジスタ２３とＰＭＯＳトランジスタ２４がオフ、ＮＭＯ
Ｓトランジスタ２５とＮＭＯＳトランジスタ２６がオン
になり、デジタル階調データとその反転データがノード
ＡおよびノードＢにそれぞれ取り込まれる。
タイミング信号がハイレベルになると、ＮＭＯＳトラン
ジスタ２３とＰＭＯＳトランジスタ２４がオフ、ＮＭＯ
Ｓトランジスタ２５とＮＭＯＳトランジスタ２６がオン
になり、デジタル階調データとその反転データがノード
ＡおよびノードＢにそれぞれ取り込まれる。
【００３８】次に、時刻ｔ２において、レジスタ回路２
からのタイミング信号がローレベルになると、ＮＭＯＳ
トランジスタ２５とＮＭＯＳトランジスタ２６がオフに
なる代わりに、ＮＭＯＳトランジスタ２３とＰＭＯＳト
ランジスタ２４がオンになり、デジタル階調データがサ
ンプリングラッチ回路１３に取り込まれなくなるが、記
憶回路２０には電源電圧ＶDD，ＶSSが供給される。記憶
回路２０は、ノードＡ，Ｂにて、デジタル階調データと
／デジタル階調データの電圧比較を行い、ハイレベル電
圧ＶHighがＶDDに、ローレベル電圧ＶLowがＶSSになる
ように、レベル変換を行う。すなわち、記憶回路２０
は、時刻ｔ２の直前にノードＡ，Ｂに取り込んだデータ
をレベル変換して保持する。
からのタイミング信号がローレベルになると、ＮＭＯＳ
トランジスタ２５とＮＭＯＳトランジスタ２６がオフに
なる代わりに、ＮＭＯＳトランジスタ２３とＰＭＯＳト
ランジスタ２４がオンになり、デジタル階調データがサ
ンプリングラッチ回路１３に取り込まれなくなるが、記
憶回路２０には電源電圧ＶDD，ＶSSが供給される。記憶
回路２０は、ノードＡ，Ｂにて、デジタル階調データと
／デジタル階調データの電圧比較を行い、ハイレベル電
圧ＶHighがＶDDに、ローレベル電圧ＶLowがＶSSになる
ように、レベル変換を行う。すなわち、記憶回路２０
は、時刻ｔ２の直前にノードＡ，Ｂに取り込んだデータ
をレベル変換して保持する。
【００３９】ＮＯＲ回路２７，２８には、時刻ｔ１〜ｔ
２の期間内は、０−３Ｖ振幅のデータが供給される。こ
の期間内は、シフトレジスタ１１からのタイミング信号
はハイレベルであるため、ＮＯＲ回路２７，２８内のPM
OSトランジスタ３１はオフ状態である。このため、電源
端子ＶDDから接地端子ＶSSに貫通電流が流れるおそれは
なく、従来のサンプリングラッチ回路１３に比べて消費
電力を大幅に低減できる。
２の期間内は、０−３Ｖ振幅のデータが供給される。こ
の期間内は、シフトレジスタ１１からのタイミング信号
はハイレベルであるため、ＮＯＲ回路２７，２８内のPM
OSトランジスタ３１はオフ状態である。このため、電源
端子ＶDDから接地端子ＶSSに貫通電流が流れるおそれは
なく、従来のサンプリングラッチ回路１３に比べて消費
電力を大幅に低減できる。
【００４０】また、図２のサンプリングラッチ回路１３
は、ノードＡ側とＢ側のそれぞれにＮＯＲ回路２７，２
８を有するため、ノードＡ，Ｂの寄生容量がほぼ同等で
あり、従来のサンプリングラッチ回路１３と同様、時刻
ｔ２にてデジタルデータを安定して昇圧することができ
る。
は、ノードＡ側とＢ側のそれぞれにＮＯＲ回路２７，２
８を有するため、ノードＡ，Ｂの寄生容量がほぼ同等で
あり、従来のサンプリングラッチ回路１３と同様、時刻
ｔ２にてデジタルデータを安定して昇圧することができ
る。
【００４１】時刻ｔ２以降、レジスタ回路２からのタイ
ミング信号はローレベルになり、ＮＯＲ回路２７，２８
は単純なインバータ回路として機能するため、図７に示
す従来のサンプリングラッチ回路１３と同様の出力をロ
ードラッチ回路１４に供給することができる。
ミング信号はローレベルになり、ＮＯＲ回路２７，２８
は単純なインバータ回路として機能するため、図７に示
す従来のサンプリングラッチ回路１３と同様の出力をロ
ードラッチ回路１４に供給することができる。
【００４２】このように、本実施形態では、サンプリン
グ期間中は、サンプリングラッチ回路１３の出力を固定
の論理に設定するため、サンプリング期間中に電源電圧
端子ＶDDから接地端子ＶSSに貫通電流が流れなくなり、
消費電力の低減が図れる。
グ期間中は、サンプリングラッチ回路１３の出力を固定
の論理に設定するため、サンプリング期間中に電源電圧
端子ＶDDから接地端子ＶSSに貫通電流が流れなくなり、
消費電力の低減が図れる。
【００４３】図２では、ＮＯＲ回路２７，２８をサンプ
リングラッチ回路１３の出力段に挿入する例を説明した
が、レジスタ回路２がオン期間中、ＶDDからＶSSへの貫
通電流を防止する機能を持った他の回路素子をＮＯＲ回
路２７，２８の代わりに挿入しても、同様の効果が得ら
れる。例えば、図４のようにクロックトインバータ４
７，４８を挿入しても、同様の効果が得られる。
リングラッチ回路１３の出力段に挿入する例を説明した
が、レジスタ回路２がオン期間中、ＶDDからＶSSへの貫
通電流を防止する機能を持った他の回路素子をＮＯＲ回
路２７，２８の代わりに挿入しても、同様の効果が得ら
れる。例えば、図４のようにクロックトインバータ４
７，４８を挿入しても、同様の効果が得られる。
【００４４】図４のクロックトインバータ４７，４８
は、電源電圧ＶDDと接地電圧ＶSSとの間に直列接続され
た４つのトランジスタ３５〜３８を有する。トランジス
タ３５，３８は、レジスタ回路２からのタイミング信号
がローレベルのとき、すなわち非サンプリング期間中に
オンする。これらトランジスタ３５，３８がオンする
と、デジタル階調データが反転されてクロックトインバ
ータ４７，４８から出力される。一方、サンプリング期
間中は、トランジスタ３５，３８がオフし、クロックト
インバータ４７，４８は直前の状態を保持する。
は、電源電圧ＶDDと接地電圧ＶSSとの間に直列接続され
た４つのトランジスタ３５〜３８を有する。トランジス
タ３５，３８は、レジスタ回路２からのタイミング信号
がローレベルのとき、すなわち非サンプリング期間中に
オンする。これらトランジスタ３５，３８がオンする
と、デジタル階調データが反転されてクロックトインバ
ータ４７，４８から出力される。一方、サンプリング期
間中は、トランジスタ３５，３８がオフし、クロックト
インバータ４７，４８は直前の状態を保持する。
【００４５】このように、クロックトインバータ４７，
４８内のトランジスタ３５，３８により、クロックトイ
ンバータ４７，４８内に貫通電流が流れるのを防止でき
る。
４８内のトランジスタ３５，３８により、クロックトイ
ンバータ４７，４８内に貫通電流が流れるのを防止でき
る。
【００４６】クロックトインバータ４７，４８以外の変
形例として、図５に示すようにNAND回路５７，５８を挿
入してもよい。図５のNAND回路５７，５８はトランジス
タ９１〜９４で構成されている。トランジスタ９１は、
レジスタ回路２からのタイミング信号がハイレベル、す
なわちサンプリング期間にオンする。このとき、サンプ
リングラッチ回路１３の出力はハイレベル固定になり、
NAND回路５７，５８内を貫通電流が流れなくなる。一
方、レジスタ回路２からのタイミング信号がローレベ
ル、すなわち非サンプリング期間のときは、トランジス
タ９１がオフしてトランジスタ９４がオンし、デジタル
階調データを反転したデータがサンプリングラッチ回路
１３から出力される。
形例として、図５に示すようにNAND回路５７，５８を挿
入してもよい。図５のNAND回路５７，５８はトランジス
タ９１〜９４で構成されている。トランジスタ９１は、
レジスタ回路２からのタイミング信号がハイレベル、す
なわちサンプリング期間にオンする。このとき、サンプ
リングラッチ回路１３の出力はハイレベル固定になり、
NAND回路５７，５８内を貫通電流が流れなくなる。一
方、レジスタ回路２からのタイミング信号がローレベ
ル、すなわち非サンプリング期間のときは、トランジス
タ９１がオフしてトランジスタ９４がオンし、デジタル
階調データを反転したデータがサンプリングラッチ回路
１３から出力される。
【００４７】また、上述した実施形態では、貫通電流を
防ぐ信号として、シフトレジスタ１１からのタイミング
信号、またはその反転信号を利用したが、時刻ｔ１〜ｔ
２の期間に貫通電流が流れるのを防ぐ機能を持つ信号を
別に設けることにより、同様に貫通電流を防止できる。
防ぐ信号として、シフトレジスタ１１からのタイミング
信号、またはその反転信号を利用したが、時刻ｔ１〜ｔ
２の期間に貫通電流が流れるのを防ぐ機能を持つ信号を
別に設けることにより、同様に貫通電流を防止できる。
【００４８】例えば、図６は、ＮＯＲ回路６７，６８内
のトランジスタのオン・オフをロード信号により行う例
を示す回路図である。ロード信号は、図８に示すように
時刻ｔ３〜ｔ４の間にハイレベルになるため、時刻ｔ３
以前はトランジスタ３３がオンしてトランジスタ３１が
オフする。したがって、時刻ｔ３以前は、サンプリング
ラッチ回路１３の出力は常にローレベルになる。一方、
時刻ｔ３〜ｔ４の間は、デジタル階調データを反転した
データがサンプリングラッチ回路１３から出力される。
のトランジスタのオン・オフをロード信号により行う例
を示す回路図である。ロード信号は、図８に示すように
時刻ｔ３〜ｔ４の間にハイレベルになるため、時刻ｔ３
以前はトランジスタ３３がオンしてトランジスタ３１が
オフする。したがって、時刻ｔ３以前は、サンプリング
ラッチ回路１３の出力は常にローレベルになる。一方、
時刻ｔ３〜ｔ４の間は、デジタル階調データを反転した
データがサンプリングラッチ回路１３から出力される。
【００４９】上述した図２のサンプリングラッチ回路１
３では、デジタル階調データとその反転データの双方を
記憶回路２０に取り込む例を説明したが、いずれか一方
のみを取り込んでもよい。これにより、図２のトランジ
スタ２５，２６の一方とＮＯＲ回路２７，２８の一方と
をそれぞれ省略でき、回路構成を簡略化できる。
３では、デジタル階調データとその反転データの双方を
記憶回路２０に取り込む例を説明したが、いずれか一方
のみを取り込んでもよい。これにより、図２のトランジ
スタ２５，２６の一方とＮＯＲ回路２７，２８の一方と
をそれぞれ省略でき、回路構成を簡略化できる。
【００５０】上述した実施形態では、本発明のデータラ
ッチ回路を液晶表示装置の信号線駆動回路に用いる例を
説明したが、信号線駆動回路以外の目的、例えば、走査
線駆動回路内のシフトレジスタ１１などにも適用可能で
ある。
ッチ回路を液晶表示装置の信号線駆動回路に用いる例を
説明したが、信号線駆動回路以外の目的、例えば、走査
線駆動回路内のシフトレジスタ１１などにも適用可能で
ある。
【００５１】
【発明の効果】以上詳細に説明したように、本発明によ
れば、データラッチ回路の出力回路に貫通電流防止機能
を持たせたため、サンプリング期間内の消費電力の低減
を図れる。したがって、本発明を液晶表示装置に適用す
れば、低消費電力型の液晶表示装置を実現できる。
れば、データラッチ回路の出力回路に貫通電流防止機能
を持たせたため、サンプリング期間内の消費電力の低減
を図れる。したがって、本発明を液晶表示装置に適用す
れば、低消費電力型の液晶表示装置を実現できる。
【図１】本発明に係る液晶表示装置の全体構成を示すブ
ロック図。
ロック図。
【図２】サンプリングラッチ回路１３の具体的な回路構
成を示す回路図。
成を示す回路図。
【図３】図２の回路の動作タイミング図。
【図４】ＮＯＲ回路の代わりにクロックトインバータを
設けたサンプリングラッチ回路の回路図。
設けたサンプリングラッチ回路の回路図。
【図５】ＮＯＲ回路の代わりにNAND回路を設けたサンプ
リングラッチ回路の回路図。
リングラッチ回路の回路図。
【図６】ＮＯＲ回路内のトランジスタのオン・オフをロ
ード信号により行う例を示す回路図。
ード信号により行う例を示す回路図。
【図７】サンプリングラッチ回路の具体的な回路構成を
示す図。
示す図。
【図８】図７の回路の動作タイミング図。
【図９】ノードＡ側の信号だけをロードラッチ回路に供
給したサンプリングラッチ回路の回路図。
給したサンプリングラッチ回路の回路図。
１ 画素アレイ部 ２ 走査線駆動回路 ３ 信号線駆動回路 １１ 水平シフトレジスタ １２ デジタルビデオバスライン １３ サンプリングラッチ回路 １４ ロードラッチ回路 １５ Ｄ／Ａ変換回路
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H093 NA16 NC15 NC22 NC23 NC26 NC34 ND38 ND39 5C006 AA01 AA02 AA11 AA22 AF83 BB16 BC12 BC14 BC16 BF03 BF04 BF11 BF26 BF27 BF34 BF42 FA47 5C080 AA10 BB05 DD26 FF11 JJ02 JJ03 JJ04
Claims (6)
- 【請求項１】所定のサンプリング期間にデジタルデータ
をラッチするデータラッチ回路において、 出力端および入力端が互いにループ状に接続された第１
および第２のインバータを有する記憶回路と、 前記第１および第２のインバータに電源電圧を供給する
か否かを切替制御する第１および第２のスイッチ素子
と、 ラッチ対象となるデジタルデータを前記記憶回路に供給
するか否かを切替制御する第３のスイッチ素子と、 前記記憶回路に記憶されたデータを読み出す出力回路
と、を備え、 前記第１および第２のスイッチ素子は、前記サンプリン
グ期間以外の期間にオンして前記第１および第２のイン
バータに電源電圧を供給し、 前記第３のスイッチ素子は、前記サンプリング期間内に
オンしてデジタルデータを前記記憶回路に供給し、 前記出力回路は、前記サンプリング期間内に前記出力回
路の電源端子から接地端子に向けて貫通電流が流れない
ように、貫通電流防止機能を有することを特徴とするデ
ータラッチ回路。 - 【請求項２】前記出力回路は、前記サンプリング期間内
は所定の論理の信号を出力し、前記サンプリング期間以
外は前記記憶回路に記憶されたデータを反転出力するこ
とを特徴とする請求項１に記載のデータラッチ回路。 - 【請求項３】前記出力回路は、 前記サンプリング期間内は所定の論理の信号を出力し、
前記サンプリング期間以外は前記第１のインバータの出
力を反転出力する第１の論理演算回路と、 前記サンプリング期間内は所定の論理の信号を出力し、
前記サンプリング期間以外は前記第２のインバータの出
力を反転出力する第２の論理演算回路と、を備えること
を特徴とする請求項２に記載のデータラッチ回路。 - 【請求項４】前記出力回路には、前記サンプリング期間
か否かを示す第１の信号と、前記サンプリング期間以外
の所定の期間に特定の論理になる第２の信号とが供給さ
れ、前記出力回路は、 前記サンプリング期間内は所定の論理の信号を出力し、
前記サンプリング期間以外で前記第２の信号が前記特定
の論理になったときに前記第１のインバータの出力を反
転出力する第１の論理演算回路と、 前記サンプリング期間内は所定の論理の信号を出力し、
前記サンプリング期間以外で前記第２の信号が前記特定
の論理になったときに前記第２のインバータの出力を反
転出力する第２の論理演算回路と、を有することを特徴
とする請求項２に記載のデータラッチ回路。 - 【請求項５】前記第１および第２の論理演算回路は、NA
NDゲート、ＮＯＲゲートおよびクロックトインバータの
いずれかを含むことを特徴とする請求項３または４に記
載のデータラッチ回路。 - 【請求項６】列設された信号線および走査線と、 信号線および走査線の交点付近に配設された表示素子
と、 信号線のそれぞれを駆動する信号線駆動回路と、 走査線のそれぞれを駆動する走査線駆動回路と、を備え
た液晶表示装置において、 前記信号線駆動回路は、 複数のレジスタ回路を有し、各レジスタ回路のそれぞれ
から、クロック信号に同期させてシフトさせたシフトパ
ルスを順に出力するシフトレジスタと、 前記シフトパルスのそれぞれに同期させて、画素情報に
関するデジタルデータをラッチする請求項１〜５のいず
れかに記載の複数のデータラッチ回路と、 前記複数のデータラッチ回路のラッチ出力をロード信号
に同期させて同時にラッチするロードラッチ回路と、 前記ロードラッチ回路のラッチ出力をアナログ画素電圧
に変換した後、対応する信号線に供給するＤ／Ａ変換回
路と、を備えることを特徴とする液晶表示装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000387063A JP2002189439A (ja) | 2000-12-20 | 2000-12-20 | データラッチ回路および液晶表示装置 |
| TW090112801A TW554323B (en) | 2000-05-29 | 2001-05-28 | Liquid crystal display device and data latching circuit |
| KR10-2001-0029679A KR100394055B1 (ko) | 2000-05-29 | 2001-05-29 | 액정 표시 장치 및 데이터 래치 회로 |
| US09/865,498 US6989810B2 (en) | 2000-05-29 | 2001-05-29 | Liquid crystal display and data latch circuit |
| US11/077,206 US7463234B2 (en) | 2000-05-29 | 2005-03-11 | Liquid crystal display and data latch circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000387063A JP2002189439A (ja) | 2000-12-20 | 2000-12-20 | データラッチ回路および液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002189439A true JP2002189439A (ja) | 2002-07-05 |
Family
ID=18854058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000387063A Abandoned JP2002189439A (ja) | 2000-05-29 | 2000-12-20 | データラッチ回路および液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002189439A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100363827C (zh) * | 2003-05-30 | 2008-01-23 | 东芝松下显示技术有限公司 | 平面显示装置用阵列基板 |
| KR101028947B1 (ko) * | 2004-05-31 | 2011-04-12 | 엘지디스플레이 주식회사 | 쉬프트 레지스터 회로 |
| US8669800B2 (en) | 2012-02-24 | 2014-03-11 | International Business Machines Corporation | Implementing power saving self powering down latch structure |
-
2000
- 2000-12-20 JP JP2000387063A patent/JP2002189439A/ja not_active Abandoned
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100363827C (zh) * | 2003-05-30 | 2008-01-23 | 东芝松下显示技术有限公司 | 平面显示装置用阵列基板 |
| US7446759B2 (en) | 2003-05-30 | 2008-11-04 | Toshiba Matsushita Display Technology Co., Ltd. | Array substrate for flat display device |
| KR101028947B1 (ko) * | 2004-05-31 | 2011-04-12 | 엘지디스플레이 주식회사 | 쉬프트 레지스터 회로 |
| US8669800B2 (en) | 2012-02-24 | 2014-03-11 | International Business Machines Corporation | Implementing power saving self powering down latch structure |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20070427 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071128 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20090914 |