DE102004062754B4

DE102004062754B4 - Pegelumwandlungsschaltung und Seriell/Parallel-Umwandlungsschaltung mit Pegelumwandlungsfunktion

Info

Publication number: DE102004062754B4
Application number: DE102004062754A
Authority: DE
Inventors: Youichi Tobita
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2004-03-22
Filing date: 2004-12-27
Publication date: 2009-10-15
Anticipated expiration: 2024-12-28
Also published as: KR20060042060A; JP4060282B2; JP2005269536A; CN1674442B; DE102004062754A1; US20050206432A1; CN1674442A; TWI295044B; KR100676834B1; US7138831B2; TW200532608A

Abstract

Pegelumwandlungsschaltung mit:
einem ersten Isoliertgate-Feldeffekttransistor (5) eines ersten Leitungstyps zum Übertragen eines an einem Eingangsknoten (DNS) anliegenden Eingangssignals (IN) zu einem ersten internen Knoten (DN7) gemäß einem ersten Taktsignal (/CLK; /CLKK) von einem ersten Takteingangsknoten (DN4);
einem Kapazitätselement vom MOS-Typ (6), das von einem Feldeffekttransistor vom Isoliertgate-Typ gebildet ist und zwischen einen zweiten Takteingangsknoten (DN3), der ein zweites Taktsignal (CLK) empfängt, und den ersten internen Knoten (DN7) geschaltet ist, zum selektiven Ausbilden einer Kapazität gemäß einer Potentialdifferenz zwischen dem ersten internen Knoten (DN7) und dem zweiten Takteingangsknoten (DN3); und
einem getakteten Invertierer (CIV), der gemäß dem ersten Taktsignal (/CLK) und dem zweiten Taktsignal (CLK) oder gemäß einem Taktsignal (/CLK) in Phase mit dem ersten Taktsignal (/CLKK) und dem zweiten Taktsignal (CLK) aktiviert ist, wenn der erste Isoliertgate-Feldeffekttransistor nichtleitend ist, und der, wenn er aktiviert ist, ein Potential an dem ersten internen Knoten (DN7) invertiert, sodass an einem...

Description

Die vorliegende Erfindung betrifft eine Pegelumwandlungsschaltung, die Isoliertgate-Feldeffekttransistoren (MOS-Transistoren) verwendet. Speziell betrifft die vorliegende Erfindung eine Pegelverschiebeschaltung, die eine Verriegelungsfunktion aufweist und für Anzeigevorrichtungen verwendet wird, die zum Beispiel Flüssigkristallelemente oder organische Elektrolumineszenzelemente (EL) verwendend ausgebildet sind. Spezieller betrifft die vorliegende Erfindung eine Schaltungskonfiguration zum Verriegeln und Pegelverschieben eines an ein Anzeigenpixel angelegten Pixel-Datensignals.
Bei einer Anzeigevorrichtung, die Flüssigkristallelemente oder organische EL-Elemente (Elektrolumineszenz) als Anzeigenpixelelemente verwendet, wird eine Pegelumwandlungsschaltung zum Vergrößern einer Signalamplitude verwendet. Zum Beispiel, um akkurat die Anzeigepixelelemente gemäß einem Anzeigesignal anzusteuern, um eine abgestufte Anzeige zu erzielen, wird die Amplitude eines Bilddatensignals vergrößert, so daß das Anzei gesignal erzeugt und das Anzeigesignal an das Pixelelement geliefert wird.
Für solch eine Anzeigevorrichtung ist es üblicherweise erforderlich, zum Verhindern von Wärmeerzeugung die Leistungsaufnahme zu reduzieren und die Leistungsaufnahme bei einer Anwendung wie z. B. einer mobilen Anlage mit einer Batterie als einer Leistungsquelle zu reduzieren. Das Dokument 1 des Standes der Technik ( Japanische Patentoffenlegungsschrift 2003-115758 ) offenbart eine Konfiguration einer Pegelumwandlungsschaltung, die darauf abzielt, die Leistungsaufnahme zu reduzieren.
Bei der in dem Dokument 1 des Standes der Technik offenbarten Konfiguration wird ein Eingangssignal in einem ersten Kapazitätselement gemäß einem Abtastpuls gehalten. Nachdem dieses Abtasten vervollständigt ist, wird eine MOS-Ansteuerungsstufe mit Pegelumwandlungsfunktion gemäß der in dem ersten Kapazitätselement gehaltenen Spannung angesteuert. Gemäß einem Ausgangssignal der MOS-Ansteuerungsstufe wird ein zweites Kapazitätselement geladen, so daß ein Pegel-umgewandeltes Signal erzeugt wird. Mit der in dem Dokument 1 des Standes der Technik offenbarten Konfiguration wird zusätzlich zu der Reduktion in der Leistungsaufnahme beabsichtigt, Pegelumwandlung des Eingangssignals mit einer kleineren Anzahl von Elementen durchzuführen.
Das Dokument 2 des Standes der Technik ( Japanische Patentoffenlegungsschrift 2002-358055 ) offenbart ebenfalls eine Pegelumwandlungsschaltung mit dem Ziel, die Leistungsaufnahme zu reduzieren. Bei der in dem Dokument 2 des Standes der Technik offenbarten Pegelumwandlungsschaltung wird eine Eingangspufferschaltung vom Stromspiegel-Typ zum Vergleichen eines Eingangssignals mit einer Referenzspannung für eine Aktivierungsperiode eines Vertikalrasterstartanweisungssignals aktiviert und ein Ausgangssignal der Eingangspufferschaltung vom Stromspiegel-Typ wird durch eine Verriegelungsschaltung mit Pegelumwandlungs funktion verriegelt, wenn das Vertikalrasterstartanweisungssignal deaktiviert wird. Die Eingangspufferschaltung vom Stromspiegel-Typ wird für eine minimal notwendige Zeitperiode betrieben, danach wird deren Ausgangssignal durch die Verriegelungsschaltung verriegelt und Pegelumwandlung wird durch diese Verriegelungsschaltung durchgeführt, um die Leistungsaufnahme zu reduzieren.
Desweiteren offenbart das Dokument 3 des Standes der Technik ( Japanische Patentoffenlegungsschrift 2001-320268 ) eine Pegelumwandlungsschaltung mit dem Zweck, zusätzlich zu der Reduktion der Leistungsaufnahme einen Hochgeschwindigkeitsbetrieb zu erzielen. Bei einer in dem Dokument 3 des Standes der Technik offenbarten Konfiguration wird ein Amplituden-begrenztes Steuersignal gemäß einem Eingangstaktsignal erzeugt und eine Ausgangsansteuerungsstufe wird gemäß dem Amplituden-begrenzten Steuersignal angesteuert. Bei dem Begrenzen der Amplitude wird der Schwellenspannungsabfall eines MOS-Transistors (Isoliertgate-Feldeffekttransistor) verwendet, die Ausgangsansteuerungsstufe ist durch einen CMOS-Invertierer gebildet und einer der Ansteuerungstransistoren ist in einen Stark-An-Zustand gesetzt, während der andere in einen Schwach-An-Zustand gesetzt ist. Das Maß des An-Zustands des Ausgangsansteuerungstransistors wird einfach gesteuert, so daß Hochgeschwindigkeitsbetrieb erreicht wird. Weiter ist eine Übergangsperiode des Potentialpegels an einem Ausgangsknoten verkürzt, so daß die Periode, in der ein Durchgangsstrom fließt, reduziert ist und dadurch die Leistungsaufnahme reduziert ist.
Zusätzlich offenbart das Dokument 4 des Standes der Technik ( Japanische Patentoffenlegungsschrift 2002-251174 ) eine Konfiguration mit dem Zweck des Reduzierens der Leistungsaufnahme einer Pegelumwandlungsschaltung zum Vergrößern einer Signalamplitude in einer Bildanzeigevorrichtung. Bei der in dem Dokument 4 des Standes der Technik offenbarten Konfiguration ist ein Gate eines Ausgangstransistors durch einen Diodengeschalteten MOS-Transistor festgeklemmt und wird ferner über ein Kapazitätselement mit einem Eingangssignal versorgt. Das Gatepotential dieses Ausgangsansteuerungstransistors wird durch kapazitive Kopplung durch das Kapazitätselement verändert und der Ausgangsansteuerungstransistor wird mit einer hohen Geschwindigkeit in einen An/Aus-Zustand getrieben, so daß der Durchgangsstrom reduziert ist und die Leistungsaufnahme reduziert ist.
Bei einer Anzeigevorrichtung, wie einer Flüssigkristallanzeigevorrichtung, wird ein Dünnschichtransistor (TFT) als ein MOS-Transistor verwendet. Um Verschlechterung in den Eigenschaften von Anzeigepixelelementen zu verhindern, wird in diesem Fall ein Niedrigtemperatur-Polysilizium-TFT verwendet. Solch ein Niedrigtemperatur-Polysilizium-TFT wird lediglich einem Annealing bzw. einer Wärmebehandlung bei einer niedrigen Temperatur ausgesetzt. Folglich ist verglichen mit einem MOS-Transistor, der einkristallines Silizium verwendet, die Kristallqualität des Niedrigtemperatur-Polysilizium-TFT schlechter. Deshalb variiert bei solchen TFT die Schwellenspannung bei verschiedenen Transistoren in einem größeren Maß und der Kanalwiderstand (AN-Widerstand) in einem leitenden Zustand ist groß.
Bei der in dem Dokument 1 des Standes der Technik offenbarten Konfiguration wird bei einem Pegelumwandlungsvorgang der Ausgangsansteuerungstransistor gemäß dem Eingangssignal kleiner Amplitude getrieben, das in dem ersten Kapazitätselement gehalten ist, so daß die in dem zweiten Kapazitätselement gehaltene Spannung entladen wird. Deshalb ist die Stromsteuerfähigkeit des Ausgangsansteuerungstransistors klein und ein Pegelumgewandeltes Signal einer großen Amplitude, das in dem zweiten Kapazitätselement gehalten ist, kann nicht mit hoher Geschwindigkeit entladen werden, was in dem Problem resultiert, das ein Hochgeschwindigkeitsbetrieb nicht sichergestellt ist.
Bei der in dem Dokument 2 des Standes der Technik offenbarten Konfiguration wird die Pufferschaltung vom Stromspiegeltyp zum Ermitteln des Spannungspegels des Eingangssignals verwendet. Das Eingangssignal wird mit der Referenzspannung verglichen, so daß das interne Signal gemäß dem Ergebnis dieses Vergleichs erzeugt wird, und das interne Signal wird durch die Verriegelungsschaltung verriegelt. Entsprechend weist die Eingangspufferschaltung eine große Anzahl von Transistorelementen auf, was in dem Problem resultiert, daß die belegte Fläche nicht reduziert werden kann. Falls die Transistorelemente in einem hohen Maß variierende Schwellenspannungen aufweisen, kann zusätzlich der Offset in einer Vergleichsstufe der Eingangspufferschaltung vom Stromspiegeltyp nicht kompensiert werden, was in dem Problem resultiert, das kein akkurates Eingangssignal erzeugt werden kann.
Bei der in dem Dokument 3 des Standes der Technik offenbarten Konfiguration wird das Gatepotential des Transistors der Ausgangsansteuerungsstufe zum Durchführen der Pegelumwandlung durch den Dioden-gestalteten MOS-Transistor Pegel-verschoben. Das Ausmaß des AN-Zustands des Ausgangsansteuerungstransistors wird gemäß dem Eingangssignal geändert. Entsprechend sind in der Ausgangsansteuerungsstufe der Lade- und der Entlade-Ansteuerungstransistor beide in einem AN-Zustand, was in dem Problem resultiert, daß immer ein Durchgangsstrom fließt.
Bei der in dem Dokument 4 des Standes der Technik offenbarten Konfiguration ist das Gatepotential des Pegel-umwandelnden Ausgangsansteuerungstransistors durch den Dioden-geschalteten MOS-Transistor festgeklemmt. Durch die kapazitive Kopplung des Eingangssignals wird das Gatepotential des Ansteuerungstransistors geändert. Entsprechend ist es erforderlich, Kapazitätselemente jeweils für den hochseitigen Ansteuerungstransistor und den niedrigseitigen Transistor an dem Knoten vorzusehen, der das Eingangssignal erhält, was in dem Problem resultiert, daß die Last des Eingangssignals ansteigt. Ferner offenbart das Dokument 4 des Standes der Technik eine weitere Konfiguration zum Ansteuern eines internen Ausgangsknotens durch kapazitive Kopplung eines Eingangssignals. Besonders ist zwischen das Gate eines ersten Ansteuerungstransistors und den internen Ausgangsknoten ein das Eingangssignal empfangendes Kapazitätselement geschaltet. Der interne Ausgangsknoten ist ferner über einen zweiten Ansteuerungstransistor gemäß einem invertierten Signal des Eingangssignals mit dem Eingangssignal gekoppelt. Falls ein Versatz zwischen den komplementären Eingangssignalen auftritt, ist folglich das Signal an dem internen Ausgangsknoten über den zweiten Ansteuerungstransistor mit dem Eingangssignal gekoppelt, was in dem Problem resultiert, daß der interne Ausgangsknoten nicht ausreichend geladen werden kann, und folglich kann kein akkurat Pegelumgewandeltes Signal erzeugt werden.
Es ist Aufgabe der vorliegenden Erfindung, eine Pegelumwandlungsschaltung bereitzustellen, die geeignet ist, ein Signal einer kleinen Spannungsamplitude in ein Signal einer großen Spannungsamplitude mit einer hohen Geschwindigkeit und mit niedriger Leistungsaufnahme umzuwandeln, sowie eine Seriell/Parallel-Pegelumwandlungsschaltung bereitzustellen, die die Pegelumwandlungsschaltung verwendet.
Die Aufgabe wird gelöst durch eine Pegelumwandlungsschaltung gemäß Anspruch 1, 6, 11 oder 13 bzw. durch eine Seriell-Parallel-Umwandlungsschaltung mit Pegelumwandlungsfunktion gemäß einem der Ansprüche 14 bis 29, die eine oder mehrere dieser Pegelumwandlungsschaltungen enthält.
Weiterbildungen der Erfindung sind jeweils in den Unteransprüchen gekennzeichnet.
Gemäß einem ersten Gesichtspunkt wird das Eingangssignal in dem MOS-Kapazitätselement gehalten. Wenn das Eingangssignal abgetastet wird, unterbricht entsprechend das MOS-Kapazitätselement den Betrieb als das Kapazitätselement, sodass verursacht wird, dass sich die in dem MOS-Kapazitätselement gehaltene Spannung gemäß dem Eingangssignal mit einer hohen Geschwindigkeit ändert. Folglich wird eine Hochgeschwindigkeits-Pegelumwandlung erreicht. Ferner wird der getaktete Invertierer gemäß der geladenen Spannung des MOS-Kapazitätselements angesteuert. Dann braucht der getaktete Invertierer nur für eine benötigte Zeitdauer angesteuert zu werden, sodass der Stromverbrauch reduziert ist. Weiterhin kann durch Anlegen des Taktsignals an dem zweiten Takteingangsknoten an das MOS-Kapazitätselement die darin gehaltene Spannung durch einen Ladungspumpvorgang verstärkt werden. Es ist folglich sichergestellt, dass ein getakteter Invertierer einer nachfolgenden Stufe angesteuert wird. Die Zeitdauer, zu der in dem getakteten Invertierer ein Durchgangsstrom fließt, kann verkürzt werden und entsprechend kann der Stromverbrauch reduziert werden.
Gemäß einem zweiten Gesichtspunkt wird das Eingangssignal abgetastet, das zweite Taktsignal wird gemäß der abgetasteten Spannung an den getakteten Invertierer in der nachfolgenden Stufe übertragen und der getaktete Invertierer in der nachfolgenden Stufe steuert den internen Knoten gemäß dem übertragenen Signal an. Mit dem zweiten Taktsignal kann der zweite MOS-Transistor als ein MOS-Kapazitätselement betrieben werden, sodass dessen Gatepotential erhöht wird, sodass das Potential an dem internen Ausgangsknoten schnell geändert wird.
Gemäß einem dritten Gesichtspunkt wird ähnlich zu dem ersten Gesichtspunkt das Eingangssignal in dem MOS-Kondensator gehal ten und das Eingangssignal wird durch den Ladungspumpvorgang des MOS-Kondensators verstärkt. Folglich kann das Eingangssignal mit hoher Geschwindigkeit abgetastet und pegelumgewandelt werden. Zusätzlich können die Steuerung der Leitung/Nichtleitung des ersten Isoliertgate-Feldeffekttransistors und die Steuerung des Ladungspumpvorgangs durch den MOS-Kondensator durch getrennte Taktsignale durchgeführt werden, der Zeitpunkt zum Abtasten des Eingangssignals kann optimiert werden und folglich Pegelumwandlung akkurat mit reduziertem Stromverbrauch durchgeführt werden.
Gemäß einem vierten Gesichtspunkt wird das Eingangssignal gemäß komplementären Taktsignalen abgetastet und das Taktsignal wird gemäß dem aufgenommenen Eingangssignal zu einem Eingang des getakteten Invertierers übertragen. Der getaktete Invertierer wird parallel zu der Taktsignalübertragung aktiviert und folglich kann das Eingangssignal in ein Signal mit einer Amplitude umgewandelt werden, die dieselbe wie die des Taktsignals ist. Das Eingangssignal steuert lediglich das Gate des Isoliertgate-Feldeffekttransistors an und dessen Last ist sehr klein. Als Ergebnis kann das Eingangssignal mit hoher Geschwindigkeit aufgenommen und pegelumgewandelt werden.
Gemäß einem fünften Gesichtspunkt wird eine Pegelumwandlungsschaltung des ersten Gesichtspunkts verwendet und folglich kann das Eingangssignal mit hoher Geschwindigkeit frequenzgeteilt und pegelumgewandelt werden.
Gemäß einem sechsten Gesichtspunkt werden die Pegelumwandlungsschaltungen des dritten Gesichtspunktes parallel verwendet und arbeiten komplementär zueinander. Folglich kann das Eingangssignal mit hoher Geschwindigkeit frequenzgeteilt und pegelumgewandelt werden.
Gemäß einem siebten Gesichtspunkt ist eine Mehrzahl von Pegelumwandlungsschaltungen des ersten Gesichtspunktes vorgesehen. Jeweilige Abtastperioden der Pegelumwandlungsschaltungen sind unterschiedlich gemacht, sodass seriell an den Eingangsknoten angelegte Signale mit hoher Geschwindigkeit pegelumgewandelt und in parallele Signale umgewandelt werden können.
Gemäß einem achten Gesichtspunkt wird eine Mehrzahl von Pegelumwandlungsschaltungen des vierten Gesichtspunktes verwendet. Jeweilige Eingangssignale werden zu den voneinander verschiedenen Zeiten abgetastet. Die seriell angelegten Eingangssignale können folglich pegelumgewandelt werden, sodass mit hoher Geschwindigkeit parallele Signale erzeugt werden.
Gemäß einem neunten Gesichtspunkt wird eine Mehrzahl von Pegelumwandlungsschaltungen des ersten Gesichtspunktes verwendet. Nachdem das Abtasten durch die Pegelumwandlungsschaltung in der vorhergehenden Stufe vervollständigt ist, wird ferner der Abtastvorgang durch die Pegelumwandlungsschaltung in der nachfolgenden Stufe aktiviert. Dann ist akkurate und schnelle Pegelumwandlung erreicht und seriell angelegte Signale können in parallele Signale umgewandelt und als parallele Signale ausgegeben werden.
Gemäß einem zehnten Gesichtspunkt ist eine Mehrzahl von Pegelumwandlungsschaltungen des zweiten Gesichtspunkts vorgesehen und die Pegelumwandlungsschaltungen führen die Abtastvorgänge zu voneinander verschiedenen Zeiten gemäß den Abtasttaktsignalen durch. Nachdem der Abtastvorgang durch die Pegelumwandlungsschaltung in der vorhergehenden Stufe vervollständigt ist, wird ferner der Abtastvorgang durch die Pegelumwandlungsschaltung in der nachfolgenden Stufe durchgeführt. Folglich können seriell angelegte Eingangssignale akkurat pegelumgewandelt werden, sodass parallele Signale erzeugt werden. Weiterhin ist nur eine ausgewählte Pegelumwandlungsschaltung mit dem Eingangssig nal gekoppelt, sodass die Last des Eingangssignals reduziert ist, und entsprechend kann der Stromverbrauch reduziert werden.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der beigefügten Zeichnungen. Von den Figuren zeigen:
1 eine Konfiguration einer Pegelumwandlungsschaltung nach einer ersten Ausführungsform der vorliegenden Erfindung;
2A eine Konfiguration eines in 1 gezeigten Invertierers und 2B eine Konfiguration eines in 1 gezeigten getakteten Invertierers;
3 ein Zeitdiagramm, das einen Betrieb der in 1 gezeigten Pegelumwandlungsschaltung darstellt;
4 eine Konfiguration einer Pegelumwandlungsschaltung nach einer zweiten Ausführungsform der vorliegenden Erfindung;
5 eine Illustration eines Betriebszeitrahmens der in 4 gezeigten Pegelumwandlungsschaltung;
6 ein Zeitdiagramm, das einen Betrieb der in 4 gezeigten Pegelumwandlungsschaltung darstellt;
7 eine beispielhafte Konfiguration eines in 4 gezeigten Abschnitts zum Erzeugen zweiphasiger Taktsignale;
8 eine Konfiguration einer Pegelumwandlungsschaltung nach einer dritten Ausführungsform der vorliegenden Erfindung;
9 eine Konfiguration einer Pegelumwandlungsschaltung nach einer vierten Ausführungsform der vorliegenden Erfindung;
10 eine Spannungsamplitude eines in 9 gezeigten Taktsignals;
11 eine Konfiguration einer Pegelumwandlungsschaltung nach einer fünften Ausführungsform der vorliegenden Erfindung;
12 ein Zeitdiagramm, das einen Betrieb der in 11 gezeigten Pegelumwandlungsschaltung darstellt;
13 bis 15 jeweilige Konfigurationen der Pegelumwandlungsschaltungen nach der sechsten bis der achten Ausführungsform der vorliegenden Erfindung;
16 schematisch eine Konfiguration einer Seriell/Parallel-Umwandlungsschaltung mit Pegelumwandlungsfunktion nach einer neunten Ausführungsform der vorliegenden Erfindung;
17 speziell die Konfiguration der in 16 gezeigten Seriell/Parallel-Umwandlungsschaltung;
18 ein Zeitdiagramm, das einen Betrieb der in 17 gezeigten Schaltung darstellt;
19 eine Pegelumwandlungsschaltung nach einer Modifikation der neunten Ausführungsform der vorliegenden Erfindung;
20 schematisch eine Konfiguration einer Seriell/Parallel-Umwandlungsschaltung mit Pegelumwandlungsfunktion nach einer zehnten Ausführungsform der vorliegenden Erfindung;
21 speziell die Konfigurationen einer Pegelumwandlungsschaltung, einer Verriegelungsschaltung und einer Schiebe-Verriegelungsschaltung, die in 20 gezeigt sind;
22 ein Zeitdiagramm, das einen Betrieb der in 20 gezeigten Schaltung darstellt;
23 eine Konfiguration einer Pegelumwandlungsschaltung nach einer Modifikation der zehnten Ausführungsform der vorliegenden Erfindung;
24 schematisch eine Konfiguration einer Seriell/Parallel-Umwandlungsschaltung mit Pegelumwandlungsfunktion nach einer elften Ausführungsform der vorliegenden Erfindung;
25 speziell jeweilige Konfigurationen einer Pegelumwandlungsschaltung, einer Verriegelungsschaltung und einer Schiebe-Verriegelungsschaltung, die in 24 gezeigt sind;
26 ein Zeitdiagramm, das einen Betrieb der in 25 gezeigten Schaltung darstellt;
27 eine Konfiguration einer Pegelumwandlungsschaltung nach einer Modifikation der elften Ausführungsform der vorliegenden Erfindung;
28 schematisch eine Pegelumwandlungsschaltung nach einer weiteren Modifikation der elften Ausführungsform der vorliegenden Erfindung;
29 ein Zeitdiagramm, das einen Betrieb der in 28 gezeigten Schaltung darstellt.
Erste Ausführungsform
1 zeigt eine Konfiguration einer Pegelumwandlungsschaltung nach einer ersten Ausführungsform der vorliegenden Erfindung. Bezug nehmend auf 1 beinhaltet die Pegelumwandlungsschaltung einen N-Kanal-MOS-Transistor (Isoliertgate-Feldeffekttransistor) 5, der ein an einen Eingangsknoten DN5 angelegtes Eingangssignal IN gemäß einem Taktsignal /CLK, das an einem Eingangsknoten DN4 anliegt, an einem internen Knoten DN7 überträgt, ein MOS-Typ-Kapazitätselement (im weiteren als MOS-Kondensator bezeichnet) 6, das an den internen Knoten DN7 gekoppelt ist und selektiv gemäß einem Taktsignal CLK von einem Takteingangsknoten DN3 einen Kondensator ausbildet, einen getakteten Invertierer CIV, der selektiv gemäß den Taktsignalen CLK und /CLK aktiviert wird und, wenn aktiviert, einen internen Ausgangsknoten DN6 gemäß dem Signal an dem internen Knoten DN7 ansteuert, und einen Invertierer 7 und einen getakteten Inver tierer 8, die eine Verriegelungsschaltung bilden, die eine Signalspannung an dem internen Ausgangsknoten DN6 verriegelt.
Wenn diese Pegelumwandlungsschaltung in einer Anzeigevorrichtung (Anzeigefeld) verwendet wird, ist das Eingangssignal IN ein Signal, das von einem externen LSI (Large Scale Integrated Circuit Chip/Chip mit hochintegrierter Schaltung) wie z. B. einem Ansteuerungs-IC angelegt ist, und ist zum Beispiel ein Signal, das sich zwischen 0 V und 3 V ändert. Die Taktsignale CLK und /CLK werden in der Anzeigevorrichtung erzeugt und ändern sich zwischen einer Referenzspannung VSS und einer Leistungsversorgungsspannung VDD. Diese Spannung VDD weist einen Spannungspegel auf, der höher als ein H-Pegel (logischer Hochpegel) VIH des Eingangssignals IN ist, und wird als eine Leistungsversorgungsspannung der Anzeigevorrichtung verwendet und beträgt zum Beispiel 5 V. Die Spannung VSS ist eine Referenzspannung der Spannungsmeßbasis, die zum Beispiel eine Massespannung ist.
Der getaktete Invertierer CIV beinhaltet P-Kanal-MOS-Transistoren 1 und 2, die in Reihe zwischen einen hochseitigen Leistungsversorgungsknoten DN1 und den internen Ausgangsknoten DN6 geschaltet sind, sowie N-Kanal-MOS-Transistoren 3 und 4, die in Reihe zwischen den internen Ausgangsknoten DN6 und einen niedrigseitigen Leistungsversorgungsknoten DN2 geschaltet sind. An dem Gate des P-Kanal-MOS-Transistors 1 liegt das Taktsignal /CLK an. Die Gates der MOS-Transistoren 2 und 3 sind gemeinsam mit dem internen Knoten DN7 verbunden. An dem Gate des N-Kanal-MOS-Transistors 4 liegt das Taktsignal CLK an.
Der MOS-Kondensator 6 ist von einem N-Kanal-MOS-Transistor gebildet, dessen Gate mit dem internen Knoten DN7 verbunden ist und dessen Source- und Drain-Knoten mit dem Takteingangsknoten DN3 verbunden sind. Wenn der Spannungspegel des Gates des MOS-Kondensators 6 um wenigstens dessen Schwellenspannung höher als der Spannungspegel des Source- und des Drain-Knotens des MOS- Kondensators 6 ist, wird ein Kanal zwischen der Source und dem Drain erzeugt, so daß der MOS-Kondensator 6 als ein Kapazitätselement dient. Wenn die Differenz zwischen der Gatespannung und der Source/Drain-Spannung des MOS-Kondensators 6 nicht größer als dessen Schwellenspannung ist, wird kein Kanal erzeugt.
In diesem Fall dient lediglich ein durch den überlappenden Bereich zwischen der Source und dem Drain und der Gateelektrode gebildeter Kondensator als ein Kondensator für den internen Knoten DN7.
Der Invertierer 7 invertiert eine Spannung an dem internen Ausgangsknoten DN6, so daß die invertierte Spannung an einen internen Knoten DN8 übertragen wird. Der getaktete Invertierer 8 invertiert das Signal an dem internen Knoten DN8, so daß das invertierte Signal an den internen Ausgangsknoten DN6 übertragen wird. Wie der getaktete Invertierer CIV sind dieser Invertierer 7 und dieser getaktete Invertierer 8 mit den Spannungen VDD und VSS als Betriebsleistungsversorgungsspannungen versorgt.
2A zeigt speziell eine Konfiguration des in 1 gezeigten Invertierers 7. Bezug nehmend auf 2A besteht der Invertierer 7 aus einem P-Kanal-MOS-Transistor PQ1 und einem N-Kanal-MOS-Transistor NQ1, die zwischen den hochseitigen Leistungsversorgungsknoten DN1 und den niedrigseitigen Leistungsversorgungsknoten DN2 geschaltet sind. In anderen Worten ist der Invertierer 7 aus einem CMOS-Invertierer gebildet, der die Spannungen VDD und VSS als dessen Betriebsleistungsversorgungsspannungen empfängt.
2B zeigt speziell eine Konfiguration des in 1 gezeigten getakteten Invertierers 8. Bezug nehmend auf 2B beinhaltet der getaktete Invertierer 8 P-Kanal-MOS-Transistoren PQ2 und PQ3, die in Reihe zwischen den hochseitigen Leistungsver sorgungsknoten DN1 und den Ausgangsknoten geschaltet sind, sowie N-Kanal-MOS-Transistoren NQ2 und NQ3, die in Reihe zwischen den Ausgangsknoten und den niedrigseitigen Leistungsversorgungsknoten DN2 geschaltet sind. An den jeweiligen Gates der MOS-Transistoren PQ2 und NQ3 liegen die Taktsignale CLK und /CLK an. Die Gates der MOS-Transistoren PQ3 und NQ2 sind gemeinsam mit dem in 1 gezeigten internen Ausgangsknoten DN8 verbunden.
Wie in 2B gezeigt, arbeitet der getaktete Invertierer 8 komplementär zu dem getakteten Invertierer CIV. Wenn der getaktete Invertierer CIV in einem Ausgangs-Hochimpedanzzustand ist, arbeitet die von dem Invertierer 7 und dem getakteten Invertierer 8 gebildete Invertiererverriegelung derart, daß das Signal an dem internen Ausgangsknoten DN6 verriegelt wird. Wenn der getaktete Invertierer CIV aktiviert ist, ist im Gegensatz der getaktete Invertierer 8 in einem Ausgangs-Hochimpedanzzustand, so daß der interne Ausgangsknoten DN6 aus dem verriegelten Zustand freigelassen wird und durch den getakteten Invertierer CIV angesteuert wird.
3 ist ein Signalverlaufsdiagramm, das einen Betrieb der in 1 gezeigten Pegelumwandlungsschaltung darstellt. 3 zeigt einen beispielhaften Betrieb, bei dem sich ein Eingangssignal zwischen 3 V und 0 V ändert und dieses Signal mit der Spannungsamplitude von 3 V in ein Signal umgewandelt wird, das sich zwischen 5 V und 0 V ändert. Speziell wird der H-Pegel des Eingangssignals IN von 3 V auf den H-Pegel von 5 V umgewandelt, der an den internen Ausgangsknoten DN6 auszugeben ist. Den L-Pegel betreffend, wird keine Pegelumwandlung durchgeführt, da der L-Pegel des Eingangssignals IN und der des internen Signals (Signal am Ausgangsknoten DN6) beide 0 V sind.
Es wird hier angenommen, daß die N-Kanal-MOS-Transistoren 3 bis 5 und der N-Kanal-MOS-Transistor, der den MOS-Kondensator 6 bildet, je eine Schwellenspannung von 2 V aufweisen und die P-Kanal-MOS-Transistoren 1 und 2 je eine Schwellenspannung von –2 V aufweisen. Die Schwellenspannungsbedingungen gelten auch für die Komponenten des Invertierers 7 und des getakteten Invertierers 8.
Zur Zeit t0 ist das Eingangssignal IN auf dem H-Pegel (logischer Hochpegel), das Taktsignal /CLK ist auf dem H-Pegel und das Taktsignal CLK ist auf dem L-Pegel (logischer Niedrigpegel). In diesem Zustand ist der MOS-Transistor 5 angeschaltet, so daß der H-Pegel des Eingangssignals IN an den internen Knoten DN7 übertragen wird. Zu dieser Zeit ist das Taktsignal CLK auf dem L-Pegel. Deshalb beträgt die Spannungsdifferenz zwischen dem internen Knoten DN7 und dem Takteingangsknoten DN3 3 V. Die Spannungsdifferenz zwischen dem internen Knoten DN7 und dem Takteingangsknoten DN3 ist größer als die Schwellenspannung (2 V) des MOS-Transistors, der den MOS-Kondensator 6 bildet, so daß in dem MOS-Kondensator 6 ein Kanal gebildet ist. Entsprechend ist eine Kapazität gebildet, die der Gatefläche des MOS-Transistors entspricht, der den MOS-Kondensator 6 bildet, und der H-Pegel des Eingangssignals IN wird in der Kapazität des MOS-Kondensators 6 gehalten.
Die MOS-Transistoren 1 und 4 des getakteten Invertierers CIV sind in einem ausgeschalteten Zustand oder inaktiven Zustand gehalten und folglich ist dieser in einem Ausgangs-Hochimpedanzzustand. Der getaktete Invertierer 8 ist in einem aktiven Zustand, so daß er als ein Invertierer arbeitet und dabei den Zustand des internen Ausgangsknotens DN6 in dem vorhergehenden Zyklus hält. In 3 wurde in dem vorhergehenden Zyklus ein Signal des H-Pegels übertragen, so daß es an dem internen Ausgangsknoten DN6 gehalten wird. Da der interne Ausgangsknoten DN6 auf dem H-Pegel ist, ist der interne Knoten DN8 auf einem Massespannungspegel oder L-Pegel.
Zur Zeit t1, nachdem das Taktsignal /CLK auf den L-Pegel abfällt, steigt das Taktsignal CLK auf den H-Pegel an. Diese Spannungsänderung (5 V) des Taktsignals CLK wird durch den Ladungspumpvorgang des MOS-Kondensators 6 an den internen Knoten DN7 übertragen, so daß die Spannung an dem internen Knoten DN7 um ΔVH ansteigt. Dieser Betrag der Spannungsänderung ΔVH wird durch die folgende Gleichung repräsentiert: ΔVH = (VCH – VCL)·C6H/(C6H + CST) (1),wobei VCH und VCL den H-Pegel (5 V) bzw. den L-Pegel (0 V) der Taktsignale CLK und /CLK bezeichnen, C6H einen Kapazitätswert des Kondensators 6 bezeichnet und CST einen Kapazitätswert einer parasitären Kapazität (nicht gezeigt) am internen Knoten DN7 bezeichnet. Folglich repräsentiert (VCH – VCL) die Spannungsamplitude der Taktsignale CLK und /CLK und die Gleichung (1) zeigt, daß die durch den MOS-Kondensator 6 in den internen Knoten DN7 injizierten elektrischen Ladungen auf den MOS-Kondensator 6 und auf die parasitäre Kapazität (nicht gezeigt) verteilt sind.
Zum Beispiel wird angenommen, daß in Gleichung (1) C6H gleich CST gilt (C6H = CST). Dann wird die Gleichung (1) wie folgt repräsentiert: ΔVH = (VCH – VCL)·(1/2) (2)
Unter dieser Bedingung ist der Betrag der Spannungsänderung ΔVH 0,5 mal so groß wie die Spannungsamplitude des Taktsignals CLK (ΔVH = 2,5 V). In diesem Fall beträgt der Spannungspegel des internen Knoten ON7 5,5 V. Dieser Spannungspegel ist ein Spannungspegel, der verursachen kann, daß der P-Kanal-MOS-Transistor 2 und der N-Kanal-MOS-Transistor 3 in dem getakteten Invertierer CIV wie in der internen Schaltung auf der Leistungsversorgungsspannung VDD arbeitend aus- bzw. angeschaltet werden können. Folglich kann der getaktete Invertierer CIV komplett aktiviert werden, so daß akkurat ein binäres Signal mit einer Amplitude von 5 V erzeugt wird.
Gemäß dem Spannungspegel des internen Knotens DN7 fällt der Spannungspegel des internen Ausgangsknoten DN6 auf den L-Pegel und der Invertierer 7 treibt den internen Knoten DN8 auf den H-Pegel und hält diesen. Zu dieser Zeit ist der getaktete Invertierer 8 in einem inaktiven Zustand und der interne Knoten DN6 kann mit einer hohen Geschwindigkeit gemäß dem Spannungspegel des internen Knotens DN7 angesteuert werden.
Zur Zeit t2 ändert sich das Eingangssignal IN vom H-Pegel auf den L-Pegel. Zu dieser Zeit t2 sind die Taktsignale CLK und /CLK auf dem H-Pegel bzw. dem L-Pegel und die getakteten Invertierer CIV und 8 sind in einem aktiven (Freigabe-)Zustand bzw. einem inaktiven (Sperr-)Zustand. Die Zeitdauer von der Zeit t2 zu der Zeit t3, zu der das Taktsignal /CLK nachfolgend auf den H-Pegel übergeht, ist eine Aufbauzeit zum Aufnehmen des Eingangssignals IN in die Pegelumwandlungsschaltung. In dieser Aufbauperiode ist der MOS-Transistor 5 in einem ausgeschalteten Zustand.
Zu der Zeit t3 fällt das Taktsignal CLK auf den L-Pegel, so daß verursacht ist, daß der Spannungspegel des internen Knotens DN7 durch einen Ladungspumpvorgang der Kapazität des MOS-Kondensators 6 abfällt, und der Spannungspegel des internen Knotens DN7 fällt auf 3 V oder den H-Pegel des Eingangssignals IN ab.
Nachdem das Taktsignal CLK auf den L-Pegel abfällt, steigt das Taktsignal /CLK auf den H-Pegel. Dann wird der MOS-Transistor 5 angeschaltet, das Eingangssignal IN wird an den internen Knoten DN7 übertragen und der Spannungspegel des internen Knotens DN7 ändert sich auf den Spannungspegel (0 V) gleich dem L-Pegel des Eingangssignals IN. Zu dieser Zeit ist das Taktsignal CLK auf dem L-Pegel, der Spannungspegel des Takteingangsknotens DN3 ist der Massespannungspegel und die Spannungspegel des internen Knotens DN7 und des Takteingangsknotens DN3 sind einander gleich. Folglich ist in dem MOS-Kondensator 6 kein Kanal ausgebildet. In diesem Zustand ist die Kapazität zwischen dem internen Knoten DN7 und dem Takteingangsknoten DN3 nur die bedeutsam kleine Kapazität, die an dem überlappenden Bereich des Gates und des Drain- und des Sourcebereichs des Transistors ausgebildet ist, der den MOS-Kondensator 6 bildet.
Gemäß dem Ansteigen und Abfallen der Taktsignale CLK bzw. /CLK tritt der getaktete Invertierer CIV in einen inaktiven Zustand ein und tritt folglich in den Ausgangs-Hochimpedanzzustand ein. Der getaktete Invertierer 8 wird aktiviert, so daß das Signal des H-Pegels an dem internen Knoten DN8 invertiert wird und das invertierte Signal an den Ausgangsknoten DN6 übertragen wird. Dann wird der interne Ausgangsknoten DN6 durch die aus dem Invertierer 7 und dem getakteten Invertierer 8 gebildete Verriegelungsschaltung auf dem L-Pegel gehalten.
Zur Zeit t4, nachdem das Taktsignal /CLK auf den L-Pegel abfällt, steigt das Taktsignal CLK auf den H-Pegel an. Zu dieser Zeit ist in dem MOS-Kondensator 6 keine MOS-Kapazität erzeugt und es ist nur eine winzige Kapazität in dem MOS-Kondensator 6 zwischen dem Gate und dem Source und Drain des MOS-Transistors vorhanden, der den MOS-Kondensator 6 bildet. Selbst wenn der interne Knoten DN7 in einem elektrisch schwebenden Zustand ist, und das Taktsignal CLK auf dem H-Pegel ist, dient nur die winzige Kapazität zum Durchführen eines Ladungspumpvorgangs, so daß sich der Spannungspegel des internen Knotens DN7 um ΔVL ändert. Dieser Betrag der Spannungsänderung ΔVL ist genügend kleiner als die Schwellenspannung 2 V des MOS-Transistors 3, so daß der MOS-Transistor 3 in dem ausgeschalteten Zustand gehalten wird. Der getaktete Invertierer CIV bestimmt, daß der interne Knoten DN7 im wesentlichen auf dem L-Pegel ist.
Entsprechend dem Abfallen des Taktsignals /CLK und dem Ansteigen des Taktsignals CLK wird der getaktete Invertierer CIV aktiviert. Der interne Ausgangsknoten DN6 wird gemäß dem Spannungspegel des internen Knotens DN7 derart angesteuert, daß dessen Spannungspegel auf den H-Pegel geändert wird. Der interne Knoten DN8 wird durch den Invertierer 7 auf den L-Pegel getrieben. Zu dieser Zeit ist der getaktete Invertierer 8 in einem inaktiven Zustand und der interne Ausgangsknoten DN6 wird mit einer hohen Geschwindigkeit durch den getakteten Invertierer CIV angesteuert.
Zur Zeit t5 ändert sich der Pegel des Eingangssignals IN von dem L-Pegel auf den H-Pegel. In diesem Zustand ist das Taktsignal /CLK auf dem L-Pegel, der MOS-Transistor 5 ist in einem ausgeschalteten Zustand und der interne Knoten DN7 ist auf dem L-Pegel (Spannung ΔVL-Pegel) gehalten. Die Zeitdauer von der Zeit t5 zu der Zeit t6, zu der das Taktsignal /CLK auf den H-Pegel ansteigt, ist eine Aufbauzeit für das Eingangssignal IN.
Zu der Zeit t6, nachdem das Taktsignal CLK auf den L-Pegel abfällt und der getaktete Invertierer CIV in einen inaktiven Zustand gesteuert wird, steigt das Taktsignal /CLK auf den H-Pegel an. Dann wird der MOS-Transistor 5 angeschaltet und das Eingangssignal IN wird an den internen Knoten DN7 übertragen. Entsprechend ändert sich der Spannungspegel des internen Knotens DN7 auf den Spannungspegel (3 V), der dem H-Pegel des Eingangssignals IN entspricht. Danach wird wiederholt ein Betrieb ähnlich zu dem Betrieb durchgeführt, der zu der Zeit t0 beginnt.
Hierbei fällt zur Zeit t6 in Antwort auf das Abfallen des Taktsignals CLK der Spannungspegel des internen Knotens DN7 zeitweise auf den Massespannungspegel und wird dann gemäß dem Ein gangssignal IN auf den H-Pegel (VIH) des Eingangssignals IN getrieben.
Wie oben diskutiert, ist der MOS-Kondensator 6 mit dem internen Knoten DN7 verbunden, das Eingangssignal IN wird an den internen Knoten DN7 übertragen, so daß der interne Knoten DN7 in einen elektrisch schwebenden Zustand gebracht wird, und dann wird der MOS-Kondensator 6 durch das Taktsignal getrieben, so daß der Ladungspumpvorgang bewirkt wird. In dieser Weise kann der Spannungspegel des internen Knotens DN7 akkurat auf den Spannungspegel erhöht werden, der es erlaubt, daß der getaktete Invertierer CIV, der die interne Leistungsversorgungsspannung VDD als eine Betriebsleistungsversorgungsspannung empfängt, normal arbeitet. Wenn der Spannungspegel des internen Knotens DN7 erhöht wird, wird lediglich der Ladungspumpvorgang des MOS-Kondensators verwendet und es tritt kein Stromverbrauch auf. Wenn der interne Knoten DN7 auf den L-Pegel getrieben wird, ist ähnlich das Erzeugen der MOS-Kapazität verhindert. Folglich kann der Spannungspegel des internen Knotens mit einer hohen Geschwindigkeit geändert werden und ein internes Signal kann durch Hochgeschwindigkeitspegelumwandlung des Eingangssignals erzeugt werden.
Zweite Ausführungsform
4 zeigt eine Konfiguration einer Pegelumwandlungsschaltung nach einer zweiten Ausführungsform der vorliegenden Erfindung. Die Konfiguration der in 4 gezeigten Pegelumwandlungsschaltung unterscheidet sich von der der in 1 gezeigten Pegelumwandlungsschaltung darin, daß an den niedrigseitigen Leistungsversorgungsknoten DN2 des getakteten Invertierers CIV anstelle der Meßreferenzspannung (Massespannung VSS) das Taktsignal /CLK angelegt ist. Die weitere Konfiguration der in 4 gezeigten Pegelumwandlungsschaltung ist identisch zu der der in 1 gezeigten Pegelumwandlungsschaltung. Deshalb sind gleiche Komponenten mit gleichen Bezugszeichen bezeichnet und deren detaillierte Beschreibung wird nicht wiederholt.
Bei der in 4 gezeigten Pegelumwandlungsschaltung ändert sich das Taktsignal CLK mit einer Verzögerung zu dem Taktsignal /CLK.
5 ist ein Signalverlaufsdiagramm, das einen Betrieb der in 4 gezeigten Pegelumwandlungsschaltung in dem Fall zeigt, in dem der Taktversatz groß ist. Wie in 5 gezeigt ist, wird nun angenommen, daß das Eingangssignal IN auf dem L-Pegel (0 V) ist, das Taktsignal CLK auf dem H-Pegel ist und das Taktsignal /CLK auf dem L-Pegel ist. Es wird ferner angenommen, daß in diesem Zustand der interne Knoten DN7 auf dem angehobenen Spannungspegel (3 V + ΔVH) gehalten ist.
Dann wird angenommen, daß zur Zeit ta das Taktsignal CLK von dem H-Pegel auf den L-Pegel fällt, während das Taktsignal /CLK auf dem L-Pegel ist. Zu dieser Zeit ist der MOS-Transistor 5 in einem ausgeschalteten Zustand, so daß durch den Ladungspumpbetrieb des MOS-Kondensators 6 der Spannungspegel des internen Knotens DN7 auf den H-Pegel (3 V) des Eingangssignals IN abfällt. Da das Taktsignal /CLK auf dem L-Pegel ist, ist der P-Kanal-MOS-Transistor 1 des getakteten Invertierers CIV in einem eingeschalteten Zustand. Falls die Leistungsversorgungsspannung VDD 5 V beträgt, ist die Gate-Source-Spannung des MOS-Transistors 2 –2 V. Wenn die Schwellenspannung des MOS-Transistors 2 in einem hohen Maß variiert und z. B. –1,5 V ist, ist der MOS-Transistor 2 angeschaltet und der interne Knoten DN6 ist geladen, so daß der Spannungspegel angehoben ist. Falls der Invertierer 7 derart arbeitet, daß der interne Knoten DN8 gemäß dem Spannungspegel des internen Ausgangsknotens DN6 auf den L-Pegel getrieben wird, werden zu dieser Zeit in dem getakteten Invertierer 8 die P-Kanal-MOS-Transistoren zum Laden gemäß dem L- Pegel des Taktsignals CLK angeschaltet, so daß der interne Ausgangsknoten DN6 auf den H-Pegel getrieben wird.
Zur Zeit t3 steigt das Taktsignal /CLK auf den H-Pegel an. Antwortend wird der getaktete Invertierer CIV deaktiviert und er tritt in einen Ausgangs-Hochimpedanzzustand ein. Selbst falls der interne Knoten DN7 durch das über den MOS-Transistor 5 angelegte Eingangssignal IN auf den L-Pegel (Massespannungspegel) getrieben wird, wird zu dieser Zeit der interne Knoten DN6 auf dem H-Pegel gehalten, da der getaktete Invertierer CIV in dem inaktiven Zustand ist. Deshalb wird der H-Pegel von dem internen Ausgangsknoten DN6 ausgegeben, der bei einem korrekten Betrieb auf dem L-Pegel gehalten werden sollte, was in einer Fehlfunktion resultiert. Um zu verhindern, daß der Zeitrahmen des Taktsignals aufgrund des oben beschriebenen Versatzes der Taktsignale geringer wird, wird das Abfallen des Taktsignals CLK relativ zu dem Ansteigen des Taktsignals /CLK verzögert.
6 ist ein Signalverlaufsdiagramm, das einen Betrieb der in 4 gezeigten Pegelumwandlungsschaltung darstellt. Mit Bezug auf 6 wird nun eine Beschreibung des Betriebs der in 4 gezeigten Pegelumwandlungsschaltung gegeben.
In der Periode von der Zeit t0 zu der Zeit t2 ist der Betrieb ähnlich zu dem, der durch das in 3 gezeigte Signalverlaufsdiagramm repräsentiert wird. Speziell fällt das Eingangssignal IN zu der Zeit t2 von dem H-Pegel auf dem L-Pegel und das Eingangssignal IN wird aufgebaut.
Zu dieser Zeit ist der interne Knoten DN7 auf dem Spannungspegel, der gleich der angehobenen Spannung 3 V + ΔVH ist, der interne Ausgangsknoten DN6 ist auf dem L-Pegel und der interne Knoten DN8 ist auf dem H-Pegel.
Zur Zeit t3 steigt das interne Taktsignal /CLK von dem L-Pegel auf den H-Pegel an. Zu dieser Zeit ist das Taktsignal CLK auf dem H-Pegel. Entsprechend wird der MOS-Transistor 5 angeschaltet und der interne Knoten DN7 wird gemäß dem Eingangssignal IN auf den Massespannungspegel getrieben. Bei diesem Betrieb sind die Taktsignale CLK und /CLK beide auf dem H-Pegel, das Gatepotential und das Sourcepotential des MOS-Transistors 4 sind einander gleich und der MOS-Transistor 3 wird gemäß dem Spannungspegel des internen Knotens DN7 nichtleitend gehalten. Der P-Kanal-MOS-Transistor 1 wird ausgeschaltet gehalten. Entsprechend ist der getaktete Invertierer CIV in der Periode in einem inaktiven Zustand, in der die Taktsignale CLK und /CLK beide auf dem H-Pegel sind. Selbst falls der Spannungspegel des internen Knotens DN8 absinkt, hält der interne Ausgangsknoten DN6 ohne den Einfluß eines solchen Spannungsabsinkens den L-Pegel.
Zur Zeit t3a fällt das Taktsignal CLK auf den L-Pegel ab. Entsprechend wird der MOS-Transistor 4 in einen tiefen AUS-Zustand getrieben. Da der interne Knoten DN7 mit dem Eingangsknoten DN5 gekoppelt ist, wird der interne Knoten DN7, selbst wenn das Taktsignal CLK abfällt, auf dem Spannungspegel gehalten, der gleich dem Spannungspegel des Eingangssignals IN ist.
Zur Zeit t4 sinkt das Taktsignal /CLK von dem H-Pegel auf den L-Pegel ab und danach steigt das Taktsignal CLK von dem L-Pegel auf den H-Pegel an. Wenn das Taktsignal CLK auf den H-Pegel ansteigt, wird der getaktete Invertierer CIV aktiviert, da das Taktsignal /CLK an dem niedrigseitigen Leistungsversorgungsknoten DN2 auf dem L-Pegel ist. Der Spannungspegel des internen Knotens DN7 ist jedoch der L-Pegel und in dem MOS-Kondensator 6 ist keine Kapazität ausgebildet, so daß der Spannungspegel des internen Knotens DN7 nur um die Spannung ΔVL ansteigt und auf dem L-Pegel gehalten wird. In Antwort auf das Abfallen des Taktsignals /CLK zur Zeit t4 wird der getaktete Invertierer CIV aktiviert, so daß der interne Ausgangsknoten DN6 auf den H-Pegel (5 V) getrieben wird.
Zur Zeit t5 steigt das Eingangssignal IN von dem L-Pegel auf den H-Pegel.
Zur Zeit t6 steigt das Taktsignal /CLK von dem L-Pegel auf den H-Pegel an. Zu dieser Zeit ist das Taktsignal CLK auf dem H-Pegel gehalten. Das Taktsignal CLK fällt zu der Zeit t6a auf den L-Pegel ab. In der Periode von der Zeit t6 zu der Zeit t6a wird der MOS-Transistor 4 des getakteten Invertierers CIV in dem ausgeschalteten Zustand gehalten. Entsprechend steigt der Spannungspegel des internen Knotens DN7 gemäß dem H-Pegel des Eingangssignals IN auf den Spannungspegel von 3 V. Selbst wenn der MOS-Transistor 3 angeschaltet wird, ist der Entladepfad des getakteten Invertierers CIV unterbrochen, so daß der Spannungspegel des internen Ausgangsknotens DN6 auf dem H-Pegel gehalten wird.
Zu der Zeit t6a, zu der das Taktsignal CLK auf den L-Pegel abfällt, wird der MOS-Transistor 4 des getakteten Invertierers CIV ausgeschaltet und der Entladepfad wird sicher unterbrochen.
Auf diese Weise wird das Taktsignal CLK mit einer Verzögerung zu dem Taktsignal /CLK geändert, das Eingangssignal IN wird akkurat abgetastet und pegelumgewandelt, so daß ein internes Signal erzeugt wird. Abtasten bezeichnet hier den Vorgang des Aufnehmens und Verriegelns eines Eingangssignals. Wenn der Bedingung genügt ist, daß sich das Taktsignal CLK mit einer Verzögerung zu dem Taktsignal /CLK ändert, ist mit anderen Worten sichergestellt, daß die Pegelumwandlung akkurat durchgeführt wird und das Pegel-umgewandelte Signal ausgegeben wird und entsprechend die in 4 gezeigte Pegelumwandlungsschaltung den Zeitrahmen erhöhen kann.
Damit der MOS-Kondensator 6 den Ladungspumpvorgang durchführen und den Spannungspegel ändern kann, ist es erforderlich, daß der MOS-Transistor 5 in einem ausgeschalteten Zustand ist und der interne Knoten DN7 in einem elektrisch schwebenden Zustand gehalten wird. Durch das Ansteigen des Taktsignals CLK auf den H-Pegel, nachdem das Taktsignal /CLK abfällt, kann folglich der MOS-Kondensator 6 durch den Ladungspumpvorgang das Spannungsverstärken durchführen.
7 zeigt ein Beispiel einer Konfiguration eines Abschnitts, der bei der zweiten Ausführungsform der vorliegenden Erfindung die Taktsignale erzeugt. Bezug nehmend auf 7 beinhaltet der Taktsignalerzeugungsabschnitt beispielsweise hintereinander geschaltete Invertierer IV1 bis IV4 einer geraden Anzahl von Stufen (vier Stufen in 7), die ein Haupttaktsignal MCLK empfangen. Von dem Invertierer IV1 der ersten Stufe wird das komplementäre Taktsignal /CLK erzeugt und von dem Invertierer IV4 der letzten Stufe wird das Taktsignal CLK erzeugt.
Das Haupttaktsignal MCLK ist ein extern angelegtes Taktsignal zum Bestimmen des Taktzyklus mit dem das Eingangssignals IN anliegt. Mit der in 7 gezeigten Konfiguration der Taktsignalerzeugungsschaltung wird das Taktsignal /CLK um die Verzögerungszeit der Invertierer IV2 bis IV4 verzögert und ferner invertiert, so daß das Taktsignal CLK erzeugt wird. Das Taktsignal CLK kann folglich immer geändert werden, nachdem das Taktsignal /CLK geändert wird, so daß die Pegelumwandlung des Eingangssignals IN akkurat durchgeführt werden kann.
Alternativ können die Taktsignale CLK und /CLK durch Phaseneinstellung mittels einer Schaltung wie einem PLL (Phase Locked Loop /Phasenregelschleife) erzeugt werden.
Wie oben diskutiert, liegt gemäß der zweiten Ausführungsform der vorliegenden Erfindung an dem niedrigseitigen Leistungsver sorgungsknoten des getakteten Invertierers, der das Eingangssignal Pegel-umwandelt, das Taktsignal an, das die Abtastzeit bestimmt (die Zeit, bei der das Eingangssignal aufgenommen und verriegelt wird, oder die Zeit, zu der der MOS-Transistor 5 ausgeschaltet wird). Entsprechend kann der Zeitrahmen der Taktsignale der Pegelumwandlungsschaltung erhöht werden und das Eingangssignal kann akkurat zum Pegelumwandeln aufgenommen werden, so daß ein Eingangssignal erzeugt wird.
Dritte Ausführungsform
8 zeigt eine Konfiguration einer Pegelumwandlungsschaltung nach einer dritten Ausführungsform der vorliegenden Erfindung. Die Konfiguration der in 8 gezeigten Pegelumwandlungsschaltung unterscheidet sich von der der in 1 oder 4 gezeigten Pegelumwandlungsschaltung darin, daß das Gate des P-Kanal-MOS-Transistors 1 des getakteten Invertierers CIV, der mit dem hochseitigen Leistungsversorgungsknoten DN1 verbunden ist, mit dem internen Knoten DN7 verbunden ist und das Taktsignal /CLK an dem Gate des P-Kanal-MOS-Transistors 2 anliegt, der mit dem internen Ausgangsknoten DN6 verbunden ist. Ähnlich liegt das Taktsignal CLK an dem Gate des N-Kanal-MOS-Transistors 3 an und das Gate des mit dem niedrigseitigen Leistungsversorgungsknoten DN2 verbundenen N-Kanal-MOS-Transistors 4 ist mit dem internen Knoten DN7 verbunden. Ferner liegt an dem niedrigseitigen Leistungsversorgungsknoten DN2 die Referenzspannung VSS oder das Taktsignal /CLK an. Die weitere Konfiguration der in 8 gezeigten Pegelumwandlungsschaltung ist identisch zu der in 1 oder 4 gezeigten Pegelumwandlungsschaltung. Deshalb sind ähnliche Komponenten mit ähnlichen Bezugszeichen bezeichnet und deren detaillierte Beschreibung wird nicht wiederholt.
Speziell liegen die Taktsignale /CLK und CLK an den jeweiligen Gates der MOS-Transistoren 2 und 3 des getakteten Invertierers CIV an, die mit dem internen Ausgangsknoten DN6 verbunden sind. In einer Betriebsperiode, bei der das Taktsignal /CLK auf dem H-Pegel ist, das Taktsignal CLK auf dem L-Pegel ist und das Eingangssignal IN eingegeben wird, sind die MOS-Transistoren 2 und 3 in einem ausgeschalteten Zustand. Die kapazitive Kopplung zwischen den Knoten DN6 und DN7 ist folglich ausreichend unterdrückt und jeglicher Einfluß einer Spannungspegeländerung des internen Knotens DN7 auf den Spannungspegel des internen Ausgangsknotens DN6 kann unterdrückt werden.
Wenn der interne Knoten DN6 nach dem Abtasten in einem elektrisch schwebenden Zustand ist, kann, selbst wenn der Spannungspegel des internen Ausgangsknotens DN6 durch den getakteten Invertierer CIV geändert wird, die kapazitive Kopplung zwischen den Knoten DN7 und DN6 über parasitäre Kapazitäten der MOS-Transistoren 1 und 4 unterdrückt werden. Der Spannungspegel des internen Knotens DN7 kann folglich auf einem Spannungspegel gemäß dem abgetasteten Eingangssignal gehalten werden.
Wenn die MOS-Transistoren 2 und 3 in einem ausgeschalteten Zustand sind, ist ferner nur jede jeweilige Drain-Übergangskapazität mit dem internen Ausgangsknoten DN6 verbunden. Die Last an dem internen Ausgangsknoten DN6 bei deaktiviertem getakteten Invertierer CIV kann reduziert werden, so daß der interne Ausgangsknoten DN6 mit einer hohen Geschwindigkeit durch den getakteten Invertierer 8 angesteuert werden kann.
Wie oben diskutiert, sind gemäß der dritten Ausführungsform der vorliegenden Erfindung die MOS-Transistoren, die an ihren Gates die Taktsignale empfangen, mit dem internen Ausgangsknoten des getakteten Pegelumwandlungsinvertierers verbunden. Dementsprechend kann die kapazitive Kopplung zwischen den internen Knoten über die MOS-Transistoren des Pegel-umwandelnden getakteten Invertierers CIV gemildert werden, so daß der interne Knoten in einer stabilen Weise auf einem Spannungspegel gemäß dem abgetasteten Eingangssignal gehalten werden kann.
Vierte Ausführungsform
9 zeigt eine Konfiguration einer Pegelumwandlungsschaltung nach einer vierten Ausführungsform der vorliegenden Erfindung. Die in 9 gezeigte Pegelumwandlungsschaltung unterscheidet sich in der Konfiguration von der in 8 gezeigten Pegelumwandlungsschaltung darin, daß ein Taktsignal /CLKK über einen Takteingangsknoten DN4a an dem Gate des abtastenden N-Kanal-MOS-Transistors 5 anliegt. Der H-Pegel dieses Taktsignals /CLKK ist ein Spannungspegel, der höher als der H-Pegel des Taktsignals /CLK ist. Die weitere spezielle Konfiguration der in 9 gezeigten Pegelumwandlungsschaltung ist identisch zu der in 8 gezeigten Pegelumwandlungsschaltung. Deshalb sind ähnliche Komponenten mit ähnlichen Bezugszeichen bezeichnet und deren detaillierte Beschreibung wird nicht wiederholt.
Wenn die Schwellenspannung des MOS-Transistors 5 auf einen großen Wert abgewichen ist, würde der H-Pegel des Taktsignals /CLKa einen Schwellenspannungsverlust verursachen und solch ein Fall kann möglicherweise darin resultieren, daß das Eingangssignal IN nicht vollständig zu dem internen Knoten DN6 übertragen werden kann. Um den Schwellenspannungsverlust zu verhindern, liegt das Taktsignal /CLKK, dessen H-Pegel in dem Maß ausreichend hoch gemacht ist, daß die Variation der Schwellenspannung kompensiert werden kann, an dem Gate des abtastenden N-Kanal-MOS-Transistors 5 an, wie in 10 gezeigt ist. Selbst wenn die Schwellenspannung des MOS-Transistors 5 in einigem Ausmaß variiert, ist dementsprechend sichergestellt, daß die Eingangsspannung IN vollständig zu dem internen Knoten DN6 übertragen wird.
Wenn das Taktsignal /CLKK einer großen Amplitude verwendet wird, kann dieses Taktsignal /CLKK großer Amplitude an den niedrigseitigen Leistungsversorgungsknoten DN2 des getakteten Invertierers CIV angelegt werden. Da es notwendig ist, eine Massespannung zu dem niedrigseitigen Leistungsversorgungsknoten DN2 zu liefern, kann in dieser Weise das Ausmaß der Freiheit des Layouts verbessert werden.
Bei der Konfiguration dieser in 9 gezeigten Pegelumwandlungsschaltung sind die MOS-Transistoren 2 und 3, deren jeweilige Gates Taktsignale /CLK und CLK empfangen, mit dem internen Ausgangsknoten DN6 verbunden. Die Konfiguration, die dieses Taktsignal /CLKK großer Amplitude verwendet, kann jedoch auch bei der in 1 oder 4 gezeigten Konfiguration verwendet werden.
Wie oben diskutiert liegt gemäß der vierten Ausführungsform der vorliegenden Erfindung das Taktsignal mit einer großen Amplitude an dem Gate des abtastenden MOS-Transistors an. Selbst wenn die Schwellenspannung variiert, kann das Eingangssignal IN sicher zu dem internen Knoten übertragen werden, ohne von dem Schwellenspannungsverlust begleitet zu werden.
Fünfte Ausführungsform
11 zeigt eine Konfiguration einer Pegelumwandlungsschaltung gemäß einer fünften Ausführungsform der vorliegenden Erfindung. Die in 11 gezeigte Pegelumwandlungsschaltung überträgt selektiv gemäß einer geladenen Spannung des MOS-Kondensators 6 Taktsignale CLK zu dem internen Knoten (Eingangsknoten des getakteten Invertierers CIV) DN7. Speziell beinhaltet die in 11 gezeigte Pegelumwandlungsschaltung einen N-Kanal-MOS-Transistor 5, der das an dem Eingangsknoten DN5 anliegende Eingangssignal IN gemäß dem komplementären Taktsignal /CLK von dem Takteingangsknoten DN4 zu dem internen Knoten DN9 überträgt, einen MOS-Kondensator 6, der selektiv gemäß der Potentialdifferenz zwischen dem Taktsignal CLK an dem Takteingangsknoten DN3 und dem internen Knoten DN9 eine Kapazität ausbildet, einen N-Kanal-MOS-Transistor 9, der selektiv gemäß der Spannung am internen Knoten DN9 das Taktsignal CLK am Takteingangsknoten DN3 zu dem internen Knoten DN7 überträgt, einen N-Kanal-MOS-Transistor 10, der gemäß dem Taktsignal /CLK den internen Knoten DN7 auf den Spannungspegel des niedrigseitigen Leistungsversorgungsknotens DN2 treibt, einen getakteten Invertierer CIV, der Pegelumwandlung an einem Signal durchführt, so daß das Pegel-umgewandelte Signal gemäß dem Signal am internen Knoten DN7 an den internen Ausgangsknoten DN6 übertragen wird, und getaktete Invertierer 7 und 8, die eine Verriegelungsschaltung bilden, die das Signal an dem internen Ausgangsknoten DN6 verriegelt.
Der getaktete Invertierer CIV weist eine der Konfigurationen der getakteten Invertierer der ersten bis vierten Ausführungsform auf. Der getaktete Invertierer CIV ist aktiviert, wenn die Taktsignale CLK und /CLK auf dem H- bzw. L-Pegel sind, so daß der interne Ausgangsknoten DN6 gemäß dem Signal am internen Knoten DN7 angesteuert wird. Wenn die Taktsignale CLK und /CLK auf dem L-Pegel bzw. H-Pegel sind, ist der getaktete Invertierer CIV in einem inaktiven Zustand und entsprechend in einem Ausgangs-Hochimpedanzzustand.
Die Taktsignale CLK und /CLK weisen je eine Amplitude auf, die größer als die des Eingangssignals IN ist. Das in Verbindung mit der ersten bis der vierten Ausführungsform beschriebene Verhältnis der Spannungsamplitude gilt auch zwischen den Taktsignalen CLK und /CLK und dem Eingangssignal IN.
Die Meßreferenzspannung VSS liegt an dem Sourceknoten DN2a des N-Kanal-MOS-Transistors 10 an, der als eine Niedrig-Ansteuerungsschaltung zum Treiben des internen Knotens DN7 auf den L- Pegel dient. Wie später beschrieben, kann an diesem Sourceknoten DN2a ein Taktsignal angelegt werden.
Der durch den getakteten Invertierer 8 und den Invertierer 7 durchgeführte Verriegelungsvorgang entspricht dem in Verbindung mit der ersten bis der vierten Ausführungsform beschriebenen.
12 ist ein Signalverlaufsdiagramm, das einen Betrieb der in 11 gezeigten Pegelumwandlungsschaltung darstellt. Der Betrieb der in 11 gezeigten Pegelumwandlungsschaltung wird nun mit Bezug auf 12 beschrieben.
Es wird hier angenommen, daß zur Zeit t10 das Eingangssignal IN auf dem H-Pegel (3 V) ist, das Taktsignal /CLK auf dem H-Pegel (5 V) ist und das Taktsignal CLK auf dem L-Pegel (0 V) ist. In diesem Zustand ist der MOS-Transistor 5 in einem angeschalteten Zustand und das Eingangssignal IN wird zu dem internen Knoten DN9 übertragen, so daß der Pegel des internen Knotens DN9 auf dem H-Pegel (3 V) ist. Das Taktsignal CLK ist auf dem L-Pegel, so daß der MOS-Transistor 9 angeschaltet ist und der L-Pegel (Massespannungspegel) zu dem internen Knoten DN7 übertragen wird. Der getaktete Invertierer CIV ist in einem inaktiven Zustand, so daß der interne Ausgangsknoten DN6 durch den Invertierer 7 und den getakteten Invertierer 8 auf dem H-Pegel (5 V) gehalten wird.
Zur Zeit t11 fällt das Taktsignal /CLK auf den L-Pegel und nachfolgend steigt das Taktsignal CLK auf den H-Pegel. Der MOS-Transistor 5 wird ausgeschaltet und der interne Knoten DN9 ist in einem schwebenden Zustand. Zu dieser Zeit weist der MOS-Kondensator 6 einen erzeugten Kanal auf, so daß er durch seinen Ladungspumpvorgang in Antwort auf das Ansteigen des Taktsignals CLK als eine MOS-Kapazität zum Liefern elektrischer Ladungen zu dem internen Knoten DN9 arbeitet. Entsprechend steigt der Spannungspegel des internen Knotens DN9 um ΔVH an. Der aus dem Spannungsanstieg ΔVH am Knoten DN9 resultierende Spannungspegel ist ein Spannungspegel, der ausreichend höher als der H-Pegel des Taktsignals CLK ist. Der MOS-Transistor 9 wird folglich angeschaltet, so daß das Taktsignal CLK vom H-Pegel zu dem internen Knoten DN7 übertragen wird, so daß der Spannungspegel des internen Knotens DN7 den H-Pegel erreicht. Bei diesem Betrieb ist der MOS-Transistor 10 in einem ausgeschalteten Zustand. Da der getaktete Invertierer CIV in dem aktiven Zustand ist, überträgt der getaktete Invertierer CIV das Signal vom L-Pegel gemäß dem H-Pegel-Signal am internen Knoten DN7 an den internen Ausgangsknoten DN6.
Zur Zeit t12 fällt das Eingangssignal IN auf den L-Pegel. Zu dieser Zeit ist das Taktsignal /CLK auf dem L-Pegel, der MOS-Transistor 5 ist in dem ausgeschalteten Zustand und es liegt ein Aufbau für einen Abtastvorgang des Eingangssignals IN vor.
Zur Zeit t13 steigt das Taktsignal /CLK auf den H-Pegel an und das Eingangssignal IN am Eingangsknoten DN5 wird zu dem internen Knoten DN9 übertragen, so daß der Spannungspegel des internen Knotens DN9 identisch zu dem des Eingangssignals IN auf dem L-Pegel ist. In Antwort auf das Ansteigen des Taktsignals /CLK wird ferner der MOS-Transistor 10 angeschaltet, so daß der interne Knoten DN7 auf den Massespannungspegel VSS entladen wird. Wenn das Taktsignal CLK abfällt, ist der MOS-Transistor 5 in dem angeschalteten Zustand und der interne Knoten DN9 ist nicht in dem elektrisch schwebenden Zustand.
Deshalb wird durch den MOS-Kondensator 6 kein Ladungspumpvorgang durchgeführt und der interne Knoten DN9 wird auf dem L-Pegel des Eingangssignals IN gehalten.
In diesem Zustand ist der getaktete Invertierer CIV in einem inaktiven Zustand, der interne Knoten DN7 und der interne Aus gangsknoten DN6 sind voneinander getrennt und der interne Knoten DN6 wird auf dem L-Pegel gehalten.
Zur Zeit t14 fällt das Taktsignal /CLK auf den L-Pegel und nachfolgend steigt das Taktsignal CLK auf den H-Pegel. Zu dieser Zeit ist der interne Knoten DN9 auf dem L-Pegel, so daß in dem MOS-Kondensator 6 kein Kanal erzeugt ist. In Antwort auf das Ansteigen des Taktsignals CLK steigt entsprechend der Spannungspegel des internen Knotens DN9 durch eine parasitäre Kapazität des MOS-Kondensators 6 um ΔVL an. Diese Spannung ΔVL ist jedoch ausreichend kleiner als die Schwellenspannung des MOS-Transistors 9, so daß der MOS-Transistor 9 in dem ausgeschalteten Zustand verbleibt. Der interne Knoten DN7 ist auf dem L-Pegel. In Antwort auf das Abfallen des Taktsignals /CLK wird der Ladevorgang des getakteten Invertierers CIV aktiviert, so daß dieser Endausgangsknoten DN6 auf den H-Pegel von 5 V getrieben wird.
Zur Zeit t15 steigt das Eingangssignal IN zum Aufbau des Eingangssignals IN wieder vom L-Pegel auf den H-Pegel an.
Zur Zeit t16 steigt das Taktsignal /CLK auf den H-Pegel an und Abtasten des Eingangssignals IN beginnt. Danach wird der Betrieb von der Zeit t10 an wiederholt.
Bei der in 11 gezeigten Pegelumwandlungsschaltung ist der Knoten DN9 mit dem Gate des MOS-Transistors 9 verbunden und dementsprechend kann die parasitäre Kapazität des internen Knotens DN9 klein gemacht werden. Folglich kann der Kapazitätswert CST der parasitären Kapazität in Gleichung (1) herabgesetzt werden, der Spannungsanstiegsbetrag ΔVH kann groß sein, so daß das Signal auf dem Leistungsversorgungsspannungspegel VDD akkurat zu dem Eingangsknoten DN7 des getakteten Invertierers CIV übertragen werden kann.
Bei der Konfiguration der in 11 gezeigten Pegelumwandlungsschaltung kann das Taktsignal /CLKK großer Amplitude an das Gate des MOS-Transistors 5 angelegt werden. An den Source-Knoten DN2a des MOS-Transistors 10, der die Niedrig-Ansteuerungsschaltung bildet, kann das Taktsignal CLK angelegt werden. Wenn der interne Knoten DN7 auf den L-Pegel entladen wird, ist das Taktsignal /CLK auf dem H-Pegel und das Taktsignal CLK ist auf dem L-Pegel. Deshalb kann der interne Knoten DN7 sicher auf den L-Pegel getrieben werden. Zu dieser Zeit muß an den niedrigseitigen Leistungsversorgungsknoten DN2 des getakteten Invertierers CIV das Taktsignal /CLK angelegt werden (siehe 4: zum sicheren Absperren des Entladepfades).
Wie oben diskutiert wird gemäß der fünften Ausführungsform der vorliegenden Erfindung der MOS-Transistor 9 gemäß der geladenen Spannung des MOS-Transistors 6 angesteuert, die das abgetastete Eingangssignal verstärkt, so daß das Taktsignal über den internen Knoten zu dem getakteten Invertierer CIV übertragen wird. Entsprechend kann die parasitäre Kapazität des internen Knotens DN9, mit dem der MOS-Kondensator 6 verbunden ist, reduziert werden. Der Verstärkungsvorgang des abgetasteten Eingangssignals kann effizient durchgeführt werden, das Pegel-umgewandelte Signal kann zu dem getakteten Invertierer übertragen werden und das Pegel-umgewandelte Signal kann sicher zu dem getakteten Invertierer übertragen werden.
Sechste Ausführungsform
13 zeigt eine Konfiguration einer Pegelumwandlungsschaltung nach einer sechsten Ausführungsform der vorliegenden Erfindung. Die in 6 gezeigte Pegelumwandlungsschaltung unterscheidet sich in der Konfiguration von der in 11 gezeigten darin, daß die Source- und Drain-Knoten eines den MOS-Kondensator 6 der in 13 gezeigten Pegelumwandlungsschaltung bildenden MOS-Transistors mit dem internen Knoten DN7 ver bunden sind, der wiederum mit dem Eingang des getakteten Invertierers CIV verbunden ist. Die weitere spezielle Konfiguration der in 13 gezeigten Pegelumwandlungsschaltung ist identisch zu der in 11 gezeigten Pegelumwandlungsschaltung. Deshalb sind gleiche Komponenten mit gleichen Bezugszeichen bezeichnet und deren detaillierte Beschreibung wird nicht wiederholt.
Bei der in 13 gezeigten Konfiguration der Pegelumwandlungsschaltung fällt in dem Zustand, in dem der interne Knoten DN9 auf dem H-Pegel (3 V) des Eingangssignals IN ist, das Taktsignal /CLK auf den L-Pegel und nachfolgend steigt das Taktsignal CLK auf den H-Pegel und der MOS-Transistor 9 in einem schwachen AN-Zustand überträgt das Taktsignal CLK zu dem internen Knoten DN7, so daß der Spannungspegel des internen Knotens DN7 ansteigt. Gemäß dem Anstieg des Spannungspegels des internen Knotens DN7 steigt der Spannungspegel des internen Knotens DN9 durch die kapazitive Kopplung des MOS-Kondensators 6. Der MOS-Transistor 9 tritt in einen tieferen AN-Zustand ein, so daß der MOS-Transistor 9 den H-Pegel des Taktsignals CLK zu dem internen Knoten DN7 überträgt. Durch den positiven Rückkopplungsbetrieb des MOS-Kondensators 6 kann der Spannungspegel des internen Knotens DN7 mit hoher Geschwindigkeit erhöht werden.
Wenn der interne Knoten DN9 auf dem L-Pegel ist, bleibt der MOS-Transistor 9 in dem ausgeschalteten Zustand. Selbst wenn das Taktsignal CLK auf den H-Pegel ansteigt, bewahrt der interne Knoten DN7 den schwebenden Zustand des L-Pegels.
Die in 13 gezeigte Pegelumwandlungsschaltung verwendet zum Ansteuern des MOS-Kondensators 6 kein Taktsignal. Deshalb ist keine Taktsignalleitung zu dem MOS-Kondensator 6 notwendig und folglich ist die Aufbaugestaltung vereinfacht.
Siebte Ausführungsform
14 zeigt eine Konfiguration einer Pegelumwandlungsschaltung nach einer siebten Ausführungsform der vorliegenden Erfindung. Die in 14 gezeigte Pegelumwandlungsschaltung unterscheidet sich in der Konfiguration von den in den 11 und 13 gezeigten Pegelumwandlungsschaltungen darin, daß kein MOS-Kondensator 6 vorgesehen ist. Um den MOS-Transistor 9, dessen Gate mit dem internen Knoten DN9 verbunden ist, als einen MOS-Kondensator zu betreiben, wird speziell ein N-Kanal-MOS-Transistor 9w verwendet, dessen Kanalbreite ausreichend groß gemacht ist. Die weitere spezielle Konfiguration der in 14 gezeigten Pegelumwandlungsschaltung ist identisch zu den in 11 und 13 gezeigten Pegelumwandlungsschaltungen. Deshalb sind gleiche Komponenten mit gleichen Bezugszeichen bezeichnet und deren detaillierte Beschreibung wird nicht wiederholt.
Wenn der interne Knoten DN9 auf dem H-Pegel ist, während das Taktsignal /CLK auf den L-Pegel fällt und danach das Taktsignal CLK auf den H-Pegel ansteigt, wird bei der in 14 gezeigten Pegelumwandlungsschaltung ein Kanal in dem MOS-Transistor 9w gebildet. Ein Kondensator zwischen diesem Kanalbereich und dem Gate verursacht, daß der Spannungspegel des internen Knotens DN9 ansteigt, so daß das Taktsignal CLK auf dem H-Pegel zu dem internen Knoten DN7 übertragen wird. Mit anderen Worten wird die Selbst-Urladefunktion dieses MOS-Transistors 9w verwendet, um den Spannungspegel des internen Knotens DN9 gemäß dem Ansteigen des Taktsignals CLK zu erhöhen. In dieser Weise wird das Taktsignal CLK ohne Verlust der Schwellenspannung des MOS-Transistors 9w zu dem internen Knoten DN7 übertragen.
Wenn der interne Knoten DN9 auf dem L-Pegel ist, ist der MOS-Transistor 9w in einem ausgeschalteten Zustand. Selbst wenn das Taktsignal CLK ansteigt, steigt der Spannungspegel des internen Knotens DN9 wegen der Anwesenheit eines Gate-Drain-Kondensators des MOS-Transistors 9w nur um einen kleinen Betrag an. Der MOS-Transistor 9w bleibt dann in dem ausgeschalteten Zustand, während der interne Knoten DN7 auf dem L-Pegel gehalten wird.
Bei der in 14 gezeigten Konfiguration der Pegelumwandlungsschaltung wird der MOS-Transistor 9w, der das Pegelumgewandelte Signal überträgt, als ein MOS-Kondensator betrieben. Deshalb ist ein separater MOS-Kondensator zum Spannungsverstärken nicht nötig. Die Aufbaufläche ist folglich reduziert und das Maß der Freiheit der Gestaltung ist verbessert. Da die Kanalbreite des MOS-Transistors 9w groß gemacht ist, ist ferner die Stromansteuerungsfähigkeit groß, so daß der interne Knoten DN7 mit einer hohen Geschwindigkeit auf den H-Pegel getrieben werden kann.
Achte Ausführungsform
15 zeigt eine Konfiguration einer Pegelumwandlungsschaltung nach einer achten Ausführungsform der vorliegenden Erfindung. Die in 15 gezeigte Pegelumwandlungsschaltung unterscheidet sich in der Konfiguration von der in 14 gezeigten Niedrig-Ansteuerungsschaltung zum Treiben des internen Knotens DN7 auf den L-Pegel in den folgenden Punkten. Speziell sind als diese Niedrig-Ansteuerungsschaltung ferner ein P-Kanal-MOS-Transistor 11, der zwischen den Leistungsversorgungsknoten DN1 und den internen Knoten DN10 geschaltet ist und dessen Gate das Taktsignal CLK von dem Takteingangsknoten DN3 empfängt, und ein N-Kanal-MOS-Transistor 12 vorgesehen, der zwischen den internen Knoten DN10 und einen niedrigseitigen Leistungsversorgungsknoten DN2b geschaltet ist und dessen Gate mit dem internen Knoten DN7 verbunden ist. Das Gate des MOS-Transistors 10 ist mit dem internen Knoten DN10 verbunden.
Die weitere spezielle Konfiguration der in 15 gezeigten Pegelumwandlungsschaltung ist identisch zu der in 14 gezeigten Pegelumwandlungsschaltung. Deshalb sind gleiche Komponenten mit gleichen Bezugszeichen bezeichnet und deren detaillierte Beschreibung wird nicht wiederholt.
Wenn das Taktsignal CLK auf dem L-Pegel ist, ist bei der in 15 gezeigten Konfiguration der Pegelumwandlungsschaltung der MOS-Transistor 11 angeschaltet und der interne Knoten DN10 ist auf den H-Pegel getrieben. Dementsprechend ist der MOS-Transistor 10 angeschaltet und der interne Knoten DN7 ist auf den Spannungspegel an dem niedrigseitigen Leistungsversorgungsknoten DN2a bzw. den Massespannungspegel VSS getrieben. Da der interne Knoten DN7 über den MOS-Transistor 10 mit dem niedrigseitigen Leistungsversorgungsknoten DN2a verbunden ist, kann verhindert werden, daß der interne Knoten DN7 in einen elektrisch schwebenden Zustand eintritt, wenn das Taktsignal CLK auf dem L-Pegel ist. Folglich kann Überlagerung von Störungen auf den internen Knoten DN7 verhindert werden.
Wenn das Taktsignal CLK auf dem L-Pegel ist, ist das Taktsignal /CLK auf dem H-Pegel. Dann wird das Eingangssignal IN zu dem internen Knoten DN9 übertragen. Nachdem das Taktsignal /CLK auf den L-Pegel abfällt und der interne Knoten DN9 in einen elektrisch schwebenden Zustand eintritt, steigt das Taktsignal CLK auf den H-Pegel. Dementsprechend wird der MOS-Transistor 11 ausgeschaltet. Wenn das Eingangssignal IN auf dem H-Pegel ist, steigt der Spannungspegel an dem internen Knoten DN9 in Antwort auf das Ansteigen des Taktsignals CLK. Entsprechend steigt der Spannungspegel an dem internen Knoten DN7 auf den H-Pegel (5 V). Gemäß dem Ansteigen des Spannungspegels des internen Knotens DN7 geht der MOS-Transistor 12 in einen angeschalteten Zustand über, so daß der interne Knoten DN10 auf den L-Pegel getrieben wird, und der MOS-Transistor 10 wird in Antwort in einen ausgeschalteten Zustand getrieben. In dieser Weise kann das abgetastete Eingangssignal IN sicher Pegel-umgewandelt und zu dem internen Knoten DN7 übertragen werden.
Wenn das abgetastete Eingangssignal IN auf dem L-Pegel ist, ist der MOS-Transistor 9w in einem ausgeschalteten Zustand und folglich wird das Taktsignal CLK nicht über den MOS-Transistor 9w zu dem internen Knoten DN7 übertragen. In diesem Zustand ist der MOS-Transistor 12 in einem ausgeschalteten Zustand, während der MOS-Transistor 10 in einem angeschalteten Zustand verbleibt. Der interne Knoten DN7 wird auf einem Spannungspegel VSS an dem niedrigseitigen Leistungsversorungsknoten DN2a gehalten. Entsprechend kann in diesem Zustand immer noch verhindert werden, daß der interne Knoten DN7 in einen elektrisch schwebenden Zustand eintritt. Folglich kann der interne Knoten DN7 stabil auf dem Massespannungspegel gehalten werden.
Es wird bemerkt, daß bei der gezeigten Konfiguration eine Möglichkeit besteht, daß in Antwort auf das Anlegen des Taktsignals CLK an den niedrigseitigen Leistungsversorgungsknoten DN2a das Taktsignal CLK auf dem H-Pegel über den MOS-Transistor 10 übertragen wird, wenn der interne Knoten DN7 auf dem L-Pegel ist, und der Spannungspegel des internen Knotens DN7 irrtümlicherweise geändert wird. Deshalb wird bei der in 15 gezeigten Konfiguration der niedrigseitige Leistungsversorgungsknoten DN2a auf dem Meßreferenzspannungspegel VSS gehalten.
Bei der in 15 gezeigten Pegelumwandlungsschaltung kann ein spannungsverstärkender MOS-Kondensator mit dem internen Knoten DN9 verbunden werden.
Wie oben diskutiert wird gemäß der achten Ausführungsform der vorliegenden Erfindung die Niedrig-Ansteuerungsschaltung verwendet, um den Knoten DN7 mit niedriger Impedanz auf dem L-Pegel zu halten, wenn das L-Pegel-Signal zu dem Eingangsknoten DN7 des getakteten Invertierers CIV übertragen wird. Folglich kann ein Potentialanstieg des internen Knotens DN7 aufgrund von Störungen verhindert werden und entsprechend kann eine Fehlfunktion des getakteten Invertierers CIV verhindert werden.
Neunte Ausführungsform
16 zeigt schematisch eine Konfiguration einer Seriell/Parallel-Umwandlungsschaltung mit Pegelumwandlungsfunktion gemäß einer neunten Ausführungsform der vorliegenden Erfindung. Bezug nehmend auf 16 beinhaltet die Seriell/Parallel-Umwandlungsschaltung mit Pegelumwandlungsfunktion eine Pegelumwandlungsschaltung 20 zum Abtasten des Eingangssignals IN gemäß den Taktsignalen /CLK und CLK und Umwandeln des Spannungspegels des Eingangssignals IN, so daß das umgewandelte Signal ausgegeben wird, eine Verriegelungsschaltung 22 zum Verriegeln des Ausgangssignals der Pegelumwandlungsschaltung 20, wenn das Taktsignal /CLK auf dem H-Pegel ist, eine Verschiebeverriegelungsschaltung 24, die aktiviert ist, wenn das Taktsignal CLK auf dem H-Pegel ist, zum Übertragen und Verriegeln des verriegelten Signals der Verriegelungsschaltung 22, eine Schiebeverriegelungsschaltung 26, die aktiviert ist, wenn das Taktsignal /CLK auf dem H-Pegel ist, zum Verschieben und Verriegeln des Ausgangssignals der Schiebeverriegelungsschaltung 24, so daß Ausgangspixelsignale /OTD und OTD erzeugt werden, eine Pegelumwandlungsschaltung 30, die das Eingangssignal IN gemäß den Taktsignalen CLK und /CLK abtastet und das Eingangssignal Pegel-umwandelt, so daß das Pegel-umgewandelte Signal ausgegeben wird, und eine Schiebeverriegelungsschaltung 32, die aktiviert ist, wenn das Taktsignal /CLK auf dem H-Pegel ist, zum Übertragen und Verriegeln des Ausgangssignals der Pegelumwandlungsschaltung 30, so daß Ausgangspixelsignale OTE und /OTE erzeugt werden.
Die Pegelumwandlungsschaltungen 20 und 30 arbeiten komplementär zueinander und weisen jeweils eine der Konfigurationen der in Verbindung mit der ersten bis der achten Ausführungsform beschriebenen Pegelumwandlungsschaltungen auf. Die Pegelumwandlungsschaltung 20 tastet das Eingangssignal IN ab, wenn das Taktsignal /CLK auf dem H-Pegel ist, und wandelt den Pegel des abgetasteten Eingangssignals um, wenn das Taktsignal CLK auf dem H-Pegel ist, so daß das Pegel-umgewandelte Signal ausgegeben wird. Die Pegelumwandlungsschaltung 30 tastet das Eingangssignal IN ab, wenn das Taktsignal CLK auf dem H-Pegel ist, und wandelt den Pegel des abgetasteten Eingangssignals um, wenn das Taktsignal /CLK auf dem H-Pegel ist, so daß das Pegel-umgewandelte Signal erzeugt wird.
Das Eingangssignal IN liegt mit einer doppelt so hohen Frequenz wie der der Taktsignale CLK und /CLK an. Wenn das Taktsignal CLK auf dem H-Pegel ist, führt die Pegelumwandlungsschaltung 30 den Abtastvorgang durch, während die Pegelumwandlungsschaltung 20 den Abtastvorgang durchführt, wenn das Taktsignal /CLK auf dem H-Pegel ist. Von den Schiebeverriegelungsschaltungen 26 und 32 werden Pixelsignale parallel ausgegeben, wenn das Taktsignal CLK auf dem H-Pegel ist. Folglich frequenzteilt die in 16 gezeigte Seriell/Parallel-Umwandlungsschaltung mit Pegelumwandlungsfunktion das Eingangssignal IN in ein Signal mit einer 0,5 mal so hohen Frequenz wie der Originalfrequenz des Eingangsignals. Folglich kann die Betriebsfrequenz der Schaltung in der folgenden Stufe niedriger gemacht werden und der Betriebsrahmen kann folglich vergrößert werden.
17 zeigt eine beispielhafte Konfiguration der in 16 gezeigten Seriell/Parallel-Umwandlungsschaltung mit Pegelumwandlungsfunktion. Bezug nehmend auf 17 entspricht die Pegelumwandlungsschaltung 20 in der Konfiguration der in 4 gezeigten Pegelumwandlungsschaltung und beinhaltet einen N-Kanal-MOS-Transistor 5a, der leitend gemacht ist, wenn das Taktsignal /CLK auf dem H-Pegel ist, so daß das Eingangssignal IN übertragen wird, einen MOS-Kondensator 6a, der einen La dungspumpvorgang durchführt, wenn das Taktsignal CLK auf den H-Pegel ansteigt, so daß elektrische Ladungen zu dem internen Knoten DN7a geliefert werden, und einen getakteten Invertierer CIVa, der aktiviert ist, wenn die Taktsignale /CLK und CLK auf dem L- bzw. H-Pegel. sind, so daß der interne Knoten DN6 gemäß dem Signal am internen Knoten DN7a angesteuert wird.
Wie in den vorhergehenden Ausführungsformen beinhaltet die Verriegelungsschaltung 22 einen CMOS-Invertierer 7, der ein Signal am internen Knoten DN6 invertiert, und einen getakteten Invertierer 8, der aktiviert ist, wenn die Taktsignale CLK und /CLK auf dem L- bzw. H-Pegel sind, so daß das Ausgangssignal des Invertierers 7 zum Ansteuern des internen Knotens DN6 invertiert wird.
Die Schiebeverriegelungsschaltung 24 beinhaltet einen getakteten Invertierer 40, der aktiviert ist, wenn die Taktsignale CLK und /CLK auf dem L- bzw. H-Pegel sind, so daß das Signal an dem internen Knoten DN6 invertiert wird und das Signal zu dem internen Knoten DN11 übertragen wird, einen Invertierer 41, der das Signal an dem internen Knoten DN11 invertiert, und einen getakteten Invertierer 42, der aktiviert ist, wenn die Taktsignale /CLK und CLK auf dem L- bzw. H-Pegel sind, so daß das Signal des Invertierers 41 invertiert wird und das invertierte Signal zu dem internen Knoten DN11 übertragen wird. Dieser Invertierer 41 und dieser getaktete Invertierer 42 bilden eine Invertiererverriegelung, wenn der getaktete Invertierer 42 aktiviert ist.
Die Schiebeverriegelungsschaltung 26 beinhaltet einen getakteten Invertierer 43, der aktiviert wird, wenn die Taktsignale /CLK und CLK auf dem L- bzw. H-Pegel sind, so daß das verriegelte Signal der Schiebeverriegelungsschaltung 24 invertiert wird und das invertierte Signal zu dem internen Knoten DN13 übertragen wird, einen Invertierer 44, der das Signal am inter nen Knoten DN13 invertiert, einen getakteten Invertierer 45, der aktiviert ist, wenn die Taktsignale CLK und /CLK auf dem L- bzw. H-Pegel sind, so daß das Signal des Invertierers 44 invertiert wird und das invertierte Signal zu dem internen Knoten DN13 übertragen wird, einen Invertierer 46, der das Ausgangssignal des Invertierers 44 invertiert, so daß das Ausgangssignal /OTD erzeugt wird, und einen Invertierer 47, der das Signal am internen Knoten DN13 invertiert, so daß das Ausgangssignal OTD erzeugt wird.
Die Pegelumwandlungsschaltung 30 entspricht in der Konfiguration der Pegelumwandlungsschaltung 20 und beinhaltet einen N-Kanal-MOS-Transistor 5b, der das Eingangssignal IN in Antwort auf das Taktsignal CLK überträgt, einen MOS-Kondensator 6b, der in Antwort auf ein Ansteigen des Taktsignals /CLK elektrische Ladungen an den internen Knoten DN7b liefert, und einen getakteten Invertierer CIVb, der aktiviert ist, wenn die Taktsignale CLK und /CLK auf dem L- bzw. H-Pegel sind, so daß der interne Knoten DN17 gemäß dem Signal am internen Knoten DN7b angesteuert wird.
Die Schiebeverriegelungsschaltung 32 beinhaltet einen getakteten Invertierer 50, der aktiviert ist, wenn die Taktsignale /CLK und CLK auf dem L- bzw. H-Pegel sind, so daß das Signal an dem internen Knoten DN17 invertiert wird und das invertierte Signal zu dem internen Knoten DN18 übertragen wird, einen Invertierer 51, der das Signal am internen Knoten DN18 invertiert, einen getakteten Invertierer 52, der aktiviert ist, wenn die Taktsignale CLK und /CLK auf dem L- bzw. H-Pegel sind, so daß das Ausgangssignal des Invertierers 51 invertiert wird und das invertierte Signal auf den internen Knoten DN18 übertragen wird, einen Invertierer 53, der das Ausgangssignal des Invertierers 51 invertiert, so daß das Ausgangssignal OTE erzeugt wird, und einen Invertierer 54, der das Signal an dem internen Knoten DN18 invertiert, so daß das Ausgangssignal /OTE erzeugt wird.
Bei der in 17 gezeigten Konfiguration der Seriell/Parallel-Umwandlungsschaltung mit Pegelumwandlungsfunktion führen die Pegelumwandlungsschaltungen 20 und 30 alternierend den Abtastvorgang und den Pegelumwandlungsvorgang gemäß den Taktsignalen CLK und /CLK durch und die Schiebeverriegelungsschaltungen 26 und 32 führen den Vorgang des Aufnehmens des Signals und den Ausgabevorgang parallel durch. Nun wird eine Beschreibung eines Betriebs der in 17 gezeigten Seriell/Parallel-Umwandlungsschaltung mit Pegelumwandlungsfunktion mit Bezug auf das in 18 gezeigte Zeitdiagramm gegeben.
Zur Zeit t30 steigt das Taktsignal CLK auf den H-Pegel an und das Taktsignal /CLK fällt auf den L-Pegel ab. Das Übergangszeitverhältnis zwischen den Taktsignalen CLK und /CLK entspricht dem in Verbindung mit der ersten bis der achten Ausführungsform beschriebenen. Das heißt, nachdem sich das Taktsignal /CLK ändert, ändert sich das Taktsignal CLK.
In der Pegelumwandlungsschaltung 20 ist das Abtasten eines Eingangssignals D1 fertiggestellt und dann wird durch den getakteten Invertierer CIVa Pegelumwandlung durchgeführt. Da der getaktete Invertierer 8 in einem inaktiven Zustand ist, führt die Verriegelungsschaltung 22 den Verriegelungsvorgang nicht durch. Zu dieser Zeit ist in der Schiebeverriegelungsschaltung 24 der getaktete Invertierer 40 in einem inaktiven Zustand oder in einem Verriegelungszustand, so daß das Ausgangssignal der Pegelumwandlungsschaltung 20 nicht aufgenommen wird. Der getaktete Invertierer 43 in der Anfangsstufe der Schiebeverriegelungsschaltung 26 ist aktiviert, so daß das Ausgangssignal der Schiebeverriegelungsschaltung 24 aufgenommen und ausgegeben wird. In diesem Fall unterscheidet sich jedoch das Ausgangssignal von dem Eingangssignal D1 und es ist ein ungültiges Signal.
In der Pegelumwandlungsschaltung 30 wird gemäß dem Ansteigen des Taktsignals CLK das Eingangssignal IN aufgenommen. In diesem Zustand ist jedoch der getaktete Invertierer CIVb in einem inaktiven Zustand und das Signal an dem internen Knoten DN17 ist ein ungültiges Signal. In der Schiebeverriegelungsschaltung 32 ist der getaktete Invertierer 50 in der Anfangsstufe aktiviert und das Ausgangssignal OTE wird gemäß dem Signal am internen Knoten DN17 erzeugt. In diesem Fall ist jedoch das Signal am internen Knoten DN17 ein für das Eingangssignal D1 irrelevantes Signal und ist folglich ein ungültiges Signal.
Während die Pegelumwandlung durch die Pegelumwandlungsschaltung 20 und das Abtasten durch die Pegelumwandlungsschaltung 30 parallel durchgeführt werden, ändert sich das Eingangssignal IN auf ein zweites Signal D2. Da das Taktsignal CLK auf dem H-Pegel ist, findet zu dieser Zeit der Aufbau des Eingangssignals D2 für die Pegelumwandlungsschaltung 30 statt.
Zur Zeit t31, wenn das Taktsignal CLK auf den L-Pegel fällt und das Taktsignal /CLK auf den H-Pegel ansteigt, tritt in der Pegelumwandlungsschaltung 20 der getaktete Invertierer CIVa in einen Ausgangs-Hochimpedanzzustand ein. Da der getaktete Invertierer 8 aktivierte ist, tritt die Verriegelungsschaltung 22 in einen Verriegelungszustand ein. Zu dieser Zeit ist der getaktete Invertierer 40 in der Anfangsstufe der Schiebeverriegelungsschaltung 24 aktiviert, so daß das erste Signal D1 an dem internen Knoten DN6 invertiert wird, so daß es zu dem internen Knoten DN11 übertragen wird. Der getaktete Invertierer 43 an der Anfangsstufe der Schiebeverriegelungsschaltung 26 ist in einem inaktiven Zustand oder Verriegelungszustand, so daß kein Signal aufgenommen wird. Das erste Datensignal D1 wird aufgenommen und in der Schiebeverriegelungsschaltung 24 ändert sich das Ausgangssignal.
Die Pegelumwandlungsschaltung 30 nimmt in Antwort auf das Abfallen des Taktsignals CLK das zweite Datensignal D2 auf. Zu dieser Zeit ist der getaktete Invertierer CIVb in dem inaktiven Zustand und folglich ändert sich der Zustand des internen Knotens DN17 nicht. In der Schiebeverriegelungsschaltung 32 ist der getaktete Invertierer 50 in dem inaktiven Zustand. Folglich ist die Schiebeverriegelungsschaltung 32 in einem Verriegelungszustand und ihr Eingang und ihr Ausgang sind voneinander getrennt, so daß sich die Ausgangssignale OTE und /OTE nicht ändern.
Nach dem Aufbau eines dritten Eingangssignals D3 steigt zur Zeit t32 das Taktsignal CLK auf den H-Pegel an und das Taktsignal /CLK fällt auf den L-Pegel ab. Das Abtasten des dritten Eingangssignal D3 durch die Pegelumwandlungsschaltung 20 ist vervollständigt. In Antwort auf den Anstieg des Taktsignals CLK wird ein Ladungspumpvorgang für den internen Knoten DN7a durchgeführt. Zu dieser Zeit ist der getaktete Invertierer CIVa aktiviert und die Pegelumwandlungsschaltung 20 gibt das Pegelumgewandelte Signal des dritten Eingangssignals D3 aus (wenn das Eingangssignal D3 auf dem H-Pegel ist). In Antwort auf den Anstieg des Taktsignals CLK wird der getaktete Invertierer 40 an der Anfangsstufe der Schiebeverriegelungsschaltung 24 deaktiviert und hält an seinem Ausgang das in dem vorhergehenden Zyklus aufgenommene erste Datensignal D1.
In der Schiebeverriegelungsschaltung 32 wird der getaktete Invertierer 50 in Antwort auf den Anstieg des Taktsignals CLK und den Abfall des Taktsignals /CLK zur Zeit t32 aktiviert und dessen Eingang und Ausgang werden elektrisch gekoppelt, die Schiebeverriegelungsschaltung 32 tritt in einen Durchgangszustand ein und das Pegel-umgewandelte Signal entsprechend dem Eingangssignal D2 am internen Knoten DN11 wird als Ausgangssignal OTE ausgegeben. In der Schiebeverriegelungsschaltung 26 ist der getaktete Invertierer 43 in der Anfangsstufe aktiviert. Dann wird gemäß dem verriegelten Signal der Schiebeverriegelungsschaltung 24 in der vorhergehenden Stufe das Pegel-umgewandelte Signal OTD entsprechend dem ersten Eingangssignal D1 erzeugt.
Es wird bemerkt, daß ”Pegel-umgewandeltes Signal” in der folgenden Beschreibung ein ”von dem getakteten Invertierer CIVa oder CIVb ausgegebenes Signal” bezeichnet.
Zur Zeit t33 fällt das Taktsignal CLK ab und das Taktsignal /CLK steigt auf den H-Pegel. Entsprechend tritt der getaktete Invertierer CIVa der Pegelumwandlungsschaltung 20 in einen Ausgangs-Hochimpedanzzustand ein, so daß Abtasten des Eingangssignals IN begonnen wird. In der Pegelumwandlungsschaltung 30 wird in Antwort auf das Ansteigen des Taktsignals /CLK ein Ladungspumpvorgang durchgeführt. Wenn das Eingangssignal D4 auf dem H-Pegel ist, wird der interne Knoten DN7b auf einen Pegel erhöhter Spannung erhöht. Der getaktete Invertierer CIVb ist aktiviert, so daß ein Pegel-umgewandeltes Signal entsprechend dem vierten Datensignal D4 zu dem internen Knoten DN17 ausgegeben wird. Die Schiebeverriegelungsschaltung 24 tritt in einen Durchgangszustand ein, so daß ein Pegel-umgewandeltes Signal entsprechend dem dritten Eingangssignal D3 übertragen wird. Da die Schiebeverriegelungsschaltung 26 in einem Verriegelungszustand ist, ändern sich die Ausgangssignale OTD und /OTD nicht.
Zur Zeit t34 fällt das Taktsignal /CLK auf den L-Pegel ab und das Taktsignal CLK steigt auf den H-Pegel. Dann wird ein Abtastvorgang der Pegelumwandlungsschaltung 30 begonnen, während ein Pegelumwandlungsvorgang der Pegelumwandlungsschaltung 20 durchgeführt wird. Zu dieser Zeit ist die Schiebeverriegelungsschaltung 24 in einem Verriegelungszustand, während der getaktete Invertierer 13 an der Eingangs-Anfangsstufe der Schiebeverriegelungsschaltung 26 aktiviert wird, so daß er in einen Durchgangszustand eintritt, so daß das Ausgangssignal OTD entsprechend dem dritten Eingangssignal D3 erzeugt wird. Gleich zeitig wird der getaktete Invertierer 50 der Schiebeverriegelungsschaltung 32 aktiviert, so daß ein Pegel-umgewandeltes Signal entsprechend dem vierten Eingangssignal D4 als ein Ausgangssignal OTE ausgegeben wird.
Folglich werden von der Pegelumwandlungsschaltung 20 ungeradzahlige Signale in einer Eingangssequenz des Eingangssignals IN gemäß einem Abfall des Taktsignals /CLK mit einem Zyklus von 2·Tcy ausgegeben und von der Pegelumwandlungsschaltung 30 werden geradzahlige Signale in der Eingangssequenz des Eingangssignals IN gemäß einem Abfall des Taktsignals CLK ausgegeben.
Die Schiebeverriegelungsschaltung 24 verzögert das Ausgangssignal der Pegelumwandlungsschaltung 20 um einen halben Zyklus Tcy der Taktsignale CLK und /CLK und gibt das verzögerte Signal aus und die Schiebeverriegelungsschaltung 26 verzögert das Ausgangssignal der Schiebeverriegelungsschaltung 24 um einen halben Zyklus Tcy der Taktsignale CLK und /CLK und gibt das verzögerte Signal aus. Die Schiebeverriegelungsschaltung 32 verzögert das Ausgangssignal der Pegelumwandlungsschaltung 30 um einen halben Zyklus Tcy der Taktsignale CLK und /CLK und gibt das verzögerte Signal aus.
Folglich wird in jedem Zyklus von der Pegelumwandlungsschaltung 20 ein ungeradzahliges Signal des Eingangssignals IN ausgegeben und ein geradzahliges Signal des Eingangssignals IN wird in jedem Zyklus von der Pegelumwandlungsschaltung 30 gemäß einem Abfall des Taktsignals CLK ausgegeben. Folglich werden, nachdem seit dem Bereitstellen des ersten Eingangssignals D1 als Eingangssignal IN ein Taktzyklus der Taktsignale CLK und /CLK vergangen ist, geradzahlige Signale und ungeradzahlige Signale des Eingangssignals IN in Synchronisation mit einem Anstieg des Taktsignals CLK in einer Periode eines Taktzyklus ausgegeben bzw. mit einer Periode, die dem Zweifachen des Zyklus Tcy des Eingangssignals IN entspricht. In dieser Weise kann das Eingangssignal IN mit dem Zyklus Tcy derart Pegel-umgewandelt werden, daß Ausgangssignale OTD und OTE mit einem Zyklus von 2·Tcy erhalten werden.
Selbst wenn das Eingangssignal IN ein Hochgeschwindigkeitssignal ist, können folglich die Pegelumwandlungsschaltungen 20 und 30 mit einer 0,5 mal so hohen Frequenz wie der Frequenz des Eingangssignals IN betrieben werden. Der Abtast- und der Pegelumwandlungsvorgang werden zuverlässig durchgeführt, so daß die Pegel-umgewandelten Signale zu der Schaltung in der nachfolgenden Stufe übertragen werden.
Die in 17 gezeigten Pegelumwandlungsschaltungen 20 und 30 weisen die Konfiguration der in 3 gezeigten Pegelumwandlungsschaltung auf. Alternativ kann die Konfiguration der Pegelumwandlungsschaltungen 20 und 30 eine der in den 1, 8 und 9 gezeigten sein.
Modifikation
19 zeigt eine Konfiguration eines Hauptabschnitts der Seriell/Parallel-Umwandlungsschaltung mit Pegelumwandlungsfunktion gemäß der neunten Ausführungsform der vorliegenden Erfindung. In 19 ist die Konfiguration der Pegelumwandlungsschaltungen 20 und 30 der Seriell/Parallel-Umwandlungsschaltung mit Pegelumwandlungsfunktion gezeigt. Bezug nehmend auf 19 beinhaltet die Pegelumwandlungsschaltung 20 einen N-Kanal-MOS-Transistor 5a, der das Eingangssignal IN zu dem internen Knoten DN9a überträgt, wenn das Taktsignal /CLK auf dem H-Pegel ist, einen MOS-Kondensator 6a, der selektiv in Antwort auf ein Ansteigen des Taktsignals CLK einen Ladungspumpvorgang durchführt, so daß elektrische Ladungen zu dem internen Knoten DN9a geliefert werden, einen N-Kanal-MOS-Transistor 9a, der das Taktsignal CLK gemäß einem Signalpotential an dem internen Kno ten DN9a zu dem internen Knoten DN7a überträgt, einen N-Kanal-MOS-Transistor 10a, der einen internen Knoten DN7a gemäß dem Taktsignal CLK auf den L-Pegel vorlädt, und einen getakteten Invertierer CIVa, der aktiviert ist, wenn die Taktsignale CLK und /CLK auf dem H- bzw. L-Pegel sind, so daß ein Signal an dem internen Knoten DN7a invertiert wird.
Die Konfiguration der Pegelumwandlungsschaltung 30 ist ähnlich zu der der Pegelumwandlungsschaltung 20. Speziell beinhaltet die Pegelumwandlungsschaltung 30 einen N-Kanal-MOS-Transistor 5b, der das Eingangssignal IN zu dem internen Knoten DN9b überträgt, wenn das Taktsignal CLK auf dem H-Pegel ist, einen MOS-Kondensator 6b, der selektiv in Antwort auf ein Ansteigen des Taktsignals /CLK einen Ladungspumpvorgang durchführt, so daß elektrische Ladung zu dem internen Knoten DN9b geliefert wird, einen N-Kanal-MOS-Transistor 9b, der selektiv gemäß einem Signalpotential an dem internen Knoten DN9b das Taktsignal /CLK zu dem internen Knoten DN7b überträgt, einen N-Kanal-MOS-Transistor 10b, der angeschaltet ist, wenn das Taktsignal CLK auf dem H-Pegel ist, so daß der interne Knoten DN7b auf den L-Pegel vorgeladen wird, und einen getakteten Invertierer CIVb, der aktiviert ist, wenn die Taktsignale CLK und /CLK auf dem L- bzw. H-Pegel sind, so daß ein Signal an dem internen Knoten DN7b invertiert wird.
Die Konfiguration der in 19 gezeigten Pegelumwandlungsschaltungen 20 und 30 ist identisch zu der der in 11 gezeigten Pegelumwandlungsschaltung. In der nachfolgenden Stufe der Pegelumwandlungsschaltung 20 sind die Verriegelungsschaltung 22 und die Schiebeverriegelungsschaltungen 24, 26, die in 16 gezeigt sind, vorgesehen, während in der der Pegelumwandlungsschaltung 30 nachfolgenden Stufe die in 16 gezeigte Schiebeverriegelungsschaltung 32 vorgesehen ist.
Bei der in 19 gezeigten Konfiguration der Seriell/Parallel-Umwandlungsschaltung mit Pegelumwandlungsfunktion wird durch die Pegelumwandlungsschaltungen 20 und 30 alternierend das Eingangssignal IN gemäß den Taktsignalen CLK und /CLK abgetastet und Pegel-umgewandelt. In anderen Worten bedeutet das, wenn das Taktsignal CLK auf dem H-Pegel ist, nimmt die Pegelumwandlungsschaltung 30 das Eingangssignal IN auf, während die Pegelumwandlungsschaltung 20 selektiv einen Pegelumwandlungsvorgang gemäß dem in diesem Zyklus aufgenommenen und verriegelten Signal durchführt, und der getaktete Invertierer CIVa gibt das Pegel-umgewandelte Signal aus.
Wenn das Taktsignal /CLK auf dem H-Pegel ist und das Taktsignal CLK auf dem L-Pegel ist, nimmt die Pegelumwandlungsschaltung 20 das Eingangssignal IN auf. Zu dieser Zeit ist der getaktete Invertierer CIVa in einem inaktiven Zustand. Bei der Pegelumwandlungsschaltung 30 führt der MOS-Kondensator 6 gemäß dem abgetasteten Signal einen selektiven Ladungspumpvorgang durch und das Taktsignal /CLK wird selektiv über den MOS-Transistor 9b zu dem getakteten Invertierer CIVb übertragen. Der getaktete Invertierer CIVb wird aktiviert und dieser getaktete Invertierer CIVb erzeugt ein Pegel-umgewandeltes Signal.
Folglich wird mit der in 19 gezeigten Konfiguration das Eingangssignal IN in dem Zyklus der Taktsignale CLK und /CLK alternierend durch die Pegelumwandlungsschaltungen 20 und 30 aufgenommen, so daß die Pegelumwandlung an dem Signal durchgeführt wird, so daß das interne Signal mit einem doppelt so langen Zyklus wie dem des Eingangssignals IN erzeugt wird.
Es wird bemerkt, daß als Konfiguration der in 19 gezeigten Pegelumwandlungsschaltungen 20 und 30 irgendeine der Konfigurationen der anderen Ausführungsformen verwendet werden kann.
Wie oben diskutiert, sind gemäß der neunten Ausführungsform der vorliegenden Erfindung die Pegelumwandlungsschaltungen parallel für den Eingangsknoten bereitgestellt. Gemäß komplementären Taktsignalen werden die Pegelumwandlungsschaltungen alternierend betrieben, so daß der Abtastvorgang und der Pegelumwandlungsvorgang durchgeführt werden. Es wird folglich sichergestellt, daß der Zyklus des Eingangssignals IN verdoppelt wird, und die Pegelumwandlungsschaltung ist entsprechend ausgeführt.
Falls die Ausgangssignale OTE und OTD der Seriell/Parallel-Umwandlungsschaltung mit Pegelumwandlungsfunktion an Pixel zu liefernde Anzeigesignale sind, kann ein horizontales Schieberegister verwendet werden, um eine Horizontalansteuerung zu aktivieren, die eine Pixeldatenleitung in demselben Zyklus wie dem des Eingangssignals IN ansteuert, so daß Pixelsignale gemäß dem Punktsequentialsystem zu Pixelelementen geschrieben werden können.
Zehnte Ausführungsform
20 zeigt schematisch eine Konfiguration einer Seriell/Parallel-Umwandlungsschaltung mit Pegelumwandlungsfunktion gemäß einer zehnten Ausführungsform der vorliegenden Erfindung. Bezug nehmend auf 20 beinhaltet die Seriell/Parallel-Umwandungsschaltung mit Pegelumwandlungsfunktion Pegelumwandlungsschaltungen LCK1–LCKn, die parallel für einen Eingangsknoten bereitgestellt sind, zum Aufnehmen und Pegel-umwandeln eines angelegten Eingangssignals IN gemäß jeweiligen Schiebe-Taktsignalen /SH1–/SHn von einer Schieberegisterschaltung 60, Verriegelungsschaltungen LLK1–LLKn, die entsprechend den Pegelumwandlungsschaltungen LCK1–LCKn bereitgestellt sind und aktiviert sind, wenn die entsprechenden Schiebe-Taktsignale /SH1–/SHn auf dem L-Pegel sind, so daß Ausgangssignale der entsprechenden Pegelumwandlungsschaltungen LCK1–LCKn verriegelt werden, und Schiebeverriegelungsschaltungen SLK1–SLKn, die ent sprechend den Pegelumwandlungsschaltungen LCK1–LCKn bereitgestellt sind, die in einen Durchgangszustand eintreten, wenn das Verriegelungs-Anweisungssignal LAT auf dem H-Pegel ist, und in einen Verriegelungszustand eintreten, wenn das Verriegelungssignal LAT auf dem L-Pegel ist.
Die Ausgangssignale der Schiebeverriegelungsschaltungen SLK1–SLKn werden parallel zu einer Digital/Analog-Umwandlungsschaltung (DAC) 65 geliefert. Ausgangssignale PX1–PXm der Digital/Analog-Umwandlungsschaltung 65 werden zu ausgewählten Pixeln einer Pixelmatrix (nicht gezeigt) geliefert. Mit anderen Worten wandelt die in 20 gezeigte Seriell/Parallel-Umwandlungsschaltung mit Pegelumwandlungsfunktion seriell eingegebene Anzeigedaten IN in Parallelsignale für eine Anzeigevorrichtung um, die z. B. Flüssigkristallelemente oder organische EL verwendend gebildet ist. Durch die Digital/Analog-Umwandlungsschaltung 65 werden Analogsignale gemäß Eingangsdigitaldaten erzeugt und die erzeugten Analogsignale werden als Pixelanzeigesignale zu Anzeigeelementen geschrieben. Die Digital/Analog-Umwandlungsschaltung 65 erzeugt aus einem Multibit-Digitalsignal ein einziges Analog-Pixelanzeigesignal PXi (i = 1 – m) gemäß dem Gradationspegel der Pixelanzeige.
Die Schieberegisterschaltung 60 führt gemäß dem Taktsignal CLK einen einem Versorgungsstartanweisungssignal Vst des Eingangssignals IN folgenden Schiebevorgang durch und aktiviert sequentiell die Schiebe-Taktsignale /SH1–/SHn mit einer Phasenverschiebung von etwa einem halben Zyklus bezüglich des Eingangssignals IN. Das Eingangssignal IN wird von den Pegelumwandlungsschaltungen LCK1–LCKn sequentiell aufgenommen und Pegelumgewandelt. Danach werden gemäß dem Verriegelungsanweisungssignal LAT die jeweiligen Ausgangssignale der entsprechenden Pegelumwandlungsschaltungen LCK1–LCKn parallel von den Schiebeverriegelungsschaltungen SLK1–SLKn aufgenommen und verriegelt, so daß die Pegel-umgewandelten Signale parallel an die Digi tal/Analog-Umwandlungsschaltung 65 ausgegeben werden. Dann wird gemäß den Pegel-umgewandelten Signalen Digital/Analog-Umwandlung durchgeführt, so daß Anzeigesignale PX1–PXm für Pixelelemente erzeugt werden.
21 zeigt eine beispielhafte Konfiguration eines Abschnitts zum Erzeugen eines Pegel-umgewandelten Signals in einer ersten Stufe der in 20 gezeigten Seriell/Parallel-Umwandlungsschaltung mit Pegelumwandlungsfunktion. In 21 wird ein Schiebetaktsignal /SHi von der Schieberegisterschaltung 60 als ein Abtast-/Pegelumwandlungszeitsignal geliefert.
Bezug nehmend auf 21 beinhaltet die Pegelumwandlungsschaltung LCKi einen N-Kanal-MOS-Transistor 70, der das Eingangssignal IN zu dem internen Knoten DNi überträgt, wenn das Schiebetaktsignal /SHi auf dem H-Pegel ist, einen Invertierer 71, der das Schiebetaktsignal /SHi invertiert, einen MOS-Kondensator 72, der selektiv in Antwort auf ein Ansteigen des Ausgangssignals SHi des Invertierers 71 einen Ladungspumpvorgang durchführt, so daß elektrische Ladungen zu dem internen Knoten DNi geliefert werden, und einen getakteten Invertierer CIV1, der selektiv gemäß Schiebetaktsignalen /SHi und SHi aktiviert wird, so daß gemäß einem Signal an dem internen Knoten DNi an dem internen Knoten DNj ein Pegel-umgewandeltes Signal erzeugt wird.
Der getaktete Invertierer CIV1 wird an einem hochseitigen Leistungsversorgungsknoten mit der Leistungsversorgungsspannung VDD versorgt und wird an einem niedrigseitigen Leistungsversorgungsknoten mit dem Schiebetaktsignal /SHi versorgt.
Die Verriegelungsschaltung SLKi beinhaltet einen Invertierer 73, der das Signal an dem internen Knoten DNj invertiert, und einen getakteten Invertierer 74, der selektiv gemäß Schiebetaktsignalen SHi und /SHi aktiviert wird, so daß der interne Knoten DNj gemäß dem Ausgangssignal des Invertierers 73 ange steuert wird. Der getaktete Invertierer 74 wird komplementär zu dem getakteten Invertierer CIV1 aktiviert, wenn die Schiebetaktsignale SHi und /SHi auf dem L- bzw. H-Pegel sind, so daß das Ausgangssignal des Invertierers 73 invertiert wird.
Die Schiebeverriegelungsschaltung SLKi beinhaltet einen getakteten Invertierer 75, der das Signal an dem internen Knoten DNj gemäß dem Verriegelungsanweisungssignal LAT und dem komplementären Verriegelungsanweisungssignal /LAT invertiert, einen Invertierer 76, der das Ausgangssignal des getakteten Invertierers 75 invertiert, und einen getakteten Invertierer 77, der selektiv gemäß den Verriegelungsanweisungssignalen LAT und /LAT aktiviert wird, so daß das Ausgangssignal des Invertierers 76 invertiert wird und das invertierte Signal zu dem internen Knoten DNk übertragen wird.
Der getaktete Invertierer 75 wird aktiviert, wenn die Verriegelungsanweisungssignale LAT und /LAT auf dem H- bzw. L-Pegel sind, während der getaktete Invertierer 77 aktiviert wird, wenn die Verriegelungsanweisungssignale LAT und /LAT auf dem L- bzw. H-Pegel sind. Wenn sie inaktiv sind, treten die getakteten Invertierer 74, 75 und 77 in einen Ausgangs-Hochimpedanzzustand ein.
Zu dem niedrigseitigen Leistungsversorgungsknoten des getakteten Invertierers CIV1 in der Pegelumwandlungsschaltung LCKi wird das Schiebetaktsignal /CHi geliefert. Folglich ist keine Leitung zum Übertragen der Massespannung VSS notwendig, so daß das Maß an Freiheit in der Verbindungsaufbaugestaltung verbessert ist.
Die Konfiguration der in 21 gezeigten Pegelumwandlungsschaltung LCKi ist im wesentlichen identisch zu der Konfiguration der in 4 gezeigten Pegelumwandlungsschaltung. Wenn das Schiebetaktsignal /SHi auf dem H-Pegel ist, wird deshalb das Eingangssignal IN aufgenommen. Wenn das Schiebetaktsignal /SHi auf den L-Pegel fällt, wird das aufgenommene Eingangssignal IN Pegel-umgewandelt, so daß es von dem getakteten Invertierer CIV1 zu dem internen Knoten DNj ausgegeben wird. Das Signal an dem internen Knoten DNj wird durch die Verriegelungsschaltung LLKi verriegelt, wenn die Schiebetaktsignale SHi und /SHi auf dem L- bzw. H-Pegel sind.
Die Schiebeverriegelungsschaltung SLki ist in einem Verriegelungszustand, wenn das Verriegelungsanweisungssignal LAT auf dem L-Pegel ist. Wenn das Verriegelungsanweisungssignal LAT auf dem H-Pegel ist, ist die Schiebeverriegelungsschaltung SLKi in einem Durchgangszustand, so daß das durch die entsprechende Verriegelungsschaltung LLKi verriegelte Signal invertiert wird und das invertierte Signal zu der Digital/Analog-Umwandlungsschaltung 65 ausgegeben wird.
22 ist ein Zeitdiagramm, das einen Betrieb der in 20 gezeigten Seriell/Parallel-Umwandlungsschaltung mit Pegelumwandlungsfunktion darstellt. Wie in 22 gezeigt, werden die Schiebetaktsignale /SH1–/SHn sequentiell für eine Zyklusperiode des Eingangssignals IN mit einer Verzögerung eines halben Taktzyklus relativ zu dem Eingangssignal IN sequentiell auf den L-Pegel gesetzt. Entsprechend wird für jede der Pegelumwandlungsschaltungen LCK1–LCKn in Antwort auf einen Abfall eines entsprechenden der Abtasttaktsignale /SH1–/SHn ein Eingangssignal IN mit einer Aufbauzeit aufgenommen. In Antwort auf einen Abfall eines entsprechenden der Abtasttaktsignale /SH1–/SHn verstärken die Pegelumwandlungsschaltungen LCK1–LCKn jeweils selektiv das aufgenommene Signal, so daß ein Pegelumwandlungsvorgang durchgeführt wird.
Wenn die entsprechenden Abtasttaktsignale /SH1–/SHn auf den H-Pegel ansteigen, werden danach die getakteten Invertierer CIV1 der Pegelumwandlungsschaltungen LCK1–LCKn deaktiviert, so daß sie in einen Ausgangs-Hochimpedanzzustand eintreten. Selbst wenn sich das Eingangssignal IN ändert, beeinflußt die Änderung deshalb nicht das Pegel-umgewandelte Signal und das Pegel-umgewandelte Signal des Eingangssignals IN wird durch die entsprechenden Verriegelungsschaltungen LLK1–LLKn verriegelt.
Wenn das Endschiebetaktsignal /SHn von dem L-Pegel auf den H-Pegel ansteigt, steigt nachfolgend das Verriegelungsanweisungssignal LAT auf den H-Pegel. Die Schiebeverriegelungsschaltungen SLK1–SLKn treten jeweils in einen Durchgangszustand ein, so daß die Signale gemäß den durch die Verriegelungsschaltungen LLK1–LLKn verriegelten Signalen zum Übertragen der erzeugten Signale zu der Digital/Analog-Umwandlungsschaltung 65 erzeugt werden.
Nachdem eine vorbestimmte Anzahl von Eingangssignalen IN aufgenommen ist und nachdem das Schiebetaktsignal /SHn auf den H-Pegel ansteigt, wird das Verriegelungsanweisungssignal LAT zu einer angemessenen Zeit auf den H-Pegel getrieben. Deshalb kann dieses Verriegelungsanweisungssignal LAT von der Registerstufe erzeugt werden, die der Schieberegisterstufe in der Schieberegisterschaltung 60 nachfolgt, die das Schiebetaktsignal /SHn erzeugt, oder kann basierend auf einem Signal erzeugt werden, das eine angemessene Digital/Analog-Umwandlungszeit bestimmt.
Es reicht aus, wenn die Schiebetaktsignale /SH1–/SHn irgendwelche Signale sind, die jeweils eine Phasendifferenz des Zyklus des Eingangssignals IN zu anderen aufweisen, und es können Signale sein, die von den Ausgangssignalen der Schieberegisterschaltung 60 verschieden sind.
Um Analogsignale für Pixelelemente der Pixelmatrix zu erzeugen, werden ferner die Ausgangssignale der Seriell/Parallel-Umwandlungsschaltung mit Pegelumwandlungsfunktion zu der Digital/Analog-Umwandlungsschaltung geliefert. Die Ausgangssignale der Seriell/Parallel-Umwandlungsschaltung können jedoch auch für andere Zwecke verwendet werden. Generell kann die Seriell/Parallel-Umwandlungsschaltung mit Pegelumwandlungsfunktion der vorliegenden Erfindung auf einen beliebigen Schaltungsabschnitt zum Durchführen von Seriell/Parallel-Umwandlung und mit seriellen Eingangssignalen und in der Spannungsamplitude verschiedenen parallelen umgewandelten Signalen angewandt werden.
Modifikation
23 zeigt eine Modifikation der in 20 gezeigten Pegelumwandlungsschaltungen LCK1–LCKn. In 23 ist eine Konfiguration der Pegelumwandlungsschaltung LCKi (i = 1 – n) als ein Beispiel gezeigt, da die Pegelumwandlungsschaltungen LCK1–LCKn dieselbe Konfiguration aufweisen. Bezug nehmend auf 23 beinhaltet die Pegelumwandlungsschaltung LCKi einen N-Kanal-MOS-Transistor 80, der das Eingangssignal IN gemäß dem Schiebetaktsignal /SHi an den internen Knoten DNs überträgt, einen Invertierer 81, der das Schiebetaktsignal /SHi invertiert, einen N-Kanal-MOS-Transistor 82, der selektiv gemäß einem Signalpotential am internen Knoten DNs das Ausgangssignal SHi des Invertierers 81 zu dem internen Knoten DNt überträgt, einen N-Kanal-MOS-Transistor 83, der angeschaltet ist, wenn das Schiebetaktsignal /SHi auf dem H-Pegel ist, zum Vorladen des internen Knotens DNt auf einen Massespannungspegel (niedriger Pegel des Schiebetaktsignals SHi) und einen getakteten Invertierer CIV2, der selektiv gemäß den Schiebetaktsignalen SHi und /SHi aktiviert wird, zum Invertieren eines Signals an dem internen Knoten DNt, wenn er aktiviert ist.
Der getaktete Invertierer CIV2 ist aktiviert, wenn das Schiebetaktsignal /SHi auf dem L-Pegel ist und das Schiebetaktsignal SHi auf dem H-Pegel ist, so daß er als ein Invertierer arbeitet.
Die Konfiguration der in 23 gezeigten Pegelumwandlungsschaltung LCKi ist identisch zu der der in 14 gezeigten Pegelumwandlungsschaltung. Wenn das Schiebetaktsignal /SHi auf dem H-Pegel ist, wird speziell das Eingangssignal IN aufgenommen. Wenn das Schiebetaktsignal /SHi auf den L-Pegel abfällt, wird der MOS-Transistor 80 ausgeschaltet. Das Ausgangssignal SHi des Invertierers 81 steigt auf den H-Pegel und entsprechend wird durch die Selbsturladefunktion des MOS-Transistors 82 der Spannungspegel des internen Knotens DNs erhöht, so daß der H-Pegel dieses Signals SHi vollständig zu dem internen Knoten DNt übertragen wird (wenn ein H-Pegel-Signal abgetastet wird). Zu dieser Zeit tritt der getaktete Invertierer CIV2 in einen aktiven Zustand ein, das zu dem internen Knoten DNt übertragene Signal wird invertiert und das invertierte Signal wird zu der Verriegelungsschaltung LLKi der folgenden Stufe, die in 20 gezeigt ist, übertragen und durch diese verriegelt.
Wenn das Schiebetaktsignal /SHi von dem L-Pegel auf den H-Pegel ansteigt, fällt das Ausgangssignal SHi des Invertierers 81 auf den L-Pegel, der getaktete Invertierer CIV2 wird deaktiviert und der Eingang und der Ausgang des getakteten Invertierers CIV2 werden voneinander getrennt. In diesem Zustand ist der MOS-Transistor 83 in einem angeschalteten Zustand und der interne Knoten DNt wird auf den L-Pegel vorgeladen. Selbst wenn die Eingangssignale IN sukzessiv angelegt werden, so daß der Spannungspegel des internen Knotens DNs geändert wird, wird der interne Knoten DNt auf dem L-Pegel gehalten, weil das Ausgangssignal SHi des Invertierers 81 auf dem L-Pegel ist.
Folglich können mit der in 23 gezeigten Pegelumwandlungsschaltung LCKi Seriell/Parallel-Umwandlung und Pegelumwandlung effizient durchgeführt werden.
Wie oben diskutiert, sind gemäß der zehnten Ausführungsform der vorliegenden Erfindung Pegelumwandlungsschaltungen parallel be reitgestellt, um das Abtasten und die Pegelumwandlung sequentiell in einer verschobenen Art durchzuführen. Entsprechend können serielle Eingangssignale effizient in Parallelsignale umgewandelt werden und die Spannungsamplitude der seriellen Eingangssignale kann umgewandelt werden.
Elfte Ausführungsform
24 zeigt schematisch eine Konfiguration einer Seriell/Parallel-Umwandlungsschaltung mit Pegelumwandlungsfunktion gemäß einer elften Ausführungsform der vorliegenden Erfindung. Die in 24 gezeigte Seriell/Parallel-Umwandlungsschaltung mit Pegelumwandlungsfunktion unterscheidet sich in der Konfiguration von der in 20 gezeigten darin, daß das Eingangssignal durch die Pegelumwandlungsschaltungen LCK1–LCKn zum Pegelumwandeln des Eingangssignals IN gemäß Schiebetaktsignalen SH0 bis SH (n – 1) von den Pegelumwandlungsschaltungen in den vorhergehenden Stufen abgetastet wird und gemäß einem entsprechenden der Schiebetaktsignale /SHi–/SHn Pegel-umgewandelt wird. Die weitere spezielle Konfiguration der in 24 gezeigten Seriell/Parallel-Umwandlungsschaltung mit Pegelumwandlungsfunktion ist identisch zu der in 20 gezeigten Konfiguration. Dann sind gleiche Komponenten mit gleichen Bezugszeichen bezeichnet und deren Beschreibung wird nicht wiederholt.
Die in 24 gezeigten Pegelumwandlungsschaltungen LCK1–LCKn nehmen jeweils das Eingangssignal IN auf, wenn eine Pegelumwandlungsschaltung in der vorhergehenden Stufe einen Pegelumwandlungsvorgang durchführt. Nachdem das Eingangssignal IN aufgenommen ist, wird das Schiebetaktsignal in der vorhergehenden Stufe in einem inaktiven Zustand des H-Pegels gehalten. Entsprechend wird in den Pegelumwandlungsschaltungen LCK1–LCKn der MOS-Transistor in der Eingangsstufe (MOS-Transistor 70 in 21 oder MOS-Transistor 80 in 23) leitend. Folglich ist es lediglich erforderlich, daß das Eingangssignal IN den internen Knoten einer ausgewählten Pegelumwandlungsschaltung und das damit verbundene Kapazitätselement (dort wo ein MOS-Kondensator vorgesehen ist) ansteuert, so daß die Last des Eingangssignals reduziert werden kann und dementsprechend die Leistungsaufnahme reduziert werden kann.
25 zeigt eine exemplarische Konfiguration der in 24 gezeigten Pegelumwandlungsschaltungen LCK1–LCKn. In 25 ist die Konfiguration der Pegelumwandlungsschaltung LCKi als ein Beispiel gezeigt. Die in 25 gezeigte Pegelumwandlungsschaltung LCKi unterscheidet sich in der Konfiguration von der in 21 gezeigten Pegelumwandlungsschaltung LCKi darin, daß ein Ausgangssignal des Invertierers 90, der ein entsprechendes Schiebetaktsignal /SHi empfängt, für einen Elektrodenknoten (Source- und Drain-Knoten) des MOS-Kondensators 72 bereitgestellt ist und auch für das Gate des N-Kanal-MOS-Transistors 4 zum Steuern der Aktivierung des getakteten Invertierers CIV1. Ferner liegt das Ausgangssignal des Invertierers 90 als ein Abtastzeitsignal der Pegelumwandlungsschaltung LCK (i + 1) in der nachfolgenden Stufe an. An das Gate des N-Kanal-MOS-Transistors 70 in der Eingangsstufe wird das Schiebezeitsignal SH (i – 1) für die Pegelumwandlungsschaltung LCK (i – 1) in der vorhergehenden Stufe geliefert. Die weitere spezielle Konfiguration der in 25 gezeigten Pegelumwandlungsschaltung LCKi ist identisch zu der in 21 gezeigten Konfiguration. Dann sind gleiche Komponenten mit gleichen Bezugszeichen bezeichnet und deren Beschreibung wird nicht wiederholt.
Zusätzlich ist die Konfiguration der Verriegelungsschaltung LLKi und der Schiebeverriegelungsschaltung SLKi identisch zu der in 24 gezeigten und gleiche Komponenten sind mit gleichen Bezugszeichen bezeichnet und deren Beschreibung wird nicht wiederholt.
Der Betriebszeitablauf der in 25 gezeigten Pegelumwandlungsschaltung LCKi ist identisch zu der in 22 gezeigten. Speziell arbeitet die Schieberegisterschaltung 60 ähnlich zu der in 20 gezeigten Schieberegisterschaltung 60, außer daß sie das Abtastzeitsignal SH0 für die Pegelumwandlungsschaltung LCK1 in der Anfangsstufe erzeugt.
26 ist ein Zeitdiagramm, das einen Betrieb der in 25 gezeigten Pegelumwandlungsschaltung LCKi darstellt. Bezug nehmend auf 26 wird der Betrieb der in 25 gezeigten Pegelumwandlungsschaltung LCKi beschrieben.
Wenn das Schiebetaktsignal /SH (i – 1) von der Schieberegisterschaltung 60 von dem H-Pegel auf den L-Pegel fällt, steigt das invertierte Schiebetaktsignal (Abtastzeitsignal) SH (i – 1) von dem L-Pegel auf den H-Pegel. Entsprechend wird der in 25 gezeigte MOS-Transistor 70 angeschaltet und das Eingangssignal IN wird zu dem internen Knoten DNi übertragen. Zu dieser Zeit wird in der Pegelumwandlungsschaltung LCK (i – 1) gemäß dem Schiebetaktsignal /SH (i – 1) ein Pegelumwandlungsvorgang durchgeführt. In der Periode, in der das invertierte Schiebetaktsignal SH (i – 1) auf dem H-Pegel ist, ändert sich das Eingangssignal IN auf ein i-tes Eingangssignal. Wenn das Schiebetaktsignal /SH (i – 1) auf den H-Pegel ansteigt, fällt dann das invertierte Schiebetaktsignal SH (i – 1) auf den L-Pegel, so daß der in 25 gezeigte MOS-Transistor 70 ausgeschaltet wird. Zu dieser Zeit ist das Schiebetaktsignal /SHi auf dem L-Pegel, der getaktete Invertierer CIV1 ist aktiviert und ein selektiver Pegelumwandlungsvorgang wird mit dem abgetasteten Signal durchgeführt. Wenn in der Pegelumwandlungsschaltung LCKi Pegelumwandlung durchgeführt wird, ist das von dem Invertierer 90 ausgegebene invertierte Schiebetaktsignal SHi auf dem H-Pegel. In der Pegelumwandlungsschaltung LCK (i + 1) der folgenden Stufe wird dieses invertierte Schiebetaktsignal SHi als ein Abtastzeitsignal verwendet. Dann wird der MOS-Transistor 70 in der Eingangsstufe angeschaltet, so daß das Eingangssignal IN aufgenommen wird. Wenn das Schiebetaktsignal /SHi auf den H-Pegel ansteigt, wird der getaktete Invertierer CIV1 der Pegelumwandlungsschaltung LCKi deaktiviert und das Pegel-umgewandelte Signal wird durch die Verriegelungsschaltung LLKi in der nachfolgenden Stufe verriegelt.
Die Pegelumwandlungsschaltung LCK (i + 1) der nachfolgenden Stufe vervollständigt ihren Abtastvorgang und führt dann gemäß dem Schiebetaktsignal /SH (i + 1) die Pegelumwandlung und den Verriegelungsvorgang durch.
In dieser Weise wird bei den Pegelumwandlungsschaltungen LCK1–LCKn, der MOS-Transistor (Transistor 70) in der Eingangsstufe angeschaltet, wenn das Eingangssignal IN aufzunehmen ist. Nachdem der Abtastvorgang vervollständigt ist, wird der MOS-Transistor 70 in der Eingangsstufe in einem ausgeschalteten Zustand gehalten. Folglich ist das Eingangssignal IN die ganze Zeit lediglich mit dem internen Knoten DNi der ausgewählten Pegelumwandlungsschaltung gekoppelt, so daß die Last des Eingangssignals reduziert werden kann.
Erste Modifikation
27 zeigt eine Modifikation der Pegelumwandlungsschaltung in der elften Ausführungsform der vorliegenden Erfindung. Die in 27 gezeigte Pegelumwandlungsschaltung LCKi unterscheidet sich in der Konfiguration von der in 23 gezeigten Pegelumwandlungsschaltung in den folgenden Punkten. Speziell wird zu dem Gate des MOS-Transistors 80 in der Eingangsstufe das invertierte Schiebetaktsignal SH (i – 1) der Pegelumwandlungsschaltung (LCK (i – 1)) in der vorhergehenden Stufe als ein Abtastzeitsignal geliefert. Ferner wird das invertierte Schiebetaktsignal SHi als ein Abtastzeitsignal von dem Invertierer 81 zu dem Gate des MOS-Transistors in der Eingangsstufe der Pegelumwandlungs schaltung (LCK (i + 1)) in der nachfolgenden Stufe geliefert. Die weitere spezielle Konfiguration der in 27 gezeigten Pegelumwandlungsschaltung ist identisch zu der Konfiguration der in 23 gezeigten Pegelumwandlungsschaltung LCKi und gleiche Komponenten sind mit gleichen Bezugszeichen bezeichnet und deren Beschreibung wird nicht wiederholt.
Auch bei der in 27 gezeigten Konfiguration der Pegelumwandlungsschaltung LCKi steigt das invertierte Schiebetaktsignal SH (i – 1) auf den H-Pegel, wenn die Pegelumwandlungsschaltung LCKi ausgewählt wird, so daß der MOS-Transistor 80 angeschaltet wird und das Eingangssignal IN zu dem internen Knoten DNs übertragen wird. Wenn das invertierte Schiebetaktsignal SH (i – 1) auf den L-Pegel fällt, wird der MOS-Transistor 80 ausgeschaltet. Entsprechend fällt das Schiebetaktsignal /SHi auf den L-Pegel, das invertierte Schiebetaktsignal SHi vom Invertierer 81 steigt auf den H-Pegel und der interne Knoten DNt wird gemäß dem zu dem Eingangsknoten DNs übertragenen Signal angesteuert. Der getaktete Invertierer CIV2 wird aktiviert, so daß ein Pegel-umgewandeltes Signal erzeugt wird, und dieses Signal wird durch eine Verriegelungsschaltung (LLKi) (nicht gezeigt) verriegelt.
Wenn das Schiebetaktsignal /SHi auf den H-Pegel ansteigt, fällt das invertierte Schiebetaktsignal SHi auf den L-Pegel und der interne Knoten DNt wird wieder auf einem Massespannungspegel gehalten. Folglich ist verhindert, daß der interne Knoten DNt in einen schwebenden Zustand eintritt.
Bei Verwendung der in 27 gezeigten Pegelumwandlungsschaltung LCi ist das Eingangssignal IN nur mit dem internen Knoten einer ausgewählten Pegelumwandlungsschaltung verbunden und folglich ist die Last des Eingangssignals IN reduziert.
Zweite Modifikation
28 zeigt eine weitere Modifikation der Pegelumwandlungsschaltung in der elften Ausführungsform der vorliegenden Erfindung. An der in 28 gezeigten Pegelumwandlungsschaltung liegt sporadisch das Eingangssignal IN an und die Pegelumwandlungsschaltung führt eine Pegelumwandlung dieses Einzelpulseingangssignals IN durch. Speziell beinhaltet die in 28 gezeigte Pegelumwandlungsschaltung einen MOS-Transistor 100, der das Eingangssignal IN gemäß dem Taktsignal CLK1 überträgt, und eine Pegelumwandlungseinheit 102, die das über den MOS-Transistor 100 übertragene Signal gemäß den Taktsignalen CLK2 und /CLK2 Pegel-umwandelt und verriegelt. Die Pegelumwandlungseinheit 102 weist, außer dem MOS-Transistor in der Eingangsstufe, die Schaltungskonfiguration irgendeiner der Pegelumwandlungsschaltungen der ersten bis der neunten Ausführungsform auf. Wenn das Taktsignal CLK2 auf dem H-Pegel ist und das Taktsignal /CLK2 auf dem L-Pegel ist, ist die Pegelumwandlungseinheit 102 aktiviert, so daß ein H-Pegel des abgetasteten Signals in einen H-Pegel auf einem höheren Spannungspegel als dem H-Pegel des abgetasteten Signals umgewandelt wird.
29 ist ein Signalverlaufsdiagramm, das einen Betrieb der in 28 gezeigten Pegelumwandlungsschaltung darstellt. Bezug nehmend auf 29 wird der Betrieb der in 28 gezeigten Pegelumwandlungsschaltung kurz beschrieben.
Wenn das Taktsignal CLK1 auf den H-Pegel ansteigt, wird der MOS-Transistor 100 angeschaltet und das Eingangssignal IN wird zu der Pegelumwandlungseinheit 102 übertragen. Zu dieser Zeit sind die Taktsignale CLK2 und /CLK2 auf dem L-Pegel bzw. dem H-Pegel, so daß die Pegelumwandlungseinheit 102 in einem inaktiven Zustand verbleibt.
Wenn das Taktsignal CLK1 auf den L-Pegel abfällt, wird der MOS-Transistor 100 gesperrt und die Abtastperiode des Eingangssignals IN endet.
Nachdem das Abtasten des Eingangssignals IN vervollständigt ist, steigt nachfolgend das Taktsignal CLK2 auf den H-Pegel und das Taktsignal /CLK2 fällt auf den L-Pegel. Entsprechend wird die Pegelumwandlungseinheit 102 aktiviert, so daß das abgetastete Eingangssignal IN Pegel-umgewandelt wird und ein internes Signal erzeugt wird. Wenn das Taktsignal CLK2 auf den L-Pegel fällt und das Taktsignal /CLK2 auf den H-Pegel ansteigt, wird die Pegelumwandlungseinheit 102 wieder deaktiviert, so daß sie in einen Ausgangs-Hochimpedanzzustand eintritt. Zu dieser Zeit ist das Taktsignal CLK1 auf dem L-Pegel und die Pegelumwandlung für das in der ”Einzelpuls”-Art zugeführte Eingangssignal IN ist vervollständigt.
Folglich kann durch Setzen der jeweiligen Spannungspegel der Taktsignale CLK1, CLK2 und /CLK2 in Übereinstimmung mit der Zeit, zu der das Eingangssignal IN anliegt, das Eingangssignal IN zuverlässig aufgenommen und Pegel-umgewandelt werden. Speziell stellt das Erzeugen des Taktsignals CLK1 und der Taktsignale CLK2 und /CLK2 durch separate Pfade eine derartige Reihenfolge sicher, daß das Eingangssignal abgetastet und dann durch die Pegelumwandlungseinheit 102 Pegel-umgewandelt wird.
Wenn die Seriell/Parallel-Umwandlung und die Pegelumwandlung durchgeführt werden, wird wie oben diskutiert gemäß der elften Ausführungsform der vorliegenden Erfindung das Eingangssignal nur zu der ausgewählten Pegelumwandlungsschaltung übertragen und das Eingangssignal wird gemäß einem entsprechenden Taktsignal (Schiebetaktsignal) aufgenommen und dann Pegel-umgewandelt. Der interne Knoten von nur der ausgewählten Pegelumwandlungsschaltung ist mit dem Eingangssignal IN verbunden, so daß die Last des Eingangssignals IN reduziert ist.
Wenn das in der ”Einzelpuls”-Art angelegte Eingangssignal IN Pegel-umzuwandeln ist, können weiterhin individuelle Taktsignale durch separate Pfade gebildet werden, so daß der Zeitrahmen erhöht wird.
Die Konfiguration der in den 25 und 27 gezeigten Pegelumwandlungsschaltungen LCKi kann irgendeine der Konfigurationen der anderen Ausführungsformen sein.
Ferner kann die Konfiguration des getakteten Invertierers die in 9 gezeigte sein, bei der die mit dem internen Knoten verbundenen MOS-Transistoren mit der hochseitigen und der niedrigseitigen Leistungsversorgung verbunden sind und die MOS-Transistoren, deren Gates die Taktsignale empfangen, mit dem Ausgangsknoten des getakteten Invertierers verbunden sind.
Die vorliegende Erfindung ist generell auf eine Pegelumwandlungsschaltung anwendbar, die die Spannungsamplitude eines Eingangssignals umwandelt, und speziell effektiv auf Anzeigevorrichtungen anwendbar, die Flüssigkristall- oder organische EL-Elemente verwenden, die die oben beschriebene Pegelumwandlung erfordern.
Zusätzlich ist die Pegelumwandlungsschaltung nach der vorliegenden Erfindung auf eine Schnittstelle zwischen Leistungsversorgungen auf jeweiligen zueinander verschiedenen Spannungspegeln in einer Konfiguration anwendbar, die eine Mehrzahl von Leistungsversorgungen verwendet, wie in einem System-LSI.

Claims

Pegelumwandlungsschaltung mit: einem ersten Isoliertgate-Feldeffekttransistor (5) eines ersten Leitungstyps zum Übertragen eines an einem Eingangsknoten (DNS) anliegenden Eingangssignals (IN) zu einem ersten internen Knoten (DN7) gemäß einem ersten Taktsignal (/CLK; /CLKK) von einem ersten Takteingangsknoten (DN4); einem Kapazitätselement vom MOS-Typ (6), das von einem Feldeffekttransistor vom Isoliertgate-Typ gebildet ist und zwischen einen zweiten Takteingangsknoten (DN3), der ein zweites Taktsignal (CLK) empfängt, und den ersten internen Knoten (DN7) geschaltet ist, zum selektiven Ausbilden einer Kapazität gemäß einer Potentialdifferenz zwischen dem ersten internen Knoten (DN7) und dem zweiten Takteingangsknoten (DN3); und einem getakteten Invertierer (CIV), der gemäß dem ersten Taktsignal (/CLK) und dem zweiten Taktsignal (CLK) oder gemäß einem Taktsignal (/CLK) in Phase mit dem ersten Taktsignal (/CLKK) und dem zweiten Taktsignal (CLK) aktiviert ist, wenn der erste Isoliertgate-Feldeffekttransistor nichtleitend ist, und der, wenn er aktiviert ist, ein Potential an dem ersten internen Knoten (DN7) invertiert, sodass an einem zweiten internen Knoten (DN6) ein Signal mit einer größeren Amplitude als einer Amplitude des Eingangssignals (IN) erzeugt wird.
Pegelumwandlungsschaltung nach Anspruch 1, bei der an einem niedrigseitigen Leistungsversorgungsknoten (DN2) des getakteten Invertierers (CIV) dasjenige Taktsignal aus dem ersten Taktsignal (/CLK; /CLKK) an dem ersten Takteingangsknoten (DN4) und dem Taktsignal (/CLK) in Phase mit dem ersten Taktsignal (/CLKK) anliegt, das dieselbe Amplitude wie das zweite Taktsignal aufweist, und an einem hochseitigen Leistungsversorgungsknoten (DN1) des getakteten Invertierers eine Spannung (VDD) entsprechend einem logischen Hochpegel des zweiten Taktsignals (CLK) von dem zweiten Takteingangsknoten (DN3) anliegt, und die Taktsignale (/CLK, CLK; /CLKK, CLK) an dem ersten Takteingangsknoten (DN4) und an dem zweiten Takteingangsknoten (DN3) eine voneinander verschiedene Phase aufweisen.
Pegelumwandlungsschaltung nach Anspruch 1, bei der der getaktete Invertierer (CIV) beinhaltet; einen zweiten Isoliertgate-Feldeffekttransistor (1) eines zweiten Leitungstyps, der mit einem hochseitigen Leistungsversorgungsknoten (DN1) verbunden ist und der ein mit dem ersten internen Knoten (DN7) verbundenes Gate aufweist; einen dritten Isoliertgate-Feldeffekttransistor (2) des zweiten Leitungstyps, der zwischen den zweiten Isoliertgate-Feldeffekttransistor (1) und den zweiten internen Knoten (DN6) geschaltet ist und ein Gate aufweist, das eines von dem ersten Taktsignal (/CLK; /CLKK) an dem ersten Takteingangsknoten (DN4) und dem Taktsignal (/CLK), das in Phase mit dem ersten Taktsignal (/CLKK) ist, empfängt; einen vierten Isoliertgate-Feldeffekttransistor (4) des ersten Leitungstyps, der mit einem niedrigseitigen Leistungsversorgungsknoten (DN2) verbunden ist und ein mit dem ersten internen Knoten (DN7) verbundenes Gate aufweist; und einen fünften Isoliertgate-Feldeffekttransistor (3) des ersten Leitungstyps, der zwischen den vierten Isoliertgate-Feldeffekttransistor (4) und den zweiten internen Knoten geschaltet ist und ein Gate aufweist, das das zweite Taktsignal (CLK) an dem zweiten Takteingangsknoten (DN3) empfängt.
Pegelumwandlungsschaltung nach einem der Ansprüche 1 bis 3, bei der das an dem ersten Takteingangsknoten (DN4) anliegende erste Taktsignal (/CLKK) eine größere Amplitude als das zweite Taktsignal (CLK) von dem zweiten Takteingangsknoten (DN3) aufweist.
Pegelumwandlungsschaltung nach einem der Ansprüche 1 bis 4, bei der sich das erste Taktsignal (/CLK; /CLKK) mit einer Verzögerung zu dem zweiten Taktsignal (CLK) ändert.
Pegelumwandlungsschaltung mit: einem ersten Isoliertgate-Feldeffekttransistor (5) eines ersten Leitungstyps zum Übertragen eines Eingangssignals (IN) zu einem ersten internen Knoten (DN9) gemäß einem ersten Taktsignal (/CLK; /CLKK) von einem ersten Takteingangsknoten (DN4); einem zweiten Isoliertgate-Feldeffekttransistor (9; 9w) des ersten Leitungstyps zum Übertragen eines an einem zweiten Takteingangsknoten (DN3) anliegenden zweiten Taktsignals (CLK) zu einem zweiten internen Knoten (DN7) gemäß einem Potential an dem ersten internen Knoten (DN9); einer Niedrig-Ansteuerungsschaltung (10; 10, 11, 12) zum Treiben des zweiten internen Knotens (DN7) auf einen Spannungspegel eines niedrigseitigen Leistungsversorgungsknotens (DN2a) gemäß einem Taktsignal (/CLK), das in Phase mit dem ersten Taktsignal an dem ersten Takteingangsknoten (DN4) ist; und einem getakteten Invertierer (CIV) zum Ansteuern eines dritten internen Knotens (DN6) in Übereinstimmung mit einem Signalpotential an dem zweiten internen Knoten (DN7), wenn er gemäß Taktsignalen (/CLK, CLK; /CLKK, CLK) aktiviert ist, die in Phase mit den Taktsignalen an dem ersten Takteingangsknoten (DN4) und dem zweiten Takteingangsknoten (DN3) sind.
Pegelumwandlungsschaltung nach Anspruch 6 mit ferner einem MOS-Kapazitätselement (6), das von einem Feldeffekttransistor vom Isoliertgate-Typ gebildet ist und mit dem ersten internen Knoten (DN9) verbunden ist, zum selektiven Ausbilden einer Kapazität gemäß einer Potentialdifferenz zwischen dem zweiten Taktsignal (CLK) an dem zweiten Takteingangsknoten (DN3) und dem ersten internen Knoten (DN9).
Pegelumwandlungsschaltung nach Anspruch 6 mit ferner einem MOS-Kapazitätselement (6), das von einem Feldeffekttransistor vom Isoliertgate-Typ gebildet ist und zwischen den ersten internen Knoten (DN9) und den zweiten internen Knoten (DN7) geschaltet ist und eine Kapazität ausbildet, wenn eine Spannung an dem ersten internen Knoten (DN9) höher als eine Spannung an dem zweiten internen Knoten (DN7) ist.
Pegelumwandlungsschaltung nach einem der Ansprüche 6 bis 8, bei der die Niedrig-Ansteuerungsschaltung einen dritten Isoliertgate-Feldeffekttransistor (10) des ersten Leitungstyps beinhaltet, der zwischen den niedrigseitigen Leistungsversorgungsknoten (DN2a) und den zweiten internen Knoten (DN7) geschaltet ist und ein Gate aufweist, das ein Taktsignal (/CLK) entsprechend dem ersten Taktsignal (/CLKK; /CLK) an dem ersten Takteingangsknoten (DN4) empfängt.
Pegelumwandlungsschaltung nach Anspruch 6, bei der die Niedrig-Ansteuerungsschaltung (10; 11; 12) beinhaltet: einen dritten Isoliertgate-Feldeffekttransistor (10) des ersten Leitungstyps, der zwischen den zweiten internen Knoten (DN7) und den niedrigseitigen Leistungsversorgungsknoten (DN2a) geschaltet ist und ein mit einem vierten internen Knoten (DN10) verbundenes Gate aufweist; einen vierten Isoliertgate-Feldeffekttransistor (12) des ersten Leitungstyps, der zwischen den vierten internen Knoten (DN10) und den niedrigseitigen Leistungsversorgungsknoten (DN2b) geschaltet ist und ein mit dem zweiten internen Knoten (DN7) verbundenes Gate aufweist; und einen fünften Isoliertgate-Feldeffekttransistor (11) eines zweiten Leitungstyps, der zwischen den vierten Isoliertgate-Feldeffekttransistor (12) und einen hochseitigen Leistungsversorgungsknoten (DN1) geschaltet ist und ein Gate aufweist, das ein Taktsignal empfängt, das in Phase mit dem zweiten Taktsignal (CLK) an dem zweiten Takteingangsknoten (DN3) ist.
Pegelumwandlungsschaltung mit: einem getakteten Invertierer (CIVI), der in Antwort auf ein erstes Taktsignal (/SHi, SHi) freigeschaltet wird und, wenn er freigeschaltet ist, ein Signal an einem ersten Knoten (DNi) invertiert und auf einen zweiten Knoten (DNj) überträgt; einem ersten Isoliertgate-Feldeffekttransistor (70), der als Reaktion auf das erste Taktsignal oder auf ein zweites Taktsignal (SH (i – 1)), das eine von dem ersten Taktsignal verschiedene Phase aufweist, leitend gemacht ist, wenn der getaktete Invertierer inaktiv ist, und der, wenn er leitend gemacht ist, ein Eingangssignal (IN) auf den ersten Knoten (DNi) überträgt; und einem MOS-Kapazitätselement (72), das von einem Isoliertgate-Feldeffekttransistor gebildet ist und zwischen den ersten Knoten und einen dritten Knoten geschaltet ist, zum selektiven Durchführen eines Ladungspumpvorgangs in Antwort auf das erste Taktsignal, wenn der getaktete Invertierer freigeschaltet ist.
Pegelumwandlungsschaltung nach Anspruch 11, bei der das erste Taktsignal komplementäre Signale (/SHi, SHi) aufweist, und eines der komplementären Signale an dem ersten Isoliertgate-Feldeffekttransistor (70) anliegt und das andere der komplementären Signale an dem dritten Knoten anliegt, sodass der erste Isoliertgate-Feldeffekttransistor leitend gemacht wird, wenn der getaktete Invertierer (CIVI) inaktiv ist.
Pegelumwandlungsschaltung mit: einem ersten Isoliertgate-Feldeffekttransistor (80), der in Antwort auf ein erstes Taktsignal (SH (i – 1)) leitend gemacht wird und der, wenn er leitend ist, ein Eingangssignal (IN) auf einen ersten Knoten (DNs) überträgt; einem zweiten Isoliertgate-Feldeffekttransistor (82), der selektiv gemäß einem Signal an dem ersten Knoten leitend gemacht wird und der, wenn er leitend gemacht ist, ein zweites Taktsignal (SHi) auf einen zweiten Knoten (DNt) überträgt; einem dritten Isoliertgate-Feldeffekttransistor (83), der selektiv gemäß einem dritten Taktsignal (/SHi), das komplementär zu dem zweiten Taktsignal ist, leitend gemacht wird und der, wenn er leitend gemacht ist, das zweite Taktsignal auf den zweiten Knoten überträgt; und einem getakteten Invertierer (CIV2), der in Antwort auf das zweite und das dritte Taktsignal aktiviert wird, wenn der dritte Isoliertgate-Feldeffekttransistor nichtleitend ist, und das Signal an dem zweiten Knoten invertiert und auf einen nachfolgenden Knoten überträgt.
Seriell/Parallel-Umwandlungsschaltung mit Pegelumwandlungsfunktion mit: einer ersten Pegelumwandlungsschaltung (20) nach Anspruch 1; einer zweiten Pegelumwandlungsschaltung (30), die eine gleiche Konfiguration wie die erste Pegelumwandlungsschaltung (20) aufweist und gemäß dem Taktsignal (/CLKK; /CLK) in Phase mit dem ersten Taktsignal (/CLK) und dem zweiten Taktsignal komplementär zu der ersten Pegelumwandlungsschaltung (20) arbeitet, zum Pegelumwandeln des Eingangssignals (IN); und einer Transferschaltung (24, 26, 32), die Ausgangssignale der ersten Pegelumwandlungsschaltung (20) und der zweiten Pegelumwandlungsschaltung (30) gemäß dem ersten und dem zweiten Taktsignal (/CLK, CLK) aufnimmt, zum parallelen Ausgeben aufgenommener Ausgangssignale, wobei das erste und das zweite Taktsignal jeweils einen Zyklus (2 × Tcy) aufweisen, der doppelt so lang wie ein Zyklus (Tcy) ist, mit dem das Eingangssignal (IN) anliegt.
Seriell/Parallel-Umwandlungsschaltung mit Pegelumwandlungsfunktion mit: einer ersten Pegelumwandlungsschaltung (20) nach Anspruch 6; einer zweiten Pegelumwandlungsschaltung (30), die eine gleiche Konfiguration wie die erste Pegelumwandlungsschaltung (20) aufweist und gemäß dem Taktsignal (/CLK; /CLKK) in Phase mit dem Taktsignal (/CLK; /CLKK) an dem ersten Takteingangsknoten und dem zweiten Taktsignal (CLK) komplementär zu der ersten Pegelumwandlungsschaltung arbeitet, zum Pegelumwandeln des Eingangssignals (IN), sodass ein Ausgangssignal parallel zu der ersten Pegelumwandlungsschaltung (20) erzeugt wird; und einer Transferschaltung (24, 26, 32), die Ausgangssignale der ersten und der zweiten Pegelumwandlungsschaltung (20, 30) aufnimmt, zum parallelen Ausgeben der aufgenommenen Signale gemäß dem ersten und dem zweiten Taktsignal (/CLK, CLK), wobei das erste und das zweite Taktsignal jeweils einen Zyklus (2 × Tcy) aufweisen, der doppelt so lang wie ein Zyklus (Tcy) ist, mit dem das Eingangssignal (IN) anliegt.
Seriell/Parallel-Umwandlungsschaltung mit Pegelumwandlungsfunktion mit: einer Mehrzahl von Pegelumwandlungsschaltungen (LCK1–LCKn) jeweils nach Anspruch 1, die parallel zueinander bereitgestellt sind; einer Mehrzahl von Ausgangs-Verriegelungsschaltungen (SLK1–SLkn), die entsprechend den jeweiligen Pegelumwandlungsschaltungen vorgesehen sind, zum Verriegeln von Ausgangssignalen entsprechender Pegelumwandlungsschaltungen gemäß einem Verriegelungsanweisungssignal (LAT, /LAT); und einer Taktversorgungsschaltung (60) zum Zuführen von Taktsignalen zu jeweiligen ersten Takteingangsknoten der Mehrzahl von Pegelumwandlungsschaltungen, sodass sich die Taktsignale an den jeweiligen ersten Takteingangsknoten in der Periode des ersten Logikpegels voneinander unterscheiden.
Seriell/Parallel-Umwandlungsschaltung mit Pegelumwandlungsfunktion mit: einer Mehrzahl von Pegelumwandlungsschaltungen (LCK1–LCKn) jeweils nach Anspruch 6, die gemeinsam einem Eingangssignal (IN) bereitgestellt sind; einer Mehrzahl von Verriegelungsschaltungen (SLK1–SLKn), die entsprechend den jeweiligen Pegelumwandlungsschaltungen bereitgestellt sind, zum Verriegeln der Ausgangssignale entsprechender Pegelumwandlungsschaltungen gemäß einem Verriegelungsanweisungssignal (LAT, /LAT); und einer Taktversorgungsschaltung (60) zum Zuführen der Taktsignale zu den jeweiligen ersten Takteingangsknoten der Mehrzahl von Pegelumwandlungsschaltungen, sodass die Taktsignale an dem ersten und dem zweiten Taktknoten der jeweiligen Pegelumwandlungsschaltungen in der Periode des ersten Logikpegels zueinander verschieden sind.
Seriell/Parallel-Umwandlungsschaltung mit Pegelumwandlungsfunktion mit: einer Mehrzahl von Pegelumwandlungsschaltungen (LCK1–LCKn) jeweils nach Anspruch 11, die gemeinsam mit einem Eingangsknoten verbunden sind einer Mehrzahl von Ausgangs-Verriegelungsschaltungen (SLK1–SLKn), die entsprechend den jeweiligen Pegelumwandlungsschaltungen vorgesehen sind, zum Verriegeln von Ausgangssignalen entsprechender Pegelumwandlungsschaltungen gemäß einem gemeinsamen Verriegelungs-Anweisungssignal (LAT, /LAT); und einer Taktversorgungsschaltung (60) zum Zuführen von Taktsignalen zu den jeweiligen zweiten Takteingangsknoten der Mehrzahl von Pegelumwandlungsschaltungen, sodass die Mehrzahl von getakteten Invertierern in voneinander verschiedenen Zeitperioden aktiviert sind, wobei das an dem zweiten Takteingangsknoten der Pegelumwandlungsschaltung in einer vorhergehenden Stufe in einer Taktversorgungssequenz anliegende Taktsignal (SH (i – 1), SH) invertiert wird, um zu dem ersten Takteingangsknoten der Pegelumwandlungsschaltung in einer nachfolgenden Stufe in der Taktversorgungssequenz zugeführt zu werden.
Seriell/Parallel-Umwandlungsschaltung mit Pegelumwandlungsfunktion mit: einer Mehrzahl von Pegelumwandlungsschaltungen (LCK1–LCKn) jeweils nach Anspruch 13, die gemeinsam für ein Eingangssignal (IN) vorgesehen sind; einer Mehrzahl von Ausgangs-Verriegelungsschaltungen (SLK1–SLKn), die entsprechend den jeweiligen Pegelumwandlungsschaltungen vorgesehen sind, zum Verriegeln von Ausgangssignalen entsprechender Pegelumwandlungsschaltungen gemäß einem gemeinsamen Verriegelungs-Anweisungssignal (LAT, /LAT); und einer Taktversorgungsschaltung (60) zum Zuführen von Taktsignalen zu den jeweiligen zweiten Takteingangsknoten der Mehrzahl von Pegelumwandlungsschaltungen, sodass die getakteten Invertierer in zueinander verschiedenen Zeitperioden aktiviert sind, wobei das an dem zweiten Takteingangsknoten der Pegelumwandlungsschaltung in einer vorhergehenden Stufe in einer Taktversorgungssequenz anliegende Taktsignal (SHi, SH (i – 1)) invertiert wird, um zu dem ersten Takteingangsknoten der Pegelumwandlungsschaltung in einer nachfolgenden Stufe in der Taktversorgungssequenz zugeführt zu werden.