JP2003115758A - サンプリングレベル変換回路と２相及び多相展開回路並びに表示装置 - Google Patents
サンプリングレベル変換回路と２相及び多相展開回路並びに表示装置Info
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Abstract
(57)【要約】
【課題】端子数を縮減し、低消費電力化を図るレベル変
換回路、該レベル変換回路を備えた展開回路の提供。 【解決手段】高位側電源と低位側電源間に直列形態に接
続された第１乃至第３のＭＯＳトランジスタＭＰ１、Ｍ
Ｎ３、ＭＰ２と、第１、第２のＭＯＳトランジスタＭＰ
１、ＭＮ３の接続点に接続されている容量Ｃ２と、入力
端子と第３のＭＯＳトランジスタＭＮ２のゲート端子と
の間に接続された第４のＭＯＳトランジスタＭＮ１と、
第３のＭＯＳトランジスタＭＮ２のゲートに接続されて
いる容量Ｃ１と、を備え、第１、第２のＭＯＳトランジ
スタＭＰ１、ＭＮ３のゲートにはサンプリングパルス信
号ＳＭＰが共通入力され、第４のＭＯＳトランジスタＭ
Ｎ１のゲートにはサンプリングパルス信号ＳＭＰの反転
信号ＸＳＭＰが入力される。
換回路、該レベル変換回路を備えた展開回路の提供。 【解決手段】高位側電源と低位側電源間に直列形態に接
続された第１乃至第３のＭＯＳトランジスタＭＰ１、Ｍ
Ｎ３、ＭＰ２と、第１、第２のＭＯＳトランジスタＭＰ
１、ＭＮ３の接続点に接続されている容量Ｃ２と、入力
端子と第３のＭＯＳトランジスタＭＮ２のゲート端子と
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号ＳＭＰが共通入力され、第４のＭＯＳトランジスタＭ
Ｎ１のゲートにはサンプリングパルス信号ＳＭＰの反転
信号ＸＳＭＰが入力される。
Description
【０００１】
【発明の属する技術分野】本発明は、レベル変換回路に
関し、特に、液晶表示装置、ＥＬ（EletroLuminescenc
e）表示装置等に用いて好適とされるサンプリングレベ
ル変換回路、及び、サンプリングレベル変換回路を備え
た展開回路と表示装置に関するものである。
関し、特に、液晶表示装置、ＥＬ（EletroLuminescenc
e）表示装置等に用いて好適とされるサンプリングレベ
ル変換回路、及び、サンプリングレベル変換回路を備え
た展開回路と表示装置に関するものである。
【０００２】
【従来の技術】液晶表示装置の小型化、低コスト化、高
精細化を狙って、液晶表示基板と同じ基板上に、液晶表
示装置（モジュール）内に設けられる回路を、集積化す
る技術の開発が進んでいる。その一つの例として、多結
晶シリコン薄膜トランジスタ(poly silicon Thin Film
Transistor；以下、「多結晶シリコンＴＦＴ」、あるい
は「ｐ−Ｓｉ ＴＦＴ」とも略記される)による駆動回
路を集積した液晶表示基板が知られている。多結晶シリ
コンＴＦＴをガラス基板等に低温で成膜させる方法とし
て、例えば減圧又はプラズマＣＶＤ（Chemical Vapor D
eposition）等で前駆膜を堆積し、これをレーザでアニ
ール処理して多結晶化する方法等が用いられている。多
結晶シリコンＴＦＴは、アモルファスシリコンＴＦＴと
較べて移動度が高く、データ線駆動回路等の周辺回路の
一部を集積化することができ、駆動ＬＳＩの個数等を削
減及び実装コストの低減を実現することができる。そし
て、データ線駆動回路において、デジタルの表示データ
をアナログ信号に変換するデジタル・アナログ変換器
（「ＤＡＣ」と略記される）を搭載した液晶表示基板が
実現されている。
精細化を狙って、液晶表示基板と同じ基板上に、液晶表
示装置（モジュール）内に設けられる回路を、集積化す
る技術の開発が進んでいる。その一つの例として、多結
晶シリコン薄膜トランジスタ(poly silicon Thin Film
Transistor；以下、「多結晶シリコンＴＦＴ」、あるい
は「ｐ−Ｓｉ ＴＦＴ」とも略記される)による駆動回
路を集積した液晶表示基板が知られている。多結晶シリ
コンＴＦＴをガラス基板等に低温で成膜させる方法とし
て、例えば減圧又はプラズマＣＶＤ（Chemical Vapor D
eposition）等で前駆膜を堆積し、これをレーザでアニ
ール処理して多結晶化する方法等が用いられている。多
結晶シリコンＴＦＴは、アモルファスシリコンＴＦＴと
較べて移動度が高く、データ線駆動回路等の周辺回路の
一部を集積化することができ、駆動ＬＳＩの個数等を削
減及び実装コストの低減を実現することができる。そし
て、データ線駆動回路において、デジタルの表示データ
をアナログ信号に変換するデジタル・アナログ変換器
（「ＤＡＣ」と略記される）を搭載した液晶表示基板が
実現されている。
【０００３】このように、ＤＡＣを搭載した液晶表示基
板に入力される映像信号は、デジタル信号であり、デジ
タル信号は、通常、液晶表示基板の外部に設けられてい
る信号処理回路（「外部信号処理回路」という）によっ
て生成される。
板に入力される映像信号は、デジタル信号であり、デジ
タル信号は、通常、液晶表示基板の外部に設けられてい
る信号処理回路（「外部信号処理回路」という）によっ
て生成される。
【０００４】通常、この外部信号処理回路は、単結晶シ
リコンＣＭＯＳ(Complementary ＭＯＳ)集積回路で構
成されており、その駆動電圧は、多結晶シリコンＴＦＴ
集積回路を駆動するための電源電圧よりも低いのが常で
ある。例えば外部信号処理回路は、３．３Ｖ電源で動作
し、多結晶シリコンＴＦＴ集積回路は、液晶表示基板を
十分なスピードで駆動するために、あるいは液晶に十分
な電圧を印可するために、１０Ｖ程度の電源電圧を必要
とする。このため、３．３Ｖのロジック信号を、液晶表
示基板上に集積したレベル変換回路で１０Ｖ程度に昇圧
して、多結晶シリコンＴＦＴ回路を駆動する構成がとら
れている。
リコンＣＭＯＳ(Complementary ＭＯＳ)集積回路で構
成されており、その駆動電圧は、多結晶シリコンＴＦＴ
集積回路を駆動するための電源電圧よりも低いのが常で
ある。例えば外部信号処理回路は、３．３Ｖ電源で動作
し、多結晶シリコンＴＦＴ集積回路は、液晶表示基板を
十分なスピードで駆動するために、あるいは液晶に十分
な電圧を印可するために、１０Ｖ程度の電源電圧を必要
とする。このため、３．３Ｖのロジック信号を、液晶表
示基板上に集積したレベル変換回路で１０Ｖ程度に昇圧
して、多結晶シリコンＴＦＴ回路を駆動する構成がとら
れている。
【０００５】かかる構成の場合、外部信号処理回路と、
多結晶シリコンＴＦＴ回路とのインターフェイス回路と
なるレベル変換回路が重要な回路要素となる。
多結晶シリコンＴＦＴ回路とのインターフェイス回路と
なるレベル変換回路が重要な回路要素となる。
【０００６】従来のレベル変換回路について、いくつか
の回路構成を説明する。図２４は、従来のレベル変換回
路のうち、襷掛け型の構成の二つの例を示すものであ
る。図２４（ａ）を参照すると、このレベル変換回路
は、電源ＶＤＤにソースが接続されたＰチャネルＭＯＳ
トランジスタＭＰ１、ＭＰ２と、ソースが共通接続され
て電源ＶＳＳに接続され、ドレインがＰチャネルＭＯＳ
トランジスタＭＰ１、ＭＰ２のドレインにそれぞれ接続
されたＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２を
備え、ＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２の
ドレインは、ＰチャネルＭＯＳトランジスタＭＰ１、Ｍ
Ｐ２のゲートに交差接続（襷掛け）されている。Ｎチャ
ネルＭＯＳトランジスタＭＮ１、ＭＮ２のゲートに相補
の入力信号ＩＮ、ＩＮＢが入力され、ＮチャネルＭＯＳ
トランジスタＭＮ１のドレインから出力が取り出され
る。
の回路構成を説明する。図２４は、従来のレベル変換回
路のうち、襷掛け型の構成の二つの例を示すものであ
る。図２４（ａ）を参照すると、このレベル変換回路
は、電源ＶＤＤにソースが接続されたＰチャネルＭＯＳ
トランジスタＭＰ１、ＭＰ２と、ソースが共通接続され
て電源ＶＳＳに接続され、ドレインがＰチャネルＭＯＳ
トランジスタＭＰ１、ＭＰ２のドレインにそれぞれ接続
されたＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２を
備え、ＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２の
ドレインは、ＰチャネルＭＯＳトランジスタＭＰ１、Ｍ
Ｐ２のゲートに交差接続（襷掛け）されている。Ｎチャ
ネルＭＯＳトランジスタＭＮ１、ＭＮ２のゲートに相補
の入力信号ＩＮ、ＩＮＢが入力され、ＮチャネルＭＯＳ
トランジスタＭＮ１のドレインから出力が取り出され
る。
【０００７】また図２４（ｂ）に示す構成では、電源に
ソースが接続されたＰチャネルＭＯＳトランジスタＭＰ
３、ＭＰ４のゲートが、相補の入力信号ＶＩＮ、ＶＩＮ
Ｂを入力する第１のＣＭＯＳインバータ（ＭＰ１、ＭＮ
１）と、第２のＣＭＯＳインバータ（ＭＰ２、ＭＮ２）
の出力と交差接続されている。上記した襷掛けの構成と
しては、特開平０２−３７８２３号、特開平０４−２６
８８１８号、及び、特開平０２−２９１７１９号、特開
平０４−２８４０２１号等の記載が参照される。
ソースが接続されたＰチャネルＭＯＳトランジスタＭＰ
３、ＭＰ４のゲートが、相補の入力信号ＶＩＮ、ＶＩＮ
Ｂを入力する第１のＣＭＯＳインバータ（ＭＰ１、ＭＮ
１）と、第２のＣＭＯＳインバータ（ＭＰ２、ＭＮ２）
の出力と交差接続されている。上記した襷掛けの構成と
しては、特開平０２−３７８２３号、特開平０４−２６
８８１８号、及び、特開平０２−２９１７１９号、特開
平０４−２８４０２１号等の記載が参照される。
【０００８】上記した襷掛けの構成は、定常状態では定
常電流がないため（トランジスタのゲート・ソース電圧
ＶＧＳ＝０Ｖのリーク電流程度）、消費電力が低いもの
の、１種類の信号に対し、ＩＮとその反転信号(相補信
号)ＩＮＢの２入力が必要である。このため、データの
ビット幅が例えば１００bitsを超えるデータバスに接続
する場合、襷掛け型のレベル変換回路は、端子数が倍と
なり、多数の端子の接続（コンタクト）が問題となる。
常電流がないため（トランジスタのゲート・ソース電圧
ＶＧＳ＝０Ｖのリーク電流程度）、消費電力が低いもの
の、１種類の信号に対し、ＩＮとその反転信号(相補信
号)ＩＮＢの２入力が必要である。このため、データの
ビット幅が例えば１００bitsを超えるデータバスに接続
する場合、襷掛け型のレベル変換回路は、端子数が倍と
なり、多数の端子の接続（コンタクト）が問題となる。
【０００９】図２５（ａ）は、定電流負荷型（ソース接
地増幅回路）型のレベル変換回路の構成を示すものであ
る。このレベル変換回路では、ソースが接地されたＮチ
ャネルＭＯＳトランジスタＭＮ１のゲートに入力信号が
入力され、ドレインは定電流負荷に接続され、ドレイン
から出力ＯＵＴが取り出される。レベル変換回路では、
入力は、ＩＮのみの１入力の構成であるが、高位側電源
から低位側電源に定常電流が流れる。このため、このレ
ベル変換回路を多数搭載した場合、消費電力が大きくな
る。
地増幅回路）型のレベル変換回路の構成を示すものであ
る。このレベル変換回路では、ソースが接地されたＮチ
ャネルＭＯＳトランジスタＭＮ１のゲートに入力信号が
入力され、ドレインは定電流負荷に接続され、ドレイン
から出力ＯＵＴが取り出される。レベル変換回路では、
入力は、ＩＮのみの１入力の構成であるが、高位側電源
から低位側電源に定常電流が流れる。このため、このレ
ベル変換回路を多数搭載した場合、消費電力が大きくな
る。
【００１０】図２５（ｂ）は、インバータ型レベル変換
回路を示す図であり、ＣＭＯＳインバータ（ＭＰ１、Ｍ
Ｎ１）、あるいは、ＣＭＯＳインバータ（ＭＰ１、ＭＮ
１）と高位側電源ＶＤＤとの間に、ドレインとゲートを
接続した（ダイオード接続された）ＮチャネルＭＯＳト
ランジスタＭＮ２を備えた構成とされている。
回路を示す図であり、ＣＭＯＳインバータ（ＭＰ１、Ｍ
Ｎ１）、あるいは、ＣＭＯＳインバータ（ＭＰ１、ＭＮ
１）と高位側電源ＶＤＤとの間に、ドレインとゲートを
接続した（ダイオード接続された）ＮチャネルＭＯＳト
ランジスタＭＮ２を備えた構成とされている。
【００１１】図２５（ｃ）は、特開平０６−１６４３６
５号公報に開示されているレベル変換回路の構成を示し
ている。このレベル変換回路において、第１駆動トラン
ジスタｍｎ１及び第１負荷トランジスタｍｐ１は中点ノ
ードＡを介して互いに直列接続され、第２駆動トランジ
スタｍｎ２及び第２負荷トランジスタｍｐ２は出力ノー
ドＢを介して互いに直列接続されている。第１駆動トラ
ンジスタは低振幅の単相入力クロックパルスφに応答し
て動作し、中点ノードＡを介して第２負荷トランジスタ
ｍｐ２を抑制し、第２駆動トランジスタｍｎ２を導通さ
せることにより出力ノードＢに高振幅ＶＤＤの出力クロ
ックパルスＱを立ち上げる。補助トランジスタｍｐ３
は、単相入力クロックパルスφの解除に伴い中点ノード
Ａを介して第２駆動トランジスタｍｎ２を復帰させる一
方、第２負荷トランジスタｍｐ２を遮断することによ
り、出力クロックパルスＱを立ち上げる。
５号公報に開示されているレベル変換回路の構成を示し
ている。このレベル変換回路において、第１駆動トラン
ジスタｍｎ１及び第１負荷トランジスタｍｐ１は中点ノ
ードＡを介して互いに直列接続され、第２駆動トランジ
スタｍｎ２及び第２負荷トランジスタｍｐ２は出力ノー
ドＢを介して互いに直列接続されている。第１駆動トラ
ンジスタは低振幅の単相入力クロックパルスφに応答し
て動作し、中点ノードＡを介して第２負荷トランジスタ
ｍｐ２を抑制し、第２駆動トランジスタｍｎ２を導通さ
せることにより出力ノードＢに高振幅ＶＤＤの出力クロ
ックパルスＱを立ち上げる。補助トランジスタｍｐ３
は、単相入力クロックパルスφの解除に伴い中点ノード
Ａを介して第２駆動トランジスタｍｎ２を復帰させる一
方、第２負荷トランジスタｍｐ２を遮断することによ
り、出力クロックパルスＱを立ち上げる。
【００１２】さらに、文献（IEEE，ISSCC2000，DIGEST
OF TECHNICAL PAPERS, 第188-189頁）には、図２６に
示すように、ＤＡＣ内蔵ＬＣＤ（Liquid Crystal Dis
play）に搭載され、低消費電力かつ素子数の少ないレベ
ルシフト＆ラッチ回路（サンプリング・ラッチ）が開示
されている。この回路構成は、メモリで用いられている
ラッチ型センスアンプと同じであり、入力端子と高圧側
の電源（VDD９V）とがスイッチを介してＤＣ（直流）的
に接続されているため、入力端子に高電圧が印加される
可能性がある。このため、入力端子に接続される低圧側
の回路を破壊しないように、スイッチングのタイミング
を設計する必要がある。
OF TECHNICAL PAPERS, 第188-189頁）には、図２６に
示すように、ＤＡＣ内蔵ＬＣＤ（Liquid Crystal Dis
play）に搭載され、低消費電力かつ素子数の少ないレベ
ルシフト＆ラッチ回路（サンプリング・ラッチ）が開示
されている。この回路構成は、メモリで用いられている
ラッチ型センスアンプと同じであり、入力端子と高圧側
の電源（VDD９V）とがスイッチを介してＤＣ（直流）的
に接続されているため、入力端子に高電圧が印加される
可能性がある。このため、入力端子に接続される低圧側
の回路を破壊しないように、スイッチングのタイミング
を設計する必要がある。
【００１３】上記以外の構成として、例えば差動対を用
いた回路等によるレベル変換回路においては、アイドリ
ング電流が必要とされるか、あるいは、レベル変換回路
を動作させるための別電源が必要とされる場合がある。
いた回路等によるレベル変換回路においては、アイドリ
ング電流が必要とされるか、あるいは、レベル変換回路
を動作させるための別電源が必要とされる場合がある。
【００１４】
【発明が解決しようとする課題】入力信号をサンプリン
グしてレベル変換して出力するサンプリングレベル変換
回路をＬＣＤモジュールに搭載する場合、以下の仕様の
実現が要求される。
グしてレベル変換して出力するサンプリングレベル変換
回路をＬＣＤモジュールに搭載する場合、以下の仕様の
実現が要求される。
【００１５】・１種類の入力信号に対し１入力端子であ
ること。
ること。
【００１６】・低消費電力（定常電流０：オフリーク程
度）。
度）。
【００１７】・入力信号振幅が０−３VとＴＦＴの閾値
程度の電圧でも動作する回路が設計可能であること。
程度の電圧でも動作する回路が設計可能であること。
【００１８】・余計な電源が不要であること。
【００１９】したがって、本発明が解決しようとする課
題は、端子数を縮減し、低消費電力化を図るレベル変換
回路、該レベル変換回路を備えた２相及び多相展開回路
と表示装置を提供することにある。
題は、端子数を縮減し、低消費電力化を図るレベル変換
回路、該レベル変換回路を備えた２相及び多相展開回路
と表示装置を提供することにある。
【００２０】
【課題を解決するための手段】前記課題を解決する手段
を提供する本発明に係るレベル変換回路は、その一つの
アスペクトにおいて、入力されるサンプリング制御信号
に基づき、セットアップ期間に、出力ノードの充電パス
に挿入されているスイッチ素子をオンし前記出力ノード
を高位側電源電圧にプリチャージする手段と、入力信号
電圧をサンプリングする手段と、を備え、前記セットア
ップ期間において、前記入力されるサンプリング制御信
号に基づき、前記出力ノードの放電パスはオフ状態に保
たれ、前記入力されるサンプリング制御信号で規定され
る出力期間には、前記セットアップ期間にサンプリング
された前記入力信号電圧の論理値に応じて、前記出力ノ
ードの放電パスに挿入されているスイッチ素子がオン又
はオフされ、前記放電パスに挿入されている前記スイッ
チ素子がオンのときには、前記放電パスはオン状態とさ
れて、プリチャージされた前記出力ノードの放電が行わ
れ、前記放電パスに挿入されている前記スイッチ素子が
オフのとき、プリチャージされた前記出力ノードの放電
は行われない、構成とされている。
を提供する本発明に係るレベル変換回路は、その一つの
アスペクトにおいて、入力されるサンプリング制御信号
に基づき、セットアップ期間に、出力ノードの充電パス
に挿入されているスイッチ素子をオンし前記出力ノード
を高位側電源電圧にプリチャージする手段と、入力信号
電圧をサンプリングする手段と、を備え、前記セットア
ップ期間において、前記入力されるサンプリング制御信
号に基づき、前記出力ノードの放電パスはオフ状態に保
たれ、前記入力されるサンプリング制御信号で規定され
る出力期間には、前記セットアップ期間にサンプリング
された前記入力信号電圧の論理値に応じて、前記出力ノ
ードの放電パスに挿入されているスイッチ素子がオン又
はオフされ、前記放電パスに挿入されている前記スイッ
チ素子がオンのときには、前記放電パスはオン状態とさ
れて、プリチャージされた前記出力ノードの放電が行わ
れ、前記放電パスに挿入されている前記スイッチ素子が
オフのとき、プリチャージされた前記出力ノードの放電
は行われない、構成とされている。
【００２１】本発明に係るレベル変換回路は、その一つ
のアスペクトにおいて、高位側電源と低位側電源間に直
列形態に接続されている第１乃至第３のスイッチ素子を
備え、前記第１のスイッチ素子と前記第２のスイッチ素
子の接続点には第１の容量が接続され、入力信号が入力
される入力端子と前記第３のスイッチ素子の制御端子と
の間に接続された第４のスイッチ素子を備え、前記第３
のスイッチ素子の制御端子と前記第４のスイッチ素子と
の接続点に第２の容量が接続されており、前記第１のス
イッチ素子の制御端子と前記第２のスイッチ素子の制御
端子には第１のサンプリング制御信号が共通に入力さ
れ、前記第１のサンプリング制御信号が第２の論理値の
とき、前記第１のスイッチ素子がオンし、前記第２のス
イッチ素子はオフし、前記第１の容量が前記高位側電源
の電源電圧に充電され、前記第４のスイッチ素子の制御
端子には、第２のサンプリング制御信号が入力され、前
記第２のサンプリング制御信号が第１の論理値のとき前
記第４のスイッチ素子はオンし、前記第２の容量は前記
入力信号電圧で充電され、前記第１のサンプリング制御
信号が第１の論理値のとき、前記第１のスイッチ素子は
オフし、前記第２のスイッチ素子がオンし、このときの
前記第１の容量の端子電圧が、直接に、又は、間接的
に、出力信号として取り出される構成とされる。
のアスペクトにおいて、高位側電源と低位側電源間に直
列形態に接続されている第１乃至第３のスイッチ素子を
備え、前記第１のスイッチ素子と前記第２のスイッチ素
子の接続点には第１の容量が接続され、入力信号が入力
される入力端子と前記第３のスイッチ素子の制御端子と
の間に接続された第４のスイッチ素子を備え、前記第３
のスイッチ素子の制御端子と前記第４のスイッチ素子と
の接続点に第２の容量が接続されており、前記第１のス
イッチ素子の制御端子と前記第２のスイッチ素子の制御
端子には第１のサンプリング制御信号が共通に入力さ
れ、前記第１のサンプリング制御信号が第２の論理値の
とき、前記第１のスイッチ素子がオンし、前記第２のス
イッチ素子はオフし、前記第１の容量が前記高位側電源
の電源電圧に充電され、前記第４のスイッチ素子の制御
端子には、第２のサンプリング制御信号が入力され、前
記第２のサンプリング制御信号が第１の論理値のとき前
記第４のスイッチ素子はオンし、前記第２の容量は前記
入力信号電圧で充電され、前記第１のサンプリング制御
信号が第１の論理値のとき、前記第１のスイッチ素子は
オフし、前記第２のスイッチ素子がオンし、このときの
前記第１の容量の端子電圧が、直接に、又は、間接的
に、出力信号として取り出される構成とされる。
【００２２】他のアスペクトにおいて、本発明に係る２
相展開回路は、上記した本発明に係るサンプリングレベ
ル変換回路からなる第１、第２のサンプリングレベル変
換回路を備え、前記第１及び第２のサンプリングレベル
変換回路には入力信号が共通に入力され、前記第２のサ
ンプリングレベル変換回路には、前記第１のサンプリン
グレベル変換回路の前記第１、第２のサンプリング制御
信号の値が反転された値の信号が、それぞれ対応するス
イッチ素子に入力され、前記第１のサンプリングレベル
変換回路の出力を前記第１のサンプリング制御信号に基
づき取り込み、前記第１のサンプリング制御信号に基づ
き出力する第１のマスタースレーブ型のラッチと、前記
第１のマスタースレーブ型のラッチの出力を前記第１の
サンプリング制御信号に基づき出力するラッチと、前記
第２のサンプリングレベル変換回路の出力を前記第２の
サンプリング制御信号に基づき取り込み、前記第１のサ
ンプリング制御信号に基づき出力する第２のマスタース
レーブ型のラッチと、を備える。
相展開回路は、上記した本発明に係るサンプリングレベ
ル変換回路からなる第１、第２のサンプリングレベル変
換回路を備え、前記第１及び第２のサンプリングレベル
変換回路には入力信号が共通に入力され、前記第２のサ
ンプリングレベル変換回路には、前記第１のサンプリン
グレベル変換回路の前記第１、第２のサンプリング制御
信号の値が反転された値の信号が、それぞれ対応するス
イッチ素子に入力され、前記第１のサンプリングレベル
変換回路の出力を前記第１のサンプリング制御信号に基
づき取り込み、前記第１のサンプリング制御信号に基づ
き出力する第１のマスタースレーブ型のラッチと、前記
第１のマスタースレーブ型のラッチの出力を前記第１の
サンプリング制御信号に基づき出力するラッチと、前記
第２のサンプリングレベル変換回路の出力を前記第２の
サンプリング制御信号に基づき取り込み、前記第１のサ
ンプリング制御信号に基づき出力する第２のマスタース
レーブ型のラッチと、を備える。
【００２３】さらに他のアスペクトにおいて、本発明に
係る表示装置は、複数のデータ線と複数の走査線の交点
に画素群がマトリクス状に配置された表示部を有する表
示パネルと、前記複数の走査線に順次電圧を印加する走
査線駆動回路と、上位装置からの表示データを受け該表
示データに対応した電圧を前記複数のデータ線に印加す
るデータ線駆動回路と、を有する表示装置において、前
記表示パネルの外部に、表示データを格納する表示メモ
リと、前記表示メモリの制御及び前記上位装置との通信
の制御を行うコントローラとが配設され、前記表示パネ
ルにおいて、前記表示メモリから転送される表示データ
を受け、より高振幅の信号にレベル変換するレベル変換
回路として、上記した本発明に係るサンプリングレベル
変換回路を備えている。
係る表示装置は、複数のデータ線と複数の走査線の交点
に画素群がマトリクス状に配置された表示部を有する表
示パネルと、前記複数の走査線に順次電圧を印加する走
査線駆動回路と、上位装置からの表示データを受け該表
示データに対応した電圧を前記複数のデータ線に印加す
るデータ線駆動回路と、を有する表示装置において、前
記表示パネルの外部に、表示データを格納する表示メモ
リと、前記表示メモリの制御及び前記上位装置との通信
の制御を行うコントローラとが配設され、前記表示パネ
ルにおいて、前記表示メモリから転送される表示データ
を受け、より高振幅の信号にレベル変換するレベル変換
回路として、上記した本発明に係るサンプリングレベル
変換回路を備えている。
【００２４】さらに他のアスペクトにおいて、本発明に
係る表示装置は、前記表示パネルにおいて、前記表示メ
モリから転送される表示データを受け、より高振幅の信
号にレベル変換する回路として、上記した本発明に係る
２相展開回路を備えている。さらに、前記表示パネル上
に、前記２相展開回路の出力を受けるデジタルアナログ
変換器を備えた構成としてもよい。
係る表示装置は、前記表示パネルにおいて、前記表示メ
モリから転送される表示データを受け、より高振幅の信
号にレベル変換する回路として、上記した本発明に係る
２相展開回路を備えている。さらに、前記表示パネル上
に、前記２相展開回路の出力を受けるデジタルアナログ
変換器を備えた構成としてもよい。
【００２５】さらに他のアスペクトにおいて、本発明に
係るｎ相展開回路は、上記したサンプリングレベル変換
回路をｎ個（ｎは２以上の所定の正整数）備え、ｎ個の
前記サンプリングレベル変換回路の前記入力端子にはデ
ータ信号線が共通に接続されており、隣り合う位相が互
いに１データサイクル分離間している多相クロック信号
を生成する回路を備え、ｉ番目（ただし、ｉは１以上ｎ
以下の整数）の前記サンプリングレベル変換回路の前記
第２のサンプリング制御信号には、前記多相クロック信
号のｉ番目のクロック信号を入力し、前記第１のサンプ
リング制御信号には、前記多相クロック信号の（ｉ＋
１）番目のクロック信号を入力し、ｉ番目の前記サンプ
リングレベル変換回路の前記第１の容量の端子電圧を受
け、（ｉ＋１）番目のクロック信号の第１の論理値への
遷移で出力し、（ｉ＋１）番目のクロック信号の第２の
論理値で記憶する第１のラッチ回路を、前記サンプリン
グレベル変換回路に対応させてｎ個備え、前記第１のラ
ッチ回路の出力をそれぞれ入力し、データサイクルをｎ
分周したサイクルのクロックでラッチ出力する第２のラ
ッチ回路をｎ個備えている。以下の説明からも、当業者
には、明らかなように、上記課題は、特許請求の範囲の
各請求項の発明によっても同様にして解決される。
係るｎ相展開回路は、上記したサンプリングレベル変換
回路をｎ個（ｎは２以上の所定の正整数）備え、ｎ個の
前記サンプリングレベル変換回路の前記入力端子にはデ
ータ信号線が共通に接続されており、隣り合う位相が互
いに１データサイクル分離間している多相クロック信号
を生成する回路を備え、ｉ番目（ただし、ｉは１以上ｎ
以下の整数）の前記サンプリングレベル変換回路の前記
第２のサンプリング制御信号には、前記多相クロック信
号のｉ番目のクロック信号を入力し、前記第１のサンプ
リング制御信号には、前記多相クロック信号の（ｉ＋
１）番目のクロック信号を入力し、ｉ番目の前記サンプ
リングレベル変換回路の前記第１の容量の端子電圧を受
け、（ｉ＋１）番目のクロック信号の第１の論理値への
遷移で出力し、（ｉ＋１）番目のクロック信号の第２の
論理値で記憶する第１のラッチ回路を、前記サンプリン
グレベル変換回路に対応させてｎ個備え、前記第１のラ
ッチ回路の出力をそれぞれ入力し、データサイクルをｎ
分周したサイクルのクロックでラッチ出力する第２のラ
ッチ回路をｎ個備えている。以下の説明からも、当業者
には、明らかなように、上記課題は、特許請求の範囲の
各請求項の発明によっても同様にして解決される。
【００２６】
【発明の実施の形態】本発明の実施の形態について説明
する。本発明に係るサンプリングレベル変換回路は、そ
の好ましい一実施の形態において、入力されるサンプリ
ング制御信号（図１のＳＭＰ、ＸＳＭＰ）に基づき、セ
ットアップ期間に、出力ノードの充電パス（容量Ｃ２と
高位側電源間のパス）に挿入されているスイッチ素子
（図１のＭＰ１）をオンし出力ノードを高位側電源電圧
にプリチャージする手段と、入力信号電圧をサンプリン
グする手段（図１のＭＮ１、Ｃ１）と、を備えており、
このセットアップ期間に、入力されるサンプリング制御
信号（ＳＭＰ）に基づき、出力ノードの放電パスはオフ
状態（非導通状態）に設定され（図１のＭＮ３がオ
フ）、セットアップ期間につづく出力期間において、セ
ットアップ期間中にサンプリングされた入力信号の論理
値（容量Ｃ１の端子電圧）に応じて、出力ノードの放電
パスに挿入されているスイッチ素子（図１のＭＮ２）が
オン又はオフされ、該放電パスに挿入されているスイッ
チ素子（図１のＭＮ２）がオンのとき、入力されるサン
プリング制御信号に基づき（図１のＭＮ３はオン）、出
力ノードの放電パスはオン状態（導通状態）とされ、高
位側電源電圧にプリチャージされた出力ノードが放電さ
れ、該放電パスに挿入されているスイッチ素子（図１の
ＭＮ２）がオフのときは、出力ノードは放電されず、プ
リチャージされた高位側電源電圧とされる。
する。本発明に係るサンプリングレベル変換回路は、そ
の好ましい一実施の形態において、入力されるサンプリ
ング制御信号（図１のＳＭＰ、ＸＳＭＰ）に基づき、セ
ットアップ期間に、出力ノードの充電パス（容量Ｃ２と
高位側電源間のパス）に挿入されているスイッチ素子
（図１のＭＰ１）をオンし出力ノードを高位側電源電圧
にプリチャージする手段と、入力信号電圧をサンプリン
グする手段（図１のＭＮ１、Ｃ１）と、を備えており、
このセットアップ期間に、入力されるサンプリング制御
信号（ＳＭＰ）に基づき、出力ノードの放電パスはオフ
状態（非導通状態）に設定され（図１のＭＮ３がオ
フ）、セットアップ期間につづく出力期間において、セ
ットアップ期間中にサンプリングされた入力信号の論理
値（容量Ｃ１の端子電圧）に応じて、出力ノードの放電
パスに挿入されているスイッチ素子（図１のＭＮ２）が
オン又はオフされ、該放電パスに挿入されているスイッ
チ素子（図１のＭＮ２）がオンのとき、入力されるサン
プリング制御信号に基づき（図１のＭＮ３はオン）、出
力ノードの放電パスはオン状態（導通状態）とされ、高
位側電源電圧にプリチャージされた出力ノードが放電さ
れ、該放電パスに挿入されているスイッチ素子（図１の
ＭＮ２）がオフのときは、出力ノードは放電されず、プ
リチャージされた高位側電源電圧とされる。
【００２７】より詳細には、図１を参照すると、サンプ
リングレベル変換回路は、高位側電源と低位側電源間に
直列形態に接続され、第１乃至第３のスイッチ素子をな
す第１乃至第３のＭＯＳトランジスタ（ＭＰ１、ＭＮ
３、ＭＮ２）と、第１、第２のＭＯＳトランジスタ（Ｍ
Ｐ１、ＭＮ３）の接続点に接続されている容量（Ｃ２）
と、入力端子と第３のＭＯＳトランジスタ（ＭＮ２）の
ゲート端子との間に接続され、第４のスイッチ素子をな
す第４のＭＯＳトランジスタ（ＭＮ１）と、第３のＭＯ
Ｓトランジスタ（ＭＮ２）のゲートに接続されている容
量（Ｃ１）と、を備え、第１、第２のＭＯＳトランジス
タ（ＭＰ１、ＭＮ３）のゲートには第１のサンプリング
制御信号（ＳＭＰ）が共通入力され、第４のＭＯＳトラ
ンジスタ（ＭＮ１）のゲートには、第２のサンプリング
制御信号（ＸＳＭＰ）が入力される。
リングレベル変換回路は、高位側電源と低位側電源間に
直列形態に接続され、第１乃至第３のスイッチ素子をな
す第１乃至第３のＭＯＳトランジスタ（ＭＰ１、ＭＮ
３、ＭＮ２）と、第１、第２のＭＯＳトランジスタ（Ｍ
Ｐ１、ＭＮ３）の接続点に接続されている容量（Ｃ２）
と、入力端子と第３のＭＯＳトランジスタ（ＭＮ２）の
ゲート端子との間に接続され、第４のスイッチ素子をな
す第４のＭＯＳトランジスタ（ＭＮ１）と、第３のＭＯ
Ｓトランジスタ（ＭＮ２）のゲートに接続されている容
量（Ｃ１）と、を備え、第１、第２のＭＯＳトランジス
タ（ＭＰ１、ＭＮ３）のゲートには第１のサンプリング
制御信号（ＳＭＰ）が共通入力され、第４のＭＯＳトラ
ンジスタ（ＭＮ１）のゲートには、第２のサンプリング
制御信号（ＸＳＭＰ）が入力される。
【００２８】この回路の動作の概略を説明すると、第１
のサンプリング制御信号（ＳＭＰ）が第２の論理値のと
き（セットアップ期間）、第１のスイッチ素子をなすＭ
ＯＳトランジスタ（ＭＰ１）がオンし、第２のスイッチ
素子をなすＭＯＳトランジスタ（ＭＮ３）はオフし、容
量（Ｃ２）が高位側電源の電源電圧に充電される。第２
のサンプリング制御信号（ＸＳＭＰ）が第１の論理値の
とき第４のスイッチ素子をなす第４のＭＯＳトランジス
タ（ＭＮ１）がオンし容量（Ｃ１）は入力信号電圧で充
電される。
のサンプリング制御信号（ＳＭＰ）が第２の論理値のと
き（セットアップ期間）、第１のスイッチ素子をなすＭ
ＯＳトランジスタ（ＭＰ１）がオンし、第２のスイッチ
素子をなすＭＯＳトランジスタ（ＭＮ３）はオフし、容
量（Ｃ２）が高位側電源の電源電圧に充電される。第２
のサンプリング制御信号（ＸＳＭＰ）が第１の論理値の
とき第４のスイッチ素子をなす第４のＭＯＳトランジス
タ（ＭＮ１）がオンし容量（Ｃ１）は入力信号電圧で充
電される。
【００２９】第１のサンプリング制御信号（ＳＭＰ）が
第１の論理値のとき（出力期間）、第１のスイッチ素子
をなすＭＯＳトランジスタ（ＭＰ１）はオフし、第２の
スイッチ素子をなすＭＯＳトランジスタ（ＭＮ３）がオ
ンし、このときの容量（Ｃ２）の端子電圧が、直接に、
又は、間接的に、出力信号として取り出される。この場
合、第２のサンプリング制御信号（ＸＳＭＰ）として、
第１のサンプリング制御信号（ＳＭＰ）を反転した信号
（相補の信号）が供給される。
第１の論理値のとき（出力期間）、第１のスイッチ素子
をなすＭＯＳトランジスタ（ＭＰ１）はオフし、第２の
スイッチ素子をなすＭＯＳトランジスタ（ＭＮ３）がオ
ンし、このときの容量（Ｃ２）の端子電圧が、直接に、
又は、間接的に、出力信号として取り出される。この場
合、第２のサンプリング制御信号（ＸＳＭＰ）として、
第１のサンプリング制御信号（ＳＭＰ）を反転した信号
（相補の信号）が供給される。
【００３０】本発明に係るサンプリングレベル変換回路
を、表示パネルに搭載する場合、高位側電源は、表示パ
ネル側の電源とされ、低位側電源はグランドとされ、第
１のＭＯＳトランジスタＭＰ１は、Ｐ型ＴＦＴよりな
り、第２乃至第４のＭＯＳトランジスタＭＮ３、ＭＮ
２、ＭＮ１は、Ｎ型ＴＦＴ（Thin Film Transistor）
よりなる。
を、表示パネルに搭載する場合、高位側電源は、表示パ
ネル側の電源とされ、低位側電源はグランドとされ、第
１のＭＯＳトランジスタＭＰ１は、Ｐ型ＴＦＴよりな
り、第２乃至第４のＭＯＳトランジスタＭＮ３、ＭＮ
２、ＭＮ１は、Ｎ型ＴＦＴ（Thin Film Transistor）
よりなる。
【００３１】本発明に係るサンプリングレベル変換回路
は、その好ましい別の実施の形態において、図２１を参
照すると、高位側電源と低位側電源間に直列形態に接続
され、第１乃至第３のスイッチ素子をなす第１乃至第３
のＭＯＳトランジスタ（ＭＰ１、ＭＮ３、ＭＮ２）と、
第１、第２のＭＯＳトランジスタ（ＭＰ１、ＭＮ３）の
接続点に接続されている容量（Ｃ２）と、入力端子と第
２のＭＯＳトランジスタ（ＭＮ３）のゲート端子との間
に接続され、第４のスイッチ素子をなす第４のＭＯＳト
ランジスタ（ＭＮ１）と、第２のＭＯＳトランジスタ
（ＭＮ３）のゲートに接続されている容量（Ｃ１）と、
を備え、第１、第３のＭＯＳトランジスタ（ＭＰ１、Ｍ
Ｎ２）のゲートには第１のサンプリング制御信号（ＳＭ
Ｐ）が共通入力され、第４のＭＯＳトランジスタ（ＭＮ
１）のゲートには、第２のサンプリング制御信号（ＸＳ
ＭＰ）が入力される。この実施の形態のサンプリングレ
ベル変換回路の動作は、前記した実施の形態のサンプリ
ングレベル変換回路と基本的に同一とされる。例えば入
力端子に入力される信号の論理振幅電圧が、サンプリン
グレベル変換回路を構成するＭＯＳトランジスタの閾値
電圧よりも十分に大きい場合、この実施の形態のサンプ
リングレベル変換回路は好適に適用され、容量（Ｃ２）
が互いに同一の容量値の場合、入力端子に入力される信
号電圧が０Ｖのとき、容量（Ｃ２）の電荷再分配による
電圧降下は、前記した実施の形態の構成のものよりも、
小さく抑えられる。
は、その好ましい別の実施の形態において、図２１を参
照すると、高位側電源と低位側電源間に直列形態に接続
され、第１乃至第３のスイッチ素子をなす第１乃至第３
のＭＯＳトランジスタ（ＭＰ１、ＭＮ３、ＭＮ２）と、
第１、第２のＭＯＳトランジスタ（ＭＰ１、ＭＮ３）の
接続点に接続されている容量（Ｃ２）と、入力端子と第
２のＭＯＳトランジスタ（ＭＮ３）のゲート端子との間
に接続され、第４のスイッチ素子をなす第４のＭＯＳト
ランジスタ（ＭＮ１）と、第２のＭＯＳトランジスタ
（ＭＮ３）のゲートに接続されている容量（Ｃ１）と、
を備え、第１、第３のＭＯＳトランジスタ（ＭＰ１、Ｍ
Ｎ２）のゲートには第１のサンプリング制御信号（ＳＭ
Ｐ）が共通入力され、第４のＭＯＳトランジスタ（ＭＮ
１）のゲートには、第２のサンプリング制御信号（ＸＳ
ＭＰ）が入力される。この実施の形態のサンプリングレ
ベル変換回路の動作は、前記した実施の形態のサンプリ
ングレベル変換回路と基本的に同一とされる。例えば入
力端子に入力される信号の論理振幅電圧が、サンプリン
グレベル変換回路を構成するＭＯＳトランジスタの閾値
電圧よりも十分に大きい場合、この実施の形態のサンプ
リングレベル変換回路は好適に適用され、容量（Ｃ２）
が互いに同一の容量値の場合、入力端子に入力される信
号電圧が０Ｖのとき、容量（Ｃ２）の電荷再分配による
電圧降下は、前記した実施の形態の構成のものよりも、
小さく抑えられる。
【００３２】本発明のサンプリングレベル変換回路によ
れば、以下の作用効果を奏する。
れば、以下の作用効果を奏する。
【００３３】１．定常電流が流れないため、低消費電力
である。
である。
【００３４】２．単相入力（＝反転データ不要）のた
め、端子数が少なくてすむ（一般的なレベル変換回路は
データと反転データの２入力を必要とする）。
め、端子数が少なくてすむ（一般的なレベル変換回路は
データと反転データの２入力を必要とする）。
【００３５】３．入力端子に、高電圧側の電位が発生す
ることがなく、低電圧側の回路を破壊する可能性が低い
（メモリ等で用いられるラッチ型センスアンプをレベル
シフタに用いた場合、入力端子に高電圧側の電位が生じ
る場合がある）。
ることがなく、低電圧側の回路を破壊する可能性が低い
（メモリ等で用いられるラッチ型センスアンプをレベル
シフタに用いた場合、入力端子に高電圧側の電位が生じ
る場合がある）。
【００３６】ポリシリコンＴＦＴ ＬＣＤの場合、例え
ば、２００個ほどのデータ入力端子を備える構成とされ
ており、本発明は、このように多数のデータのサンプリ
ングとレベルシフトが必要とされる用途に用いた場合、
特に有効である。
ば、２００個ほどのデータ入力端子を備える構成とされ
ており、本発明は、このように多数のデータのサンプリ
ングとレベルシフトが必要とされる用途に用いた場合、
特に有効である。
【００３７】本発明の２相展開回路は、その一実施の形
態において、図７を参照すると、上記した実施の形態の
サンプリングレベル変換回路を二つ（第１、第２のサン
プリングレベル変換回路）備え、第１及び第２のサンプ
リングレベル変換回路には入力信号が共通に入力され、
第２のサンプリングレベル変換回路には、第１のサンプ
リングレベル変換回路の第１、第２のサンプリング制御
信号（ＳＭＰ、ＸＳＭＰ）の値が反転された値の信号
（すなわちＸＳＭＰ、ＳＭＰ）が第１、第２のサンプリ
ング制御信号として、それぞれ対応するスイッチ素子に
入力され、前記第１のサンプリングレベル変換回路の出
力を前第１のサンプリング制御信号（ＳＭＰ）に基づき
取り込み、第２のサンプリング制御信号（ＸＳＭＰ）に
基づき出力する第１のマスタースレーブ型のラッチと、
第１のマスタースレーブ型のラッチの出力を第１のサン
プリング制御信号（ＳＭＰ）に基づき出力するラッチ
と、第２のサンプリングレベル変換回路の出力を第２の
サンプリング制御信号（ＸＳＭＰ）に基づき取り込み、
第１のサンプリング制御信号（ＳＭＰ）に基づき出力す
る第２のマスタースレーブ型のラッチと、を備え、第１
のマスタースレーブ型のラッチの出力をラッチするラッ
チと、第２のマスタースレーブ型のラッチの出力から、
偶数、奇数番目の信号が、パラレルに、第１のサンプリ
ング制御信号（ＳＭＰ）に同期して出力される。
態において、図７を参照すると、上記した実施の形態の
サンプリングレベル変換回路を二つ（第１、第２のサン
プリングレベル変換回路）備え、第１及び第２のサンプ
リングレベル変換回路には入力信号が共通に入力され、
第２のサンプリングレベル変換回路には、第１のサンプ
リングレベル変換回路の第１、第２のサンプリング制御
信号（ＳＭＰ、ＸＳＭＰ）の値が反転された値の信号
（すなわちＸＳＭＰ、ＳＭＰ）が第１、第２のサンプリ
ング制御信号として、それぞれ対応するスイッチ素子に
入力され、前記第１のサンプリングレベル変換回路の出
力を前第１のサンプリング制御信号（ＳＭＰ）に基づき
取り込み、第２のサンプリング制御信号（ＸＳＭＰ）に
基づき出力する第１のマスタースレーブ型のラッチと、
第１のマスタースレーブ型のラッチの出力を第１のサン
プリング制御信号（ＳＭＰ）に基づき出力するラッチ
と、第２のサンプリングレベル変換回路の出力を第２の
サンプリング制御信号（ＸＳＭＰ）に基づき取り込み、
第１のサンプリング制御信号（ＳＭＰ）に基づき出力す
る第２のマスタースレーブ型のラッチと、を備え、第１
のマスタースレーブ型のラッチの出力をラッチするラッ
チと、第２のマスタースレーブ型のラッチの出力から、
偶数、奇数番目の信号が、パラレルに、第１のサンプリ
ング制御信号（ＳＭＰ）に同期して出力される。
【００３８】本発明に係る表示装置は、その一実施の形
態において、図１６を参照すると、複数のデータ線、及
び複数の走査線の交点にマトリクス状に配置された画素
部を有する表示パネル（１００）と、前記複数の走査線
に順次電圧を印加する走査線駆動回路（「走査回路」と
もいう）（１０８）と、上位装置からの表示データを受
け該表示データに対応した電圧を前記複数のデータ線に
印加するデータ線駆動回路とを有する表示装置におい
て、表示パネル外部に、画素部に対応する表示データを
格納する表示メモリ（１２１）と、表示メモリの制御及
び上位装置との通信並びに制御を司るコントローラ（１
２２）とが設けられており、表示パネル（表示デバイス
基板）（１００）上に、表示メモリ（１２１）からの低
振幅の論理信号（例えば０−３Ｖ）の表示データを受け
て、高振幅の論理信号（例えば０−１０Ｖ）にレベルを
変換するレベル変換回路（１０１）として、上記した本
発明に係るサンプリングレベル変換回路を備えている。
態において、図１６を参照すると、複数のデータ線、及
び複数の走査線の交点にマトリクス状に配置された画素
部を有する表示パネル（１００）と、前記複数の走査線
に順次電圧を印加する走査線駆動回路（「走査回路」と
もいう）（１０８）と、上位装置からの表示データを受
け該表示データに対応した電圧を前記複数のデータ線に
印加するデータ線駆動回路とを有する表示装置におい
て、表示パネル外部に、画素部に対応する表示データを
格納する表示メモリ（１２１）と、表示メモリの制御及
び上位装置との通信並びに制御を司るコントローラ（１
２２）とが設けられており、表示パネル（表示デバイス
基板）（１００）上に、表示メモリ（１２１）からの低
振幅の論理信号（例えば０−３Ｖ）の表示データを受け
て、高振幅の論理信号（例えば０−１０Ｖ）にレベルを
変換するレベル変換回路（１０１）として、上記した本
発明に係るサンプリングレベル変換回路を備えている。
【００３９】本発明に係る表示装置は、その一実施の形
態において、図１６を参照すると、表示メモリ（１２
１）からの低振幅の論理信号の表示データを受けて、高
振幅の論理信号にレベルを変換し２相展開する回路（１
０２）として、本発明に係る２相展開回路を備えてもよ
い。２相展開回路の出力は、デジタル・アナログ変換器
（１０４）に入力され、アナログ映像信号に変換され
る。デジタル・アナログ変換器をデータ線の本数分設け
て、デジタル・アナログ変換器の出力信号をそのままデ
ータ線に供給するか、あるいは、デジタル・アナログ変
換器の出力を入力とするセレクタ（１０５）で順次選択
してデータ線に供給する構成としてもよい。
態において、図１６を参照すると、表示メモリ（１２
１）からの低振幅の論理信号の表示データを受けて、高
振幅の論理信号にレベルを変換し２相展開する回路（１
０２）として、本発明に係る２相展開回路を備えてもよ
い。２相展開回路の出力は、デジタル・アナログ変換器
（１０４）に入力され、アナログ映像信号に変換され
る。デジタル・アナログ変換器をデータ線の本数分設け
て、デジタル・アナログ変換器の出力信号をそのままデ
ータ線に供給するか、あるいは、デジタル・アナログ変
換器の出力を入力とするセレクタ（１０５）で順次選択
してデータ線に供給する構成としてもよい。
【００４０】本発明に係る多相展開回路（ｎ相展開回
路）の別の実施の形態について説明する。本発明に係る
ｎ相展開回路は、図２２を参照すると、上記した本発明
に係るサンプリングレベル変換回路をｎ個（ｎは２以上
の所定の正整数）備え、ｎ個のサンプリングレベル変換
回路の入力端子には、データ信号線（ＤＡＴＡ）が共通
に接続されており、位相が互いに１データサイクル分相
違している多相クロック信号を生成するクロック生成回
路を備えている。ｉ番目（ただし、ｉは１以上ｎ以下の
整数）のサンプリングレベル変換回路の第２のサンプリ
ングパルス信号（ＸＳＭＰ）として、多相クロック信号
のｉ番目のクロックが入力され、第１のサンプリングパ
ルス信号（ＳＭＰ）として、多相クロック信号の（ｉ＋
１）番目のクロックが入力される。
路）の別の実施の形態について説明する。本発明に係る
ｎ相展開回路は、図２２を参照すると、上記した本発明
に係るサンプリングレベル変換回路をｎ個（ｎは２以上
の所定の正整数）備え、ｎ個のサンプリングレベル変換
回路の入力端子には、データ信号線（ＤＡＴＡ）が共通
に接続されており、位相が互いに１データサイクル分相
違している多相クロック信号を生成するクロック生成回
路を備えている。ｉ番目（ただし、ｉは１以上ｎ以下の
整数）のサンプリングレベル変換回路の第２のサンプリ
ングパルス信号（ＸＳＭＰ）として、多相クロック信号
のｉ番目のクロックが入力され、第１のサンプリングパ
ルス信号（ＳＭＰ）として、多相クロック信号の（ｉ＋
１）番目のクロックが入力される。
【００４１】ｉ番目（ただし、ｉは１以上ｎ以下の整
数）の前記サンプリングレベル変換回路の容量（Ｃ２）
の端子電圧を入力とし、（ｉ＋１）番目のクロックの第
１の論理値への遷移で出力する第１のラッチ回路を、サ
ンプリングレベル変換回路に対応させてｎ個（クロック
ドインバータ２１１、インバータ２１２、クロックドイ
ンバータ２１３からなるラッチ回路と、クロックドイン
バータ３１１、インバータ３１２、クロックドインバー
タ３１３からなるラッチ回路と、クロックドインバータ
４１１、インバータ４１２、クロックドインバータ４１
３からなるラッチ回路、…）備えている。
数）の前記サンプリングレベル変換回路の容量（Ｃ２）
の端子電圧を入力とし、（ｉ＋１）番目のクロックの第
１の論理値への遷移で出力する第１のラッチ回路を、サ
ンプリングレベル変換回路に対応させてｎ個（クロック
ドインバータ２１１、インバータ２１２、クロックドイ
ンバータ２１３からなるラッチ回路と、クロックドイン
バータ３１１、インバータ３１２、クロックドインバー
タ３１３からなるラッチ回路と、クロックドインバータ
４１１、インバータ４１２、クロックドインバータ４１
３からなるラッチ回路、…）備えている。
【００４２】さらに、第１のラッチ回路の出力をそれぞ
れ入力しデータサイクルをｎ分周したサイクルのラッチ
タイミング信号でラッチする第２のラッチ回路をｎ個
（クロックドインバータ２１４、インバータ２１５、ク
ロックドインバータ２１６からなるラッチ回路と、クロ
ックドインバータ３１４、インバータ３１５、クロック
ドインバータ３１６からなるラッチ回路と、クロックド
インバータ４１４、インバータ４１５、クロックドイン
バータ４１６からなるラッチ回路、…）備えている。ｎ
個の第２のラッチ回路からは、ラッチタイミング信号に
同期してｎビットが並列に出力される。多相クロック信
号を生成する回路は、１データサイクル分互いに位相が
ずれている多相クロック信号を生成するシフトレジスタ
（１０１０）で構成される。
れ入力しデータサイクルをｎ分周したサイクルのラッチ
タイミング信号でラッチする第２のラッチ回路をｎ個
（クロックドインバータ２１４、インバータ２１５、ク
ロックドインバータ２１６からなるラッチ回路と、クロ
ックドインバータ３１４、インバータ３１５、クロック
ドインバータ３１６からなるラッチ回路と、クロックド
インバータ４１４、インバータ４１５、クロックドイン
バータ４１６からなるラッチ回路、…）備えている。ｎ
個の第２のラッチ回路からは、ラッチタイミング信号に
同期してｎビットが並列に出力される。多相クロック信
号を生成する回路は、１データサイクル分互いに位相が
ずれている多相クロック信号を生成するシフトレジスタ
（１０１０）で構成される。
【００４３】
【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。まず、本発明に係るサンプリング
レベル変換回路の実施例について説明する。図１は、本
発明の一実施例のサンプリングレベル変換回路の基本構
成を示す図である。
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。まず、本発明に係るサンプリング
レベル変換回路の実施例について説明する。図１は、本
発明の一実施例のサンプリングレベル変換回路の基本構
成を示す図である。
【００４４】図１を参照すると、この実施例のサンプリ
ングレベル変換回路は、０−３Ｖの電圧振幅の入力デー
タをサンプリングして、０−１０Ｖにレベル変換する回
路である。より詳細には、高位側電源（電源電圧１０
Ｖ）にソースが接続されたＰチャネルＭＯＳトランジス
タＭＰ１と、ＰチャネルＭＯＳトランジスタＭＰ１のド
レインにドレインが接続され、ゲートがＰチャネルＭＯ
ＳトランジスタＭＰ１のゲートと共通に接続されるＮチ
ャネルＭＯＳトランジスタＭＮ３とを備えており、Ｐチ
ャネルＭＯＳトランジスタＭＰ１のゲートとＮチャネル
ＭＯＳトランジスタＭＮ３のゲートには、サンプリング
動作を制御する信号であるサンプリングパルス信号ＳＭ
Ｐが共通に入力される。
ングレベル変換回路は、０−３Ｖの電圧振幅の入力デー
タをサンプリングして、０−１０Ｖにレベル変換する回
路である。より詳細には、高位側電源（電源電圧１０
Ｖ）にソースが接続されたＰチャネルＭＯＳトランジス
タＭＰ１と、ＰチャネルＭＯＳトランジスタＭＰ１のド
レインにドレインが接続され、ゲートがＰチャネルＭＯ
ＳトランジスタＭＰ１のゲートと共通に接続されるＮチ
ャネルＭＯＳトランジスタＭＮ３とを備えており、Ｐチ
ャネルＭＯＳトランジスタＭＰ１のゲートとＮチャネル
ＭＯＳトランジスタＭＮ３のゲートには、サンプリング
動作を制御する信号であるサンプリングパルス信号ＳＭ
Ｐが共通に入力される。
【００４５】また、ＮチャネルＭＯＳトランジスタＭＮ
３のソースにドレインが接続され、ソースが低位側電源
（グランド）に接続されているＮチャネルＭＯＳトラン
ジスタＭＮ２と、入力データ（０−３Ｖ）を入力する入
力端子ＩＮとＮチャネルＭＯＳトランジスタＭＮ２のゲ
ートとの間に接続され、サンプリングパルス信号ＳＭＰ
の反転信号ＸＳＭＰが、ゲートに入力されるＮチャネル
ＭＯＳトランジスタＭＮ１と、を備えている。
３のソースにドレインが接続され、ソースが低位側電源
（グランド）に接続されているＮチャネルＭＯＳトラン
ジスタＭＮ２と、入力データ（０−３Ｖ）を入力する入
力端子ＩＮとＮチャネルＭＯＳトランジスタＭＮ２のゲ
ートとの間に接続され、サンプリングパルス信号ＳＭＰ
の反転信号ＸＳＭＰが、ゲートに入力されるＮチャネル
ＭＯＳトランジスタＭＮ１と、を備えている。
【００４６】さらに、高位側電源（電源電圧１０Ｖ）に
ソースが接続されたＰチャネルＭＯＳトランジスタＭＰ
２と、ＰチャネルＭＯＳトランジスタＭＰ２のドレイン
にドレインが接続されたＮチャネルＭＯＳトランジスタ
ＭＮ４と、を備えている。ＰチャネルＭＯＳトランジス
タＭＰ２のゲートとＮチャネルＭＯＳトランジスタＭＮ
４のゲートは共通接続されて、ＰチャネルＭＯＳトラン
ジスタＭＰ１のドレインとＮチャネルＭＯＳトランジス
タＭＮ３のドレインの接続点に接続され、ＰチャネルＭ
ＯＳトランジスタＭＰ２のドレインとＮチャネルＭＯＳ
トランジスタＭＮ４のドレインの接続点は出力端子ＯＵ
Ｔに接続されている。ＭＯＳトランジスタＭＰ２、ＭＮ
４はＣＭＯＳインバータを構成し、容量Ｃ２の端子電圧
を受け、０−１０Ｖ振幅の二値信号を出力する。
ソースが接続されたＰチャネルＭＯＳトランジスタＭＰ
２と、ＰチャネルＭＯＳトランジスタＭＰ２のドレイン
にドレインが接続されたＮチャネルＭＯＳトランジスタ
ＭＮ４と、を備えている。ＰチャネルＭＯＳトランジス
タＭＰ２のゲートとＮチャネルＭＯＳトランジスタＭＮ
４のゲートは共通接続されて、ＰチャネルＭＯＳトラン
ジスタＭＰ１のドレインとＮチャネルＭＯＳトランジス
タＭＮ３のドレインの接続点に接続され、ＰチャネルＭ
ＯＳトランジスタＭＰ２のドレインとＮチャネルＭＯＳ
トランジスタＭＮ４のドレインの接続点は出力端子ＯＵ
Ｔに接続されている。ＭＯＳトランジスタＭＰ２、ＭＮ
４はＣＭＯＳインバータを構成し、容量Ｃ２の端子電圧
を受け、０−１０Ｖ振幅の二値信号を出力する。
【００４７】ＮチャネルＭＯＳトランジスタＭＮ２のゲ
ートと低位側電源（グランド）との間には、容量（キャ
パシタ）Ｃ１が接続されており、ＰチャネルＭＯＳトラ
ンジスタＭＰ１のドレインとＮチャネルＭＯＳトランジ
スタＭＮ３のドレインの接続点と、低位側電源（グラン
ド）間には、容量Ｃ２が接続されている。
ートと低位側電源（グランド）との間には、容量（キャ
パシタ）Ｃ１が接続されており、ＰチャネルＭＯＳトラ
ンジスタＭＰ１のドレインとＮチャネルＭＯＳトランジ
スタＭＮ３のドレインの接続点と、低位側電源（グラン
ド）間には、容量Ｃ２が接続されている。
【００４８】ＮチャネルＭＯＳトランジスタＭＮ１と容
量Ｃ１は、入力端子に入力された入信号電圧をサンプリ
ングするサンプリング回路を構成している。Ｐチャネル
ＭＯＳトランジスタＭＰ１は、容量Ｃ２のプリチャージ
用の素子、ＮチャネルＭＯＳトランジスタＭＮ２は入力
電圧の検出用素子、ＮチャネルＭＯＳトランジスタＭＮ
３は入力電圧の評価用素子としてそれぞれ機能する。以
下に説明される実施例では、これらのＭＯＳトランジス
タは、例えば絶縁基板上（ＴＦＴ基板）等に作成される
多結晶シリコンＴＦＴ素子で構成される。なお、容量Ｃ
１として、ＮチャネルＭＯＳトランジスタＭＮ３のゲー
トとＮチャネルＭＯＳトランジスタＭＮ１の接続点ノー
ドの寄生容量を用いてもよく、容量Ｃ２として、Ｐチャ
ネルＭＯＳトランジスタＭＰ１のドレインとＮチャネル
ＭＯＳトランジスタＭＮ３のドレインの接続点ノードの
寄生容量を用いてもよい。
量Ｃ１は、入力端子に入力された入信号電圧をサンプリ
ングするサンプリング回路を構成している。Ｐチャネル
ＭＯＳトランジスタＭＰ１は、容量Ｃ２のプリチャージ
用の素子、ＮチャネルＭＯＳトランジスタＭＮ２は入力
電圧の検出用素子、ＮチャネルＭＯＳトランジスタＭＮ
３は入力電圧の評価用素子としてそれぞれ機能する。以
下に説明される実施例では、これらのＭＯＳトランジス
タは、例えば絶縁基板上（ＴＦＴ基板）等に作成される
多結晶シリコンＴＦＴ素子で構成される。なお、容量Ｃ
１として、ＮチャネルＭＯＳトランジスタＭＮ３のゲー
トとＮチャネルＭＯＳトランジスタＭＮ１の接続点ノー
ドの寄生容量を用いてもよく、容量Ｃ２として、Ｐチャ
ネルＭＯＳトランジスタＭＰ１のドレインとＮチャネル
ＭＯＳトランジスタＭＮ３のドレインの接続点ノードの
寄生容量を用いてもよい。
【００４９】次に、図１に示した本発明の一実施例のレ
ベル変換回路の基本動作について説明する。図２は、本
発明の一実施例の動作原理を説明するための模式図であ
る。図２（ａ）に示すように、サンプリングパルス信号
ＳＭＰがＬｏｗレベルのとき、プリチャージ用のＰチャ
ネルＭＯＳトランジスタＭＰ１がオンし、信号ＸＳＭＰ
はＨｉｇｈレベル（１０Ｖ）となるため、ＮチャネルＭ
ＯＳトランジスタＭＮ１もオンする。一方、Ｎチャネル
ＭＯＳトランジスタＭＮ３はオフする。このため、高位
側電源（１０Ｖ電源）からＰチャネルＭＯＳトランジス
タＭＰ１を通して容量Ｃ２が充電され、電源電圧１０Ｖ
にプリチャージされる。またＮチャネルＭＯＳトランジ
スタＭＮ１がオンされるため、容量Ｃ１には、入力信号
ＩＮ（０−３Ｖ）の電位が、その端子電圧として印加さ
れてチャージされる。このサンプリングパルス信号ＳＭ
ＰがＬｏｗレベルの期間を、「セットアップ期間」とも
いう。
ベル変換回路の基本動作について説明する。図２は、本
発明の一実施例の動作原理を説明するための模式図であ
る。図２（ａ）に示すように、サンプリングパルス信号
ＳＭＰがＬｏｗレベルのとき、プリチャージ用のＰチャ
ネルＭＯＳトランジスタＭＰ１がオンし、信号ＸＳＭＰ
はＨｉｇｈレベル（１０Ｖ）となるため、ＮチャネルＭ
ＯＳトランジスタＭＮ１もオンする。一方、Ｎチャネル
ＭＯＳトランジスタＭＮ３はオフする。このため、高位
側電源（１０Ｖ電源）からＰチャネルＭＯＳトランジス
タＭＰ１を通して容量Ｃ２が充電され、電源電圧１０Ｖ
にプリチャージされる。またＮチャネルＭＯＳトランジ
スタＭＮ１がオンされるため、容量Ｃ１には、入力信号
ＩＮ（０−３Ｖ）の電位が、その端子電圧として印加さ
れてチャージされる。このサンプリングパルス信号ＳＭ
ＰがＬｏｗレベルの期間を、「セットアップ期間」とも
いう。
【００５０】次に、図２（ｂ）に示すように、サンプリ
ングパルス信号ＳＭＰがＨｉｇｈレベルとなると（この
とき、反転信号ＸＳＭＰはＬｏｗレベル）、Ｎチャネル
ＭＯＳトランジスタＭＮ１はオフとされ、容量Ｃ１は入
力端子ＩＮと電気的に切り離される。また、評価用のＮ
チャネルＭＯＳトランジスタＭＮ３がオンし、プリチャ
ージ用のＰチャネルＭＯＳトランジスタＭＰ１がオフ
し、容量Ｃ２は、ＮチャネルトランジスタＭＮ３、ＭＮ
２を介して、低位側電源（グランド）に接続される。
ングパルス信号ＳＭＰがＨｉｇｈレベルとなると（この
とき、反転信号ＸＳＭＰはＬｏｗレベル）、Ｎチャネル
ＭＯＳトランジスタＭＮ１はオフとされ、容量Ｃ１は入
力端子ＩＮと電気的に切り離される。また、評価用のＮ
チャネルＭＯＳトランジスタＭＮ３がオンし、プリチャ
ージ用のＰチャネルＭＯＳトランジスタＭＰ１がオフ
し、容量Ｃ２は、ＮチャネルトランジスタＭＮ３、ＭＮ
２を介して、低位側電源（グランド）に接続される。
【００５１】このとき、容量Ｃ１に保持されている、入
力信号の電位（０Ｖまたは３Ｖ）に応じて、１０Ｖにプ
リチャージされている容量Ｃ２の端子電圧がそのまま保
持されるか、又は、０Ｖに放電される。すなわち、容量
Ｃ１の端子電圧が３Ｖの場合には、容量Ｃ１の端子電圧
をゲートに受けるＮチャネルＭＯＳトランジスタＭＮ２
がオンして、容量Ｃ２の蓄積電荷は放電され、容量Ｃ２
の端子電圧は低位側電源電位（０Ｖ：グランド電位）と
なる。０Ｖのゲート電位を受けるＰチャネルＭＯＳトラ
ンジスタＭＰ２がオンし、ＮチャネルＭＯＳトランジス
タＭＮ４はオフし、出力端子ＯＵＴはＨｉｇｈレベル
（１０Ｖ）となる。なお、容量Ｃ２の蓄積電荷が放電さ
れる過程で、その端子電圧が、１０ＶからＰチャネルＭ
ＯＳトランジスタＭＰ２のしきい値電圧分下がった時点
で、ＰチャネルＭＯＳトランジスタＭＰ２がオンし、出
力信号（ＯＵＴ）は立ち上がりを開始する。
力信号の電位（０Ｖまたは３Ｖ）に応じて、１０Ｖにプ
リチャージされている容量Ｃ２の端子電圧がそのまま保
持されるか、又は、０Ｖに放電される。すなわち、容量
Ｃ１の端子電圧が３Ｖの場合には、容量Ｃ１の端子電圧
をゲートに受けるＮチャネルＭＯＳトランジスタＭＮ２
がオンして、容量Ｃ２の蓄積電荷は放電され、容量Ｃ２
の端子電圧は低位側電源電位（０Ｖ：グランド電位）と
なる。０Ｖのゲート電位を受けるＰチャネルＭＯＳトラ
ンジスタＭＰ２がオンし、ＮチャネルＭＯＳトランジス
タＭＮ４はオフし、出力端子ＯＵＴはＨｉｇｈレベル
（１０Ｖ）となる。なお、容量Ｃ２の蓄積電荷が放電さ
れる過程で、その端子電圧が、１０ＶからＰチャネルＭ
ＯＳトランジスタＭＰ２のしきい値電圧分下がった時点
で、ＰチャネルＭＯＳトランジスタＭＰ２がオンし、出
力信号（ＯＵＴ）は立ち上がりを開始する。
【００５２】一方、容量Ｃ１の端子電圧が０Ｖの場合、
ＮチャネルＭＯＳトランジスタＭＮ２はオフし、容量Ｃ
２の蓄積電荷は保持され、容量Ｃ２の端子電圧は１０Ｖ
とされ、１０Ｖのゲート電位を受けるＰチャネルＭＯＳ
トランジスタＭＰ２はオフし、ＮチャネルＭＯＳトラン
ジスタＭＮ４がオンし、出力端子ＯＵＴの信号電圧は０
Ｖとなる。これにより、入力端子ＩＮの入力信号電位に
応じて、出力端子ＯＵＴから１０Ｖまたは０Ｖの信号が
得られる。サンプリングパルス信号ＳＭＰがＨｉｇｈレ
ベルの期間を「出力期間」ともいう。なお、容量Ｃ２の
蓄積電荷がプリチャージされる過程で、その端子電圧
が、ＮチャネルＭＯＳトランジスタＭＮ４のしきい値電
圧を上回った時点で、ＮチャネルＭＯＳトランジスタＭ
Ｎ４がオンし、出力信号（ＯＵＴ）は立ち下がる。
ＮチャネルＭＯＳトランジスタＭＮ２はオフし、容量Ｃ
２の蓄積電荷は保持され、容量Ｃ２の端子電圧は１０Ｖ
とされ、１０Ｖのゲート電位を受けるＰチャネルＭＯＳ
トランジスタＭＰ２はオフし、ＮチャネルＭＯＳトラン
ジスタＭＮ４がオンし、出力端子ＯＵＴの信号電圧は０
Ｖとなる。これにより、入力端子ＩＮの入力信号電位に
応じて、出力端子ＯＵＴから１０Ｖまたは０Ｖの信号が
得られる。サンプリングパルス信号ＳＭＰがＨｉｇｈレ
ベルの期間を「出力期間」ともいう。なお、容量Ｃ２の
蓄積電荷がプリチャージされる過程で、その端子電圧
が、ＮチャネルＭＯＳトランジスタＭＮ４のしきい値電
圧を上回った時点で、ＮチャネルＭＯＳトランジスタＭ
Ｎ４がオンし、出力信号（ＯＵＴ）は立ち下がる。
【００５３】図１に示したサンプリングレベル変換回路
の消費電力を、シミュレーションにより求めたところ、
８５９ｎＷ（ナノワット）（ただし、信号ＳＭＰの周波
数６２．５ＫＨｚ）とされ、このサンプリングレベル変
換回路を、例えば１９８個並列配置した場合（図１６の
サンプリングレベルシフタ参照）でも、１７２ｕＷ（マ
イクロワット）となり、低消費電力化を図ることができ
る。
の消費電力を、シミュレーションにより求めたところ、
８５９ｎＷ（ナノワット）（ただし、信号ＳＭＰの周波
数６２．５ＫＨｚ）とされ、このサンプリングレベル変
換回路を、例えば１９８個並列配置した場合（図１６の
サンプリングレベルシフタ参照）でも、１７２ｕＷ（マ
イクロワット）となり、低消費電力化を図ることができ
る。
【００５４】次に、本発明の第２の実施例について説明
する。図３は、本発明の第２の実施例の構成を示す図で
ある。図３を参照すると、この回路は、図１に示したサ
ンプリングレベル変換回路に、インバータ及びラッチ回
路を接続することで、サンプリングパルス信号ＳＭＰに
同期した出力信号を得るようにしたものである。
する。図３は、本発明の第２の実施例の構成を示す図で
ある。図３を参照すると、この回路は、図１に示したサ
ンプリングレベル変換回路に、インバータ及びラッチ回
路を接続することで、サンプリングパルス信号ＳＭＰに
同期した出力信号を得るようにしたものである。
【００５５】前記実施例で説明したように、サンプリン
グレベル変換回路は、サンプリングパルス信号ＳＭＰが
Ｌｏｗレベルのとき、容量Ｃ２を１０Ｖにプリチャージ
し、容量Ｃ１を入力信号電圧でチャージするセットアッ
プ期間、サンプリングパルス信号ＳＭＰがＨｉｇｈレベ
ルのとき、入力信号電圧に応じた信号を出力する出力期
間の二種の動作モード期間を交互に繰り返す。
グレベル変換回路は、サンプリングパルス信号ＳＭＰが
Ｌｏｗレベルのとき、容量Ｃ２を１０Ｖにプリチャージ
し、容量Ｃ１を入力信号電圧でチャージするセットアッ
プ期間、サンプリングパルス信号ＳＭＰがＨｉｇｈレベ
ルのとき、入力信号電圧に応じた信号を出力する出力期
間の二種の動作モード期間を交互に繰り返す。
【００５６】ゲートが共通接続され、ドレインが共通接
続され、高位側電源と低位側電源管に直列に接続される
ＰチャネルＭＯＳトランジスタＭＰ２とＮチャネルＭＯ
ＳトランジスタＭＮ４よりなる第１のＣＭＯＳインバー
タと、ゲートが共通接続され、ドレインが共通接続さ
れ、高位側電源と低位側電源管に直列に接続されるＰチ
ャネルＭＯＳトランジスタＭＰ３とＮチャネルＭＯＳト
ランジスタＭＮ５よりなる第２のＣＭＯＳインバータと
備え、第１のＣＭＯＳインバータの出力端子は、第２の
ＣＭＯＳインバータの入力端子に接続され、第２のＣＭ
ＯＳインバータの出力端子は、サンプリングパルス信号
ＳＭＰの立ち上がりでデータを取り込み、サンプリング
パルス信号ＳＭＰの立ち下がりでデータを出力するマス
タースレーブ型のラッチの入力端子に接続されている。
続され、高位側電源と低位側電源管に直列に接続される
ＰチャネルＭＯＳトランジスタＭＰ２とＮチャネルＭＯ
ＳトランジスタＭＮ４よりなる第１のＣＭＯＳインバー
タと、ゲートが共通接続され、ドレインが共通接続さ
れ、高位側電源と低位側電源管に直列に接続されるＰチ
ャネルＭＯＳトランジスタＭＰ３とＮチャネルＭＯＳト
ランジスタＭＮ５よりなる第２のＣＭＯＳインバータと
備え、第１のＣＭＯＳインバータの出力端子は、第２の
ＣＭＯＳインバータの入力端子に接続され、第２のＣＭ
ＯＳインバータの出力端子は、サンプリングパルス信号
ＳＭＰの立ち上がりでデータを取り込み、サンプリング
パルス信号ＳＭＰの立ち下がりでデータを出力するマス
タースレーブ型のラッチの入力端子に接続されている。
【００５７】このラッチは、制御端子に入力されるサン
プリングパルス信号ＳＭＰのＨｉｇｈレベルでオン（活
性化）し、Ｌｏｗレベルでオフ（非活性化）するクロッ
クドインバータ１１と、クロックドインバータ１１の出
力端子に入力端子が接続されたインバータ１２と、イン
バータ１２の出力端子に入力端子が接続され、制御端子
に入力されるサンプリングパルス信号ＳＭＰの反転信号
ＸＳＭＰのＨｉｇｈレベルでオンし、Ｌｏｗレベルでオ
フするクロックドインバータ１３と、を備え、クロック
ドインバータ１１、１３の出力端子の接続点がインバー
タ１２の入力端子に接続されるマスターラッチ部と、ク
ロックドインバータ１１の出力端子に入力端子が接続さ
れ、制御端子に入力される信号ＸＳＭＰのＨｉｇｈレベ
ルでオンし、Ｌｏｗレベルでオフするクロックドインバ
ータ１４と、クロックドインバータ１１の出力端子に入
力端子が接続されたインバータ１５と、インバータ１５
の出力端子に入力端子が接続され、制御端子に入力され
る信号ＳＭＰのＨｉｇｈレベルでオンし、Ｌｏｗレベル
でオフするクロックドインバータ１６と、を備え、クロ
ックドインバータ１４、１６の出力端子の接続点がイン
バータ１５の入力端子に接続されるスレーブラッチ部
と、を備えている。
プリングパルス信号ＳＭＰのＨｉｇｈレベルでオン（活
性化）し、Ｌｏｗレベルでオフ（非活性化）するクロッ
クドインバータ１１と、クロックドインバータ１１の出
力端子に入力端子が接続されたインバータ１２と、イン
バータ１２の出力端子に入力端子が接続され、制御端子
に入力されるサンプリングパルス信号ＳＭＰの反転信号
ＸＳＭＰのＨｉｇｈレベルでオンし、Ｌｏｗレベルでオ
フするクロックドインバータ１３と、を備え、クロック
ドインバータ１１、１３の出力端子の接続点がインバー
タ１２の入力端子に接続されるマスターラッチ部と、ク
ロックドインバータ１１の出力端子に入力端子が接続さ
れ、制御端子に入力される信号ＸＳＭＰのＨｉｇｈレベ
ルでオンし、Ｌｏｗレベルでオフするクロックドインバ
ータ１４と、クロックドインバータ１１の出力端子に入
力端子が接続されたインバータ１５と、インバータ１５
の出力端子に入力端子が接続され、制御端子に入力され
る信号ＳＭＰのＨｉｇｈレベルでオンし、Ｌｏｗレベル
でオフするクロックドインバータ１６と、を備え、クロ
ックドインバータ１４、１６の出力端子の接続点がイン
バータ１５の入力端子に接続されるスレーブラッチ部
と、を備えている。
【００５８】クロックドインバータは、図３に示すよう
に、高位側電源（１０Ｖ）と低位側電源（グランド）間
に接続されたＰチャネルＭＯＳトランジスタＭＰ１２、
ＭＰ１１と、ＮチャネルＭＯＳトランジスタＭＮ１１、
ＭＮ１２とを備え、ＮチャネルＭＯＳトランジスタＭＮ
１２のゲートには信号ＳＭＰが入力され、ＰチャネルＭ
ＯＳトランジスタＭＰ１２のゲートには信号ＸＳＭＰが
入力され、ＭＯＳトランジスタＭＮ１２、ＭＰ１２が導
通（オン）状態のとき、ＭＯＳトランジスタＭＰ１１、
ＭＮ１１はＣＭＯＳインバータとして機能し、ＭＯＳト
ランジスタＭＮ１２、ＭＰ１２が非導通（オフ）のと
き、出力端子はハイインピーダンス状態とされる。な
お、本願明細書添付図面の各図において、クロックドイ
ンバータの下の信号名（例えばＳＭＰ、あるいはＸＳＭ
Ｐ）は、当該クロックドインバータは、信号名がＨｉｇ
ｈレベルでオンし、Ｌｏｗレベルでオフするクロックド
インバータである、ことを表している。
に、高位側電源（１０Ｖ）と低位側電源（グランド）間
に接続されたＰチャネルＭＯＳトランジスタＭＰ１２、
ＭＰ１１と、ＮチャネルＭＯＳトランジスタＭＮ１１、
ＭＮ１２とを備え、ＮチャネルＭＯＳトランジスタＭＮ
１２のゲートには信号ＳＭＰが入力され、ＰチャネルＭ
ＯＳトランジスタＭＰ１２のゲートには信号ＸＳＭＰが
入力され、ＭＯＳトランジスタＭＮ１２、ＭＰ１２が導
通（オン）状態のとき、ＭＯＳトランジスタＭＰ１１、
ＭＮ１１はＣＭＯＳインバータとして機能し、ＭＯＳト
ランジスタＭＮ１２、ＭＰ１２が非導通（オフ）のと
き、出力端子はハイインピーダンス状態とされる。な
お、本願明細書添付図面の各図において、クロックドイ
ンバータの下の信号名（例えばＳＭＰ、あるいはＸＳＭ
Ｐ）は、当該クロックドインバータは、信号名がＨｉｇ
ｈレベルでオンし、Ｌｏｗレベルでオフするクロックド
インバータである、ことを表している。
【００５９】図３を参照して、サンプリングパルス信号
ＳＭＰの立ち上がりで、クロックドインバータ１１が導
通し、２段目のＣＭＯＳインバータ（ＭＯＳトランジス
タＭＰ３、ＭＮ５）の出力信号がマスターラッチ部に取
り込まれ、サンプリングパルス信号ＳＭＰの立ち下がり
で、クロックドインバータ１１がオフし、クロックドイ
ンバータ１３がオンして、インバータ１２とともにフリ
ップフロップを構成し、マスターラッチ部でデータを記
憶し、またクロックドインバータ１４がオンし、出力端
子ＯＵＴからデータが出力される。
ＳＭＰの立ち上がりで、クロックドインバータ１１が導
通し、２段目のＣＭＯＳインバータ（ＭＯＳトランジス
タＭＰ３、ＭＮ５）の出力信号がマスターラッチ部に取
り込まれ、サンプリングパルス信号ＳＭＰの立ち下がり
で、クロックドインバータ１１がオフし、クロックドイ
ンバータ１３がオンして、インバータ１２とともにフリ
ップフロップを構成し、マスターラッチ部でデータを記
憶し、またクロックドインバータ１４がオンし、出力端
子ＯＵＴからデータが出力される。
【００６０】次サイクルのサンプリングパルス信号ＳＭ
Ｐの立ち上がりで、クロックドインバータ１１が導通し
たとき、クロックドインバータ１４はオフし、スレーブ
ラッチ部では、出力端子ＯＵＴに出力されるデータを記
憶保持する。
Ｐの立ち上がりで、クロックドインバータ１１が導通し
たとき、クロックドインバータ１４はオフし、スレーブ
ラッチ部では、出力端子ＯＵＴに出力されるデータを記
憶保持する。
【００６１】図４は、図３の回路の動作の一例を示すタ
イミングチャートである。図４を参照して、図３の回路
の動作について説明する。サンプリングパルス信号ＳＭ
ＰがＬｏｗレベルのとき、セットアップ期間とされ、サ
ンプリングパルス信号ＳＭＰが立ち上がりで、入力デー
タ（ＩＮＤＡＴＡ）に対応する高電圧（１０Ｖ）、低電
圧（グランド電位）が、サンプリングレベル変換回路の
２段目ＣＭＯＳインバータから出力され、マスタースレ
ーブ型のラッチに取り込まれ、サンプリングパルス信号
ＳＭＰの立ち下がりで出力される。
イミングチャートである。図４を参照して、図３の回路
の動作について説明する。サンプリングパルス信号ＳＭ
ＰがＬｏｗレベルのとき、セットアップ期間とされ、サ
ンプリングパルス信号ＳＭＰが立ち上がりで、入力デー
タ（ＩＮＤＡＴＡ）に対応する高電圧（１０Ｖ）、低電
圧（グランド電位）が、サンプリングレベル変換回路の
２段目ＣＭＯＳインバータから出力され、マスタースレ
ーブ型のラッチに取り込まれ、サンプリングパルス信号
ＳＭＰの立ち下がりで出力される。
【００６２】図４に示す例では、サンプリングパルス信
号ＳＭＰの立ち下がり（ＸＳＭＰの立ち上がり）に同期
して出力されるＯＵＴＤＡＴＡは、サンプリングレベル
変換回路の入力端子ＩＮに入力される入力データＩＮＤ
ＡＴＡのうち、サンプリングパルス信号ＳＭＰの立ち上
がりエッジのタイミングが、データサイクル内に含まれ
るデータ番号のデータとされ、偶数番目のデータＤ４、
Ｄ６、Ｄ８、…、Ｄ2nとされる。
号ＳＭＰの立ち下がり（ＸＳＭＰの立ち上がり）に同期
して出力されるＯＵＴＤＡＴＡは、サンプリングレベル
変換回路の入力端子ＩＮに入力される入力データＩＮＤ
ＡＴＡのうち、サンプリングパルス信号ＳＭＰの立ち上
がりエッジのタイミングが、データサイクル内に含まれ
るデータ番号のデータとされ、偶数番目のデータＤ４、
Ｄ６、Ｄ８、…、Ｄ2nとされる。
【００６３】入力端子ＩＮの信号電圧がＨｉｇｈレベル
のときは、サンプリングパルスＳＭＰがＨｉｇｈレベル
の出力期間に、サンプリングレベル変換回路のノードＮ
１（容量Ｃ２の端子電圧）はグランド電位となり、これ
を受ける２段のＣＭＯＳインバータ（正転バッファ）か
らは、グランド電位（Ｌｏｗレベル）が出力され、これ
を受けるクロックドインバータ１１を介してＨｉｇｈレ
ベル（１０Ｖ）が出力され、信号ＸＳＭＰのＨｉｇｈレ
ベルのタイミングでクロックドインバータ１４を介し
て、出力端子ＯＵＴにはＬｏｗレベルが出力される。
のときは、サンプリングパルスＳＭＰがＨｉｇｈレベル
の出力期間に、サンプリングレベル変換回路のノードＮ
１（容量Ｃ２の端子電圧）はグランド電位となり、これ
を受ける２段のＣＭＯＳインバータ（正転バッファ）か
らは、グランド電位（Ｌｏｗレベル）が出力され、これ
を受けるクロックドインバータ１１を介してＨｉｇｈレ
ベル（１０Ｖ）が出力され、信号ＸＳＭＰのＨｉｇｈレ
ベルのタイミングでクロックドインバータ１４を介し
て、出力端子ＯＵＴにはＬｏｗレベルが出力される。
【００６４】入力端子ＩＮの信号電圧がＬｏｗレベルの
ときは、サンプリングパルス信号ＳＭＰがＨｉｇｈレベ
ルの出力期間に、ノードＮ１は１０Ｖとなり、これを受
ける２段構成のＣＭＯＳインバータからは、Ｈｉｇｈレ
ベル（１０Ｖ）が出力され、これを受けるクロックドイ
ンバータ１１を介してＬｏｗレベルが出力され、信号Ｘ
ＳＭＰのＨｉｇｈレベルのタイミングでクロックドイン
バータ１４を介して出力端子ＯＵＴにはＨｉｇｈレベル
が出力される。０−１０Ｖの出力信号の論理は、入力デ
ータと反転する。
ときは、サンプリングパルス信号ＳＭＰがＨｉｇｈレベ
ルの出力期間に、ノードＮ１は１０Ｖとなり、これを受
ける２段構成のＣＭＯＳインバータからは、Ｈｉｇｈレ
ベル（１０Ｖ）が出力され、これを受けるクロックドイ
ンバータ１１を介してＬｏｗレベルが出力され、信号Ｘ
ＳＭＰのＨｉｇｈレベルのタイミングでクロックドイン
バータ１４を介して出力端子ＯＵＴにはＨｉｇｈレベル
が出力される。０−１０Ｖの出力信号の論理は、入力デ
ータと反転する。
【００６５】サンプリングパルス信号ＳＭＰのＨｉｇｈ
レベルで、サンプリングレベル変換回路は、出力期間と
され、サンプリングパルス信号ＳＭＰの立ち下がり、す
なわち信号ＸＳＭＰの立ち上がりで、出力端子ＯＵＴに
出力信号が出力され、出力タイミングは、サンプリング
パルス信号ＳＭＰの半サイクル分遅れる。
レベルで、サンプリングレベル変換回路は、出力期間と
され、サンプリングパルス信号ＳＭＰの立ち下がり、す
なわち信号ＸＳＭＰの立ち上がりで、出力端子ＯＵＴに
出力信号が出力され、出力タイミングは、サンプリング
パルス信号ＳＭＰの半サイクル分遅れる。
【００６６】図５に示すように、図１に示したサンプリ
ングレベル変換回路のノードＮ１に、ＣＭＯＳインバー
タを、偶数段あるいは０段接続し（図５の１０）、その
後段に、サンプリングパルス信号ＳＭＰで活性化（オ
ン）するクロックトインバータを接続した場合に、この
回路は、サンプリングパルス信号ＳＭＰとその反転信号
ＸＳＭＰのクロックスキューの存在によって誤動作しな
い。図５において、クロックドインバータは、高位側電
源（１０Ｖ）と低位側電源（グランド）間に接続された
ＰチャネルＭＯＳトランジスタＭＰ１２、ＭＰ１１、及
びＮチャネルＭＯＳトランジスタＭＮ１１、ＭＮ１２を
備え、ＮチャネルＭＯＳトランジスタＭＮ１２のゲート
には信号ＳＭＰが入力され、ＰチャネルＭＯＳトランジ
スタＭＰ１２のゲートには信号ＸＳＭＰが入力されてお
り、ＰチャネルＭＯＳトランジスタＭＰ１１とＮチャネ
ルＭＯＳトランジスタＭＮ１１の共通ゲート（ノードＮ
２）には、ＣＭＯＳインバータを偶数段あるいは０段接
続したＣＭＯＳインバータ回路１０の出力が入力されて
おり、図３のクロックドインバータ１１に対応してい
る。
ングレベル変換回路のノードＮ１に、ＣＭＯＳインバー
タを、偶数段あるいは０段接続し（図５の１０）、その
後段に、サンプリングパルス信号ＳＭＰで活性化（オ
ン）するクロックトインバータを接続した場合に、この
回路は、サンプリングパルス信号ＳＭＰとその反転信号
ＸＳＭＰのクロックスキューの存在によって誤動作しな
い。図５において、クロックドインバータは、高位側電
源（１０Ｖ）と低位側電源（グランド）間に接続された
ＰチャネルＭＯＳトランジスタＭＰ１２、ＭＰ１１、及
びＮチャネルＭＯＳトランジスタＭＮ１１、ＭＮ１２を
備え、ＮチャネルＭＯＳトランジスタＭＮ１２のゲート
には信号ＳＭＰが入力され、ＰチャネルＭＯＳトランジ
スタＭＰ１２のゲートには信号ＸＳＭＰが入力されてお
り、ＰチャネルＭＯＳトランジスタＭＰ１１とＮチャネ
ルＭＯＳトランジスタＭＮ１１の共通ゲート（ノードＮ
２）には、ＣＭＯＳインバータを偶数段あるいは０段接
続したＣＭＯＳインバータ回路１０の出力が入力されて
おり、図３のクロックドインバータ１１に対応してい
る。
【００６７】図６のタイミング図を参照して、図５に示
した回路が、クロックスキューで誤動作しない原理につ
いて説明する。図６（ａ）を参照すると、サンプリング
パルス信号ＳＭＰは最初Ｈｉｇｈレベルとされ、サンプ
リングパルス信号の反転信号ＸＳＭＰはＬｏｗレベルと
され、このとき、図５のノードＮ１は０Ｖ、ノードＮ２
も０Ｖであり、クロックドインバータのＰチャネルＭＯ
ＳトランジスタＭＰ１２はオンし、出力端子ＯＵＴが高
電位（１０Ｖ）であるとする。
した回路が、クロックスキューで誤動作しない原理につ
いて説明する。図６（ａ）を参照すると、サンプリング
パルス信号ＳＭＰは最初Ｈｉｇｈレベルとされ、サンプ
リングパルス信号の反転信号ＸＳＭＰはＬｏｗレベルと
され、このとき、図５のノードＮ１は０Ｖ、ノードＮ２
も０Ｖであり、クロックドインバータのＰチャネルＭＯ
ＳトランジスタＭＰ１２はオンし、出力端子ＯＵＴが高
電位（１０Ｖ）であるとする。
【００６８】この状態から、サンプリングパルス信号Ｓ
ＭＰの立ち下がりと同時に、ＰチャネルＭＯＳトランジ
スタＭＰ１がオンし、高位側電源（１０Ｖ）から容量Ｃ
２へのプリチャージが開始され、ノードＮ１の電位が上
昇し、偶数段あるいは０段のＣＭＯＳインバータ回路１
０の伝搬遅延時間分遅れて、ノードＮ２（インバータ０
段の場合、ノードＮ１そのもの）の電位が立ち上がり、
Ｈｉｇｈレベル（１０Ｖ）に遷移する。サンプリングパ
ルス信号ＳＭＰの立ち下がりと同時に、クロックドイン
バータのＮチャネルＭＯＳトランジスタＭＮ１２がオフ
（ハイインピーダンス状態）となり、その後、ノードＮ
２が高電位（１０Ｖ）となっても、ＮチャネルＭＯＳト
ランジスタＭＮ１１はオンせず、出力端子ＯＵＴの出力
がＬｏｗレベル（０Ｖ）となることはない。このよう
に、信号ＸＳＭＰの立ち上がりエッジのタイミングのば
らつき（スキュー）に依存することなく、出力端子ＯＵ
Ｔからの出力信号がＬｏｗレベルとなることはない。す
なわち、クロックスキューの存在下でも、誤動作は回避
され、したがって、クロックスキューフリーであること
がわかる。
ＭＰの立ち下がりと同時に、ＰチャネルＭＯＳトランジ
スタＭＰ１がオンし、高位側電源（１０Ｖ）から容量Ｃ
２へのプリチャージが開始され、ノードＮ１の電位が上
昇し、偶数段あるいは０段のＣＭＯＳインバータ回路１
０の伝搬遅延時間分遅れて、ノードＮ２（インバータ０
段の場合、ノードＮ１そのもの）の電位が立ち上がり、
Ｈｉｇｈレベル（１０Ｖ）に遷移する。サンプリングパ
ルス信号ＳＭＰの立ち下がりと同時に、クロックドイン
バータのＮチャネルＭＯＳトランジスタＭＮ１２がオフ
（ハイインピーダンス状態）となり、その後、ノードＮ
２が高電位（１０Ｖ）となっても、ＮチャネルＭＯＳト
ランジスタＭＮ１１はオンせず、出力端子ＯＵＴの出力
がＬｏｗレベル（０Ｖ）となることはない。このよう
に、信号ＸＳＭＰの立ち上がりエッジのタイミングのば
らつき（スキュー）に依存することなく、出力端子ＯＵ
Ｔからの出力信号がＬｏｗレベルとなることはない。す
なわち、クロックスキューの存在下でも、誤動作は回避
され、したがって、クロックスキューフリーであること
がわかる。
【００６９】一方、図５の回路１０をＣＭＯＳインバー
タを奇数段接続して構成した場合、ノードＮ２は、ノー
ドＮ１を反転した電位とされる。サンプリングパルス信
号ＳＭＰは最初Ｈｉｇｈレベル（１０Ｖ）とされ、信号
ＸＳＭＰはＬｏｗレベルとされ、ノードＮ１が０Ｖ、ノ
ードＮ２は１０Ｖであり、このとき、クロックドインバ
ータのＰチャネルＭＯＳトランジスタＭＰ１２はオン
し、ＰチャネルＭＯＳトランジスタＭＮ１１はオフし、
ＮチャネルＭＯＳトランジスタＭＮ１１、ＭＮ１２はオ
ンし、出力端子ＯＵＴからの出力信号はＬｏｗレベル
（０Ｖ）であるとする。
タを奇数段接続して構成した場合、ノードＮ２は、ノー
ドＮ１を反転した電位とされる。サンプリングパルス信
号ＳＭＰは最初Ｈｉｇｈレベル（１０Ｖ）とされ、信号
ＸＳＭＰはＬｏｗレベルとされ、ノードＮ１が０Ｖ、ノ
ードＮ２は１０Ｖであり、このとき、クロックドインバ
ータのＰチャネルＭＯＳトランジスタＭＰ１２はオン
し、ＰチャネルＭＯＳトランジスタＭＮ１１はオフし、
ＮチャネルＭＯＳトランジスタＭＮ１１、ＭＮ１２はオ
ンし、出力端子ＯＵＴからの出力信号はＬｏｗレベル
（０Ｖ）であるとする。
【００７０】この状態から、サンプリングパルス信号Ｓ
ＭＰの立ち下がりと同時に、ＰチャネルＭＯＳトランジ
スタＭＰ１がオンし、高位側電源（１０Ｖ）から容量Ｃ
２へのプリチャージが開始され、ノードＮ１の電位が上
昇し、奇数段構成のＣＭＯＳインバータ回路１０の伝搬
遅延時間分遅れて、ノードＮ２が立ち下がり、Ｌｏｗレ
ベル（０Ｖ）に遷移する。サンプリングパルス信号ＳＭ
Ｐの立ち下がりと同時に、クロックドインバータのＮチ
ャネルＭＯＳトランジスタＭＮ１２がオフ（ハイインピ
ーダンス状態）となり、その後、ノードＮ２がＬｏｗレ
ベルとなると、この時、信号ＸＳＭＰは、いまだＬｏｗ
レベルであり、ＰチャネルＭＯＳトランジスタＭＰ１
２、ＭＰ１１がオンし、出力端子ＯＵＴの出力信号はＨ
ｉｇｈレベル（１０Ｖ）となる。このように、図５の回
路１０をＣＭＯＳインバータを奇数段接続して構成した
場合、サンプリングパルス信号ＳＭＰの反転信号ＸＳＭ
Ｐの立ち上がりエッジの遅延により、誤動作が生じる。
すなわち、サンプリングパルス信号ＳＭＰの反転信号Ｘ
ＳＭＰを、サンプリングパルス信号ＳＭＰをインバータ
で反転して生成しインバータの伝搬遅延時間による遅延
等を調整しない場合、信号ＸＳＭＰの立ち上がりエッジ
の遅延により、誤動作が生じる。
ＭＰの立ち下がりと同時に、ＰチャネルＭＯＳトランジ
スタＭＰ１がオンし、高位側電源（１０Ｖ）から容量Ｃ
２へのプリチャージが開始され、ノードＮ１の電位が上
昇し、奇数段構成のＣＭＯＳインバータ回路１０の伝搬
遅延時間分遅れて、ノードＮ２が立ち下がり、Ｌｏｗレ
ベル（０Ｖ）に遷移する。サンプリングパルス信号ＳＭ
Ｐの立ち下がりと同時に、クロックドインバータのＮチ
ャネルＭＯＳトランジスタＭＮ１２がオフ（ハイインピ
ーダンス状態）となり、その後、ノードＮ２がＬｏｗレ
ベルとなると、この時、信号ＸＳＭＰは、いまだＬｏｗ
レベルであり、ＰチャネルＭＯＳトランジスタＭＰ１
２、ＭＰ１１がオンし、出力端子ＯＵＴの出力信号はＨ
ｉｇｈレベル（１０Ｖ）となる。このように、図５の回
路１０をＣＭＯＳインバータを奇数段接続して構成した
場合、サンプリングパルス信号ＳＭＰの反転信号ＸＳＭ
Ｐの立ち上がりエッジの遅延により、誤動作が生じる。
すなわち、サンプリングパルス信号ＳＭＰの反転信号Ｘ
ＳＭＰを、サンプリングパルス信号ＳＭＰをインバータ
で反転して生成しインバータの伝搬遅延時間による遅延
等を調整しない場合、信号ＸＳＭＰの立ち上がりエッジ
の遅延により、誤動作が生じる。
【００７１】次に、本発明の第３の実施例について説明
する。図７は、本発明の第３の実施例の構成を示す図で
あり、シリアルデータを２相のデータに展開する回路の
構成を示す図である。
する。図７は、本発明の第３の実施例の構成を示す図で
あり、シリアルデータを２相のデータに展開する回路の
構成を示す図である。
【００７２】図３を参照して説明した、サンプリングレ
ベル変換回路とインバータとマスタースレーブ型のラッ
チからなる回路を、１つのデータ入力端子ＤＡＴＡに対
して、２個並列に接続し、一方の回路にラッチを一段追
加することで、偶数番目の入力データと奇数番目の入力
データとを、サンプリングパルス信号ＳＭＰの立ち上が
りと同期して、入力データＤＡＴＡの周波数を２分周し
た周波数で、パラレルに出力する。すなわち、図７を参
照すると、データ入力端子ＤＡＴＡに、前記した実施例
のサンプリングレベル変換回路を２つ並列に備えてい
る。図４に示したように、第１のサンプリングレベル変
換回路は、出力段には、ＣＭＯＳインバータを２段接続
し、マスターラッチとスレーブラッチ、さらに１段のラ
ッチ部と、インバータを備え、ＤＡＴＡＯＤＤ／ＸＤＡ
ＴＡＯＤＤを出力する構成とされ、第２のサンプリング
レベル変換回路の出力段には、ＣＭＯＳインバータを２
段接続し、マスターラッチとスレーブラッチ、さらにイ
ンバータを備えた構成とされ、ＤＡＴＡＥＶＥＮ／ＸＤ
ＡＴＡＥＶＥＮを出力する。
ベル変換回路とインバータとマスタースレーブ型のラッ
チからなる回路を、１つのデータ入力端子ＤＡＴＡに対
して、２個並列に接続し、一方の回路にラッチを一段追
加することで、偶数番目の入力データと奇数番目の入力
データとを、サンプリングパルス信号ＳＭＰの立ち上が
りと同期して、入力データＤＡＴＡの周波数を２分周し
た周波数で、パラレルに出力する。すなわち、図７を参
照すると、データ入力端子ＤＡＴＡに、前記した実施例
のサンプリングレベル変換回路を２つ並列に備えてい
る。図４に示したように、第１のサンプリングレベル変
換回路は、出力段には、ＣＭＯＳインバータを２段接続
し、マスターラッチとスレーブラッチ、さらに１段のラ
ッチ部と、インバータを備え、ＤＡＴＡＯＤＤ／ＸＤＡ
ＴＡＯＤＤを出力する構成とされ、第２のサンプリング
レベル変換回路の出力段には、ＣＭＯＳインバータを２
段接続し、マスターラッチとスレーブラッチ、さらにイ
ンバータを備えた構成とされ、ＤＡＴＡＥＶＥＮ／ＸＤ
ＡＴＡＥＶＥＮを出力する。
【００７３】より詳細には、奇数番目の信号を出力する
回路は、図３を参照して説明した構成と同じ構成の第１
のサンプリングレベル変換回路（ＭＯＳトランジスタＭ
Ｎ１、ＭＮ２、ＭＮ３、ＭＰ１と、容量Ｃ１、Ｃ２）
と、２段縦続接続されたＣＭＯＳインバータ（ＭＯＳト
ランジスタＭＰ２、ＭＮ４と、ＭＯＳトランジスタＭＰ
３、ＭＮ５）と、サンプリングパルス信号ＳＭＰがＨｉ
ｇｈレベルのとき、データをマスターラッチ部に取り込
み、反転信号ＸＳＭＰがＨｉｇｈレベルのとき、データ
を出力し、次のサンプリングパルス信号ＳＭＰがＨｉｇ
ｈレベルのとき、出力データを記憶するスレーブラッチ
部からなるマスタースレーブ方式ラッチ（クロックドイ
ンバータ１１、インバータ１２、クロックドインバータ
１３、１４、インバータ１５、クロックドインバータ１
６よりなり、図３のマスタースレーブ方式ラッチと同じ
構成）と、サンプリングパルス信号ＳＭＰのＨｉｇｈレ
ベルでデータを出力し、信号ＸＳＭＰがＨｉｇｈレベル
のとき、出力データを記憶するするラッチ（クロックド
インバータ１７、インバータ１８、クロックドインバー
タ１９よりなる）と、クロックドインバータ１７の出力
を反転出力するインバータ２０と、インバータ１８の出
力を反転出力するインバータ２１とを備え、インバータ
２１、２０の出力端子から、奇数番目の信号ＤＡＴＡＯ
ＤＤとその相補（反転）信号ＸＤＡＴＡＯＤＤが出力さ
れる。
回路は、図３を参照して説明した構成と同じ構成の第１
のサンプリングレベル変換回路（ＭＯＳトランジスタＭ
Ｎ１、ＭＮ２、ＭＮ３、ＭＰ１と、容量Ｃ１、Ｃ２）
と、２段縦続接続されたＣＭＯＳインバータ（ＭＯＳト
ランジスタＭＰ２、ＭＮ４と、ＭＯＳトランジスタＭＰ
３、ＭＮ５）と、サンプリングパルス信号ＳＭＰがＨｉ
ｇｈレベルのとき、データをマスターラッチ部に取り込
み、反転信号ＸＳＭＰがＨｉｇｈレベルのとき、データ
を出力し、次のサンプリングパルス信号ＳＭＰがＨｉｇ
ｈレベルのとき、出力データを記憶するスレーブラッチ
部からなるマスタースレーブ方式ラッチ（クロックドイ
ンバータ１１、インバータ１２、クロックドインバータ
１３、１４、インバータ１５、クロックドインバータ１
６よりなり、図３のマスタースレーブ方式ラッチと同じ
構成）と、サンプリングパルス信号ＳＭＰのＨｉｇｈレ
ベルでデータを出力し、信号ＸＳＭＰがＨｉｇｈレベル
のとき、出力データを記憶するするラッチ（クロックド
インバータ１７、インバータ１８、クロックドインバー
タ１９よりなる）と、クロックドインバータ１７の出力
を反転出力するインバータ２０と、インバータ１８の出
力を反転出力するインバータ２１とを備え、インバータ
２１、２０の出力端子から、奇数番目の信号ＤＡＴＡＯ
ＤＤとその相補（反転）信号ＸＤＡＴＡＯＤＤが出力さ
れる。
【００７４】奇数番目の信号ＤＡＴＡＯＤＤを出力する
経路の第１のサンプリングレベル変換回路において、図
３と同様、ＭＯＳトランジスタＭＮ１のゲートには、サ
ンプリングパルス信号ＳＭＰの反転信号ＸＳＭＰが入力
され、ＭＯＳトランジスタＭＰ１、ＭＮ３のゲートに
は、サンプリングパルス信号ＳＭＰが共通に入力され、
サンプリングパルス信号ＳＭＰのＬｏｗレベルがプリチ
ャージ期間、Ｈｉｇｈレベルが出力期間とされ、第１の
サンプリングレベル変換回路からのデータは次のサンプ
リングパルス信号ＳＭＰの立ち上がりで、データ（ＤＡ
ＴＡＯＤＤ）として出力される。サンプリングパルス信
号ＳＭＰは、データレートの１／２のクロックレートと
される。すなわち第１のサンプリングレベル変換回路と
ラッチ部は、サンプリングパルス信号ＳＭＰの立ち上が
りでデータを取り込み、次サイクルのサンプリングパル
ス信号ＳＭＰの立ち上がりに同期してデータを出力す
る。
経路の第１のサンプリングレベル変換回路において、図
３と同様、ＭＯＳトランジスタＭＮ１のゲートには、サ
ンプリングパルス信号ＳＭＰの反転信号ＸＳＭＰが入力
され、ＭＯＳトランジスタＭＰ１、ＭＮ３のゲートに
は、サンプリングパルス信号ＳＭＰが共通に入力され、
サンプリングパルス信号ＳＭＰのＬｏｗレベルがプリチ
ャージ期間、Ｈｉｇｈレベルが出力期間とされ、第１の
サンプリングレベル変換回路からのデータは次のサンプ
リングパルス信号ＳＭＰの立ち上がりで、データ（ＤＡ
ＴＡＯＤＤ）として出力される。サンプリングパルス信
号ＳＭＰは、データレートの１／２のクロックレートと
される。すなわち第１のサンプリングレベル変換回路と
ラッチ部は、サンプリングパルス信号ＳＭＰの立ち上が
りでデータを取り込み、次サイクルのサンプリングパル
ス信号ＳＭＰの立ち上がりに同期してデータを出力す
る。
【００７５】偶数番目の信号（ＤＡＴＡＥＶＥＮ）を出
力する回路は、第２のサンプリングレベル変換回路（Ｍ
ＯＳトランジスタＭＮ６、ＭＮ７、ＭＮ８、ＭＰ４、容
量Ｃ１、Ｃ２）と、２段縦続接続されたＣＭＯＳインバ
ータ（ＭＯＳトランジスタＭＰ５、ＭＮ９と、ＭＯＳト
ランジスタＭＰ６、ＭＮ１０）と、信号ＸＳＭＰのＨｉ
ｇｈレベルのとき、データを取り込むマスターラッチ部
と、信号ＳＭＰのＨｉｇｈでデータを出力し、信号ＸＳ
ＭＰのＨｉｇｈレベルで出力値を記憶するスレーブラッ
チ部からなるラッチするマスタースレーブ方式ラッチ
（クロックドインバータ２２、インバータ２３、クロッ
クドインバータ２４、２５、インバータ２６、クロック
ドインバータ２７）と、を備え、クロックドインバータ
２５の出力を反転出力するインバータ２８と、インバー
タ２６の出力を反転出力するインバータ２９とを備え、
サンプリングパルス信号ＳＭＰの立ち上がりに同期し
て、インバータ２８、２９から、偶数番目の信号ＤＡＴ
ＡＥＶＥＮと反転信号ＸＤＡＴＡＥＶＥＮが出力され
る。
力する回路は、第２のサンプリングレベル変換回路（Ｍ
ＯＳトランジスタＭＮ６、ＭＮ７、ＭＮ８、ＭＰ４、容
量Ｃ１、Ｃ２）と、２段縦続接続されたＣＭＯＳインバ
ータ（ＭＯＳトランジスタＭＰ５、ＭＮ９と、ＭＯＳト
ランジスタＭＰ６、ＭＮ１０）と、信号ＸＳＭＰのＨｉ
ｇｈレベルのとき、データを取り込むマスターラッチ部
と、信号ＳＭＰのＨｉｇｈでデータを出力し、信号ＸＳ
ＭＰのＨｉｇｈレベルで出力値を記憶するスレーブラッ
チ部からなるラッチするマスタースレーブ方式ラッチ
（クロックドインバータ２２、インバータ２３、クロッ
クドインバータ２４、２５、インバータ２６、クロック
ドインバータ２７）と、を備え、クロックドインバータ
２５の出力を反転出力するインバータ２８と、インバー
タ２６の出力を反転出力するインバータ２９とを備え、
サンプリングパルス信号ＳＭＰの立ち上がりに同期し
て、インバータ２８、２９から、偶数番目の信号ＤＡＴ
ＡＥＶＥＮと反転信号ＸＤＡＴＡＥＶＥＮが出力され
る。
【００７６】偶数番目の信号を出力する経路の第２のサ
ンプリングレベル変換回路において、サンプリング回路
を構成するＭＯＳトランジスタＭＮ６のゲートには、サ
ンプリングパルス信号ＳＭＰが入力され、ＭＯＳトラン
ジスタＭＰ４、ＭＮ８のゲートには、反転信号ＸＳＭＰ
が入力され、反転信号ＸＳＭＰのＬｏｗレベルがプリチ
ャージ期間、反転信号ＸＳＭＰのＨｉｇｈレベル期間が
出力期間となり、マスタースレーブ方式ラッチにおい
て、サンプリングパルス信号ＳＭＰの立ち上がりでデー
タが出力される。すなわち、偶数番目の信号を出力する
経路の第２のサンプリングレベル変換回路とラッチは、
次のサンプリングパルス信号ＳＭＰの立ち下がり（信号
ＸＳＭＰの立ち上がり）でデータを取り込み、次サイク
ルのサンプリングパルス信号ＳＭＰの立ち上がり（信号
ＸＳＭＰの立ち下がり）でデータを出力する。奇数番目
の信号ＤＡＴＡＯＤＤを出力する経路では、マスタース
レーブ型のラッチにさらにラッチ（１７、１８、１９）
を備え、偶数番目の信号ＤＡＴＡＥＶＥＮを出力する経
路のラッチ（マスタースレーブ型のラッチ）よりも、サ
ンプリングパルス信号ＳＭＰの半クロック分遅れてデー
タを出力する。
ンプリングレベル変換回路において、サンプリング回路
を構成するＭＯＳトランジスタＭＮ６のゲートには、サ
ンプリングパルス信号ＳＭＰが入力され、ＭＯＳトラン
ジスタＭＰ４、ＭＮ８のゲートには、反転信号ＸＳＭＰ
が入力され、反転信号ＸＳＭＰのＬｏｗレベルがプリチ
ャージ期間、反転信号ＸＳＭＰのＨｉｇｈレベル期間が
出力期間となり、マスタースレーブ方式ラッチにおい
て、サンプリングパルス信号ＳＭＰの立ち上がりでデー
タが出力される。すなわち、偶数番目の信号を出力する
経路の第２のサンプリングレベル変換回路とラッチは、
次のサンプリングパルス信号ＳＭＰの立ち下がり（信号
ＸＳＭＰの立ち上がり）でデータを取り込み、次サイク
ルのサンプリングパルス信号ＳＭＰの立ち上がり（信号
ＸＳＭＰの立ち下がり）でデータを出力する。奇数番目
の信号ＤＡＴＡＯＤＤを出力する経路では、マスタース
レーブ型のラッチにさらにラッチ（１７、１８、１９）
を備え、偶数番目の信号ＤＡＴＡＥＶＥＮを出力する経
路のラッチ（マスタースレーブ型のラッチ）よりも、サ
ンプリングパルス信号ＳＭＰの半クロック分遅れてデー
タを出力する。
【００７７】この結果、図８に示すように、入力された
シリアルデータＤＡＴＡ１、２、３、４、５、６、７、
…に対して、奇数番目の信号ＤＡＴＡＯＤＤとして、Ｄ
ＡＴＡ１、３、５、７、…と、偶数番目の信号ＤＡＴＡ
ＥＶＥＮとして、ＤＡＴＡ２、４、６、８、…は、サン
プリングパルス信号ＳＭＰの立ち上がりに同期して、
（ＤＡＴＡ１、２）、（ＤＡＴＡ３、４）、（ＤＡＴＡ
５、６）、…の組で順次出力される。ＤＡＴＡＯＤＤ、
ＤＡＴＡＥＶＥＮの１周期は、入力データＤＡＴＡの２
サイクル分に相当する。
シリアルデータＤＡＴＡ１、２、３、４、５、６、７、
…に対して、奇数番目の信号ＤＡＴＡＯＤＤとして、Ｄ
ＡＴＡ１、３、５、７、…と、偶数番目の信号ＤＡＴＡ
ＥＶＥＮとして、ＤＡＴＡ２、４、６、８、…は、サン
プリングパルス信号ＳＭＰの立ち上がりに同期して、
（ＤＡＴＡ１、２）、（ＤＡＴＡ３、４）、（ＤＡＴＡ
５、６）、…の組で順次出力される。ＤＡＴＡＯＤＤ、
ＤＡＴＡＥＶＥＮの１周期は、入力データＤＡＴＡの２
サイクル分に相当する。
【００７８】このように、２相展開回路によって入力デ
ータを２相に展開することで、後段回路の動作周波数を
１／２に低減させる。なお、サンプリングパルス信号Ｓ
ＭＰとその反転信号ＸＳＭＰは、０-１０Vの振幅が必要
であるが、液晶表示モジュール上では、例えば１９８入
力分のサンプリングレベル変換回路に対して、共通に用
いられることから、サンプリングパルス信号ＳＭＰとそ
の反転信号ＸＳＭＰを作るためのレベル変換回路は、図
２４等を参照して説明した従来のレベル変換回路を用い
てもよい。
ータを２相に展開することで、後段回路の動作周波数を
１／２に低減させる。なお、サンプリングパルス信号Ｓ
ＭＰとその反転信号ＸＳＭＰは、０-１０Vの振幅が必要
であるが、液晶表示モジュール上では、例えば１９８入
力分のサンプリングレベル変換回路に対して、共通に用
いられることから、サンプリングパルス信号ＳＭＰとそ
の反転信号ＸＳＭＰを作るためのレベル変換回路は、図
２４等を参照して説明した従来のレベル変換回路を用い
てもよい。
【００７９】図７に示した２相展開回路を、外部信号処
理回路の信号をレベルシフトし、２相展開する構成に適
用した場合、図１６に示すように、コントローラＩＣ１
２０とのインターフェイスを、ビット幅１９８bits、周
波数１２５KHz（８ｕｓ）とし、パネル１００内部で２
相展開し、３９６bits、６２．５KHzの信号を、６６個
の６ビットＤＡＣアレイ１０４に渡す。
理回路の信号をレベルシフトし、２相展開する構成に適
用した場合、図１６に示すように、コントローラＩＣ１
２０とのインターフェイスを、ビット幅１９８bits、周
波数１２５KHz（８ｕｓ）とし、パネル１００内部で２
相展開し、３９６bits、６２．５KHzの信号を、６６個
の６ビットＤＡＣアレイ１０４に渡す。
【００８０】次に、本発明の一実施例のサンプリングレ
ベル変換回路の一具体例として、絶縁基板上のポリシリ
コンＴＦＴをトランジスタ素子として用いた場合のサン
プリングレベル変換回路の具体的な設計例について、図
９を参照して説明する。図９において、図１に示した構
成のサンプリングレベル変換回路（ＭＯＳトランジスタ
ＭＮ１、ＭＮ２、ＭＮ３、ＭＰ１、容量Ｃ１、Ｃ２）
に、２段のＣＭＯＳインバータ（ＭＯＳトランジスタＭ
Ｐ２、ＭＰ３、ＭＮ４、ＭＮ５と、ＭＯＳトランジスタ
ＭＰ４、ＭＮ６）が接続されている。サンプリングレベ
ル変換回路において、サンプリングパルス信号ＳＭＰが
Ｌｏｗレベルのとき、容量Ｃ２がプリチャージされ、容
量Ｃ１は入力電圧でチャージされる。４つのＭＯＳトラ
ンジスタ（ＭＰ２、ＭＰ３、ＭＮ４、ＭＮ５）を縦積み
とした１段目のＣＭＯＳインバータは、インバータの貫
通電流を低減するものである。すなわち、プリチャージ
された容量Ｃ２の蓄積電荷の放電時間が、通常のロジッ
ク信号に比べて長時間かかり、過渡時間が長くなるた
め、容量Ｃ２の端子電圧を入力とする１段目のインバー
タには、貫通電流を低減する工夫が施されている。また
後述する電荷再分配により、容量Ｃ２の端子電圧（Ｈｉ
ｇｈレベル）が１０Ｖから下がり、９．５Ｖ程度になる
場合もあり、このときの貫通電流を減らしている。な
お、縦済み４段のトランジスタ（ＭＰ２、ＭＰ３、ＭＮ
４、ＭＮ５）よりなる１段目のインバータを、トランジ
スタ２段からなるＣＭＯＳインバータのＮＭＯＳとＰＭ
ＯＳのトランジスタのゲート長Ｌを２倍とする構成とし
てもよい。
ベル変換回路の一具体例として、絶縁基板上のポリシリ
コンＴＦＴをトランジスタ素子として用いた場合のサン
プリングレベル変換回路の具体的な設計例について、図
９を参照して説明する。図９において、図１に示した構
成のサンプリングレベル変換回路（ＭＯＳトランジスタ
ＭＮ１、ＭＮ２、ＭＮ３、ＭＰ１、容量Ｃ１、Ｃ２）
に、２段のＣＭＯＳインバータ（ＭＯＳトランジスタＭ
Ｐ２、ＭＰ３、ＭＮ４、ＭＮ５と、ＭＯＳトランジスタ
ＭＰ４、ＭＮ６）が接続されている。サンプリングレベ
ル変換回路において、サンプリングパルス信号ＳＭＰが
Ｌｏｗレベルのとき、容量Ｃ２がプリチャージされ、容
量Ｃ１は入力電圧でチャージされる。４つのＭＯＳトラ
ンジスタ（ＭＰ２、ＭＰ３、ＭＮ４、ＭＮ５）を縦積み
とした１段目のＣＭＯＳインバータは、インバータの貫
通電流を低減するものである。すなわち、プリチャージ
された容量Ｃ２の蓄積電荷の放電時間が、通常のロジッ
ク信号に比べて長時間かかり、過渡時間が長くなるた
め、容量Ｃ２の端子電圧を入力とする１段目のインバー
タには、貫通電流を低減する工夫が施されている。また
後述する電荷再分配により、容量Ｃ２の端子電圧（Ｈｉ
ｇｈレベル）が１０Ｖから下がり、９．５Ｖ程度になる
場合もあり、このときの貫通電流を減らしている。な
お、縦済み４段のトランジスタ（ＭＰ２、ＭＰ３、ＭＮ
４、ＭＮ５）よりなる１段目のインバータを、トランジ
スタ２段からなるＣＭＯＳインバータのＮＭＯＳとＰＭ
ＯＳのトランジスタのゲート長Ｌを２倍とする構成とし
てもよい。
【００８１】容量Ｃ２の放電時間は、サンプリングパル
ス信号ＳＭＰがＨｉｇｈレベルで、ＮチャネルＭＯＳト
ランジスタＭＮ３、ＭＮ２、低位側電源（０Ｖ）のパス
で、所定時間（例えば８us；周波数125KHzの一サイク
ル）内に、放電できるようにする場合、ゲート・ソース
間電圧ＶＧＳ＝３ＶのＮチャネルＭＯＳトランジスタＭ
Ｎ２の特性が支配的となる。ゲート・ソース間電圧ＶＧ
Ｓは、入力データ３Ｖのとき、容量Ｃ１の端子電圧で３
Ｖに設定される。
ス信号ＳＭＰがＨｉｇｈレベルで、ＮチャネルＭＯＳト
ランジスタＭＮ３、ＭＮ２、低位側電源（０Ｖ）のパス
で、所定時間（例えば８us；周波数125KHzの一サイク
ル）内に、放電できるようにする場合、ゲート・ソース
間電圧ＶＧＳ＝３ＶのＮチャネルＭＯＳトランジスタＭ
Ｎ２の特性が支配的となる。ゲート・ソース間電圧ＶＧ
Ｓは、入力データ３Ｖのとき、容量Ｃ１の端子電圧で３
Ｖに設定される。
【００８２】容量Ｃ２の電荷保持特性としては、サンプ
リングパルス信号ＳＭＰがＨｉｇｈレベル（１０Ｖ）
で、ＮチャネルＭＯＳトランジスタＭＮ２のゲート電圧
が０Ｖのとき、容量Ｃ２の端子電圧を、所定時間（例え
ば８ｕｓ）保持することが必要とされる。
リングパルス信号ＳＭＰがＨｉｇｈレベル（１０Ｖ）
で、ＮチャネルＭＯＳトランジスタＭＮ２のゲート電圧
が０Ｖのとき、容量Ｃ２の端子電圧を、所定時間（例え
ば８ｕｓ）保持することが必要とされる。
【００８３】ＮチャネルＭＯＳトランジスタＭＮ２
（「検出用トランジスタ」ともいう）のゲート電圧が０
Ｖであり、サンプリングパルス信号ＳＭＰがＨｉｇｈレ
ベルのとき、ＮチャネルＭＯＳトランジスタＭＮ３がオ
ンすると、容量Ｃ２の端子ノードに付加されるストレー
容量（浮遊容量）、すなわち容量Ｃ２の端子ノードにド
レインが接続されるＰチャネルＭＯＳトランジスタＭＰ
１の容量（parastic capacitance：寄生容量）に加
え、容量Ｃ２の端子ノードにドレインが接続されオン状
態のＮチャネルＭＯＳトランジスタＭＮ３の容量と、Ｎ
チャネルＭＯＳトランジスタＭＮ２の容量の合成容量Ｃ
ｓによって、容量Ｃ２の蓄積電荷が再分配される。
（「検出用トランジスタ」ともいう）のゲート電圧が０
Ｖであり、サンプリングパルス信号ＳＭＰがＨｉｇｈレ
ベルのとき、ＮチャネルＭＯＳトランジスタＭＮ３がオ
ンすると、容量Ｃ２の端子ノードに付加されるストレー
容量（浮遊容量）、すなわち容量Ｃ２の端子ノードにド
レインが接続されるＰチャネルＭＯＳトランジスタＭＰ
１の容量（parastic capacitance：寄生容量）に加
え、容量Ｃ２の端子ノードにドレインが接続されオン状
態のＮチャネルＭＯＳトランジスタＭＮ３の容量と、Ｎ
チャネルＭＯＳトランジスタＭＮ２の容量の合成容量Ｃ
ｓによって、容量Ｃ２の蓄積電荷が再分配される。
【００８４】この場合、容量Ｃ２に接続されるＰチャネ
ルＭＯＳトランジスタＭＰ１以外のＭＯＳトランジスタ
の寄生容量Ｃnは、ＮチャネルＭＯＳトランジスタＭＮ
３のゲート−チャネル間容量（gate-to-channel capac
itance）であるゲート−ドレイン間容量Ｃgd（MN3）及
びゲート−ソース間容量Ｃgs（MN3）と、ゲート−バル
ク間容量（gate-to-bulk capacitance）Cgb（MN3）
と、ＮチャネルＭＯＳトランジスタＭＮ２（ゲートに０
Ｖが印加されている）のゲート−ドレイン間容量Cgd（M
N2）とで規定される。Cgb（MN2）はトランジスタＭＮ２
がオフであるため、考慮する必要はない。またCgd（MN
2）はほぼ０とみなされ、結局、寄生容量Ｃnは、Ｎチャ
ネルＭＯＳトランジスタＭＮ３のゲート酸化膜の単位面
積の静電容量Ｃox（MN3）に、そのゲート電極の面積Ａ
（＝W・L：ただし、Wはゲート幅、Lはゲート長）を乗じ
た値で近似される。なお、よく知られているように、単
結晶シリコン上のＭＯＳトランジスタでは、ゲート・ソ
ース間電圧が閾値電圧以下のカットオフ時のゲート−バ
ルク間容量Ｃgbは一定とされるが、ＳＯＩ（Silicon On
Insulator）構造のＮチャネルＴＦＴ素子の場合、バル
クがなく、カットオフ時のＣgbは一定ではなく、周波数
依存性を有する。
ルＭＯＳトランジスタＭＰ１以外のＭＯＳトランジスタ
の寄生容量Ｃnは、ＮチャネルＭＯＳトランジスタＭＮ
３のゲート−チャネル間容量（gate-to-channel capac
itance）であるゲート−ドレイン間容量Ｃgd（MN3）及
びゲート−ソース間容量Ｃgs（MN3）と、ゲート−バル
ク間容量（gate-to-bulk capacitance）Cgb（MN3）
と、ＮチャネルＭＯＳトランジスタＭＮ２（ゲートに０
Ｖが印加されている）のゲート−ドレイン間容量Cgd（M
N2）とで規定される。Cgb（MN2）はトランジスタＭＮ２
がオフであるため、考慮する必要はない。またCgd（MN
2）はほぼ０とみなされ、結局、寄生容量Ｃnは、Ｎチャ
ネルＭＯＳトランジスタＭＮ３のゲート酸化膜の単位面
積の静電容量Ｃox（MN3）に、そのゲート電極の面積Ａ
（＝W・L：ただし、Wはゲート幅、Lはゲート長）を乗じ
た値で近似される。なお、よく知られているように、単
結晶シリコン上のＭＯＳトランジスタでは、ゲート・ソ
ース間電圧が閾値電圧以下のカットオフ時のゲート−バ
ルク間容量Ｃgbは一定とされるが、ＳＯＩ（Silicon On
Insulator）構造のＮチャネルＴＦＴ素子の場合、バル
クがなく、カットオフ時のＣgbは一定ではなく、周波数
依存性を有する。
【００８５】容量Ｃ２の端子に付加されるストレー容量
Ｃｓによる電荷の再分配によって、容量Ｃ２の端子電圧
は、セットアップ期間にプリチャージされた電源電圧１
０Ｖよりも下がる。すなわち、入力信号電圧が０Ｖのと
き、セットアップ期間に、容量Ｃ１の端子電圧は０Ｖと
され、サンプリングパルス信号ＳＭＰがＨｉｇｈレベル
とされる出力期間に、ゲートに０Ｖが印加されるＮチャ
ネルＭＯＳトランジスタＭＮ２はオフとされ、容量Ｃ２
の放電パスは閉状態とされ、このため、容量Ｃ２の端子
電圧は電源電圧１０Ｖに保持されるはずであるが、電荷
の再分配によって、容量Ｃ２の端子電圧は、プリチャー
ジされた電源電圧１０Ｖよりも下がる。
Ｃｓによる電荷の再分配によって、容量Ｃ２の端子電圧
は、セットアップ期間にプリチャージされた電源電圧１
０Ｖよりも下がる。すなわち、入力信号電圧が０Ｖのと
き、セットアップ期間に、容量Ｃ１の端子電圧は０Ｖと
され、サンプリングパルス信号ＳＭＰがＨｉｇｈレベル
とされる出力期間に、ゲートに０Ｖが印加されるＮチャ
ネルＭＯＳトランジスタＭＮ２はオフとされ、容量Ｃ２
の放電パスは閉状態とされ、このため、容量Ｃ２の端子
電圧は電源電圧１０Ｖに保持されるはずであるが、電荷
の再分配によって、容量Ｃ２の端子電圧は、プリチャー
ジされた電源電圧１０Ｖよりも下がる。
【００８６】容量Ｃ２の端子に接続されるＭＯＳトラン
ジスタＭＮ３、ＭＰ１、ＭＮ２の寄生容量の合成容量を
Ｃｓ、当初（電荷再分配前）の容量Ｃ２の端子電圧をＶ
（＝１０Ｖ）、電荷の再分配後の容量Ｃ２の端子電圧を
Ｖ’とすると、 Ｃ２・Ｖ＝（Ｃｓ＋Ｃ２）Ｖ’ から、 Ｖ’＝Ｖ・Ｃ２／（Ｃｓ＋Ｃ２）＜Ｖ（＝１０Ｖ） …(1) となる。
ジスタＭＮ３、ＭＰ１、ＭＮ２の寄生容量の合成容量を
Ｃｓ、当初（電荷再分配前）の容量Ｃ２の端子電圧をＶ
（＝１０Ｖ）、電荷の再分配後の容量Ｃ２の端子電圧を
Ｖ’とすると、 Ｃ２・Ｖ＝（Ｃｓ＋Ｃ２）Ｖ’ から、 Ｖ’＝Ｖ・Ｃ２／（Ｃｓ＋Ｃ２）＜Ｖ（＝１０Ｖ） …(1) となる。
【００８７】すなわち、入力が０Ｖ（Ｃ１の端子電圧０
Ｖ）のとき、電荷再分配後の電圧降下ΔＶは、 ΔＶ＝Ｖ−Ｖ’＝Ｖ・Ｃｓ／（Ｃｓ＋Ｃ２） …(2) で与えられる。
Ｖ）のとき、電荷再分配後の電圧降下ΔＶは、 ΔＶ＝Ｖ−Ｖ’＝Ｖ・Ｃｓ／（Ｃｓ＋Ｃ２） …(2) で与えられる。
【００８８】この電圧降下ΔＶが大きいと、リーク電流
が増え、最悪（worst case）で、ロジックが反転する
ことになる。すなわち、容量Ｃ２の端子電圧は本来Ｈｉ
ｇｈレベル（１０V）であるべきところ、電圧降下ΔＶ
により論理閾値以下のＬｏｗレベルとなる場合が起こり
得る。そして同一値のＣｓに対して、Ｃ２の容量値が大
きいと、ΔＶは小さくなり、上記した電荷再分配を考慮
して、容量Ｃ２の素子値が決定される。
が増え、最悪（worst case）で、ロジックが反転する
ことになる。すなわち、容量Ｃ２の端子電圧は本来Ｈｉ
ｇｈレベル（１０V）であるべきところ、電圧降下ΔＶ
により論理閾値以下のＬｏｗレベルとなる場合が起こり
得る。そして同一値のＣｓに対して、Ｃ２の容量値が大
きいと、ΔＶは小さくなり、上記した電荷再分配を考慮
して、容量Ｃ２の素子値が決定される。
【００８９】この実施例では、検出用素子をなすＮチャ
ネルＭＯＳトランジスタＭＮ２のゲート幅（Ｗ）／ゲー
ト長（Ｌ）を、４０／４（単位はｕｍ）とし、容量Ｃ２
の容量値を１５０ｆＦとした。
ネルＭＯＳトランジスタＭＮ２のゲート幅（Ｗ）／ゲー
ト長（Ｌ）を、４０／４（単位はｕｍ）とし、容量Ｃ２
の容量値を１５０ｆＦとした。
【００９０】また容量Ｃ１のフィールドスルーによる電
圧降下と、容量Ｃ１の充放電時間を考慮して５００ｆＦ
とし、ＮチャネルＭＯＳトランジスタＭＮ１を両側ＬＤ
Ｄ（Lightly Doped Drain）構造とし、そのＷ／Ｌを
８／４（単位ｕｍ）とした。
圧降下と、容量Ｃ１の充放電時間を考慮して５００ｆＦ
とし、ＮチャネルＭＯＳトランジスタＭＮ１を両側ＬＤ
Ｄ（Lightly Doped Drain）構造とし、そのＷ／Ｌを
８／４（単位ｕｍ）とした。
【００９１】ＮチャネルＭＯＳトランジスタＭＮ３、Ｐ
チャネルＭＯＳトランジスタＭＰ１のＷ／Ｌを４／４
（単位ｕｍ）とした。
チャネルＭＯＳトランジスタＭＰ１のＷ／Ｌを４／４
（単位ｕｍ）とした。
【００９２】ＮチャネルＭＯＳトランジスタＭＮ２の仕
様について、図１０の特性図を参照して説明する。図１
０は、ＮチャネルＭＯＳトランジスタＭＮ２のゲート電
圧ＶＧ＝３Ｖにおける、そのドレイン電圧ＶＤとドレイ
ン電流ＩＤの特性を示す図である。ドレイン電圧ＶＤ＝
１０Ｖ、ゲート電圧ＶＧ＝３Ｖで、ドレイン電流ＩＤが
同じトランジスタであっても、しきい値ＶTHやトランス
コンダクタンス、チャネルコンダクタンスのバラツキに
よって、特性曲線Ａ、Ｂのように、ドレイン・ソース間
電圧ＶＤＳ＜１０Ｖでの振る舞いが異なり、このため、
容量Ｃ２の放電に要する時間も変わる。図１０におい
て、容量Ｃ２の放電時間は、Ｒ＞Ｂ＞Ａである。
様について、図１０の特性図を参照して説明する。図１
０は、ＮチャネルＭＯＳトランジスタＭＮ２のゲート電
圧ＶＧ＝３Ｖにおける、そのドレイン電圧ＶＤとドレイ
ン電流ＩＤの特性を示す図である。ドレイン電圧ＶＤ＝
１０Ｖ、ゲート電圧ＶＧ＝３Ｖで、ドレイン電流ＩＤが
同じトランジスタであっても、しきい値ＶTHやトランス
コンダクタンス、チャネルコンダクタンスのバラツキに
よって、特性曲線Ａ、Ｂのように、ドレイン・ソース間
電圧ＶＤＳ＜１０Ｖでの振る舞いが異なり、このため、
容量Ｃ２の放電に要する時間も変わる。図１０におい
て、容量Ｃ２の放電時間は、Ｒ＞Ｂ＞Ａである。
【００９３】図１０のＲは、ドレイン電圧ＶＤとドレイ
ン電流ＩＤとの関係（キルヒホフの電圧則）を規定する
ための等価的な抵抗値であり、ＶＤ＝Ｒ・ＩＤなる関係
とされる。オン状態のＮチャネルＭＯＳトランジスタＭ
Ｎ２を、この抵抗Ｒ（オン抵抗）に置き換えた場合、容
量Ｃ２の放電特性は、図１１に示すようなものとなる。
ン電流ＩＤとの関係（キルヒホフの電圧則）を規定する
ための等価的な抵抗値であり、ＶＤ＝Ｒ・ＩＤなる関係
とされる。オン状態のＮチャネルＭＯＳトランジスタＭ
Ｎ２を、この抵抗Ｒ（オン抵抗）に置き換えた場合、容
量Ｃ２の放電特性は、図１１に示すようなものとなる。
【００９４】すなわち、例えば図９において、Ｎチャネ
ルＭＯＳトランジスタＭＮ２をオン抵抗Ｒで置き換えた
場合、ロジック回路として動作するため、すなわち、12
5KHzの動作周波数に対応させて、放電時間８ｕｓとする
には、容量Ｃ２の放電特性から、Ｒ＝１０MegaOhm（メ
ガオーム）を上限としている。すなわち、Ｒ＝１０Mega
Ohmより大きい場合、８ｕｓ以内に放電できない。
ルＭＯＳトランジスタＭＮ２をオン抵抗Ｒで置き換えた
場合、ロジック回路として動作するため、すなわち、12
5KHzの動作周波数に対応させて、放電時間８ｕｓとする
には、容量Ｃ２の放電特性から、Ｒ＝１０MegaOhm（メ
ガオーム）を上限としている。すなわち、Ｒ＝１０Mega
Ohmより大きい場合、８ｕｓ以内に放電できない。
【００９５】そこで、Ｒ＝１０MegaOhmとすると、Ｎチ
ャネルＭＯＳトランジスタＭＮ２の、Ｗ／Ｌ＝４０/
４、ドレイン・ソース間電圧ＶＤＳ＝１０Ｖ、ゲート電
圧ＶＧ＝３Ｖ、片側ＬＤＤ構造の場合、ドレイン電流Ｉ
Ｄ＞１ｕＡとされる。
ャネルＭＯＳトランジスタＭＮ２の、Ｗ／Ｌ＝４０/
４、ドレイン・ソース間電圧ＶＤＳ＝１０Ｖ、ゲート電
圧ＶＧ＝３Ｖ、片側ＬＤＤ構造の場合、ドレイン電流Ｉ
Ｄ＞１ｕＡとされる。
【００９６】ＮチャネルＭＯＳトランジスタＭＮ２の、
Ｗ／Ｌ＝４/４、ドレイン・ソース間電圧ＶＤＳ＝１０
Ｖ、ゲート電圧ＶＧ＝３Ｖ、片側ＬＤＤ構造の場合、ド
レイン電流ＩＤ＞１００ｎＡとされる。
Ｗ／Ｌ＝４/４、ドレイン・ソース間電圧ＶＤＳ＝１０
Ｖ、ゲート電圧ＶＧ＝３Ｖ、片側ＬＤＤ構造の場合、ド
レイン電流ＩＤ＞１００ｎＡとされる。
【００９７】リークによる電圧降下を０．５Ｖ以下とす
るには、ＮチャネルＭＯＳトランジスタＭＮ２のＷ／Ｌ
＝４０/４、ＶＤＳ＝１０Ｖ、ＶＧ＝０Ｖ、片側ＬＤＤ
構造の場合で、ドレイン電流ＩＤ＜９４０ｎＡとされ
る。
るには、ＮチャネルＭＯＳトランジスタＭＮ２のＷ／Ｌ
＝４０/４、ＶＤＳ＝１０Ｖ、ＶＧ＝０Ｖ、片側ＬＤＤ
構造の場合で、ドレイン電流ＩＤ＜９４０ｎＡとされ
る。
【００９８】また、ＮチャネルＭＯＳトランジスタＭＮ
２の、Ｗ／Ｌ＝４/４、ＶＤＳ＝１０Ｖ、ＶＧ＝０Ｖ、
片側ＬＤＤ構造の場合で、ＩＤ＜９４０ｐＡとされる。
２の、Ｗ／Ｌ＝４/４、ＶＤＳ＝１０Ｖ、ＶＧ＝０Ｖ、
片側ＬＤＤ構造の場合で、ＩＤ＜９４０ｐＡとされる。
【００９９】したがって、ＮチャネルＭＯＳトランジス
タＭＮ２に要求されるトランジスタ仕様は、容量Ｃ２
（１５０ｆＦ）の放電時間から ＩＤ ＞ 100nA （片側LDD W/L=4/4 VDS=10V VGS=3
V） Ｃ２の保持時間から、 ＩＤ ＜ 940pA （片側LDD W/L=4/4 VDS=10V VGS=0
V） となる。
タＭＮ２に要求されるトランジスタ仕様は、容量Ｃ２
（１５０ｆＦ）の放電時間から ＩＤ ＞ 100nA （片側LDD W/L=4/4 VDS=10V VGS=3
V） Ｃ２の保持時間から、 ＩＤ ＜ 940pA （片側LDD W/L=4/4 VDS=10V VGS=0
V） となる。
【０１００】なお、容量Ｃ１の端子電圧をゲートに入力
とするＮチャネルＭＯＳトランジスタＭＮ２の閾値ＶＴ
Ｈは、３Ｖ以下とされる。
とするＮチャネルＭＯＳトランジスタＭＮ２の閾値ＶＴ
Ｈは、３Ｖ以下とされる。
【０１０１】図１２は、図９に示したサンプリングレベ
ル変換回路において、典型的な特性のＴＦＴを用いたシ
ミュレーション結果を示す図である。ＮチャネルＭＯＳ
トランジスタＭＮ１は、Ｗ／Ｌ＝８／４、両側ＬＤＤ構
造とされ、ＮチャネルＭＯＳトランジスタＭＮ２は、Ｗ
／Ｌ＝４０／４とされ、ＰチャネルＭＯＳトランジスタ
ＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４、ＮチャネルＭＯＳト
ランジスタＭＮ３、ＭＮ４、ＭＮ５、ＭＮ６は、Ｗ／Ｌ
＝４／４とされ、Ｃ１＝５００ｆＦ、Ｃ２＝１５０ｆＦ
とされている。図１２からも、所望の動作が行われてい
ることが確認できる。
ル変換回路において、典型的な特性のＴＦＴを用いたシ
ミュレーション結果を示す図である。ＮチャネルＭＯＳ
トランジスタＭＮ１は、Ｗ／Ｌ＝８／４、両側ＬＤＤ構
造とされ、ＮチャネルＭＯＳトランジスタＭＮ２は、Ｗ
／Ｌ＝４０／４とされ、ＰチャネルＭＯＳトランジスタ
ＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４、ＮチャネルＭＯＳト
ランジスタＭＮ３、ＭＮ４、ＭＮ５、ＭＮ６は、Ｗ／Ｌ
＝４／４とされ、Ｃ１＝５００ｆＦ、Ｃ２＝１５０ｆＦ
とされている。図１２からも、所望の動作が行われてい
ることが確認できる。
【０１０２】すなわち、最初のセットアップ（プリチャ
ージ）期間[３７〜４５usの８us]で容量Ｃ２は、１０Ｖ
にプリチャージされる（図１２の「Ｃ２プリチャージ状
態」参照）。入力データＤＡＴＡ（０．２〜２．８Ｖ）
に追従して約１ｕｓで容量Ｃ１へのデータ書き込みが完
了している（図１２の「Ｃ１」の矢線で指示されている
丸印の信号参照）。
ージ）期間[３７〜４５usの８us]で容量Ｃ２は、１０Ｖ
にプリチャージされる（図１２の「Ｃ２プリチャージ状
態」参照）。入力データＤＡＴＡ（０．２〜２．８Ｖ）
に追従して約１ｕｓで容量Ｃ１へのデータ書き込みが完
了している（図１２の「Ｃ１」の矢線で指示されている
丸印の信号参照）。
【０１０３】続く評価期間[４５〜５３ｕｓ]では、容量
Ｃ２が０．５ｕｓで放電を終了している。
Ｃ２が０．５ｕｓで放電を終了している。
【０１０４】続くセットアップ（プリチャージ）期間
[５３〜６１ｕｓ]では、容量Ｃ２は、再び、１０Ｖにプ
リチャージされる。
[５３〜６１ｕｓ]では、容量Ｃ２は、再び、１０Ｖにプ
リチャージされる。
【０１０５】続く評価期間[６１〜６９ｕｓ]では、入力
データＤＡＴＡが０であったため、容量Ｃ２は放電され
ず、Ｈｉｇｈレベル（１０Ｖ）を保持している。
データＤＡＴＡが０であったため、容量Ｃ２は放電され
ず、Ｈｉｇｈレベル（１０Ｖ）を保持している。
【０１０６】ただし、ＮチャネルＭＯＳトランジスタＭ
Ｎ３がオンすることで、容量Ｃ２の電荷が、Ｎチャネル
ＭＯＳトランジスタＭＮ３のチャネルなどに再分配され
るため、０．５Ｖほど低下している（「Ｃ２電荷再分配
により0.5Ｖ低下」で指示されている）。
Ｎ３がオンすることで、容量Ｃ２の電荷が、Ｎチャネル
ＭＯＳトランジスタＭＮ３のチャネルなどに再分配され
るため、０．５Ｖほど低下している（「Ｃ２電荷再分配
により0.5Ｖ低下」で指示されている）。
【０１０７】図１３（ａ）は、ＮチャネルＭＯＳトラン
ジスタＭＮ２の特性（slow（低速），typ（標準），fas
t（高速））をパラメータとした場合の、サンプリング
パルス信号ＳＭＰの立ち上がり時の容量Ｃ２の放電特性
を示している。
ジスタＭＮ２の特性（slow（低速），typ（標準），fas
t（高速））をパラメータとした場合の、サンプリング
パルス信号ＳＭＰの立ち上がり時の容量Ｃ２の放電特性
を示している。
【０１０８】図１３からもわかるように、ワーストケー
ス（sＬｏｗ）モデルの場合でも、１us以内に放電が完
了している。図１３（ｂ）は、トランジスタＭＮ２の特
性（slow（低速），typ（標準），fast（高速））によ
る、サンプリングパルス信号ＳＭＰの立ち下がりと立ち
上がり時のサンプリング回路の容量Ｃ１の充放電特性を
示している。容量Ｃ１も１ｕｓ以内で書き込みが完了し
ていることがわかる。
ス（sＬｏｗ）モデルの場合でも、１us以内に放電が完
了している。図１３（ｂ）は、トランジスタＭＮ２の特
性（slow（低速），typ（標準），fast（高速））によ
る、サンプリングパルス信号ＳＭＰの立ち下がりと立ち
上がり時のサンプリング回路の容量Ｃ１の充放電特性を
示している。容量Ｃ１も１ｕｓ以内で書き込みが完了し
ていることがわかる。
【０１０９】上記した本発明の実施例に係るサンプリン
グレベル変換回路と２相展開回路の仕様の一例は、次の
ようなものとなる。
グレベル変換回路と２相展開回路の仕様の一例は、次の
ようなものとなる。
【０１１０】・入力データ振幅は、0−3V、
・出力データ振幅は、0−10V、
・入力データ周波数は、125KHz、
・出力データ周波数は、62.5KHz、
・セットアップ時間は、１us、
・制御信号は、SMPとその反転信号XSMP、
・電源は、10V電源とGND、
・消費電力（198入力回路分合計）は、
・0．006mW（データすべて０）、
・0．36mW（データ０、１同一割合）、
・0．69mW（データすべて１）
消費電力は入力データによって変化し、最大０．６９ｍ
Ｗ(198入力回路分合計、SMP、反転信号ＸＳＭＰの消費
電力0.17mWは除く)となる。
Ｗ(198入力回路分合計、SMP、反転信号ＸＳＭＰの消費
電力0.17mWは除く)となる。
【０１１１】上記した消費電力の約半分は、プリチャー
ジ用の容量Ｃ２の充放電に伴うものである。すなわち、
消費電力の多くは、容量Ｃ２の充放電に伴うものであ
り、サンプリングレベル変換回路において、容量Ｃ２の
電荷の再分配や、リークが動作周波数の下限を支配して
いる。
ジ用の容量Ｃ２の充放電に伴うものである。すなわち、
消費電力の多くは、容量Ｃ２の充放電に伴うものであ
り、サンプリングレベル変換回路において、容量Ｃ２の
電荷の再分配や、リークが動作周波数の下限を支配して
いる。
【０１１２】この例によるサンプリングレベル変換回路
の設計では、動作マージンを大きくとるために、容量Ｃ
２の容量値は、やや大きめに設定してある。なお、低消
費電力化を図る場合には、容量Ｃ２の容量値は、小さく
設定される。
の設計では、動作マージンを大きくとるために、容量Ｃ
２の容量値は、やや大きめに設定してある。なお、低消
費電力化を図る場合には、容量Ｃ２の容量値は、小さく
設定される。
【０１１３】図１４、及び図１５は、図７に示した本発
明の実施例の２相展開回路のクロックスキューフリーに
関するシミュレーション結果を示す図である。図１４
（ａ）は、テストベクトル（DATA，SMP，XSMP，DATAOD
D,DATAEVEN）の信号波形を示す図であり、図１４（ｂ）
は、クロックスキューが存在せず、正常動作時のシミュ
レーション結果を示している。
明の実施例の２相展開回路のクロックスキューフリーに
関するシミュレーション結果を示す図である。図１４
（ａ）は、テストベクトル（DATA，SMP，XSMP，DATAOD
D,DATAEVEN）の信号波形を示す図であり、図１４（ｂ）
は、クロックスキューが存在せず、正常動作時のシミュ
レーション結果を示している。
【０１１４】図１５（ａ）は、サンプリングパルス信号
ＳＭＰに対して反転信号ＸＳＭＰの遷移タイミングが２
ｕｓ遅れている場合、図１５（ｂ）は、サンプリングパ
ルス信号ＳＭＰに対して反転信号ＸＳＭＰの遷移タイミ
ングが２ｕｓ進んでいる場合における、本発明の実施例
の２相展開回路の動作のシミュレーション結果を示して
いる。
ＳＭＰに対して反転信号ＸＳＭＰの遷移タイミングが２
ｕｓ遅れている場合、図１５（ｂ）は、サンプリングパ
ルス信号ＳＭＰに対して反転信号ＸＳＭＰの遷移タイミ
ングが２ｕｓ進んでいる場合における、本発明の実施例
の２相展開回路の動作のシミュレーション結果を示して
いる。
【０１１５】図１５から、サンプリングパルス信号ＳＭ
Ｐに対して反転信号ＸＳＭＰの遷移タイミングが±２ｕ
ｓずれても、ロジックエラーは発生せず、図１４（ｂ）
のデータ出力と同一のデータが出力されており、正常動
作することが確認できる。
Ｐに対して反転信号ＸＳＭＰの遷移タイミングが±２ｕ
ｓずれても、ロジックエラーは発生せず、図１４（ｂ）
のデータ出力と同一のデータが出力されており、正常動
作することが確認できる。
【０１１６】次に、本発明に係る表示装置の実施例につ
いて説明する。図１６は、本発明に係るサンプリングシ
フト回路と２相展開回路を備えた液晶表示装置の構成を
示す図である。ＬＣＤ（Liquid Crystal Display）モ
ジュールの低コスト化、低消費電力化を図るものであ
り、デジタルアナログ変換器ＤＡＣ１０４がパネル上に
搭載されているため、外付けのメモリ内蔵コントローラ
ＩＣ１２０は、ロジック回路のみとなる。このため、コ
ントローラＩＣ１２０の製造には、微細プロセスが適用
可能であり、電源電圧を下げるとともに、チップサイズ
を縮減することができ、低消費電力化、低コスト化が可
能となる。
いて説明する。図１６は、本発明に係るサンプリングシ
フト回路と２相展開回路を備えた液晶表示装置の構成を
示す図である。ＬＣＤ（Liquid Crystal Display）モ
ジュールの低コスト化、低消費電力化を図るものであ
り、デジタルアナログ変換器ＤＡＣ１０４がパネル上に
搭載されているため、外付けのメモリ内蔵コントローラ
ＩＣ１２０は、ロジック回路のみとなる。このため、コ
ントローラＩＣ１２０の製造には、微細プロセスが適用
可能であり、電源電圧を下げるとともに、チップサイズ
を縮減することができ、低消費電力化、低コスト化が可
能となる。
【０１１７】さらに図１６に示すように、コントローラ
ＩＣ１２０と液晶表示パネル１００との間のデータバス
の幅を太くして１９８bitsとし、フレームメモリ１２０
から、映像デジタルデータを、データバスを介して、液
晶表示パネル１００側に転送している。このように、フ
レームメモリ１２０のプリチャージ周波数を遅くしてお
り、コントローラＩＣ１２０の低消費電力化が図れる。
ＩＣ１２０と液晶表示パネル１００との間のデータバス
の幅を太くして１９８bitsとし、フレームメモリ１２０
から、映像デジタルデータを、データバスを介して、液
晶表示パネル１００側に転送している。このように、フ
レームメモリ１２０のプリチャージ周波数を遅くしてお
り、コントローラＩＣ１２０の低消費電力化が図れる。
【０１１８】図１６を参照すると、図示されないホスト
（ＣＰＵ）とのバスインタフェースをとるコントローラ
１２２と、１フレーム分の映像情報を蓄積するフレーム
メモリ１２１と、を備えたコントローラＩＣ１２０と、
ＤＣ-ＤＣコンバータ／階調電源回路１３０と、を備え
ている。液晶表示パネル（「表示デバイス基板」ともい
う）１００には、フレームメモリ１２１からパラレルに
転送される１９８ビット（例えば階調６ビット、３３個
画素分の映像データ）のデータ（０−３Ｖ）を入力し、
０−１０Ｖの振幅の信号にレベル変換するサンプリング
レベル変換回路１０１と、サンプリングレベル変換回路
１０１の出力をシリアル入力し２ビットのパラレルビッ
トに展開する２相展開回路１０２と、２相展開回路１０
２の出力である３９６ビットをラッチするラッチ回路１
０３と、６つのラッチ回路１０３から出力される６ビッ
ト（階調６ビット）の信号を入力するＤＡＣ１０４（６
６回路）と、ＤＡＣ１０４（６６回路）の出力をそれぞ
れ受け、液晶画素アレイ１１０の列側の入力数（Ｎ列）
と同一数の出力を有し、タイミング系信号レベルシフタ
１０６から出力されるセレクタ制御信号に従い、順次、
選択されたデータ線に映像信号を出力するセレクタ１０
５を備えている。タイミング系信号レベル変換回路１０
６は、０−１０Ｖのサンプリングパルス信号ＳＭＰ、Ｘ
ＳＭＰ、ラッチクロック、セレクタ制御信号を出力す
る。シフトレジスタ１０８Ａ、出力バッファ１０８Ｂは
液晶画素アレイ１１０の走査線を駆動する垂直ドライバ
１０８（走査線駆動回路）を構成する。ＤＣ-ＤＣコン
バータ／階調電源回路１３０は、サンプリングレベル変
換回路１０１、タイミング系信号レベル変換回路１０６
に電源を供給する。Ｍ行Ｎ列の液晶画素アレイ１１０の
一画素１１１は、例えばＡＭ（アクティブマトリクス方
式）ＬＣＤの場合、ワード線にゲートが接続され、デー
タ線にドレイン（ソース）が接続され、ソース（ドレイ
ン）が画素電極に接続されスイッチをなすトランジスタ
（ＴＦＴ）と、保持（補助）容量と、画素電極と対向基
板（ＣＯＭ）の間に封止された液晶層（図中、三角と逆
三角を重ねた記号は液晶容量を示している）からなる。
（ＣＰＵ）とのバスインタフェースをとるコントローラ
１２２と、１フレーム分の映像情報を蓄積するフレーム
メモリ１２１と、を備えたコントローラＩＣ１２０と、
ＤＣ-ＤＣコンバータ／階調電源回路１３０と、を備え
ている。液晶表示パネル（「表示デバイス基板」ともい
う）１００には、フレームメモリ１２１からパラレルに
転送される１９８ビット（例えば階調６ビット、３３個
画素分の映像データ）のデータ（０−３Ｖ）を入力し、
０−１０Ｖの振幅の信号にレベル変換するサンプリング
レベル変換回路１０１と、サンプリングレベル変換回路
１０１の出力をシリアル入力し２ビットのパラレルビッ
トに展開する２相展開回路１０２と、２相展開回路１０
２の出力である３９６ビットをラッチするラッチ回路１
０３と、６つのラッチ回路１０３から出力される６ビッ
ト（階調６ビット）の信号を入力するＤＡＣ１０４（６
６回路）と、ＤＡＣ１０４（６６回路）の出力をそれぞ
れ受け、液晶画素アレイ１１０の列側の入力数（Ｎ列）
と同一数の出力を有し、タイミング系信号レベルシフタ
１０６から出力されるセレクタ制御信号に従い、順次、
選択されたデータ線に映像信号を出力するセレクタ１０
５を備えている。タイミング系信号レベル変換回路１０
６は、０−１０Ｖのサンプリングパルス信号ＳＭＰ、Ｘ
ＳＭＰ、ラッチクロック、セレクタ制御信号を出力す
る。シフトレジスタ１０８Ａ、出力バッファ１０８Ｂは
液晶画素アレイ１１０の走査線を駆動する垂直ドライバ
１０８（走査線駆動回路）を構成する。ＤＣ-ＤＣコン
バータ／階調電源回路１３０は、サンプリングレベル変
換回路１０１、タイミング系信号レベル変換回路１０６
に電源を供給する。Ｍ行Ｎ列の液晶画素アレイ１１０の
一画素１１１は、例えばＡＭ（アクティブマトリクス方
式）ＬＣＤの場合、ワード線にゲートが接続され、デー
タ線にドレイン（ソース）が接続され、ソース（ドレイ
ン）が画素電極に接続されスイッチをなすトランジスタ
（ＴＦＴ）と、保持（補助）容量と、画素電極と対向基
板（ＣＯＭ）の間に封止された液晶層（図中、三角と逆
三角を重ねた記号は液晶容量を示している）からなる。
【０１１９】図１７は、図１６の部分拡大図であり、サ
ンプリングレベル変換回路と２相展開回路と、サンプリ
ングパルス信号ＳＭＰ、ＸＳＭＰの接続関係を示したも
のである。図１７において、１０２Ａは、図７に示した
サンプリングレベル変換回路と２相展開回路を備えた構
成のうち、出力信号として、奇、偶の反転信号ＸＤＡＴ
ＡＯＤＤ、ＸＤＡＴＡＥＶＥＮを用いず、奇、偶の正転
信号ＤＡＴＡＯＤＤ、ＤＡＴＡＥＶＥＮのみを用いるも
のであり、図７に示す構成において、反転信号ＸＤＡＴ
ＡＯＤＤを出力するためのインバータ２０と、ＸＤＡＴ
ＡＥＶＥＮを出力するためのインバータ２９を削除して
もよい。
ンプリングレベル変換回路と２相展開回路と、サンプリ
ングパルス信号ＳＭＰ、ＸＳＭＰの接続関係を示したも
のである。図１７において、１０２Ａは、図７に示した
サンプリングレベル変換回路と２相展開回路を備えた構
成のうち、出力信号として、奇、偶の反転信号ＸＤＡＴ
ＡＯＤＤ、ＸＤＡＴＡＥＶＥＮを用いず、奇、偶の正転
信号ＤＡＴＡＯＤＤ、ＤＡＴＡＥＶＥＮのみを用いるも
のであり、図７に示す構成において、反転信号ＸＤＡＴ
ＡＯＤＤを出力するためのインバータ２０と、ＸＤＡＴ
ＡＥＶＥＮを出力するためのインバータ２９を削除して
もよい。
【０１２０】サンプリングパルス信号ＳＭＰとその反転
信号ＸＳＭＰは、サンプリングレベル変換回路と２相展
開回路に共通であるため、コントローラからのタイミン
グ信号をレベルシフトする回路１０６（図１６）は、図
２３、図２４等に示した従来の回路構成のものを用いて
もよい。
信号ＸＳＭＰは、サンプリングレベル変換回路と２相展
開回路に共通であるため、コントローラからのタイミン
グ信号をレベルシフトする回路１０６（図１６）は、図
２３、図２４等に示した従来の回路構成のものを用いて
もよい。
【０１２１】３組のサンプリングレベルシフト・２相展
開回路１０２Ａからの出力（サンプリングレベルシフト
・２相展開回路１０２Ａは図１６のラッチ回路１０３を
出力段に備えている）は、６ビットＤＡＣ１０４に入力
され、ＤＡＣ１０４の出力電圧は、順次（時間ととも
に）、セレクタ（ＭＰＸ）１０５で選択されてデータ線
に出力される。
開回路１０２Ａからの出力（サンプリングレベルシフト
・２相展開回路１０２Ａは図１６のラッチ回路１０３を
出力段に備えている）は、６ビットＤＡＣ１０４に入力
され、ＤＡＣ１０４の出力電圧は、順次（時間ととも
に）、セレクタ（ＭＰＸ）１０５で選択されてデータ線
に出力される。
【０１２２】次に本発明のさらに別の実施例として、本
発明に係るサンプリングレベル変換回路と、インバー
タ、及びラッチを用いて、６相展開回路を構成した例に
ついて、図１８、及び図１９を参照して説明する。な
お、図１８、及び図１９は、単に、図面作成の都合で分
図されたものである。
発明に係るサンプリングレベル変換回路と、インバー
タ、及びラッチを用いて、６相展開回路を構成した例に
ついて、図１８、及び図１９を参照して説明する。な
お、図１８、及び図１９は、単に、図面作成の都合で分
図されたものである。
【０１２３】図１８に示す構成は、図７に示した２相展
開回路からなり、この２相展開回路は、入力信号から、
奇、偶の正転信号ＤＡＴＡＯＤＤ、ＤＡＴＡＥＶＥＮを
サンプリングパルス信号ＳＭＰの立ち上がりに同期して
並列出力する構成としたものである。なお、図１８に示
す２相展開回路のサンプリングレベル変換回路におい
て、容量Ｃ１、Ｃ２は、ＭＯＳキャパシタで構成されて
いる。
開回路からなり、この２相展開回路は、入力信号から、
奇、偶の正転信号ＤＡＴＡＯＤＤ、ＤＡＴＡＥＶＥＮを
サンプリングパルス信号ＳＭＰの立ち上がりに同期して
並列出力する構成としたものである。なお、図１８に示
す２相展開回路のサンプリングレベル変換回路におい
て、容量Ｃ１、Ｃ２は、ＭＯＳキャパシタで構成されて
いる。
【０１２４】図１９に示す構成において、ＤＡＴＡＯＤ
Ｄ系は、図１８の２相展開回路において、ＤＡＴＡＯＤ
Ｄが伝達されるノード（Ａ）をインバータ８２、８３で
遅延させ、入力データ（ＤＡＴＡ）の周波数を６分周し
た信号ＤＣＬの立ち上がりで出力するラッチ（クロック
ドインバータ５２、インバータ５３、クロックドインバ
ータ５４）と、ラッチの出力を反転した信号をＤ１とし
て出力するインバータ５５を備えている。
Ｄ系は、図１８の２相展開回路において、ＤＡＴＡＯＤ
Ｄが伝達されるノード（Ａ）をインバータ８２、８３で
遅延させ、入力データ（ＤＡＴＡ）の周波数を６分周し
た信号ＤＣＬの立ち上がりで出力するラッチ（クロック
ドインバータ５２、インバータ５３、クロックドインバ
ータ５４）と、ラッチの出力を反転した信号をＤ１とし
て出力するインバータ５５を備えている。
【０１２５】ノードＡの電位を、信号ＸＳＭＰの立ち下
がりで取り込み、信号ＳＭＰの立ち上がりで出力する第
１のマスタースレーブ型のラッチ（クロックドインバー
タ３０、インバータ３１、クロックドインバータ３２、
クロックドインバータ３３、インバータ３４、クロック
ドインバータ３５）と、クロックドインバータ３３の出
力（ノードＣ）を信号ＸＳＭＰの立ち下がりで取り込
み、信号ＳＭＰの立ち上がりで出力する第２のマスター
スレーブ型のラッチ（クロックドインバータ３６、イン
バータ３７、クロックドインバータ３８、クロックドイ
ンバータ３９（出力はノードＥ）、インバータ４０、ク
ロックドインバータ４１）を備え、第１のマスタースレ
ーブ型のラッチのインバータ３４の出力をインバータ４
２で反転した信号を、信号ＤＣＬの立ち上がりで出力す
るラッチ（クロックドインバータ４８、インバータ４
９、クロックドインバータ５０）と、このラッチの出力
を反転した信号をＤ２として出力するインバータ５１を
備えている。第２のマスタースレーブ型のラッチのイン
バータ４０の出力をインバータ４３で反転した信号を、
信号ＤＣＬの立ち上がりで出力するラッチ（クロックド
インバータ４４、インバータ４５、クロックドインバー
タ４６）と、このラッチの出力を反転した信号をＤ３と
して出力するインバータ４７を備えている。
がりで取り込み、信号ＳＭＰの立ち上がりで出力する第
１のマスタースレーブ型のラッチ（クロックドインバー
タ３０、インバータ３１、クロックドインバータ３２、
クロックドインバータ３３、インバータ３４、クロック
ドインバータ３５）と、クロックドインバータ３３の出
力（ノードＣ）を信号ＸＳＭＰの立ち下がりで取り込
み、信号ＳＭＰの立ち上がりで出力する第２のマスター
スレーブ型のラッチ（クロックドインバータ３６、イン
バータ３７、クロックドインバータ３８、クロックドイ
ンバータ３９（出力はノードＥ）、インバータ４０、ク
ロックドインバータ４１）を備え、第１のマスタースレ
ーブ型のラッチのインバータ３４の出力をインバータ４
２で反転した信号を、信号ＤＣＬの立ち上がりで出力す
るラッチ（クロックドインバータ４８、インバータ４
９、クロックドインバータ５０）と、このラッチの出力
を反転した信号をＤ２として出力するインバータ５１を
備えている。第２のマスタースレーブ型のラッチのイン
バータ４０の出力をインバータ４３で反転した信号を、
信号ＤＣＬの立ち上がりで出力するラッチ（クロックド
インバータ４４、インバータ４５、クロックドインバー
タ４６）と、このラッチの出力を反転した信号をＤ３と
して出力するインバータ４７を備えている。
【０１２６】ＤＡＴＡＥＶＥＮ系は、２相展開回路にお
いて、ＤＡＴＡＥＶＥＮ信号が伝達されるノード（Ｆ）
をインバータ８４、８５で遅延させ、入力データを６分
周した信号ＤＣＬの立ち上がりで出力するラッチ（クロ
ックドインバータ７８、インバータ７９、クロックドイ
ンバータ８０）と、ラッチの出力を反転した信号をＤ０
として出力するインバータ８１を備えている。
いて、ＤＡＴＡＥＶＥＮ信号が伝達されるノード（Ｆ）
をインバータ８４、８５で遅延させ、入力データを６分
周した信号ＤＣＬの立ち上がりで出力するラッチ（クロ
ックドインバータ７８、インバータ７９、クロックドイ
ンバータ８０）と、ラッチの出力を反転した信号をＤ０
として出力するインバータ８１を備えている。
【０１２７】ノードＦの電位を、信号ＸＳＭＰの立ち下
がりで取り込み、信号ＳＭＰの立ち上がりで出力する第
３のマスタースレーブ型のラッチ（クロックドインバー
タ５６、インバータ５７、クロックドインバータ５８、
クロックドインバータ５９、インバータ６０、クロック
ドインバータ６１）と、クロックドインバータ５９の出
力（ノードＨ）を信号ＸＳＭＰの立ち下がりで取り込
み、信号ＳＭＰの立ち上がりで出力する第４のマスター
スレーブ型のラッチ（クロックドインバータ６２、イン
バータ６３、クロックドインバータ６４、クロックドイ
ンバータ６５（出力はノードＪ）、インバータ６６、ク
ロックドインバータ６７）を備え、第３のマスタースレ
ーブ型のラッチのインバータ６０の出力をインバータ６
８で反転した信号を、信号ＤＣＬの立ち上がりで出力す
るラッチ（クロックドインバータ７４、インバータ７
５、クロックドインバータ７６）と、このラッチの出力
を反転した信号をＤ２として出力するインバータ７７を
備えている。第４のマスタースレーブ型のラッチのイン
バータ６６の出力をインバータ６９で反転した信号を、
信号ＤＣＬの立ち上がりで出力するラッチ（クロックド
インバータ７０、インバータ７１、クロックドインバー
タ７２）と、このラッチの出力を反転した信号をＤ４と
して出力するインバータ７３を備えている。
がりで取り込み、信号ＳＭＰの立ち上がりで出力する第
３のマスタースレーブ型のラッチ（クロックドインバー
タ５６、インバータ５７、クロックドインバータ５８、
クロックドインバータ５９、インバータ６０、クロック
ドインバータ６１）と、クロックドインバータ５９の出
力（ノードＨ）を信号ＸＳＭＰの立ち下がりで取り込
み、信号ＳＭＰの立ち上がりで出力する第４のマスター
スレーブ型のラッチ（クロックドインバータ６２、イン
バータ６３、クロックドインバータ６４、クロックドイ
ンバータ６５（出力はノードＪ）、インバータ６６、ク
ロックドインバータ６７）を備え、第３のマスタースレ
ーブ型のラッチのインバータ６０の出力をインバータ６
８で反転した信号を、信号ＤＣＬの立ち上がりで出力す
るラッチ（クロックドインバータ７４、インバータ７
５、クロックドインバータ７６）と、このラッチの出力
を反転した信号をＤ２として出力するインバータ７７を
備えている。第４のマスタースレーブ型のラッチのイン
バータ６６の出力をインバータ６９で反転した信号を、
信号ＤＣＬの立ち上がりで出力するラッチ（クロックド
インバータ７０、インバータ７１、クロックドインバー
タ７２）と、このラッチの出力を反転した信号をＤ４と
して出力するインバータ７３を備えている。
【０１２８】図２０は、図１８、図１９に示した６相展
開回路の動作を示すタイミング図である。入力データＤ
ＡＴＡからＤＡＴＡＯＤＤ（ノードＡ）、ＤＡＴＡＥＶ
ＥＮ（Ｆ）が生成される。ＤＡＴＡＯＤＤのパスのノー
ドＣ、Ｅで、ノードＦの信号がサンプリングパルス信号
ＳＭＰの１サイクル、２サイクル分遅延され、入力デー
タＤＡＴＡの６分周クロックであるＤＣＬの立ち上がり
（入力データＤＡＴＡの７が入力されるタイミング）
で、ノードＡ、Ｃ、ＥのデータがＤ１、Ｄ３、Ｄ５とし
て出力される。ＤＡＴＡＥＶＥＮのパスのノードＨ、Ｊ
で、ノードＦの信号がサンプリングパルス信号ＳＭＰの
１サイクル、２サイクル分遅延され、入力データＤＡＴ
Ａの６分周クロックであるＤＣＬの立ち上がり（入力デ
ータＤＡＴＡの７が入力されるタイミング）で、ノード
Ｆ、Ｈ、ＪのデータがＤ０、Ｄ２、Ｄ４として出力され
る。
開回路の動作を示すタイミング図である。入力データＤ
ＡＴＡからＤＡＴＡＯＤＤ（ノードＡ）、ＤＡＴＡＥＶ
ＥＮ（Ｆ）が生成される。ＤＡＴＡＯＤＤのパスのノー
ドＣ、Ｅで、ノードＦの信号がサンプリングパルス信号
ＳＭＰの１サイクル、２サイクル分遅延され、入力デー
タＤＡＴＡの６分周クロックであるＤＣＬの立ち上がり
（入力データＤＡＴＡの７が入力されるタイミング）
で、ノードＡ、Ｃ、ＥのデータがＤ１、Ｄ３、Ｄ５とし
て出力される。ＤＡＴＡＥＶＥＮのパスのノードＨ、Ｊ
で、ノードＦの信号がサンプリングパルス信号ＳＭＰの
１サイクル、２サイクル分遅延され、入力データＤＡＴ
Ａの６分周クロックであるＤＣＬの立ち上がり（入力デ
ータＤＡＴＡの７が入力されるタイミング）で、ノード
Ｆ、Ｈ、ＪのデータがＤ０、Ｄ２、Ｄ４として出力され
る。
【０１２９】図２１は、本発明の別の実施例のサンプリ
ングレベル変換回路の構成を示す図である。図２１を参
照すると、この実施例のサンプリングレベル変換回路
は、図１に示した前記実施例における評価用の素子と検
出用の素子の接続位置を入れ替えたものであり、サンプ
リングパルス信号ＳＭＰがＨｉｇｈレベルのときオンす
る評価用のＮチャネルＭＯＳトランジスタＭＮ２を低位
側（グランド側）に配置し、サンプリング回路をなす容
量Ｃ１の端子電圧をゲートに入力するＮチャネルＭＯＳ
トランジスタＭＮ３を、ソースが高位側電源（１０Ｖ）
に接続されているプリチャージ制御用のＰチャネルＭＯ
ＳトランジスタＭＰ１のドレインと、ソースが低位側電
源に接続されているＮチャネルＭＯＳトランジスタＭＮ
２のドレインとの間に挿入している。
ングレベル変換回路の構成を示す図である。図２１を参
照すると、この実施例のサンプリングレベル変換回路
は、図１に示した前記実施例における評価用の素子と検
出用の素子の接続位置を入れ替えたものであり、サンプ
リングパルス信号ＳＭＰがＨｉｇｈレベルのときオンす
る評価用のＮチャネルＭＯＳトランジスタＭＮ２を低位
側（グランド側）に配置し、サンプリング回路をなす容
量Ｃ１の端子電圧をゲートに入力するＮチャネルＭＯＳ
トランジスタＭＮ３を、ソースが高位側電源（１０Ｖ）
に接続されているプリチャージ制御用のＰチャネルＭＯ
ＳトランジスタＭＰ１のドレインと、ソースが低位側電
源に接続されているＮチャネルＭＯＳトランジスタＭＮ
２のドレインとの間に挿入している。
【０１３０】図１に示した前記実施例のサンプリングレ
ベル変換回路は、入力端子に入力される信号（ＤＡＴ
Ａ）の振幅電圧（Ｈｉｇｈレベル電圧）が、Ｎチャネル
ＭＯＳトランジスタＭＮ２の閾値ＶTHに近い場合に用い
て好適とされる。すなわち、容量Ｃ１の端子電圧（入力
信号電圧）をゲートに入力とするＮチャネルＭＯＳトラ
ンジスタＭＮ２のソースが低位側電源（グランド電圧）
に接続されており、入力端子に入力される信号の振幅電
圧（容量Ｃ１の端子電圧）がゲート・ソース間電圧Ｖgs
となる。
ベル変換回路は、入力端子に入力される信号（ＤＡＴ
Ａ）の振幅電圧（Ｈｉｇｈレベル電圧）が、Ｎチャネル
ＭＯＳトランジスタＭＮ２の閾値ＶTHに近い場合に用い
て好適とされる。すなわち、容量Ｃ１の端子電圧（入力
信号電圧）をゲートに入力とするＮチャネルＭＯＳトラ
ンジスタＭＮ２のソースが低位側電源（グランド電圧）
に接続されており、入力端子に入力される信号の振幅電
圧（容量Ｃ１の端子電圧）がゲート・ソース間電圧Ｖgs
となる。
【０１３１】これに対して、図２１に示した本実施例の
回路構成においては、入力端子に入力される信号の振幅
電圧（容量Ｃ１の端子電圧）をゲートに入力とするＮチ
ャネルＭＯＳトランジスタＭＮ３のソースは、Ｎチャネ
ルＭＯＳトランジスタＭＮ２を介して低位側電源（グラ
ンド電位）に接続されており、このため、ＮチャネルＭ
ＯＳトランジスタＭＮ３のゲート・ソース間電圧Ｖgs
は、入力信号（ＤＡＴＡ）の電圧よりも低くなる。例え
ば、サンプリングパルス信号ＳＭＰがＨｉｇｈレベル期
間の出力期間において、セットアップ期間にサンプリン
グされた入力信号電圧がＨｉｇｈレベルのとき、ＭＯＳ
トランジスタＭＮ３がオンし、オン状態のＮチャネルＭ
ＯＳトランジスタＭＮ２（オン抵抗ｒon）を介して容量
Ｃ２の蓄積電荷は放電されるが、このＭＯＳトランジス
タＭＮ３のゲート・ソース間電圧Ｖgsは、入力信号の電
圧（容量Ｃ１の端子電圧）から、ＮチャネルＭＯＳトラ
ンジスタＭＮ２のドレイン電流Ｉとｒonによる電圧降下
分差し引いたものとなる。よって、この実施例は、入力
信号の振幅電圧（Ｈｉｇｈレベル電圧ＶIH）が、トラン
ジスタＭＮ３の閾値電圧ＶTHよりも、十分高い場合に適
用される。
回路構成においては、入力端子に入力される信号の振幅
電圧（容量Ｃ１の端子電圧）をゲートに入力とするＮチ
ャネルＭＯＳトランジスタＭＮ３のソースは、Ｎチャネ
ルＭＯＳトランジスタＭＮ２を介して低位側電源（グラ
ンド電位）に接続されており、このため、ＮチャネルＭ
ＯＳトランジスタＭＮ３のゲート・ソース間電圧Ｖgs
は、入力信号（ＤＡＴＡ）の電圧よりも低くなる。例え
ば、サンプリングパルス信号ＳＭＰがＨｉｇｈレベル期
間の出力期間において、セットアップ期間にサンプリン
グされた入力信号電圧がＨｉｇｈレベルのとき、ＭＯＳ
トランジスタＭＮ３がオンし、オン状態のＮチャネルＭ
ＯＳトランジスタＭＮ２（オン抵抗ｒon）を介して容量
Ｃ２の蓄積電荷は放電されるが、このＭＯＳトランジス
タＭＮ３のゲート・ソース間電圧Ｖgsは、入力信号の電
圧（容量Ｃ１の端子電圧）から、ＮチャネルＭＯＳトラ
ンジスタＭＮ２のドレイン電流Ｉとｒonによる電圧降下
分差し引いたものとなる。よって、この実施例は、入力
信号の振幅電圧（Ｈｉｇｈレベル電圧ＶIH）が、トラン
ジスタＭＮ３の閾値電圧ＶTHよりも、十分高い場合に適
用される。
【０１３２】また、本実施例では、図１の検出用素子で
あるＮチャネルＭＯＳトランジスタＭＮ２と、評価用素
子であるＮチャネルＭＯＳトランジスタＭＮ３の接続位
置を入れ替えることで、出力期間における、容量Ｃ２の
蓄積電荷の電荷再分配に伴う電圧変動を低減し、容量Ｃ
２の容量値をさらに小さくするようにしている。すなわ
ち、ＮチャネルＭＯＳトランジスタＭＮ３のゲート電位
が０Ｖ（入力信号電圧＝Ｌｏｗレベル）で、サンプリン
グパルス信号ＳＭＰがＨｉｇｈレベル（１０Ｖ）の場
合、ＮチャネルＭＯＳトランジスタＭＮ３はオフとさ
れ、容量Ｃ２の端子に付加されるストレー容量Ｃｓのう
ち、ＰチャネルＭＯＳトランジスタＭＰ１以外のＭＯＳ
トランジスタの寄生容量Ｃnは、ゲートに０Ｖが印加さ
れておりオフ状態のＮチャネルＭＯＳトランジスタＭＮ
３のゲート・ドレイン間容量Ｃgd（MN3）のみとなり
（Ｃgb（MN3）はトランジスタＭＮ３がオフのため考慮
する必要はない）、Ｃgd（MN3）はほぼ０で近似され、
図１、図９等を参照して説明した前記実施例における、
ＮチャネルＭＯＳデバイスの寄生容量Ｃｎ＝（W・L）Ｃ
oxよりも小さい。したがって、容量Ｃ２の端子に付加さ
れるストレー容量の合成値Ｃｓは、図１を参照して説明
した前記実施例の容量よりも小さい。
あるＮチャネルＭＯＳトランジスタＭＮ２と、評価用素
子であるＮチャネルＭＯＳトランジスタＭＮ３の接続位
置を入れ替えることで、出力期間における、容量Ｃ２の
蓄積電荷の電荷再分配に伴う電圧変動を低減し、容量Ｃ
２の容量値をさらに小さくするようにしている。すなわ
ち、ＮチャネルＭＯＳトランジスタＭＮ３のゲート電位
が０Ｖ（入力信号電圧＝Ｌｏｗレベル）で、サンプリン
グパルス信号ＳＭＰがＨｉｇｈレベル（１０Ｖ）の場
合、ＮチャネルＭＯＳトランジスタＭＮ３はオフとさ
れ、容量Ｃ２の端子に付加されるストレー容量Ｃｓのう
ち、ＰチャネルＭＯＳトランジスタＭＰ１以外のＭＯＳ
トランジスタの寄生容量Ｃnは、ゲートに０Ｖが印加さ
れておりオフ状態のＮチャネルＭＯＳトランジスタＭＮ
３のゲート・ドレイン間容量Ｃgd（MN3）のみとなり
（Ｃgb（MN3）はトランジスタＭＮ３がオフのため考慮
する必要はない）、Ｃgd（MN3）はほぼ０で近似され、
図１、図９等を参照して説明した前記実施例における、
ＮチャネルＭＯＳデバイスの寄生容量Ｃｎ＝（W・L）Ｃ
oxよりも小さい。したがって、容量Ｃ２の端子に付加さ
れるストレー容量の合成値Ｃｓは、図１を参照して説明
した前記実施例の容量よりも小さい。
【０１３３】サンプリングパルス信号ＳＭＰがＨｉｇｈ
レベル（１０Ｖ）のときの、電荷再分配後の電圧降下Δ
Ｖは、前述したように、 ΔＶ＝Ｖ−Ｖ’＝Ｖ・Ｃｓ／（Ｃｓ＋Ｃ２） で与えられる。すなわち、この実施例では、ストレー容
量の合成値Ｃｓが小さいため、ある値ΔＶに設定するた
めに必要とされる容量Ｃ２の容量値は、図１に示した構
成と較べて、小さくすることができる。
レベル（１０Ｖ）のときの、電荷再分配後の電圧降下Δ
Ｖは、前述したように、 ΔＶ＝Ｖ−Ｖ’＝Ｖ・Ｃｓ／（Ｃｓ＋Ｃ２） で与えられる。すなわち、この実施例では、ストレー容
量の合成値Ｃｓが小さいため、ある値ΔＶに設定するた
めに必要とされる容量Ｃ２の容量値は、図１に示した構
成と較べて、小さくすることができる。
【０１３４】なお、図２１に示したサンプリングレベル
変換回路の基本動作は、図１を参照して説明した前記実
施例と同様とされるため、その説明は省略する。
変換回路の基本動作は、図１を参照して説明した前記実
施例と同様とされるため、その説明は省略する。
【０１３５】図２２は、本発明のさらに別の実施例の多
相（ｎ相）展開回路の構成を示す図である。図２２を参
照すると、この実施例は、低電圧振幅のロジック信号
（０−３V）のシリアルデータをｎ相に展開するもので
あり、シフトレジスタ１０１０の２つの出力をサンプリ
ングパルス信号ＸＳＭＰ、ＳＭＰとして入力し、データ
線（ＤＡＴＡ）にサンプリング回路の入力端子が接続さ
れている、サンプリングレベル変換回路をｎ個備え、ｎ
個のサンプリングレベル変換回路の出力を、シフトレジ
スタ１０１０の出力信号Ａ２、Ａ３、Ａ４、…に基づ
き、それぞれラッチする第１のラッチ回路と、第１のラ
ッチ回路の出力をデータ信号をｎ分周したラッチタイミ
ング信号ＤＣＬでラッチする第２のラッチ回路をｎ個備
えて構成されている。
相（ｎ相）展開回路の構成を示す図である。図２２を参
照すると、この実施例は、低電圧振幅のロジック信号
（０−３V）のシリアルデータをｎ相に展開するもので
あり、シフトレジスタ１０１０の２つの出力をサンプリ
ングパルス信号ＸＳＭＰ、ＳＭＰとして入力し、データ
線（ＤＡＴＡ）にサンプリング回路の入力端子が接続さ
れている、サンプリングレベル変換回路をｎ個備え、ｎ
個のサンプリングレベル変換回路の出力を、シフトレジ
スタ１０１０の出力信号Ａ２、Ａ３、Ａ４、…に基づ
き、それぞれラッチする第１のラッチ回路と、第１のラ
ッチ回路の出力をデータ信号をｎ分周したラッチタイミ
ング信号ＤＣＬでラッチする第２のラッチ回路をｎ個備
えて構成されている。
【０１３６】より詳細には、シフトレジスタ１０１０
は、パラレル出力Ａ１〜Ａｎ＋１を有しており（図２２
では、Ａ４までが示されている）、このうち信号Ａ１
は、データ信号を容量Ｃ１０１にサンプリングするサン
プリング回路のＮチャネルＭＯＳトランジスタＭＮ１０
１のゲートに入力され、信号Ａ２は、ＰチャネルＭＯＳ
トランジスタＭＰ１０１とＮチャネルＭＯＳトランジス
タＭＮ１０３のゲートに入力されており、ソースがグラ
ンド電位に接続されドレインがＮチャネルＭＯＳトラン
ジスタＭＮ１０３のソースに接続され、ゲートがサンプ
リング回路の容量Ｃ１０１の端子電圧（ノードＢの電
圧）に接続されているＮチャネルＭＯＳトランジスタＭ
Ｎ１０２を備え、ＰチャネルＭＯＳトランジスタＭＰ１
０１のソースは１０Ｖ電源に接続され、ＰチャネルＭＯ
ＳトランジスタＭＰ１０１とＮチャネルＭＯＳトランジ
スタＭＮ１０３のドレインの接続点に容量Ｃ１０２が接
続されて、サンプリングレベル変換回路を構成してい
る。このサンプリングレベル変換回路は、図１に示した
構成とは、回路構成は同一であるが、供給されるサンプ
リングパルス信号の制御が相違しており、サンプリング
パルス信号ＳＭＰに対応する信号Ａ２は、信号Ａ１（サ
ンプリングパルス信号ＸＳＭＰに対応）に対して、シフ
トレジスタ１０１０の１クロック分遅延しており、信号
Ａ１は、信号Ａ２の反転信号ではない。
は、パラレル出力Ａ１〜Ａｎ＋１を有しており（図２２
では、Ａ４までが示されている）、このうち信号Ａ１
は、データ信号を容量Ｃ１０１にサンプリングするサン
プリング回路のＮチャネルＭＯＳトランジスタＭＮ１０
１のゲートに入力され、信号Ａ２は、ＰチャネルＭＯＳ
トランジスタＭＰ１０１とＮチャネルＭＯＳトランジス
タＭＮ１０３のゲートに入力されており、ソースがグラ
ンド電位に接続されドレインがＮチャネルＭＯＳトラン
ジスタＭＮ１０３のソースに接続され、ゲートがサンプ
リング回路の容量Ｃ１０１の端子電圧（ノードＢの電
圧）に接続されているＮチャネルＭＯＳトランジスタＭ
Ｎ１０２を備え、ＰチャネルＭＯＳトランジスタＭＰ１
０１のソースは１０Ｖ電源に接続され、ＰチャネルＭＯ
ＳトランジスタＭＰ１０１とＮチャネルＭＯＳトランジ
スタＭＮ１０３のドレインの接続点に容量Ｃ１０２が接
続されて、サンプリングレベル変換回路を構成してい
る。このサンプリングレベル変換回路は、図１に示した
構成とは、回路構成は同一であるが、供給されるサンプ
リングパルス信号の制御が相違しており、サンプリング
パルス信号ＳＭＰに対応する信号Ａ２は、信号Ａ１（サ
ンプリングパルス信号ＸＳＭＰに対応）に対して、シフ
トレジスタ１０１０の１クロック分遅延しており、信号
Ａ１は、信号Ａ２の反転信号ではない。
【０１３７】サンプリングレベル変換回路の容量Ｃ１０
２の端子電圧（ノードＣの電圧）を入力とし、信号Ａ２
のＨｉｇｈレベルでオンし、入力信号を反転出力するク
ロックドインバータ２１１と、クロックドインバータ２
１１の出力を入力とするインバータ２１２と、インバー
タ２１２の出力を入力とし信号Ａ２がＬｏｗレベルのと
きオンし、入力信号を反転出力するクロックドインバー
タ２１３とが第１のラッチ回路を構成し、この第１のラ
ッチ回路は、信号Ａ２のＨｉｇｈレベルへの立ち上がり
で入力データ（ノードＣの反転信号）を出力し、信号Ａ
２がＬｏｗレベルのときデータを記憶する。第１のラッ
チ回路の出力（ノードＤ）が入力端子に接続され、デー
タ信号のｎ分周クロックＤＣＬのＨｉｇｈレベルでオン
し、入力信号を反転出力するクロックドインバータ２１
４と、クロックドインバータ２１４の出力を入力とする
インバータ２１５と、インバータ２１５の出力を入力と
し信号ＤＣＬがＬｏｗレベルのときオンし、入力信号を
反転出力するクロックドインバータ２１６とが第２のラ
ッチ回路を構成し、この第２のラッチ回路は、信号ＤＣ
ＬのＨｉｇｈレベルへの立ち上がりで入力データの反転
（ノードＤの状態）を出力し、信号ＤＣＬがＬｏｗレベ
ルのとき出力データを記憶する。
２の端子電圧（ノードＣの電圧）を入力とし、信号Ａ２
のＨｉｇｈレベルでオンし、入力信号を反転出力するク
ロックドインバータ２１１と、クロックドインバータ２
１１の出力を入力とするインバータ２１２と、インバー
タ２１２の出力を入力とし信号Ａ２がＬｏｗレベルのと
きオンし、入力信号を反転出力するクロックドインバー
タ２１３とが第１のラッチ回路を構成し、この第１のラ
ッチ回路は、信号Ａ２のＨｉｇｈレベルへの立ち上がり
で入力データ（ノードＣの反転信号）を出力し、信号Ａ
２がＬｏｗレベルのときデータを記憶する。第１のラッ
チ回路の出力（ノードＤ）が入力端子に接続され、デー
タ信号のｎ分周クロックＤＣＬのＨｉｇｈレベルでオン
し、入力信号を反転出力するクロックドインバータ２１
４と、クロックドインバータ２１４の出力を入力とする
インバータ２１５と、インバータ２１５の出力を入力と
し信号ＤＣＬがＬｏｗレベルのときオンし、入力信号を
反転出力するクロックドインバータ２１６とが第２のラ
ッチ回路を構成し、この第２のラッチ回路は、信号ＤＣ
ＬのＨｉｇｈレベルへの立ち上がりで入力データの反転
（ノードＤの状態）を出力し、信号ＤＣＬがＬｏｗレベ
ルのとき出力データを記憶する。
【０１３８】シフトレジスタ１０１０の出力信号Ａ２と
Ａ３を入力とするサンプリングレベル変換回路（Ｎチャ
ネルＭＯＳトランジスタＭＮ２０１、ＭＮ２０２、ＭＮ
２０３とＰチャネルＭＯＳトランジスタＭＰ２０１と容
量Ｃ２０１、Ｃ２０２からなる）、第１のラッチ回路
（３１１、３１２、３１３）、第２のラッチ回路（３１
４、３１５、３１６）も、上記した回路と同様とされ
る。
Ａ３を入力とするサンプリングレベル変換回路（Ｎチャ
ネルＭＯＳトランジスタＭＮ２０１、ＭＮ２０２、ＭＮ
２０３とＰチャネルＭＯＳトランジスタＭＰ２０１と容
量Ｃ２０１、Ｃ２０２からなる）、第１のラッチ回路
（３１１、３１２、３１３）、第２のラッチ回路（３１
４、３１５、３１６）も、上記した回路と同様とされ
る。
【０１３９】シフトレジスタ１０１０の出力信号Ａ３と
Ａ４を入力とするサンプリングレベル変換回路（Ｎチャ
ネルＭＯＳトランジスタＭＮ３０１、ＭＮ３０２、ＭＮ
３０３とＰチャネルＭＯＳトランジスタＭＰ３０１と容
量Ｃ３０１、Ｃ３０２からなる）、第１のラッチ回路
（４１１、４１２、４１３）、第２のラッチ回路（４１
４、４１５、４１６）も上記した回路と同様とされる。
Ａ４を入力とするサンプリングレベル変換回路（Ｎチャ
ネルＭＯＳトランジスタＭＮ３０１、ＭＮ３０２、ＭＮ
３０３とＰチャネルＭＯＳトランジスタＭＰ３０１と容
量Ｃ３０１、Ｃ３０２からなる）、第１のラッチ回路
（４１１、４１２、４１３）、第２のラッチ回路（４１
４、４１５、４１６）も上記した回路と同様とされる。
【０１４０】このように、本実施例においては、シフト
レジスタから出力される、互いに１データサイクル分位
相のずれたｎ＋１相の信号のうち、二つの隣接する位相
の信号を、サンプリングパルス信号ＸＳＭＰ、ＳＭＰと
して、サンプリングレベル変換回路に入力し、位相の遅
れた方のサンプリングパルスで第１のラッチ回路でラッ
チし、これをデータ信号の周波数をｎ分周したクロック
ＤＣＬに同期してラッチ出力することで、ｎ相のパラレ
ル信号を出力する。なお、シフトレジスタ１０１０をｎ
＋１段のＤ型フリップフロップで構成し、ｉ段目のＤ型
フリップフロップの出力をＡｉとして、ｎ個のサンプリ
ングレベル変換回路に、サンプリングパルス信号（Ａ
ｉ，Ａｉ＋１）をそれぞれ供給するようにしてもよい。
信号Ａｉの生成回路としては、シフトレジスタに限定さ
れるものでなく、１データサイクル分位相がずれた多相
クロックを生成する任意の回路が用いられる。
レジスタから出力される、互いに１データサイクル分位
相のずれたｎ＋１相の信号のうち、二つの隣接する位相
の信号を、サンプリングパルス信号ＸＳＭＰ、ＳＭＰと
して、サンプリングレベル変換回路に入力し、位相の遅
れた方のサンプリングパルスで第１のラッチ回路でラッ
チし、これをデータ信号の周波数をｎ分周したクロック
ＤＣＬに同期してラッチ出力することで、ｎ相のパラレ
ル信号を出力する。なお、シフトレジスタ１０１０をｎ
＋１段のＤ型フリップフロップで構成し、ｉ段目のＤ型
フリップフロップの出力をＡｉとして、ｎ個のサンプリ
ングレベル変換回路に、サンプリングパルス信号（Ａ
ｉ，Ａｉ＋１）をそれぞれ供給するようにしてもよい。
信号Ａｉの生成回路としては、シフトレジスタに限定さ
れるものでなく、１データサイクル分位相がずれた多相
クロックを生成する任意の回路が用いられる。
【０１４１】図２３は、図２２の回路における各ノード
の信号波形の推移の一部を示す図である。２段目のサン
プリングレベル変換回路についてみると、シフトレジス
タ１０１０の信号Ａ２の立ち上がりのタイミングで、Ｍ
ＯＳトランジスタＭＮ２０１がオンし、このとき信号Ａ
３はＬｏｗレベルであるためＭＯＳトランジスタＭＰ２
０１がオンし、ＭＯＳトランジスタＭＮ２０３がオフ
し、ノードＧは１０Ｖにプリチャージされ、サンプリン
グ回路のノードＦには、データ信号（２）のＨｉｇｈレ
ベル（３Ｖ）がサンプリングされる（セットアップ期
間）。
の信号波形の推移の一部を示す図である。２段目のサン
プリングレベル変換回路についてみると、シフトレジス
タ１０１０の信号Ａ２の立ち上がりのタイミングで、Ｍ
ＯＳトランジスタＭＮ２０１がオンし、このとき信号Ａ
３はＬｏｗレベルであるためＭＯＳトランジスタＭＰ２
０１がオンし、ＭＯＳトランジスタＭＮ２０３がオフ
し、ノードＧは１０Ｖにプリチャージされ、サンプリン
グ回路のノードＦには、データ信号（２）のＨｉｇｈレ
ベル（３Ｖ）がサンプリングされる（セットアップ期
間）。
【０１４２】次に、信号Ａ２の立ち上がりから１データ
サイクル期間遅れて、信号Ａ３が立ち上がり、サンプリ
ングレベル変換回路のＭＯＳトランジスタＭＰ２０１が
オフし、ＭＯＳトランジスタＭＮ２０３がオンし、出力
期間となり、ＭＯＳトランジスタＭＮ２０２のゲート電
位が３Ｖとされ、ＭＯＳトランジスタＭＮ２０２がオン
し、容量Ｃ２０２の蓄積電荷（セットアップ期間に充電
された電荷）はＭＯＳトランジスタＭＮ２０３、２０２
を介してグランドに放電され、ノードＧは０Ｖとなる。
そして、信号Ａ３の立ち上がりで、クロックドインバー
タ３１１がオンし、ノードＨには、容量Ｃ２０２の端子
電圧を反転した論理値であるＨｉｇｈレベルが出力され
る。
サイクル期間遅れて、信号Ａ３が立ち上がり、サンプリ
ングレベル変換回路のＭＯＳトランジスタＭＰ２０１が
オフし、ＭＯＳトランジスタＭＮ２０３がオンし、出力
期間となり、ＭＯＳトランジスタＭＮ２０２のゲート電
位が３Ｖとされ、ＭＯＳトランジスタＭＮ２０２がオン
し、容量Ｃ２０２の蓄積電荷（セットアップ期間に充電
された電荷）はＭＯＳトランジスタＭＮ２０３、２０２
を介してグランドに放電され、ノードＧは０Ｖとなる。
そして、信号Ａ３の立ち上がりで、クロックドインバー
タ３１１がオンし、ノードＨには、容量Ｃ２０２の端子
電圧を反転した論理値であるＨｉｇｈレベルが出力され
る。
【０１４３】つづいて信号Ａ３がＬｏｗレベルとなり、
ノードＨの状態（Ｈｉｇｈレベル）は、インバータ３１
２、３１３よりなるフリップフロップで記憶される。同
時に、ノードＧの容量Ｃ２０２は、電源電圧（１０Ｖ）
にプリチャージされて、次の動作の準備が行われる。
ノードＨの状態（Ｈｉｇｈレベル）は、インバータ３１
２、３１３よりなるフリップフロップで記憶される。同
時に、ノードＧの容量Ｃ２０２は、電源電圧（１０Ｖ）
にプリチャージされて、次の動作の準備が行われる。
【０１４４】シフトレジスタ１０１０の出力Ａ２、Ａ
３、Ａ４、…に応じて、ノードＤ、Ｈ、Ｌ、…には、順
次、サンプリングされたデータがラッチされ、データ線
（ＤＡＴＡ）にシリアルに供給されるｎ個のデータのラ
ッチが完了した時点で、ｎ個の第２のラッチ回路にラッ
チタイミング信号ＤＣＬが共通に入力され、この信号Ｄ
ＣＬの立ち上がりに同期して、ｎ個の第２のラッチ回路
から、ｎビットのパラレル信号が出力される。すなわ
ち、図２３に示す例では、第２のラッチ回路の出力ノー
ドＥ、Ｉ、Ｍは、ラッチタイミング信号ＤＣＬの立ち上
がりでＨｉｇｈ、Ｌｏｗ、Ｈｉｇｈとなる。
３、Ａ４、…に応じて、ノードＤ、Ｈ、Ｌ、…には、順
次、サンプリングされたデータがラッチされ、データ線
（ＤＡＴＡ）にシリアルに供給されるｎ個のデータのラ
ッチが完了した時点で、ｎ個の第２のラッチ回路にラッ
チタイミング信号ＤＣＬが共通に入力され、この信号Ｄ
ＣＬの立ち上がりに同期して、ｎ個の第２のラッチ回路
から、ｎビットのパラレル信号が出力される。すなわ
ち、図２３に示す例では、第２のラッチ回路の出力ノー
ドＥ、Ｉ、Ｍは、ラッチタイミング信号ＤＣＬの立ち上
がりでＨｉｇｈ、Ｌｏｗ、Ｈｉｇｈとなる。
【０１４５】図２２に示す例では、ｎ個の第２のラッチ
回路からのｎビットパラレル出力はＤＡＣ回路１０２０
に入力されているが、ｎ相展開回路の出力先は、ＤＡＣ
回路に限定されるものでないことは勿論である。
回路からのｎビットパラレル出力はＤＡＣ回路１０２０
に入力されているが、ｎ相展開回路の出力先は、ＤＡＣ
回路に限定されるものでないことは勿論である。
【０１４６】なお、上記各実施例では、トランジスタと
して多結晶シリコンＴＦＴを用いたレベル変換回路、２
相展開回路、６相展開回路について説明したが、単結晶
シリコン基板上に形成されるＣＭＯＳ回路を用いてもよ
いことは勿論である。また、集積回路ではなく、個別半
導体素子、コンデンサ等のディスクリート電子部品を用
いて回路基板に実装する構成にも適用可能であることは
勿論である。
して多結晶シリコンＴＦＴを用いたレベル変換回路、２
相展開回路、６相展開回路について説明したが、単結晶
シリコン基板上に形成されるＣＭＯＳ回路を用いてもよ
いことは勿論である。また、集積回路ではなく、個別半
導体素子、コンデンサ等のディスクリート電子部品を用
いて回路基板に実装する構成にも適用可能であることは
勿論である。
【０１４７】また図１６、図１７では、液晶表示装置と
そのデータ線駆動回路を例に説明したが、ＡＭ（アクテ
ィブマトリクス方式）の有機ＥＬ表示装置に対しても同
様にして適用可能である。
そのデータ線駆動回路を例に説明したが、ＡＭ（アクテ
ィブマトリクス方式）の有機ＥＬ表示装置に対しても同
様にして適用可能である。
【０１４８】さらに、入力信号の振幅電圧を０−３Ｖ、
出力振幅を０−１０Ｖとした例について説明したが、か
かる構成に限定されるものではない。
出力振幅を０−１０Ｖとした例について説明したが、か
かる構成に限定されるものではない。
【０１４９】また２相、６相展開回路以外にも、同様に
して、２Ｎ相に展開する回路を構成することができるほ
か、ｎ相展開回路によれば任意数の相へ展開することが
できる。
して、２Ｎ相に展開する回路を構成することができるほ
か、ｎ相展開回路によれば任意数の相へ展開することが
できる。
【０１５０】さらに、マスタースレーブラッチのフリッ
プフロップ（入力と出力が相互に接続された２つのイン
バータ）を構成するクロックドインバータ（例えば図３
の１３、１６等）は、サンプリングパルス信号ＳＭＰ、
反転信号ＸＳＭＰでオン、オフ制御されるトランスファ
スイッチとインバータで置き換える構成としてもよく、
ラッチにおける信号伝達をオン、オフ制御するクロック
ドインバータ（例えば図３の１１、１４等）を、トラン
スファゲートで構成してもよい。
プフロップ（入力と出力が相互に接続された２つのイン
バータ）を構成するクロックドインバータ（例えば図３
の１３、１６等）は、サンプリングパルス信号ＳＭＰ、
反転信号ＸＳＭＰでオン、オフ制御されるトランスファ
スイッチとインバータで置き換える構成としてもよく、
ラッチにおける信号伝達をオン、オフ制御するクロック
ドインバータ（例えば図３の１１、１４等）を、トラン
スファゲートで構成してもよい。
【０１５１】以上本発明を上記各実施例に即して説明し
たが、本発明は、上記実施例にのみ限定されるものでな
く、特許請求の範囲の請求項の発明の範囲で、当業者が
なし得るであろう各種変形、修正を含むことは勿論であ
る。
たが、本発明は、上記実施例にのみ限定されるものでな
く、特許請求の範囲の請求項の発明の範囲で、当業者が
なし得るであろう各種変形、修正を含むことは勿論であ
る。
【０１５２】
【発明の効果】以上説明したように、本発明に係るサン
プリングレベル変換回路によれば、定常電流が流れず、
低消費電力化を図ることができるとともに、単相の信号
入力としたことで、接続端子数を縮減している。
プリングレベル変換回路によれば、定常電流が流れず、
低消費電力化を図ることができるとともに、単相の信号
入力としたことで、接続端子数を縮減している。
【０１５３】さらに、本発明に係るサンプリングレベル
変換回路、２相展開回路、及び多相展開回路によれば、
駆動を簡易化し、余計な電源を不要としており、外部コ
ントローラ回路との例えば３Ｖインターフェイス、ＬＣ
Ｄモジュール等表示パネルに搭載されるＤＡＣアレイと
のインターフェイスに用いて好適とされる。
変換回路、２相展開回路、及び多相展開回路によれば、
駆動を簡易化し、余計な電源を不要としており、外部コ
ントローラ回路との例えば３Ｖインターフェイス、ＬＣ
Ｄモジュール等表示パネルに搭載されるＤＡＣアレイと
のインターフェイスに用いて好適とされる。
【図１】本発明の一実施例のサンプリングレベル変換回
路の構成を示す図である。
路の構成を示す図である。
【図２】（ａ）、（ｂ）は、本発明の一実施例のサンプ
リングレベル変換回路の動作を説明するための図であ
る。
リングレベル変換回路の動作を説明するための図であ
る。
【図３】本発明の第２の実施例のサンプリングレベル変
換回路とラッチ回路を備えた構成を示す図である。
換回路とラッチ回路を備えた構成を示す図である。
【図４】本発明の第２の実施例のサンプリングレベル変
換回路とインバータの動作を説明するための図である。
換回路とインバータの動作を説明するための図である。
【図５】本発明の第２の実施例のサンプリングレベル変
換回路とインバータを備えた構成を示す図である
換回路とインバータを備えた構成を示す図である
【図６】（ａ）、（ｂ）は本発明の第２の実施例のサン
プリングレベル変換回路とインバータを備えた構成にお
いて、クロックスキューによる誤動作発生の有無を説明
するための図である。
プリングレベル変換回路とインバータを備えた構成にお
いて、クロックスキューによる誤動作発生の有無を説明
するための図である。
【図７】本発明の第３の実施例の２相展開回路の構成を
示す図である。
示す図である。
【図８】本発明の第３の実施例の２相展開回路の動作を
説明するための図である。
説明するための図である。
【図９】本発明の一実施例のサンプリングレベル変換回
路の設計を説明するための図である。
路の設計を説明するための図である。
【図１０】本発明の一実施例のサンプリングレベル変換
回路の設計を説明するための図であり、検出用トランジ
スタの特性を示す図である。
回路の設計を説明するための図であり、検出用トランジ
スタの特性を示す図である。
【図１１】本発明の一実施例のサンプリングレベル変換
回路の設計を説明するための図であり、プリチャージ容
量の放電特性と、検出用トランジスタの特性示す図であ
る。
回路の設計を説明するための図であり、プリチャージ容
量の放電特性と、検出用トランジスタの特性示す図であ
る。
【図１２】本発明の一実施例のサンプリングレベル変換
回路の動作のシミュレーション結果を示す図である。
回路の動作のシミュレーション結果を示す図である。
【図１３】本発明の一実施例のサンプリングレベル変換
回路の設計を説明するための図であり、プリチャージ容
量の放電特性と、サンプリング容量の充電放電特性のシ
ミュレーション結果を示す図である。
回路の設計を説明するための図であり、プリチャージ容
量の放電特性と、サンプリング容量の充電放電特性のシ
ミュレーション結果を示す図である。
【図１４】本発明の第３の実施例の２相展開回路におけ
るクロックスキューフリーな動作を確認したシミュレー
ション結果を示す図である。
るクロックスキューフリーな動作を確認したシミュレー
ション結果を示す図である。
【図１５】本発明の第３の実施例の２相展開回路におけ
るクロックスキューフリーな動作を確認したシミュレー
ション結果を示す図である。
るクロックスキューフリーな動作を確認したシミュレー
ション結果を示す図である。
【図１６】ＤＡＣ内蔵ＬＣＤの構成の一例を示す図であ
る。
る。
【図１７】ＤＡＣ内蔵ＬＣＤの構の２相展開回路周辺の
構成を示す図である。
構成を示す図である。
【図１８】本発明の第３の実施例の２相展開回路の構成
を示す図である。
を示す図である。
【図１９】本発明の第３の実施例の２相展開回路の構成
を示す図である。
を示す図である。
【図２０】本発明の第３の実施例の２相展開回路の動作
を説明するための図である。
を説明するための図である。
【図２１】本発明の他の実施例のサンプリングレベル変
換回路の構成を示す図である。
換回路の構成を示す図である。
【図２２】本発明の他の実施例のｎ相展開回路の構成を
示す図である。
示す図である。
【図２３】本発明の他の実施例のｎ相展開回路の動作を
説明するための図である。
説明するための図である。
【図２４】従来のレベル変換回路の構成を示す図であ
る。
る。
【図２５】従来のレベル変換回路の構成を示す図であ
る。
る。
【図２６】従来のレベル変換回路の構成を示す図であ
る。
る。
１０ ＣＭＯＳインバータ回路（バッファ回路）
１１、１３、１４、１６、１７、１９ クロックドイン
バータ １２、１５、１８ インバータ ２０、２１、２３、２６、２８、２９ インバータ ２２、２４、２５、２７ クロックドインバータ ３０、３２、３３、３５、３６、３８、３９ クロック
ドインバータ ３１、３４、３７ インバータ ４０、４２、４３、４５、４７、４９ インバータ ４１、４４、４６、４８ クロックドインバータ ５０、５２、５４、５６、５８、５９ クロックドイン
バータ ５１、５３、５５、５７ インバータ ６０、６３、６６、６８、６９ インバータ ６１、６２、６４、６５、６７ クロックドインバータ ７０、７２、７４、７６、７８、８０ クロックドイン
バータ ７１、７３、７５、７７、７９、８１、８２、８３、８
４、８５ インバータ １００ ＬＣＤモジュール（液晶表示パネル） １０１ サンプリングレベル変換回路 １０２ ２相展開回路 １０３ ラッチ １０４ ＤＡＣ １０５ セレクタ １０６ タイミング系レベル変換回路 １０８ 走査線駆動回路 １０８Ａ シフトレジスタ １０８Ｂ 出力バッファ １１０ 液晶画素アレイ １１１ 画素 １２０ コントローラＩＣ １２１ フレームメモリ（表示メモリ） １２２ コントローラ １３０ ＤＣ-ＤＣコンバータ／階調電源回路 ２１１、２１３、２１４、２１６、３１１、３１３、３
１４、３１６、４１１、４１３、４１４、４１６ クロ
ックドインバータ ２１２、２１５、３１２、３１５、４１２、４１５ イ
ンバータ １０１０ シフトレジスタ １０２０ ＤＡＣ回路 ＭＮ１〜１２、ＭＮ１０１〜１０３、ＭＮ２０１〜２０
３、ＭＮ３０１〜３０３ ＮチャネルＭＯＳトランジス
タ（ＮチャネルＴＦＴ） ＭＰ１〜ＭＰ６、ＭＰ１１、ＭＰ１２、ＭＰ１０１、Ｍ
Ｐ２０１、ＭＰ３０１ＰチャネルＭＯＳトランジスタ
（ＰチャネルＴＦＴ） Ｃ１、Ｃ２、Ｃ１０１、Ｃ１０２、Ｃ２０１、Ｃ２０
２、Ｃ３０１、Ｃ３０２容量（キャパシタ）
バータ １２、１５、１８ インバータ ２０、２１、２３、２６、２８、２９ インバータ ２２、２４、２５、２７ クロックドインバータ ３０、３２、３３、３５、３６、３８、３９ クロック
ドインバータ ３１、３４、３７ インバータ ４０、４２、４３、４５、４７、４９ インバータ ４１、４４、４６、４８ クロックドインバータ ５０、５２、５４、５６、５８、５９ クロックドイン
バータ ５１、５３、５５、５７ インバータ ６０、６３、６６、６８、６９ インバータ ６１、６２、６４、６５、６７ クロックドインバータ ７０、７２、７４、７６、７８、８０ クロックドイン
バータ ７１、７３、７５、７７、７９、８１、８２、８３、８
４、８５ インバータ １００ ＬＣＤモジュール（液晶表示パネル） １０１ サンプリングレベル変換回路 １０２ ２相展開回路 １０３ ラッチ １０４ ＤＡＣ １０５ セレクタ １０６ タイミング系レベル変換回路 １０８ 走査線駆動回路 １０８Ａ シフトレジスタ １０８Ｂ 出力バッファ １１０ 液晶画素アレイ １１１ 画素 １２０ コントローラＩＣ １２１ フレームメモリ（表示メモリ） １２２ コントローラ １３０ ＤＣ-ＤＣコンバータ／階調電源回路 ２１１、２１３、２１４、２１６、３１１、３１３、３
１４、３１６、４１１、４１３、４１４、４１６ クロ
ックドインバータ ２１２、２１５、３１２、３１５、４１２、４１５ イ
ンバータ １０１０ シフトレジスタ １０２０ ＤＡＣ回路 ＭＮ１〜１２、ＭＮ１０１〜１０３、ＭＮ２０１〜２０
３、ＭＮ３０１〜３０３ ＮチャネルＭＯＳトランジス
タ（ＮチャネルＴＦＴ） ＭＰ１〜ＭＰ６、ＭＰ１１、ＭＰ１２、ＭＰ１０１、Ｍ
Ｐ２０１、ＭＰ３０１ＰチャネルＭＯＳトランジスタ
（ＰチャネルＴＦＴ） Ｃ１、Ｃ２、Ｃ１０１、Ｃ１０２、Ｃ２０１、Ｃ２０
２、Ｃ３０１、Ｃ３０２容量（キャパシタ）
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０９Ｇ 3/36 Ｈ０３Ｋ 19/00 １０１Ｂ
Ｆターム(参考） 5C006 AA16 AC21 AF42 BB11 BF11
BF46 FA42 FA47
5C080 AA06 AA10 BB05 DD23 DD26
EE29 FF09 JJ02 JJ03 JJ04
JJ05
5J056 AA32 BB17 BB53 CC14 CC18
CC21 DD13 DD28 DD51 EE11
EE12 FF07 FF08 GG06 KK01
Claims (34)
- 【請求項１】入力されるサンプリング制御信号に基づ
き、セットアップ期間に、出力ノードの充電パスに挿入
されているスイッチ素子をオンし前記出力ノードを高位
側電源電圧にプリチャージする手段と、入力信号電圧を
サンプリングする手段と、を備え、 前記セットアップ期間中、前記入力されるサンプリング
制御信号に基づき、前記出力ノードの放電パスはオフ状
態に保たれ、 前記入力されるサンプリング制御信号で規定される出力
期間には、前記セットアップ期間にサンプリングされた
前記入力信号電圧の論理値に応じて、前記出力ノードの
放電パスに挿入されているスイッチ素子がオン又はオフ
され、前記放電パスに挿入されている前記スイッチ素子
がオンのとき、前記放電パスはオン状態とされて、プリ
チャージされた前記出力ノードの放電が行われ、前記放
電パスに挿入されている前記スイッチ素子がオフのと
き、プリチャージされた前記出力ノードの放電は行われ
ない、構成とされている、ことを特徴とするサンプリン
グレベル変換回路。 - 【請求項２】高位側電源と低位側電源間に直列形態に接
続されている第１乃至第３のスイッチ素子を備え、 前記第１のスイッチ素子と前記第２のスイッチ素子の接
続点には第１の容量が接続され、 入力信号が入力される入力端子と前記第３のスイッチ素
子の制御端子との間に接続された第４のスイッチ素子を
備え、 前記第３のスイッチ素子の制御端子と前記第４のスイッ
チ素子との接続点には第２の容量が接続され、 前記第１のスイッチ素子と前記第２のスイッチ素子は、
それぞれの制御端子に第１のサンプリング制御信号が共
通に入力され、一方がオンのとき、他方はオフとされ、 前記第４のスイッチ素子の制御端子には、第２のサンプ
リング制御信号が入力され、 前記第１の容量の端子電圧が、直接に、又は、間接的
に、出力信号として取り出される、ことを特徴とするサ
ンプリングレベル変換回路。 - 【請求項３】高位側電源と低位側電源間に直列形態に接
続されている第１乃至第３のスイッチ素子を備え、 前記第１のスイッチ素子と前記第２のスイッチ素子の接
続点には第１の容量が接続され、 入力信号が入力される入力端子と前記第２のスイッチ素
子の制御端子との間に接続された第４のスイッチ素子を
備え、 前記第２のスイッチ素子の制御端子と前記第４のスイッ
チ素子との接続点には第２の容量が接続され、 前記第１のスイッチ素子と前記第３のスイッチ素子は、
それぞれの制御端子に第１のサンプリング制御信号が共
通に入力され、一方がオンのとき、他方はオフとされ、 前記第４のスイッチ素子の制御端子には、第２のサンプ
リング制御信号が入力され、 前記第１の容量の端子電圧が、直接に、又は、間接的
に、出力信号として取り出される、ことを特徴とするサ
ンプリングレベル変換回路。 - 【請求項４】高位側電源と低位側電源間に直列形態に接
続されている第１乃至第３のスイッチ素子を備え、 前記第１のスイッチ素子と前記第２のスイッチ素子の接
続点には第１の容量が接続され、 入力信号が入力される入力端子と前記第３のスイッチ素
子の制御端子との間に接続された第４のスイッチ素子を
備え、 前記第３のスイッチ素子の制御端子と前記第４のスイッ
チ素子との接続点に第２の容量が接続されており、 前記第１のスイッチ素子の制御端子と前記第２のスイッ
チ素子の制御端子には第１のサンプリング制御信号が共
通に入力され、 前記第１のサンプリング制御信号が第２の論理値のと
き、前記第１のスイッチ素子がオンし、前記第２のスイ
ッチ素子はオフし、前記第１の容量が前記高位側電源の
電源電圧に充電され、 前記第４のスイッチ素子の制御端子には、第２のサンプ
リング制御信号が入力され、前記第２のサンプリング制
御信号が第１の論理値のとき前記第４のスイッチ素子は
オンし、前記第２の容量は前記入力信号電圧で充電さ
れ、 前記第１のサンプリング制御信号が第１の論理値のと
き、前記第１のスイッチ素子はオフし、前記第２のスイ
ッチ素子がオンし、このときの前記第１の容量の端子電
圧が、直接に、又は、間接的に、出力信号として取り出
される、ことを特徴とするサンプリングレベル変換回
路。 - 【請求項５】高位側電源と低位側電源間に直列形態に接
続されている第１乃至第３のスイッチ素子を備え、 前記第１のスイッチ素子と前記第２のスイッチ素子の接
続点には第１の容量が接続され、 入力信号が入力される入力端子と前記第２のスイッチ素
子の制御端子との間に接続された第４のスイッチ素子を
備え、 前記第２のスイッチ素子の制御端子と前記第４のスイッ
チ素子との接続点に第２の容量が接続されており、 前記第１のスイッチ素子の制御端子と前記第３のスイッ
チ素子の制御端子には第１のサンプリング制御信号が共
通に入力され、 前記第１のサンプリング制御信号が第２の論理値のと
き、前記第１のスイッチ素子がオンし、前記第３のスイ
ッチ素子はオフし、前記第１の容量が前記高位側電源の
電源電圧に充電され、 前記第４のスイッチ素子の制御端子には、第２のサンプ
リング制御信号が入力され、前記第２のサンプリング制
御信号が第１の論理値のとき前記第４のスイッチ素子は
オンし、前記第２の容量は前記入力信号電圧で充電さ
れ、 前記第１のサンプリング制御信号が第１の論理値のと
き、前記第１のスイッチ素子はオフし、前記第３のスイ
ッチ素子がオンし、このときの前記第１の容量の端子電
圧が、直接に、又は、間接的に、出力信号として取り出
される、ことを特徴とするサンプリングレベル変換回
路。 - 【請求項６】前記第２のサンプリング制御信号が、前記
第１のサンプリング制御信号を反転した信号である、こ
とを特徴とする請求項２乃至５のいずれか一に記載のサ
ンプリングレベル変換回路。 - 【請求項７】前記第１の容量の端子電圧を入力として受
け、高位側電源電位と低位側電源電位の振幅の信号を出
力するバッファ回路を備えている、ことを特徴とする、
請求項２乃至６のいずれか一に記載のサンプリングレベ
ル変換回路。 - 【請求項８】前記第１の容量の端子電圧、又は、前記第
１の容量の端子電圧を入力とし高位側電源電位と低位側
電源電位の振幅の信号を出力するバッファ回路の出力を
入力として受け、前記第１のサンプリング制御信号が第
１の論理値のときオンして、入力した信号を出力し、前
記第１のサンプリング制御信号が第２の論理値のときに
オフとされる、第１のトランスファスイッチを備えてい
る、ことを特徴とする、請求項２乃至６のいずれか一記
載のサンプリングレベル変換回路。 - 【請求項９】前記第１のトランスファスイッチと、 前記第１のトランスファスイッチの出力を受け、前記第
２のサンプリング制御信号が第１の論理値のとき、その
値を記憶するフリップフロップと、 を有するマスターラッチと、 前記第１のトランスファスイッチの出力を受け、前記第
２のサンプリング制御信号が第１の論理値のときにオン
して前記第１のトランスファスイッチの出力信号を出力
し、前記第２のサンプリング制御信号が第２の論理値の
ときにオフとされる、第２のトランスファスイッチと、 前記第２のトランスファスイッチの出力を受け、前記第
１のサンプリング制御信号が第１の論理値のとき、前記
第２のトランスファスイッチの出力値を記憶するフリッ
プフロップと、 を有するスレーブラッチと、 を備えている、ことを特徴とする、請求項８記載のサン
プリングレベル変換回路。 - 【請求項１０】前記バッファ回路が、偶数段のインバー
タが縦続形態に接続されてなる、ことを特徴とする、請
求項７又は８に記載のサンプリングレベル変換回路。 - 【請求項１１】前記第１のトランスファスイッチは、前
記第１のサンプリング制御信号が第１の論理値のときオ
ンし、入力した信号を反転出力するクロックドインバー
タよりなる、ことを特徴とする、請求項８又は９に記載
のサンプリングレベル変換回路。 - 【請求項１２】前記第２のトランスファスイッチは、前
記第２のサンプリング制御信号が第１の論理値のときオ
ンし、入力した信号を反転出力するクロックドインバー
タよりなる、ことを特徴とする、請求項９記載のサンプ
リングレベル変換回路。 - 【請求項１３】前記入力端子に入力される入力信号の振
幅電圧が、前記高位側電源電圧よりも低い、ことを特徴
とする、請求項１乃至１２のいずれか一に記載のサンプ
リングレベル変換回路。 - 【請求項１４】前記各スイッチ素子が、薄膜トランジス
タ（ＴＦＴ）よりなる、ことを特徴とする請求項１乃至
１２のいずれか一に記載のサンプリングレベル変換回
路。 - 【請求項１５】請求項２乃至６のいずれか一に記載のサ
ンプリングレベル変換回路からなる第１及び第２のサン
プリングレベル変換回路を備え、 前記第１及び第２のサンプリングレベル変換回路には、
入力信号が共通に入力され、 前記第２のサンプリングレベル変換回路には、前記第１
のサンプリングレベル変換回路の前記第１及び第２のサ
ンプリング制御信号の値をそれぞれ反転した値の信号
が、第１及び第２のサンプリング制御信号としてそれぞ
れ対応するスイッチ素子の制御端子に入力され、 前記第１のサンプリングレベル変換回路の出力を、前記
第１のサンプリング制御信号に基づき取り込み、前記第
２のサンプリング制御信号に基づき出力する第１のマス
タースレーブ型のラッチと、 前記第１のマスタースレーブ型のラッチの出力を前記第
１のサンプリング制御信号に基づき出力するラッチと、 前記第２のサンプリングレベル変換回路の出力を、前記
第２のサンプリング制御信号に基づき取り込み、前記第
１のサンプリング制御信号に基づき出力する第２のマス
タースレーブ型のラッチと、 を備えている、ことを特徴とする２相展開回路。 - 【請求項１６】高位側電源と低位側電源間に直列形態に
接続されている第１乃至第３のスイッチ素子を備え、 前記第１のスイッチ素子と前記第２のスイッチ素子の接
続点には第１の容量が接続され、 入力信号が入力される入力端子と前記第３のスイッチ素
子の制御端子との間に接続された第４のスイッチ素子を
備え、 前記第３のスイッチ素子の制御端子と前記第４のスイッ
チ素子との接続点には第２の容量が接続され、 前記第１のスイッチ素子の制御端子と前記第２のスイッ
チ素子の制御端子には第１のサンプリング制御信号が共
通に入力され、 前記第４のスイッチ素子の制御端子には前記第１のサン
プリング制御信号の相補の信号である第２のサンプリン
グ制御信号が入力される第１のサンプリングレベル変換
回路と、 前記第１の容量の端子電圧を入力とするインバータを初
段とし全体で偶数段縦続形態に接続された第１群のイン
バータと、 前記第１のサンプリング制御信号が第１の論理値のとき
前記第１群のインバータの最終段の出力信号を取り込
み、前記第２のサンプリング制御信号が第１の論理値の
とき前記取り込んだ信号を出力する第１のマスタースレ
ーブ型のラッチと、 前記第１のマスタースレーブ型のラッチの出力信号を受
け、前記第１のサンプリング制御信号が第１の論理値の
とき奇数信号として出力する第１のラッチと、 前記高位側電源と前記低位側電源間に直列形態に接続さ
れている第５乃至第７のスイッチ素子を備え、 前記第５のスイッチ素子と前記第６のスイッチ素子の接
続点には第３の容量が接続され、 前記入力信号が入力される前記入力端子と前記第７のス
イッチ素子の制御端子との間に接続された第８のスイッ
チ素子を備え、 前記第７のスイッチ素子の制御端子と前記第８のスイッ
チ素子との接続点には第４の容量が接続され、 前記第５のスイッチ素子の制御端子と前記第６のスイッ
チ素子の制御端子には前記第２のサンプリング制御信号
が共通に入力され、 前記第８のスイッチ素子の制御端子には前記第１のサン
プリング制御信号が入力される第２のサンプリングレベ
ル変換回路と、 前記第３の容量の端子電圧を入力とするインバータを初
段とし全体で偶数段縦続形態に接続された第２群のイン
バータと、 前記第２のサンプリング制御信号が第１の論理値のとき
前記第２群のインバータの最終段の出力を取り込み、前
記第１のサンプリング制御信号が第１の論理値のときに
前記取り込んだ値を偶数信号として出力する第２のマス
タースレーブ型のラッチと、 を備え、 前記奇数信号と前記偶数信号とは、前記第１のサンプリ
ング制御信号の第１の論理値への遷移に同期して、並列
に出力される、ことを特徴とする２相展開回路。 - 【請求項１７】高位側電源と低位側電源間に直列形態に
接続されている第１乃至第３のスイッチ素子を備え、 前記第１のスイッチ素子と前記第２のスイッチ素子の接
続点には第１の容量が接続され、 入力信号が入力される入力端子と前記第３のスイッチ素
子の制御端子との間に接続された第４のスイッチ素子を
備え、 前記第３のスイッチ素子の制御端子と前記第４のスイッ
チ素子との接続点には第２の容量が接続され、 前記第１のスイッチ素子の制御端子と前記第２のスイッ
チ素子の制御端子には第１のサンプリング制御信号が共
通に入力され、 前記第４のスイッチ素子の制御端子には前記第１のサン
プリング制御信号の相補の信号である第２のサンプリン
グ制御信号が入力される第１のサンプリングレベル変換
回路と、 前記第１の容量の端子電圧を入力とするインバータを初
段とし全体で偶数段縦続形態に接続された第１群のイン
バータと、 前記第１のサンプリング制御信号が第１の論理値のとき
前記第１群のインバータの最終段の出力信号を取り込
み、前記第２のサンプリング制御信号が第１の論理値の
とき前記取り込んだ信号を出力する第１のマスタースレ
ーブ型のラッチと、 前記第１のマスタースレーブ型のラッチの出力信号を受
け、前記第１のサンプリング制御信号が第１の論理値の
とき奇数信号として出力する第１のラッチと、 前記高位側電源と前記低位側電源間に直列形態に接続さ
れている第５乃至第７のスイッチ素子を備え、 前記第５のスイッチ素子と前記第６のスイッチ素子の接
続点には第３の容量が接続され、 前記入力信号が入力される前記入力端子と前記第７のス
イッチ素子の制御端子との間に接続された第８のスイッ
チ素子を備え、 前記第７のスイッチ素子の制御端子と前記第８のスイッ
チ素子との接続点には第４の容量が接続され、 前記第５のスイッチ素子の制御端子と前記第６のスイッ
チ素子の制御端子には前記第２のサンプリング制御信号
が共通に入力され、 前記第８のスイッチ素子の制御端子には前記第１のサン
プリング制御信号が入力される第２のサンプリングレベ
ル変換回路と、 前記第３の容量の端子電圧を入力とするインバータを初
段とし全体で偶数段縦続形態に接続された第２群のイン
バータと、 前記第２のサンプリング制御信号が第１の論理値のとき
前記第２群のインバータの最終段の出力を取り込み、前
記第１のサンプリング制御信号が第１の論理値のとき前
記取り込んだ値を偶数信号として出力する第２のマスタ
ースレーブ型のラッチと、 を備え、 前記奇数信号と前記偶数信号とは、前記第１のサンプリ
ング制御信号の第１の論理値への遷移に同期して、並列
に出力され、 前記第２のサンプリング制御信号が第１の論理値のとき
入力を取り込み、前記第１のサンプリング制御信号の第
１の論理値のときに出力するマスタースレーブ型のラッ
チ（「第１群のマスタースレーブ型のラッチ」という）
をＭ段備え、前記奇数信号が前記第１群のマスタースレ
ーブ型のラッチの初段に入力され、 前記奇数信号と、前記第１群のマスタースレーブ型のラ
ッチの出力とを、前記入力信号を２（Ｍ＋１）分周した
第３の信号でそれぞれラッチする並列配置された（Ｍ＋
１）個のラッチ（「第１群のラッチ」という）と、 を備え、 前記第２のサンプリング制御信号が第１の論理値のとき
に入力を取り込み、前記第１のサンプリング制御信号の
第１の論理値のときに出力するマスタースレーブ型のラ
ッチ（「第２群のマスタースレーブ型のラッチ」とい
う）をＭ段備え、前記偶数信号が、前記第２群のマスタ
ースレーブ型のラッチの初段に入力され、 前記偶数信号と、前記第２群のマスタースレーブ型のラ
ッチの出力とを、入力信号を前記第３の信号でラッチす
る、並列配置された（Ｍ＋１）個のラッチ（「第２群の
ラッチ」という）と、 を備え、 前記第１群、第２群のラッチの出力から、前記入力信号
の周波数の２（Ｍ＋１）分周のサイクルで、２（Ｍ＋
１）相に展開した信号が並列に出力される、ことを特徴
とする多相展開回路。 - 【請求項１８】請求項２乃至５のいずれか一に記載のサ
ンプリングレベル変換回路をｎ個（ｎは２以上の所定の
正整数）備え、 ｎ個の前記サンプリングレベル変換回路の前記入力端子
にはデータ信号線が共通に接続されており、 隣り合う位相が互いに１データサイクル分離間している
多相クロック信号を生成する回路を備え、 ｉ番目（ただし、ｉは１以上ｎ以下の整数）の前記サン
プリングレベル変換回路の前記第２のサンプリング制御
信号には、前記多相クロック信号のｉ番目のクロック信
号を入力し、前記第１のサンプリング制御信号には、前
記多相クロック信号の（ｉ＋１）番目のクロック信号を
入力し、 ｉ番目の前記サンプリングレベル変換回路の前記第１の
容量の端子電圧を受け、（ｉ＋１）番目のクロック信号
の第１の論理値への遷移で出力し、（ｉ＋１）番目のク
ロック信号の第２の論理値で記憶する第１のラッチ回路
を、前記サンプリングレベル変換回路に対応させてｎ個
備え、 前記第１のラッチ回路の出力をそれぞれ入力し、データ
サイクルをｎ分周したサイクルのラッチタイミング信号
を共通に受けて前記第１のラッチ回路の出力をラッチ出
力する第２のラッチ回路をｎ個備えている、ことを特徴
とするｎ相展開回路。 - 【請求項１９】前記入力端子に入力される入力信号の振
幅電圧が、前記高位側電源電圧よりも低い、ことを特徴
とする、請求項１５又は１６記載の２相展開回路。 - 【請求項２０】前記各スイッチ素子と各回路を構成する
トランジスタが、薄膜トランジスタ（ＴＦＴ）よりな
る、ことを特徴とする、請求項１５又は１６記載の２相
展開回路。 - 【請求項２１】前記入力端子に入力される入力信号の振
幅電圧が、前記高位側電源電圧よりも低い、ことを特徴
とする、請求項１７記載の多相展開回路。 - 【請求項２２】前記各スイッチ素子と各回路を構成する
トランジスタが、薄膜トランジスタ（ＴＦＴ）よりな
る、ことを特徴とする、請求項１７記載の多相展開回
路。 - 【請求項２３】前記多相クロック信号を生成する回路が
シフトレジスタよりなる、ことを特徴とする請求項１８
記載のｎ相展開回路。 - 【請求項２４】前記入力端子に入力される入力信号の振
幅電圧が、前記高位側電源電圧よりも低い、ことを特徴
とする、請求項１８記載のｎ相展開回路。 - 【請求項２５】前記各スイッチ素子と各回路を構成する
トランジスタが、薄膜トランジスタ（ＴＦＴ）よりな
る、ことを特徴とする、請求項１８記載のｎ相展開回
路。 - 【請求項２６】高位側電源と低位側電源間に直列形態に
接続された、第１乃至第３のＭＯＳトランジスタを備
え、 前記第１及び第２のＭＯＳトランジスタの接続点に一端
が接続され、他端が前記低位側電源に接続されている第
１の容量と、 入力信号が入力される入力端子と前記第３のＭＯＳトラ
ンジスタのゲート端子との間に接続された第４のＭＯＳ
トランジスタと、 前記第３のＭＯＳトランジスタのゲート端子に一端が接
続され、他端が前記低位側電源に接続されている第２の
容量と、 を備え、 前記第１及び第２のＭＯＳトランジスタのゲート端子に
は第１のサンプリング制御信号が共通入力され、 前記第４のＭＯＳトランジスタのゲート端子には第２の
サンプリング制御信号が入力される、ことを特徴とする
サンプリングレベル変換回路。 - 【請求項２７】高位側電源と低位側電源間に直列形態に
接続された、第１乃至第３のＭＯＳトランジスタを備
え、 前記第１及び第２のＭＯＳトランジスタの接続点に一端
が接続され、他端が前記低位側電源に接続されている第
１の容量と、 入力信号が入力される入力端子と前記第２のＭＯＳトラ
ンジスタのゲート端子との間に接続された第４のＭＯＳ
トランジスタと、 前記第２のＭＯＳトランジスタのゲート端子に一端が接
続され、他端が前記低位側電源に接続されている第２の
容量と、 を備え、 前記第１及び第３のＭＯＳトランジスタのゲート端子に
は第１のサンプリング制御信号が共通入力され、 前記第４のＭＯＳトランジスタのゲート端子には第２の
サンプリング制御信号が入力される、ことを特徴とする
サンプリングレベル変換回路。 - 【請求項２８】前記第１のＭＯＳトランジスタが第１導
電型とされ、前記第２乃至第４のＭＯＳトランジスタが
第２導電型とされる、ことを特徴とする、請求項２６又
は２７記載のサンプリングレベル変換回路。 - 【請求項２９】前記第１の容量と前記第２の容量とし
て、前記各容量がそれぞれ接続されることになるノード
の寄生容量が用いられている、ことを特徴とする、請求
項２乃至１５、２６乃至２９のいずれか一に記載のサン
プリングレベル変換回路。 - 【請求項３０】複数のデータ線と複数の走査線の交点に
画素群がマトリクス状に配置された表示部を有する表示
パネルと、 前記複数の走査線に順次電圧を印加する走査線駆動回路
と、 上位装置からの表示データを受け該表示データに対応し
た電圧を前記複数のデータ線に印加するデータ線駆動回
路と、 を有する表示装置において、 前記表示パネルの外部に、表示データを格納する表示メ
モリと、前記表示メモリの制御及び前記上位装置との通
信の制御を行うコントローラとが配設され、 前記表示パネルにおいて、前記表示メモリから転送され
る表示データを受け、より高振幅の信号にレベル変換す
るレベル変換回路として、請求項１乃至１５、２６乃至
２９のいずれか一に記載のサンプリングレベル変換回路
を備えている、ことを特徴とする表示装置。 - 【請求項３１】複数のデータ線と複数の走査線の交点に
画素群がマトリクス状に配置された表示部を有する表示
パネルと、 前記複数の走査線に順次電圧を印加する走査線駆動回路
と、 上位装置からの表示データを受け該表示データに対応し
た電圧を前記複数のデータ線に印加するデータ線駆動回
路と、 を有する表示装置において、 前記表示パネルの外部に、表示データを格納する表示メ
モリと、前記表示メモリの制御及び前記上位装置との通
信の制御を行うコントローラとが配設され、 前記表示パネルにおいて、前記表示メモリから転送され
る表示データを受け、より高振幅の信号にレベル変換す
る回路として、請求項１５、１６、２０のいずれか一に
記載の２相展開回路を備えている、ことを特徴とする表
示装置。 - 【請求項３２】複数のデータ線と複数の走査線の交点に
画素群がマトリクス状に配置された表示部を有する表示
パネルと、 前記複数の走査線に順次電圧を印加する走査線駆動回路
と、 上位装置からの表示データを受け該表示データに対応し
た電圧を前記複数のデータ線に印加するデータ線駆動回
路と、 を有する表示装置において、 前記表示パネルの外部に、表示データを格納する表示メ
モリと、前記表示メモリの制御及び前記上位装置との通
信の制御を行うコントローラとが配設され、 前記表示パネルにおいて、前記表示メモリから転送され
る表示データを受け、より高振幅の信号にレベル変換す
る回路として、請求項１８又は２５に記載のｎ相展開回
路を備えている、ことを特徴とする表示装置。 - 【請求項３３】前記表示パネル上に、前記２相展開回路
の出力を入力として受けるデジタル・アナログ変換器を
備えている、ことを特徴とする、請求項３１記載の表示
装置。 - 【請求項３４】前記表示パネル上に、前記ｎ相展開回路
の出力を入力として受けるデジタル・アナログ変換器を
備えている、ことを特徴とする、請求項３２記載の表示
装置。
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