CN109361393A - 一种模数转换器及模数转换方法 - Google Patents

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Abstract

本发明实施例公开一种模数转换器。所述模数转换器包括：时钟生成器，包括M个传输门，所述M个传输门用于接收周期性的第一时钟信号，并分别对所述第一时钟信号进行选通控制，生成M个第二时钟信号，其中，M为大于等于2的整数；M个ADC通道，用于接收一个模拟信号，并分别在所述M个第二时钟信号的控制下，对所述模拟信号进行采样以及模数转换，得到M个数字信号，其中每个ADC通道分别对应所述M个第二时钟信号中的一个时钟信号。

Description

一种模数转换器及模数转换方法
技术领域
本发明涉及电子技术领域，尤其涉及一种模数转换器及模数转换方法。
背景技术
目前，随着计算机、通信和多媒体等技术的飞速发展，高新技术领域的数字化程度不断加深。在先进的电子系统的前端和后端，都需要运用模数转换器(analog-digitalconverter，ADC)，特别是在雷达、声呐、高速高分辨率的视频和图像显示、医疗成像、高性能控制器和传输器以及包括各种无线电接收机在内的现代数字通信等应用方面，对高速、高精度的ADC的性能要求越来越高。
当前的高精度ADC为了同时兼顾高速性能，常常采用时序交织的方法，将多个高精度ADC并联运作，组成多通道ADC，而对于与多通道ADC所对应多个时钟信号，在传统的技术方案中是通过包括多个串联的D触发器的时钟生成器统一产生所对应多个时钟信号，在这种传统的方案中，由于每一个时钟信号均经过了不同的D触发器和输出驱动，当多个D触发器之间存在工艺偏差时，各个时钟的时钟偏移(time skew)一般会达到皮秒(Picosecond，ps)级，由于存在时钟偏移，会导致不同的ADC通道通过模数转换得到的频谱上出现与时钟频率相关的谐波，从而影响了多通道ADC的转换精度，为了克服这个问题，现有技术采用了如图1所示的做法，图1中包括两个并联设置的与门，分别用于接收一个输入时钟信号，并采用一个同源时钟信号对两个与门各自接收的两个输入时钟信号进行重定时，则两个与门分别进行与运算后得到的两个输出时钟信号的下降沿就由该同源时钟信号的下降沿所确定，经过重定时后，这两个输出时钟信号之间的时钟偏移可以达到几百飞秒(Femtosecond，fs)的量级，但是，在高速高精度交织ADC采样中，随着输入信号频率的提高，几百飞秒量级的时钟偏移也难以满足线性度要求，因此亟需设计时钟偏移更低的时钟生成器。
发明内容
本发明实施例提供一种模数转换器以及模数转换方法，以实现更低级别的时钟偏移，满足高速高精度交织模数转换器对于时钟偏移的要求。
第一方面，本发明提供了一种模数转换器，包括：时钟生成器，包括M个传输门，所述M个传输门用于接收周期性的第一时钟信号，并分别对所述第一时钟信号进行选通控制，生成M个第二时钟信号，其中，M为大于等于2的整数，所述第一时钟信号的每个周期中包括M个时钟脉冲，所述M个第二时钟信号的周期与所述第一时钟信号的周期相等，且每个第二时钟信号的每个周期中分别包括所述M个时钟脉冲中的一个时钟脉冲；M个ADC通道，用于接收一个模拟信号，并分别在所述M个第二时钟信号的控制下，对所述模拟信号进行采样以及模数转换，得到M个数字信号，其中每个ADC通道分别对应所述M个第二时钟信号中的一个时钟信号；加法器，用于在数字域对所述M个数字信号相加，得到一个数字输出信号。
在第一方面的第一种可能的实施方式中，所述M个第二时钟信号各自的相位构成公差为2π/M的等差数列，2π表示所述M个第二时钟信号的周期。
结合第一方面或者第一方面的第一种可能的实施方式，在第二种可能的实施方式中，所述M个ADC通道中的任一ADC通道包括串联的采样保持电路和模数转换电路，其中，所述采样保持电路用于接收所述模拟信号，并在所述M个第二时钟信号中的一个时钟信号的控制下，对所述模拟信号进行采样，得到第一采样信号，所述第一模数转换电路用于在所述一个时钟信号的控制下对所述第一采样信号进行模数转换，得到一个数字信号。
结合第一方面或者第一方面的第一种可能的实施方式或者第一方面的第二种可能的实施方式，在第三种可能的实施方式中，所述M个传输门中包括至少一个互补金属氧化物半导体CMOS传输门，P型金属氧化物半导体PMOS传输门或者N型金属氧化物半导体NMOS传输门。
结合第一方面的第三种可能的实施方式，在第四种可能的实施方式中，所述至少一个CMOS传输门包括：PMOS管以及NMOS管，其中：所述PMOS管的源极与所述NMOS的漏极以及所述至少一个CMOS传输门的信号输入端连结于一点，所述PMOS管的漏极与所述NMOS管的源极以及所述至少一个CMOS传输门的信号输出端连结于一点，或者，所述PMOS管的源极与所述NMOS的源极以及所述至少一个CMOS传输门的信号输入端连结于一点，所述PMOS管的漏极与所述NMOS管的漏极以及所述至少一个CMOS传输门的信号输出端连结于一点；所述信号输入端用于接收所述第一时钟信号，所述PMOS管的栅极和所述NMOS管的栅极分别作为所述至少一个CMOS传输门控制端，用于在控制信号的作用下，对所述第一时钟信号进行选通控制，以在所述信号输出端得到一个第二时钟信号并输出；其中，所述控制信号为外部逻辑电路生成，或者由所述第一时钟信号通过逻辑运算得到。
结合第一方面的第三种可能的实施方式或者第一方面的第四种可能的实施方式，在第五种可能的实施方式中，所述PMOS管的栅极具体用于接收所述控制信号，所述NMOS管的栅极具体用于接收所述控制信号的反相信号，以控制所述至少一个CMOS传输门的导通，从而实现对所述第一时钟信号的选通控制。
结合第一方面、第一方面的第一种可能的实施方式、第一方面的第二种可能的实施方式、第一方面的第三种可能的实施方式、第一方面的第四种可能的实施方式和第一方面的第五种可能的实施方式中的任意一种实施方式，在第六种可能的实施方式中，所述模数转换器还包括：振荡器，用于生成所述第一时钟信号。
结合第一方面、第一方面的第一种可能的实施方式、第一方面的第二种可能的实施方式、第一方面的第三种可能的实施方式、第一方面的第四种可能的实施方式和第一方面的第五种可能的实施方式中的任意一种实施方式，在第七种可能的实施方式中，所述第一时钟信号为独立于所述ADC的系统时钟信号。
结合第一方面、第一方面的第一种可能的实施方式至第一方面的第七种可能的实施方式中的任意一种实施方式，在第八种可能的实施方式中，所述时钟生成器还包括缓冲器，用于接收所述第一时钟信号并增强所述第一时钟信号的驱动能力，以及将驱动能力增强后的所述第一时钟信号分别传输给所述M个传输门。
第二方面，本发明提供了一种模数转换方法，用于模数转换器ADC，所述ADC包括：时钟生成器、M个ADC通道以及加法器，其中，所述时钟生成器包括M个传输门，所述方法包括：所述时钟生成器接收周期性的第一时钟信号，并通过所述M个传输门对所述所述第一时钟信号进行选通控制，生成M个第二时钟信号，其中，M为大于等于2的整数，所述第一时钟信号的每个周期中包括M个时钟脉冲，所述M个第二时钟信号的周期与所述第一时钟信号的周期相等，且每个第二时钟信号的每个周期中分别包括所述M个时钟脉冲中的一个时钟脉冲；所述M个ADC通道接收一个模拟信号，并分别在所述M个第二时钟信号的控制下，对所述模拟信号进行采样以及模数转换，得到M个数字信号，其中每个ADC通道分别对应所述M个第二时钟信号中的一个时钟信号；所述加法器在数字域对所述M个数字信号进行相加，得到一个数字输出信号。
在第二方面的第一种可能的实施方式中，所述M个第二时钟信号各自的相位构成公差为2π/M的等差数列，2π表示所述M个第二时钟信号的周期。
结合第二方面或者第二方面的第一种可能的实施方式，在第二方面的第二种可能的实施方式中，还包括：所述时钟生成器接收所述ADC所在系统的系统时钟并作为所述第一时钟信号，或者通过振荡生成所述第一时钟信号。
第三方面，本发明提供了一种无线收发信机，包括：混频器和如前述第一方面、第一方面的第一种可能的实施方式至第八种可能的实施方式中的任一所述的ADC；所述混频器用于接收射频信号，并利用预设的本振信号对所述射频信号进行混频，得到模拟基频信号；所述ADC用于接收所述模拟基频信号，并对所述模拟基频信号进行数模转换，得到一个数字基频信号并输出。
本发明提供的ADC以及无线收发信机中，由于ADC中的时钟生成器生成M个第二时钟信号的过程中没有利用逻辑门，而是利用M个传输门直接对同源的第一时钟信号分别进行选通控制而得到，因此，各个第二时钟信号之间的时钟偏移仅与各个传输门中的MOS管的开关导通电阻有关，而当各个传输门导通时，各个传输门中的MOS管都处于深线性区，则各个传输门的阈值电压变化对于开关导通电阻的不匹配所产生的影响很小，进而使得各个第二时钟信号之间的时钟偏移非常小，因此，采用本发明所提供的ADC，可以实现更低级别的时钟偏移，满足高速高精度交织模数转换器对于时钟偏移的要求。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中的时钟生成器的架构图；
图2a为本发明实施例提供的一种模数转换器的架构图；
图2b为本发明实施例提供的另一种模数转换器的架构图；
图2c为本发明实施例提供的又一种模数转换器的架构图；
图3为本发明实施例提供的一种时钟生成器的架构图；
图4为图3所示的时钟生成器进行选通控制的时序图；
图5为本发明实施例提供的另一种模数转换器的架构图；
图6为本发明实施例提供的另一种时钟生成器的架构图；
图7为图6所示的时钟生成器进行选通控制的时序图；
图8为本发明实施例提供的一种信号转换方法的示意图；
图9为本发明实施例提供的一种无线收发信机的架构图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
如图2a所示，本发明实施例一提供了一种模数转换器ADC100，包括：
时钟生成器101，包括M个传输门，所述M个传输门用于接收周期性的第一时钟信号，并分别对所述第一时钟信号进行选通控制，生成M个第二时钟信号，其中，M为大于等于2的整数，所述第一时钟信号的每个周期中包括M个时钟脉冲，所述M个第二时钟信号的周期与所述第一时钟信号的周期相等，且所述M个第二时钟信号的每个周期中分别包括所述M个时钟脉冲中的一个时钟脉冲；
M个ADC通道，这里以两个ADC通道(即102和103)进行示意性的说明，所述M个ADC通道用于接收一个模拟信号，并分别在所述M个第二时钟信号的控制下，对所述模拟信号进行采样以及模数转换，得到M个数字信号，其中每个ADC通道分别对应所述M个第二时钟信号中的一个时钟信号；
加法器，用于在数字域对所述M个数字信号相加，得到一个数字输出信号。
本实施例中，所述M个传输门中包括至少一个互补金属氧化物半导体CMOS传输门，P型金属氧化物半导体PMOS传输门或者N型金属氧化物半导体NMOS传输门，也就是说，M个传输门中的任意一个传输门，既可以是CMOS传输门，或者PMOS传输门，或者NMOS传输门，还可以是由多个传输门组合而成，例如：两个CMOS传输门串联组成新的传输门，传输门的具体实现形式可以根据性能来确定，性能要求较高的，则采用CMOS传输门，性能要求较低的，则可以采用PMOS传输门或者NMOS传输门，比如：当第一时钟信号的电压域是在0～0.9V(伏特)之间,而各个传输门的栅极控制信号电压域是在0～2.5V之间时，也就是第一时钟信号电压域比各个传输门的栅极控制信号的电压域低，就可以采用单个NMOS传输门。
本实施例中，所述M个第二时钟信号各自的相位构成公差为2π/M的等差数列，其中，2π表示所述M个第二时钟信号的周期。
以下以M个传输门均为CMOS传输门为例，对本实施例所提供的模数转换器100做进一步说明，本实施例提供的时钟生成器101通过利用多个CMOS传输门对同源的第一时钟信号进行选通控制，生成多个第二时钟信号，由于在选通控制过程中，第一时钟信号的每一个周期中的一个时钟脉冲，是通过CMOS传输门中各个MOS管(即PMOS管和NMOS管)的源极与漏极之间的沟道传输的，信号传输过程没有经过任何逻辑门，使得多个第二时钟信号之间的时钟偏移，仅与多个CMOS传输门之间因阈值电压Vth变化而引入的开关导通电阻的不匹配有关，当CMOS传输门导通时，各个MOS管都处于深线性区，MOS管的开关导通电阻R与阈值电压Vth的关系如以下公式所示：
其中，Vgs为栅源电压，ΔVth为阈值电压变化量，β为导电因子；
由于ΔVth相对阈值电压Vth而言，通常很小，因此，由上式可知，当CMOS传输门导通时，ΔVth对于开关导通电阻R的影响很小，也就是说，因多个CMOS传输门各自的MOS管的阈值电压不匹配而对多个第二时钟信号之间的时钟偏移所造成的影响很小；PMOS传输门、NMOS传输门等传输门在选通控制过程中的原理与之类似，这里就不再赘述。
而在传统技术中，通常利用各种逻辑门器件对第一时钟信号进行选通控制以生成多个第二时钟信号，这里以MOS反相器为例进行说明，在反相器中，其源漏极之间的导通电流ID如式(2)所示：
ID＝β(Vgs-Vth)2 (2)
对公式(2)求偏导数，可以得到公式(3)，
dID＝2β(Vgs-Vth)(dVgs-dVth)＝0 (3)
当导通电流ID取极值时，ΔVth(即dVth)和ΔVgs(即dVgs)之间的关系如下：
dVgs＝dVth＝ΔVth (4)
其中，ΔVgs表示栅源电压的变化量，ΔVin表示MOS反相器的输入电压的变化量，由此可知，在不考虑各个逻辑门器件之间因导电因子β不同而引入时序失配的情况下，利用各种逻辑门生成的第二时钟信号之间的时序失配主要由阈值电压的变化所导致的，换句话说，在生成与多个ADC通道所需的第二时钟信号的过程中，如果采用了逻辑门器件，由于各个逻辑们器件之间的阈值不同，导致了经这些逻辑门器件生成的第二时钟信号难以满足高速高精度ADC的需求，需要说明的是，这里所说的逻辑门包括但不限于与门、非门、与非门、与或门等逻辑器件；
而采用本发明实施例所提供的技术方案，可以使多个第二时钟信号之间实现飞秒级别的时钟失配，从而满足高速高精度ADC对于时钟信号的低失配要求。
为了更好地说明本发明的技术方案，以下将以图2b、图2c以及图5所示的多通道ADC为例，对本发明所提供的模数转换器作进一步的说明。
如图2b或图2c所示，本发明实施例提供了一种两通道的模数转换器100，包括：
时钟生成器101，用于接收第一时钟信号SysClk，并分别对所述第一时钟信号进行选通控制，生成第二时钟信号Clk1和Clk2，其中，Clk1和Clk2的相位不同；
以时间交织方式配置的ADC通道102和ADC通道103，每个ADC通道分别用于接收一个模拟信号，并在第二时钟信号的控制下，对所述模拟信号进行采样以及模数转换，得到一个数字信号，其中ADC通道102对应第二时钟信号Clk1，ADC通道103对应第二时钟信号Clk2；
加法器104，用于在数字域对ADC通道102和ADC通道103产生的两个数字信号进行相加，得到一个数字输出信号。
本实施例中，ADC通道102可以包括串联的采样保持电路1021和模数转换电路1022，其中，采样保持电路1021用于接收模拟信号，并在Clk1的控制下，对该模拟信号进行采样，得到第一采样信号，所述第一模数转换电路1022用于基于Clk1，对所述第一采样信号进行模数转换，得到一个数字信号。
ADC通道103的电路结构可以与ADC通道102的电路结构相同，也包括串联的采样保持电路和模数转换电路，区别在于ADC通道103是在Clk2的控制下进行采样及模数转换的，应当知道，采样保持电路1021的作用在于采集模拟信号在某一时刻的瞬时值，并在模数转换电路1022进行转换期间保持输出电压不变，采样保持电路1021和模数转换电路1022的具体硬件实现可以参考在先技术，这里不做详细说明。
在本实施例的一种实施方式中，如图3所示，时钟生成器101可以包括第一互补金属氧化物半导体(CMOS)传输门1012和第二CMOS传输门1013，所述第一CMOS传输门1012和所述第二CMOS传输门1013用于分别接收第一时钟信号SysClk，并对所述第一时钟信号进行选通控制，生成两个第二时钟信号Clk1和Clk2。
进一步地，当从所述时钟生成器101接收第一时钟信号SysClk的输入端到各个CMOS传输门接收所述第一时钟信号SysClk的接收端之间的传输线路长度超过预设值时，所述时钟生成器101还可以包括缓冲器1011，用于增强所述第一时钟信号SysClk的驱动能力，其中，所述预设值可以为经验值，或者根据所述第一时钟信号在传输过程中的信号衰减程度确定。
在本发明实施例的一种实施方式中，所述第一CMOS传输门1012可以包括：P型金属氧化物半导体PMOS管以及N型金属氧化物半导体NMOS管，其中所述PMOS管的源极与所述NMOS的源极以及所述第一CMOS传输门1012的信号输入端连结于一点，所述PMOS管的漏极与所述NMOS管的漏极以及所述第一CMOS传输门1012的信号输出端连结于一点；所述信号输入端用于接收所述第一时钟信号，所述PMOS管的栅极和所述NMOS管的栅极分别作为所述第一CMOS传输门1012的控制端，用于在第一控制信号Ctrl1的作用下，对所述第一时钟信号进行选通控制，以在所述信号输出端得到一个第二时钟信号Clk1并输出。
在本发明实施例的另一种实施方式中，所述第一CMOS传输门1012可以包括：P型金属氧化物半导体PMOS管以及N型金属氧化物半导体NMOS管，其中所述PMOS管的源极与所述NMOS的漏极以及所述第一CMOS传输门1012的信号输入端连结于一点，所述PMOS管的漏极与所述NMOS管的源极以及所述第一CMOS传输门1012的信号输出端连结于一点；所述信号输入端用于接收所述第一时钟信号，所述PMOS管的栅极和所述NMOS管的栅极分别作为所述第一CMOS传输门控制端，用于在第一控制信号Ctrl1的作用下，对所述第一时钟信号进行选通控制，以在所述信号输出端得到一个第二时钟信号Clk1并输出。
这两种实施方式的区别在于PMOS管和NMOS管的连接关系不同，但由于在开关电路中，PMOS管和NMOS管各自的源极和漏极是等效的，实际上没有差别，PMOS管和NMOS管都分别以源极和漏极之间的沟道作为传输通道，通过在PMOS管和NMOS管各自的栅极施加相互反相的偏压控制信号，就可以同时控制PMOS管和NMOS管各自的源极与漏极之间的传输通道的导通或关断，例如：在PMOS管的栅极施加一个控制信号，在NMOS管的栅极施加该控制信号的反相信号，就可以控制所述第一CMOS传输门1012的导通，从而实现对所述第一时钟信号的选通控制；本领域技术人员应当知道，当PMOS管的栅级电压为低电平，或者NMOS管的栅极电压为高电平时，第一CMOS传输门1012就可以导通，反之则关断，具体的原理可以参考现有技术，这里不详细描述，需要说明的是，这里的控制信号可以为外部逻辑电路生成，对应不同的CMOS传输门的控制信号之间，只要满足将第一时钟信号的每个周期中的各个脉冲信号分别选出的要求即可，或者基于控制信号与第一时钟信号同频的考虑，该控制信号也可以由所述第一时钟信号通过逻辑运算得到；
本发明实施例中，由于第一时钟信号是满摆幅的时钟信号，因此需要第一CMOS传输门1012中的PMOS管和NMOS管同时导通或者关断，从而使得第一CMOS传输门1012导通时的等效电阻较小；所述第二CMOS传输门1013的结构可以与上述两种第一CMOS传输门1012的实施方式中的任一种的结构相同。
本发明实施例中，第一CMOS传输门1012和第二CMOS传输门1013可以按照图4所示的时序控制逻辑，分别对所述第一时钟信号进行选通控制，生成两个第二时钟信号Clk1和Clk2，具体地，第一CMOS传输门1012可以在第一控制信号Ctrl1的作用下，将一个周期性的第一时钟信号SysClk中的第2a个脉冲选出，形成新的第二时钟信号Clk1；第二CMOS传输门1013则可以在第二控制信号Ctrl2的作用下，将一个周期性的第一时钟信号SysClk中的第2a-1个脉冲选出，形成新的第二时钟信号Clk2，其中，a为大于0的整数，Clk1也可以视为将Clk2相位延迟π后得到的时钟信号。
本实施例中，如图2b所示，所述第一时钟信号可以为所述模数转换器100所在的系统中的系统时钟信号，应当知道，现有的各种基于CMOS工艺的系统中，例如：片上系统(System on a Chip，SOC)，处理器等，为了保证信号的完整性和一致性，系统通常会在内部集成锁相环(phase-locked loop，PLL)等器件，为系统内部的其它器件提供统一的时钟信号，相比从外部接收时钟信号而言，采用系统内部的系统时钟具有更快更准确等优势；或者如图2c所示，所述模数转换器100中还包括：振荡器105，所述振荡器105用于生成所述第一时钟信号。
进一步地，如图5所示，本发明实施例还提供了一种4通道的模数转换器400，包括：
时钟生成器401，用于接收第一时钟信号SysClk，并分别对所述第一时钟信号进行选通控制，生成第二时钟信号Clk1、Clk2、Clk3和Clk4，其中，Clk1、Clk2、Clk3和Clk4的相位各不相同；
以时间交织方式配置的4个ADC通道402、403、406和407，每个ADC通道分别用于接收一个模拟信号，并在一个第二时钟信号的控制下，对所述模拟信号进行采样以及模数转换，得到一个数字信号，其中ADC通道402对应第二时钟信号Clk1，ADC通道403对应第二时钟信号Clk2，ADC通道406对应第二时钟信号Clk3，ADC通道407对应第二时钟信号Clk4，其中任一ADC通道的电路结构与图2b或图2c所示的ADC通道相同，这里不再详述；
加法器404，用于在数字域对4个ADC通道402、403、406和407产生的4个数字信号进行相加，得到一个数字输出信号。
本实施例中，进一步地，时钟生成器401的具体电路结构如图6所示，图6中，时钟生成器401包括4个CMOS传输门(4012、4013、4014和4015)，这4个CMOS传输门用于分别接收第一时钟信号SysClk，并对所述第一时钟信号SysClk进行选通控制，生成4个第二时钟信号Clk1、Clk2、Clk3和Clk4。
具体地，这4个CMOS传输门4012、4013、4014和4015可以按照图7所示的时序控制逻辑，分别对所述第一时钟信号SysClk进行选通控制，生成4个第二时钟信号Clk1、Clk2、Clk3和Clk4，示例性的，CMOS传输门4012可以在第一控制信号Ctrl1的作用下，将一个周期性的第一时钟信号SysClk中的第4b-3个脉冲选出，形成新的第一时钟信号Clk1；CMOS传输门4013则可以在第二控制信号Ctrl2的作用下，将第一时钟信号SysClk中的第4b-2个脉冲选出，形成新的第二时钟信号Clk2；CMOS传输门4014可以在第三控制信号Ctrl3的作用下，将第一时钟信号SysClk中的第4b-1个脉冲选出，形成新的第一时钟信号Clk3；CMOS传输门4015则可以在第四控制信号Ctrl4的作用下，将第一时钟信号SysClk中的第4b个脉冲选出，形成新的第二时钟信号Clk5其中，b为大于0的整数，Clk1、Clk2、Clk3和Clk4各自的相位差为π/2。
需要说明的是，图2b、图2c和图5是分别以包括两个ADC通道和4个ADC通道的模数转换器对本发明的技术方案做示意性说明，本领域技术人员基于本发明的技术构想，在图2b、图2c和图5的基础上进行扩展得到的任何多通道ADC，均属于本发明的保护范围。
如图8所示，本发明实施例二还提供了一种用于模数转换器的模数转换方法，所述模数转换器包括：时钟生成器，以时间交织方式配置的M个ADC通道以及加法器，其中，所述时钟生成器包括M个传输门，其中，所述M个传输门中的任意一个传输门可以包括：CMOS传输门，PMOS传输门或者NMOS传输门，也就是说，M个传输门中的任意一个传输门，既可以是CMOS传输门，或者PMOS传输门，或者NMOS传输门，还可以是由多个传输门组合而成，例如：两个CMOS传输门串联组成新的传输门，所述方法包括：
S101，所述时钟生成器接收第一时钟信号，并通过所述M个传输门对所述所述第一时钟信号进行选通控制，生成M个第二时钟信号，其中，M为大于等于2的整数，所述第一时钟信号的每个周期中包括M个时钟脉冲，所述M个第二时钟信号的周期与所述第一时钟信号的周期相等，且每个第二时钟信号的每个周期中分别包括所述M个时钟脉冲中的一个时钟脉冲；示例性地，所述时钟生成器可以分别从所述第一时钟信号的每个周期中所包括的M个时钟脉冲选出一个时钟脉冲，以生成所述M个第二时钟信号；
S102，所述M个ADC通道接收一个模拟信号，并分别在所述M个第二时钟信号的控制下，对所述模拟信号进行采样以及模数转换，得到M个数字信号，其中每个ADC通道分别对应所述M个第二时钟信号中的一个时钟信号；
S103，所述加法器在数字域对所述M个数字信号进行相加，得到一个数字输出信号。
本实施例所提供的方法中，利用多个传输门对同源的第一时钟信号进行选通控制，生成多个第二时钟信号，由于选通控制过程中，第一时钟信号的每一个周期中的一个时钟脉冲，是通过传输门中各个MOS管(即PMOS管和/或NMOS管)的源极与漏极之间的沟道传输的，没有经过任何逻辑门，使得多个第二时钟信号之间的时钟偏移，仅与多个传输门之间的开关导通电阻是否匹配有关，而传输门导通时，各个MOS管都处于深线性区，因为各个传输门各自的MOS管的阈值电压的不匹配而对多个第二时钟信号之间的时钟偏移所造成的影响很小，从而使多个第二时钟信号之间可以实现低失配。
本实施例中，所述M个第二时钟信号各自的相位构成公差为2π/M的等差数列，其中，2π表示所述M个第二时钟信号的周期。
本实施例中，进一步地，在一种实施方式中，若所述第一时钟信号为所述ADC所在的系统的系统时钟，则在S101之前，所述方法还可以包括：
S104a，接收所述ADC所在系统的系统时钟并作为所述第一时钟信号。
在另一种可能的实施方式中，所述方法还包括：
S104b，利用振荡器通过振荡生成所述第一时钟信号，其中，所述振荡器设置在所述ADC之中。
需要说明的是，本实施例的模数转换方法是基于前述实施例一所提供的模数转换器(如图2b，图2c及图5所示)提出的，相关技术特征可以与实施例一相互参考。
如图9所示，本发明实施例三还提供了一种应用于通信设备的无线收发信机10，其中，通信设备包括但不限于基站、移动终端。
图9中，无线收发信机10包括：混频器200和如前述实施例一所述的模数转换器100；
所述混频器200用于接收射频信号，并利用预设的本振(local oscillator，LO)信号对所述射频信号进行混频，得到模拟基频(也称为基带)信号，需要说明的是，这里的混频包括零中频、中频等各种变频方式，这里不做限定；
所述ADC100用于接收所述模拟基频信号，并对所述模拟基频信号进行数模转换，得到一个数字基频信号并输出；需要说明的是，实施例一中的ADC100所接收的模拟信号即本实施例中的模拟基频信号，ADC100所输出的数字输出信号即本实施例中的数字基频信号。
本领域技术人员应当知道，在一个通信设备中，通常还包括天线300，用于从空口接收其他设备发送的无线信号，当无线信号采用载波聚合等技术时，还可以包括天线共用器400，用于分离无线信号中的各个载波，得到射频信号，进一步地，通信设备中还可以包括基带芯片500(或者基带处理器)，用于对ADC100所生成的数字基频信号进行处理；此外，本实施例是从接收机的角度来描述无线收发信机10的，无线收发信机10作为发射机时，其中各个模块的信号处理过程刚好相反，这里就不再赘述。
此外，本发明实施例中的无线收发信机10，既可以集成在一个射频芯片中，也可以分别设置在多个芯片中，例如：混频器200位于射频芯片，ADC100位于基带芯片中，本实施例对此不作具体限定，本实施例中的ADC100的其余特征，可以参考实施例一的描述，这里也不再赘述。
应当理解，此处所描述的具体实施例仅为本发明的普通实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种模数转换器ADC，其特征在于，包括：
时钟生成器，包括M个传输门，所述M个传输门用于接收周期性的第一时钟信号，并分别对所述第一时钟信号进行选通控制，生成M个第二时钟信号，其中，M为大于等于2的整数；
M个ADC通道，用于接收一个模拟信号，并分别在所述M个第二时钟信号的控制下，对所述模拟信号进行采样以及模数转换，得到M个数字信号，其中每个ADC通道分别对应所述M个第二时钟信号中的一个时钟信号；
加法器，用于在数字域对所述M个数字信号相加，得到一个数字输出信号。
2.如权利要求1所述的模数转换器，其特征在于，所述M个第二时钟信号各自的相位构成公差为2π/M的等差数列，2π表示所述M个第二时钟信号的周期。
3.如权利要求1或2所述的模数转换器，其特征在于，所述M个ADC通道中的任一ADC通道包括串联的采样保持电路和模数转换电路，其中，所述采样保持电路用于接收所述模拟信号，并在所述M个第二时钟信号中的一个时钟信号的控制下，对所述模拟信号进行采样，得到第一采样信号，所述第一模数转换电路用于在所述一个时钟信号的控制下对所述第一采样信号进行模数转换，得到一个数字信号。
4.如权利要求1至3任一所述的模数转换器，其特征在于，所述M个传输门中包括至少一个互补金属氧化物半导体CMOS传输门，P型金属氧化物半导体PMOS传输门或者N型金属氧化物半导体NMOS传输门。
5.如权利要求4所述的模数转换器，其特征在于，所述至少一个CMOS传输门包括：PMOS管以及NMOS管，其中：
所述PMOS管的源极与所述NMOS的漏极以及所述至少一个CMOS传输门的信号输入端连结于一点，所述PMOS管的漏极与所述NMOS管的源极以及所述至少一个CMOS传输门的信号输出端连结于一点，或者，所述PMOS管的源极与所述NMOS的源极以及所述至少一个CMOS传输门的信号输入端连结于一点，所述PMOS管的漏极与所述NMOS管的漏极以及所述至少一个CMOS传输门的信号输出端连结于一点；
所述信号输入端用于接收所述第一时钟信号，所述PMOS管的栅极和所述NMOS管的栅极分别作为所述至少一个CMOS传输门控制端；
其中，所述控制信号为外部逻辑电路生成，或者由所述第一时钟信号通过逻辑运算得到。
6.如权利要求4或5所述的模数转换器，其特征在于，所述PMOS管的栅极具体用于接收所述控制信号，所述NMOS管的栅极具体用于接收所述控制信号的反相信号，以控制所述至少一个CMOS传输门的导通，从而实现对所述第一时钟信号的选通控制。
7.如权利要求1至6任一所述的模数转换器，其特征在于，所述模数转换器还包括：振荡器，用于生成所述第一时钟信号。
8.如权利要求1至6任一所述的模数转换器，其特征在于，所述第一时钟信号为独立于所述ADC的系统时钟信号。
9.如权利要求1至8任一所述的模数转换器，其特征在于，所述时钟生成器还包括缓冲器，用于接收所述第一时钟信号并增强所述第一时钟信号的驱动能力，以及将驱动能力增强后的所述第一时钟信号分别传输给所述M个传输门。
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