CN106257835B - 一种25%占空比时钟信号产生电路 - Google Patents

一种25%占空比时钟信号产生电路 Download PDF

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Abstract

本发明公开了一种25％占空比时钟信号产生电路，可用于射频接收机中，亦可用于四相滤波电路中。本发明可利用频率为2fo的普通的50％占空比互补时钟信号，产生准确的频率为fo的25％占空比四相非交叠时钟信号。本发明利用了二分频后的时钟信号与原时钟信号间的延时，以及二者间的逻辑关系，原理较为简单可靠。输出四相时钟信号的间隔时间与占空比均只与原输入时钟信号有关，因此避免了模块间的相互影响，使本电路能可靠地以较低的动态功耗工作于较高频率下。

Description

一种25%占空比时钟信号产生电路
技术领域
本发明涉及一种25％占空比时钟信号产生电路，用于产生接收机下混频器或四相滤波电路的时钟信号。
背景技术
N相非交叠时钟信号可用于接收机下混频器和N相滤波电路中，起到驱动开关器件，构造开关函数的作用。相比采用50％占空比的一般时钟信号，下混频器使用N相非交叠时钟信号可减小正交支路间的信号泄漏，从而降低本振信号高低侧转换增益差和整体噪声系数。而N相滤波结构使用N相非交叠时钟信号可避免镜像信号的问题，使其输入阻抗具有更为理想的频率特性，同时也可减小不同频率间噪声的叠加，降低噪声系数。
理想情况下，一组N相非交叠时钟信号中的每一相信号的占空比应为1/N。为了产生该N相非交叠时钟信号，一般需要占空比为50％的原始输入时钟信号。该原始输入时钟信号的频率一般为输出信号的N/2倍，即，若输出为占空比为1/N，频率为fo的N路信号，则原始输入时钟信号的频率至少为Nfo/2。因此，N的增加将导致原始输入时钟信号的频率上升，从而提高了时钟产生电路的设计难度和动态功耗。因此，在没有其他特殊需求的应用场合，往往使用四相非交叠时钟，即N＝4的情况。
一组四相非交叠时钟信号中，每一相时钟信号的理论占空比为25％。实际中，为了防止高电平之间产生交叠导致支路之间相互影响，往往会调节占空比使其稍低于25％以产生一定的间隔时间。
目前，产生25％占空比的方法基本有以下两种：
(1)使用环形结构，利用触发器等时钟逻辑电路进行时钟信号的传递，使高电平在环形结构的节点间顺序出现。利用频率为2fo的互补时钟信号，可使高电平在电路节点维持1/4输出信号周期。由于此高电平在环形结构的电路节点中传递的周期即为输出信号周期，因此，在固定的电路节点进行测量，得到的输出信号即为占空比为25％的周期时钟信号。
(2)使用二分频器对频率为2fo的互补时钟信号分别进行二分频，得到频率为fo的正交两路信号。将该正交两路信号分别进行反相，获得另外的两路反相信号。将上述四路信号两两之间执行“与”操作，从而获得四路25％占空比时钟信号。
但是，上述两种时钟产生技术存在一定的弊端。若使用环形结构，由于模块与模块之间首尾相接，因此前级模块的输出波形将对后级模块的工作产生明显影响。特别是在频率较高的情况下，模块的输出信号具有较长的上升、下降时间，此时后级模块很可能 产生逻辑错误，进而输出错误的时钟波形。同时，环形结构中，由于逻辑信号不断进行传递，因此常常需要在启动时进行初始置位操作，在一定程度上增加了电路的复杂程度。若采用对正交信号相与的方案，则对四路信号波形的上升、下降时间、互补信号间延时以及占空比的准确性提出了较高的要求。实际中，由于二分频后的互补信号往往通过反相器产生，因此很可能发生占空比的变化以及互补信号间产生明显延时的问题，从而影响最终输出信号质量。
发明内容
发明目的：为解决射频收发机所采用的四相不交叠时钟信号的稳定和精确性问题，本发明提出一种25％占空比时钟信号产生电路，具有利用二倍频50％占空比互补时钟信号产生四路25％占空比时钟信号的作用，可作为无源混频器时钟信号产生模块用于射频收发机中。
技术方案：为实现上述目的，本发明采用的技术方案为：
一种25％占空比时钟信号产生电路，包括一个二分频时钟产生电路和四个时钟处理电路；二分频时钟产生电路的时钟端连接正相参考时钟信号clk，二分频时钟产生电路的正相输出端连接其中两个时钟处理电路的输入端，二分频时钟产生电路的反相输出端连接另外两个时钟处理电路的输入端，四个时钟处理电路的输出端为产生的四相25％占空比时钟信号的输出端。
具体的，所述二分频时钟产生电路包括一个D触发器和一个反相器，D触发器的时钟端作为二分频时钟产生电路的时钟端，D触发器的反相输出端QN作为二分频时钟产生电路的正相输出端，反相器的输出端作为二分频时钟产生电路的反相输出端；D触发器的反相输出端QN同时连接D触发器的输入端D和反相器的输入端。
具体的，所述时钟处理电路包括一个D触发器、一个P型金属氧化物场效应管和一个反相器，D触发器的输入端D作为时钟处理电路的输入端，D触发器的时钟端作为时钟处理电路的时钟端，反相器的输出端作为时钟处理电路的输出端；P型金属氧化物场效应管的栅极连接D触发器的时钟端，P型金属氧化物场效应管的源极连接电源电压Vdd，P型金属氧化物场效应管的漏极同时连接D触发器的反相输出端QN和反相器的输入端，时钟处理电路的时钟端连接正相参考时钟信号clk或反相参考时钟信号
对于时钟处理电路的时钟端连接正相参考时钟信号clk的情况：若时钟处理电路的输入端连接二分频时钟产生电路的正相输出端，则该时钟处理电路输出信号的相位为0°；若时钟处理电路的输入端连接二分频时钟产生电路的反相输出端，则该时钟处理电路输 出信号的相位为180°；
对于时钟处理电路的时钟端连接反相参考时钟信号的情况：若时钟处理电路的输入端连接二分频时钟产生电路的正相输出端，则该时钟处理电路输出信号的相位为90°；若时钟处理电路的输入端连接二分频时钟产生电路的反相输出端，则该时钟处理电路输出信号的相位为270°。
有益效果：本发明提供的25％占空比时钟信号产生电路，与现有技术相比，具有以下优点：1、本发明产生的25％占空比时钟信号的电平上升时刻和电平下降时刻都只由输入的参考时钟决定，在输入参考时钟稳定的情况下，输出的25％占空比时钟信号具有较高的准确性；2、本发明的四个输出支路在逻辑上之间独立，不会产生相互影响，因此稳定性较高；3、本发明对于模块产生的延时较不敏感，因此可利用较低的功耗，工作于较高的频率下。
附图说明
图1为本发明提出的25％占空比时钟信号产生电路示意图；
图2为本发明提出电路的工作逻辑示意图；
图3为本发明提出电路在5GHz输入参考时钟下的输出信号仿真结果。
具体实施方式
下面结合附图对本发明作更进一步的说明。
如图1所示为一种25％占空比时钟信号产生电路，包括二分频时钟产生电路和时钟处理电路两部分，其中时钟处理电路部分又由四个结构相同的支路并联构成，具体电路连接为：二分频时钟产生电路的时钟端连接正相参考时钟信号clk，二分频时钟产生电路的正相输出端连接其中两个时钟处理电路的输入端，二分频时钟产生电路的反相输出端连接另外两个时钟处理电路的输入端，四个时钟处理电路的输出端为产生的四相25％占空比时钟信号的输出端。
若要获得频率为fo的25％占空比输出时钟信号，则该电路的输入时钟信号为频率为2fo的50％占空比参考时钟信号。D触发器的反相输出QN与输入D连接构成了二分频器，其输出是频率为fo的50％占空比时钟信号。如图2所示，由于信号具有一定的上升、下降时间，二分频器输出信号的跳变沿将滞后于输入的参考时钟信号的跳变沿。二分频器输出信号经过反相器后，转换为反相时钟信号。该反相信号与原信号的电平跳变沿同样存在一定的时间差，但在设计时应尽量减小此时间差，使此两路信号近似互补。至此，经过二分频器和反相器构成的二分频时钟产生电路，可获得一对频率为fo且近似反相的 50％占空比时钟信号。
时钟处理电路由D触发器、PMOSFET和反相器构成，其输入信号是二分频时钟产生电路输出的50％占空比时钟信号。D触发器的时钟信号是频率为2fo的50％占空比参考时钟信号(正相或反相)。在时钟信号上升沿时，若D触发器输入信号为高电平，则QN端将变为低电平；若D触发器输入信号为低电平，则QN端将变为高电平。
对于一般的上升沿触发D触发器，其输出状态将维持一个时钟周期，即在下个上升沿之前都将保持不变。本发明中，为了产生1/4周期的高电平，在D触发器的反相输出端并联了一个PMOSFET，其源极连接电源电压。当参考时钟信号为低电平时，PMOSFET将导通并把QN端的电压拉高至电源电压。因此，QN端的低电平只能在参考时钟为高电平的半个周期内维持。由于参考时钟信号的频率为2fo，因此其半个周期的时间恰好对应于最终输出信号(频率为fo)的1/4周期。从图2可以看出，在参考时钟信号的2个周期内，有且仅有1个上升沿时刻满足D触发器输入信号为高电平的情况。因此，每经过参考时钟信号的2个周期，时钟处理电路中D触发器的QN端将有半个周期为低电平，其余时间为高电平。经过反相器后，每一条时钟处理电路的最终输出信号将是频率为fo的25％占空比信号。
从图1可见，四个时钟处理电路支路分别利用了频率为2fo的50％占空比参考信号clk与其反相信号输入信号分别为二分频时钟产生电路输出的频率为fo的50％占空比信号或其反相信号。因此，输入信号和参考时钟信号的组合方式共有四种，最终的输出信号为四相25％占空比信号，且每一相之间具有90°的相位差。
图3为对本发明提出电路进行仿真得到的结果。四条曲线分别是四相输出信号的时域波形。由于输入参考时钟的频率(2fo)为5GHz，因此最终的输出信号是频率为2.5GHz的25％占空比时钟。
以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (1)

1.一种25％占空比时钟信号产生电路，其特征在于：包括一个二分频时钟产生电路和四个时钟处理电路；
二分频时钟产生电路的时钟端连接正相参考时钟信号clk，二分频时钟产生电路的正相输出端连接其中两个时钟处理电路的输入端，二分频时钟产生电路的反相输出端连接另外两个时钟处理电路的输入端，四个时钟处理电路的输出端为产生的四相25％占空比时钟信号的输出端；
二分频时钟产生电路包括一个D触发器和一个反相器I，D触发器的时钟端作为二分频时钟产生电路的时钟端，D触发器的反相输出端QN作为二分频时钟产生电路的正相输出端，反相器I的输出端作为二分频时钟产生电路的反相输出端；D触发器的反相输出端QN同时连接D触发器的输入端D和反相器I的输入端；
时钟处理电路包括一个D触发器、一个P型金属氧化物场效应管和一个反相器II，D触发器的输入端D作为时钟处理电路的输入端，D触发器的时钟端作为时钟处理电路的时钟端，反相器II的输出端作为时钟处理电路的输出端；P型金属氧化物场效应管的栅极连接D触发器的时钟端，P型金属氧化物场效应管的源极连接电源电压Vdd，P型金属氧化物场效应管的漏极同时连接D触发器的反相输出端QN和反相器II的输入端，时钟处理电路的时钟端连接正相参考时钟信号clk或反相参考时钟信号
对于时钟处理电路的时钟端连接正相参考时钟信号clk的情况：若时钟处理电路的输入端连接二分频时钟产生电路的正相输出端，则该时钟处理电路输出信号的相位为0°；若时钟处理电路的输入端连接二分频时钟产生电路的反相输出端，则该时钟处理电路输出信号的相位为180°；
对于时钟处理电路的时钟端连接反相参考时钟信号的情况：若时钟处理电路的输入端连接二分频时钟产生电路的正相输出端，则该时钟处理电路输出信号的相位为90°；若时钟处理电路的输入端连接二分频时钟产生电路的反相输出端，则该时钟处理电路输出信号的相位为270°。
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