CN101527553B - 脉冲产生电路和通信装置 - Google Patents

Abstract

脉冲产生电路和通信装置。本发明的课题是提供电路简单且功耗低、产生频带受限的正确的短脉冲的脉冲产生电路，无需使用滤波器即可获得目标脉冲。本发明的脉冲产生电路根据启动信号从输出端子输出规定形状的脉冲，其包括：定时产生电路，其产生n+1个信号(n为2以上的整数)，该n+1个信号的相位从启动信号的相位发生变化的时刻起按规定量的时间差依次变化；提供规定电位的第1电源和第2电源；n个阻抗元件；以及开关电路，其根据基于n+1个信号的逻辑函数值，通过所述阻抗元件按照规定顺序来交替地将输出端子切换连接到第1电源或第2电源。

Description

脉冲产生电路和通信装置

技术领域

本发明涉及产生适于UWB(Ultra Wide Band：超宽频带)通信的脉冲的脉冲产生电路和通信装置。

背景技术

UWB通信是利用非常宽的频带来进行高速大容量数据通信的通信方式。利用宽带信号的通信方式包括现有的基于频谱扩散的方法和正交频分复用(OFDM：Orthogonal Frequency Division Multiplexing)，但UWB是利用了时间非常短的脉冲且宽带的通信方式，其也被称作脉冲无线(IR：Impulse Radio)方式的通信。以下，将其表示为UWB-IR或简单地记作IR方式。在IR方式中，可仅利用不依据现有调制的时间轴操作来进行调制解调，从而能够期待电路的简化和低功耗化(参照专利文献1、2、3)。

这里，参照附图来简单地说明IR方式所使用的脉冲波形。图10(a)所示的脉冲宽度P_D、周期T_P的脉冲串是众所周知的，该脉冲串的频谱如图10(b)所示，包络线是在BW＝1/P_D的频率处具有初始零点的sinc函数。

在该图10(b)所示的脉冲的情况下，频谱因从直流扩展到BW所以使用不便，从而位于图10(d)所示的频谱的中心、载波频率f_O较高的位置处的脉冲是优选的。该脉冲波形是通过以下方式而得到的：在图10(a)的脉冲中截取频率f_O＝1/(2P_W)的矩形波，并使频谱向高的方向移动。但是，该波形在图10(c)中包含如单点划线1601所示的直流(DC)分量，从而准确地说不具有图10(d)所示的理想频谱。

具有这种理想频谱的波形是如图10(e)所示的波形。该波形是通过用载波频率f_O的正弦波乘以图10(a)的脉冲而得到的波形。此外，图10(f)是通过用载波频率f_O的矩形波乘以图10(a)的脉冲而得到的波形，是容易在数字电路中产生的波形。虽说是数字电路但因为脉冲宽度很窄，所以不会产生这种方正的波形，只能够获得图10(e)那样的波形。另外，在利用图10(c)的波形来驱动天线的情况下，不会从天线发射出直流分量，因此发射出接近图10(f)的波形的波形信号。

对于UWB通信而言比较理想的脉冲波形，还考虑了其他各种方案，公认为高斯脉冲和埃尔米特脉冲(Hermite Pulse)比较理想。这些波形与图10所示的波形不同，但由于图10的波形的产生方法简单，因此被广泛使用。

在UWB通信中，这样产生的脉冲不仅是发射机、即使在接收机中也能够作为用于计算与接收信号相关的模板脉冲(template pulse)来使用。在接收机中，大多进行差动型信号处理，且大多需要图10(g)所示的相位相反的两个信号。在发射机中驱动平衡型天线等时，差动脉冲信号也十分有效。而且在接收电路中，大多情况下还需要同相和正交的相位相差90度的所谓IQ信号。

例如在非专利文献1中提出了用于产生平衡型脉冲的电路。在该电路中，差动式的延迟电路进行若干级的级联连接，并通过逻辑电路来生成与一级延迟电路的延迟量相当的脉冲宽度的脉冲串。在非专利文献1中还暗示出以下的情况：在输入到延迟电路的信号的上升沿和下降沿启动脉冲，由此有可能实现低功耗；而且每隔一级使用延迟电路，由此有可能产生1Q信号。

【专利文献1】美国专利第6421389号说明书

【专利文献2】美国专利申请公开第2003/0108133A1号说明书

【专利文献3】美国专利申请公开第2001/0033576号说明书

【非专利文献1】A Low-Power Template Generator for CoherentImpulse-Radio Ultra Wide-Band Receivers.Jose Luis et.al、ProceedingsIEEE ICUWB，2006 pp97-102

上述现有的脉冲产生电路具有简单的电路结构，并且能够正确地产生UWB通信所需要的超高频超宽带的脉冲，能够产生构成电路的元件性能极限程度的精细脉冲。

但是，如图10所说明的那样，由上述现有电路产生的脉冲的频谱特性是sinc函数，旁瓣非常宽，因此存在必须进行一定的频带限制才能够将该电路所产生的脉冲用于通信的课题。以往，使用滤波器来进行该频带限制。但是，该滤波器存在如下问题：需要采用接近元件性能极限的、在超宽带超高频下边缘特性(skirt characteristics)良好的带通滤波器，该结构不易实现。

发明内容

本发明是为了解决上述课题的至少一部分而开发的，其可以通过以下方式或应用例来实现。

[应用例1]

一种脉冲产生电路，其根据启动信号从输出端子输出规定形状的脉冲，其特征在于，该脉冲产生电路包括：定时产生电路，其产生n+1(n为2以上的整数)个信号，该n+1个信号的相位从所述启动信号的相位发生变化的时刻开始按规定量的时间差依次变化；提供规定电位的第1电源和第2电源n个阻抗元件；以及开关电路，其根据基于所述n+1个信号的逻辑函数值，通过所述阻抗元件按照规定顺序来交替地将所述输出端子切换连接到所述第1电源或所述第2电源，所述n个阻抗元件各自的元件值是根据所要输出的所述脉冲的包络线的采样值来决定的。

根据该结构，经由n个阻抗元件将第1电源或第2电源连接连接到输出端子，可通过调节n个阻抗元件来调节输出端子的充放电速度，由此，能够设定输出脉冲的每个脉冲指(pulse finger)的波高值。利用这样的n个阻抗元件的设定值，能够减小频谱的旁瓣。本结构可以利用简单的电路来构成，可产生频带受到限制的脉冲。此外，不需要限制脉冲频带的特别滤波器即可进行该频带限制，因此在构成UWB通信机方面实用性极高。

并且，根据该结构，可以利用n个阻抗元件的元件值来控制输出脉冲的包络线，因此能够抑制频谱扩散，即限制频带。此外，不需要限制脉冲频带的特别滤波器即可进行频带限制，因此在构成UWB通信机方面实用性极高。

[应用例2]

如上所述的脉冲产生电路的特征是，所述阻抗元件和所述开关电路由具有规定的导通时阻抗值的开关元件构成。

根据该结构，可以利用开关元件导通时的阻抗来代替阻抗元件，这样能够削减元件数量。

[应用例3]

如上所述的脉冲产生电路的特征是，所述定时产生电路构成为级联连接具有规定延迟量的延迟电路。

根据该结构，即使在半导体集成电路上也能够提供可容易构成的电路。

[应用例4]

一种通信装置，该通信装置包括如上所述的脉冲产生电路。

根据该结构，将脉冲产生电路用作调制电路或解调电路的模板产生电路，由此能够采用稳定的电路方式，能够廉价地构成可靠性高且灵敏度高的装置。另外，还能够在元件的性能极限程度上产生高频的正确脉冲，其实用性很高。此外，本结构的脉冲产生电路可以由CMOS集成电路等来构成，而且，即使是元件动作转变时间程度的短脉冲，也能够利用简单的电路来产生正确的脉冲波形。另外，通过以CMOS集成电路来构成，可以在不增大工作功率的情况下简单地构成，而且能够在CMOS集成电路的最高速度下进行工作，尤其，能够容易地产生可用于UWB通信的高频宽带脉冲。

附图说明

图1是示出第1实施方式的脉冲产生电路的结构的电路图。

图2是示出第1实施方式的脉冲产生电路的动作的时序图。

图3是示出第2实施方式的脉冲产生电路的结构的电路图。

图4是示出第2实施方式的差动反相延迟电路的结构的电路图。

图5是示出第2实施方式的脉冲产生电路的动作的时序图。

图6是表示本发明的UWB通信装置的实施例的图。

图7是表示本发明的UWB通信装置的实施例的图。

图8是表示本发明的UWB通信装置的实施例的图。

图9是表示本发明的UWB通信装置的实施例的图。

图10是说明在本实施方式中产生的脉冲的图。

图11是示出在本实施方式中产生的脉冲的波形的曲线图。

图12是示出在本实施方式中产生的脉冲的波形频谱的曲线图。

图13是示出在本实施方式中产生的脉冲的波形频谱的曲线图。

图14是示出在本实施方式中产生的脉冲的波形频谱的曲线图。

图15是示出在本实施方式中产生的脉冲的波形频谱的曲线图。

图16是示出在本实施方式中产生的脉冲的波形频谱的曲线图。

图17是示出第2实施方式的开关电路的各端子与差动反相延迟电路的各端子之间的连接的图。

图18是示出变形例1的电子设备的结构的概略图。

标号说明

1脉冲产生电路；100～109反相延迟电路300脉冲产生电路；301～304开关电路；305差动反相延迟电路；306变换电路；408、409反相延迟电路；600UWB-IR发送装置；601脉冲产生电路；700UWB接收装置；701接收天线；702低噪声放大电路；703、704混频器电路；705、706模板脉冲产生电路；707、708积分电路；709判定电路；800PPM调制电路；801输入端子；802输入端子；803延迟电路；804开关；900BPM调制电路；901脉冲产生电路；1810笔记本PC；1820移动电话。

具体实施方式

下面，根据附图来说明脉冲产生电路的实施方式。

(第1实施方式)

<所产生的脉冲的结构>

首先，参照图10～16对本实施方式所要产生的脉冲进行说明。所要产生的脉冲是如图10(e)、(f)所示的单端输出脉冲、或者是图10(g)所示的作为相位彼此错开180度的脉冲对的、带宽受到限制的脉冲。后面利用图11～16对该带宽受限脉冲的波形进行更详细的描述。图10(g)是差动输出脉冲信号，其输出电位差相当于图10(e)的波形。作为差动信号如果关注其输出电位差，则图10(g)中用t_s表示的无脉冲期间内的DC电平只要是相同的值即可取任意的值。

在本实施例中，作为一例说明了可采用最小线宽为0.18μ的CMOS(互补型金属氧化膜半导体)工艺来容易地实现的产生以下规格的波形的情况，但不限于此情况。

脉冲间隔：T_P＝任意

载波频率：f_O＝4GHz

载波脉冲宽度：P_W＝125psec

脉冲宽度：P_D＝任意

时间P_D中所包含的脉冲数(脉冲指数)：任意(P_D＝(脉冲指数×2-1)×P_W)

信号形态：单端输出、差动输出以及差动输出的IQ信号对

图11～16是示出对图10(e)、(g)所示的波形进行频带限制时的波形的曲线图。图11的波形1401是图10(e)、(g)的没有进行频带限制的波形的一例。为了进行频带限制而降低脉冲前后缘的波高值，使脉冲包络线圆滑。波形1402是使最初和最后的脉冲指的波高值成为原波形的一半的波形，而波形1403是使最初的脉冲指和最后的脉冲指成为原波形的波高值的1/3、并使第2个脉冲指和倒数第2个脉冲指成为原波形的波高值的2/3的波形。

图12～14是示出这些波形1401～1403的频谱的曲线图。图12示出了未进行频带限制的波形1401的频谱，图13、14示出了分别进行了频带限制的波形1402、1403的频谱。图12～14是利用反复频率200MHz来反复图11所示的单发脉冲的图，由于没有进行调制，所以频谱成为相隔200MHz的线谱。当观察这些波形频谱的扩散时，主瓣虽然稍小，但是相比于未进行频带限制的波形1401，以波形1402、1403的顺序变大。这是因为，为了频带限制而削减了脉冲前后缘的波高值，从而脉冲持续时间等价地缩短。当观察频谱的旁瓣时可知，为了频带限制而削减脉冲前后缘的波高值具有明显的效果。在第1旁瓣中至多不过是几dB左右的差异，但这几dB的差异对构造系统来说非常宝贵且有效。

图12～14是没有进行调制情况下的频谱。图15是作为例子示出了利用长度为31的PN码对波形1403进行BPM(Bi Phase Modulation：二相调制)调制时的频谱的曲线图。通过进行调制，线谱变为带谱，频谱强度也有所下降。在实际UWB通信中，频谱的容许上限根据法规来确定，从而最好不出现由于线谱而使频谱强度上升的情况，因此在实际使用中，采用了利用抖动来产生带谱的对策。图16是为了理解通过采用这种抖动等对策而形成带谱时的频谱，而作为例子示出未对上述3种波形进行调制的频谱、和利用基于长度为31的PN码的BPM来形成带谱时的频谱分布的曲线图。另外，图16示出了仅连接线谱的峰值的包络线。在图16中，波形1404、1405、1406分别是没有对波形1401、1402、1403进行调制时的频谱包络线，波形1407、1408、1409示出分别实施了调制后的带谱。由此可知：通过使所有脉冲的包络线变得圆滑、即减小脉冲前后缘的包络线变化率，可减小频谱的旁辨。

<脉冲产生电路的结构>

接着，参照图1、2对脉冲产生电路进行说明。图1是示出脉冲产生电路的结构的电路图。图2是示出脉冲产生电路的动作的时序图。如图1所示，脉冲产生电路1由以下部分构成：定时产生电路151、作为第1电源的电源线134、作为第2电源的电源线133、(n＝)9个阻抗元件Z₁～Z₉以及开关电路150。

定时产生电路151由级联连接的反相延迟电路100～109构成。将反相延迟电路100～109的每1级的延迟量调节为载波脉冲宽度P_W(＝125ps)。当延迟量为载波脉冲宽度P_W的值时，能够产生上述表示的目标脉冲、即载波频率f_O＝4GHz(载波脉冲宽度P_W＝125ps)的脉冲。反相延迟电路100～109的各级输出在使作为启动信号的脉冲启动信号D₀反转的同时进行延迟，因此，在将表示否定逻辑的标记X置于奇数编号前而表示为XD₁、D₂、XD₃、...D₁₀时，产生了(n+1＝)10个信号XD₁、D₂、XD₃、D₄、XD₅、D₆、XD₇、D₈、XD₉、D₁₀。脉冲启动信号D₀的相位发生变化的时刻表示脉冲启动信号D₀从H(高电平)变化为L(低电平)、或者从L变化为H的时刻。

即，如图2的XD₁～D₁₀所示，输入到定时产生电路151的输入端子152的脉冲启动信号D₀在每1级中都延迟时间td，并且一边进行相位反转一边在反相延迟电路100～109内进行传送，并从各级输出XD₁、D₂、XD₃、...D₁₀。即，在设施加到输入端子152的信号为正逻辑、设i为偶数时，从第i-1级和第i级分别输出XD_i-1和D_i。

开关电路150由P沟道晶体管110、111、114、115、118、119、122、123和N沟道晶体管112、113、116、117、120、121、124、125、131、132构成。阻抗元件Z₂、P沟道晶体管110、111、N沟道晶体管112、113和阻抗元件Z₁串联连接在电源线134与电源线133之间。阻抗元件Z₄、P沟道晶体管114、115、N沟道晶体管116、117和阻抗元件Z₃串联连接在电源线134与电源线133之间。阻抗元件Z₆、P沟道晶体管118、119、N沟道晶体管120、121和阻抗元件Z₅串联连接在电源线134与电源线133之间。阻抗元件Z₈、P沟道晶体管122、123、N沟道晶体管124、125和阻抗元件Z₇串联连接在电源线134与电源线133之间。

P沟道晶体管111、115、119、123的漏极端子连接到输出线130。N沟道晶体管131、132串联连接在输出线130与电源线133之间。信号XD₁输入到N沟道晶体管113的栅极端子。信号D₂输入到P沟道晶体管111和N沟道晶体管112的栅极端子。信号XD₃输入到P沟道晶体管110和N沟道晶体管117的栅极端子。信号D₄输入到P沟道晶体管115和N沟道晶体管116的栅极端子。信号XD₅输入到P沟道晶体管114和N沟道晶体管121的栅极端子。信号D₆输入到P沟道晶体管119和N沟道晶体管120的栅极端子。信号XD₇输入到P沟道晶体管118和N沟道晶体管125的栅极端子。信号D₈输入到P沟道晶体管123和N沟道晶体管124的栅极端子。信号XD₉输入到P沟道晶体管122和N沟道晶体管132的栅极端子。信号D₁₀输入到N沟道晶体管131的栅极端子。

脉冲产生电路1还包括：P沟道晶体管127，其源极端子与电源线134连接，栅极端子和漏极端子与输出线130连接；以及N沟道晶体管128，其源极端子与电源线133连接，栅极端子和漏极端子与输出线130连接。开关电路150以如下方式进行动作。

N沟道晶体管112以及113分别在D₂和XD₁为H时导通，并经由阻抗元件Z₁连接输出线130和电源线133。电源线133与电压V2的电源连接。即，D₂和XD₁的逻辑积为真时，输出线130经由阻抗元件Z₁与电压V2连接。

P沟道晶体管110以及111分别在XD₃和D₂为L时导通，并经由阻抗元件Z₂连接输出线130和电源线134。电源线134与电压V1的电源连接。即，D₂和XD₃的逻辑和为假时，输出线130经由阻抗元件Z₂与电压V1连接。

N沟道晶体管116以及117分别在D₄和XD₃为H时导通，并经由阻抗元件Z₃连接输出线130和电源线133。P沟道晶体管114和115分别在XD₅和D₄为L时导通，经由阻抗元件Z₄连接输出线130和电源线134。

N沟道晶体管120以及121分别在D₆和XD₅为H时导通，并经由阻抗元件Z₅连接输出线130和电源线133。P沟道晶体管118以及119分别在XD₇和D₆为L时导通，并经由阻抗元件Z₆连接输出线130和电源线134。

N沟道晶体管124以及125分别在D₈和XD₇为H时导通，并通过阻抗元件Z₇连接输出线130和电源线133。P沟道晶体管122以及123分别在XD₉和D₈为L时导通，并经由阻抗元件Z₈连接输出线130和电源线134。

N沟道晶体管131以及132分别在D₁₀和XD₉为H时导通，并经由阻抗元件Z₉连接输出线130和电源线133。

P沟道晶体管127和N沟道晶体管128是MOS电阻，用于分割对电源线134和电源线133施加的电位，在开关电路150没有与电压V1、V2的任意一方相连时，设定输出线130的电位。

通过以上动作，输出线130在每个td中经由阻抗元件Z_i来切换电压V1、V2。若D_i和XD_i-1的逻辑积为真时用t_i-1表示、D_i和XD_i-1的逻辑和为假时用t_i表示，则如图2中的PulseOut所示，输出线130在期间t_i-1经由阻抗元件Z_i-1与电压V2连接；在期间t_i经由阻抗元件Z_i与电压V1连接。

因此，可以通过阻抗元件Z_i、Z_i-1来限制电压V1、V2的输出驱动能力，并可以通过调节这些阻抗元件Z_i、Z_i-1的元件值来任意设定从输出线130输出的脉冲波形PulseOut的包络线。与输出连接的负载值和阻抗元件Z_i、Z_i-i限制了驱动能力，而所输出的脉冲波形PulseOut则由该驱动能力所决定。尤其在负载中包含电容成分时，通过积分而得到如图2所示的波高值不同的接近于三角波的波形。

根据上述原理，当将这些阻抗元件Z_i、Z_i-1的元件值确定为可以得到频带限制后的脉冲波形PulseOut的包络线的值时，所产生的脉冲波形PulseOut成为自动进行了频带限制的脉冲。阻抗元件Z_i、Z_i-1的确定方法是任意的，因此还可以进行图11所示的减小输出脉冲前后缘的波高值以外的设定，从而可自由地设定频谱特性。当给与作为目标的频谱时，因为其傅立叶逆变换后的波形成为时间轴上的波形，所以能够根据所需要的频带特性来计算输出脉冲的包络线波形，并且只要根据该值来确定阻抗元件Z_i、Z_i-1，就可获得所希望的频带特性。此外，当根据高斯函数采样后确定阻抗元件Z_i、Z_i-1时，可以使脉冲在时间上的扩散和在频率轴上的扩散、即频带扩散双方(两者的积)成为逻辑上可能的最小值。

根据以上所述的本实施方式，能够获得以下效果。

在本实施方式中，可以利用与现有电路等同程度的简单电路来产生施加了必要频带限制的脉冲。即使所产生的脉冲是接近电路元件工作极限的高频高速的脉冲，也能够产生特性良好的精密脉冲。

另外，阻抗元件Z₁～Z₉还可以用开关电路150的沟道电阻来代替。即，当将构成开关电路150的晶体管的沟道长度与沟道宽度之比调节为上述规定的阻抗元件Z_i、Z_i-1的元件值时，能够将这些阻抗元件包含在开关晶体管的导通电阻中，从而能够减少部件个数。

(第2实施方式)

接着，对脉冲产生电路的第2实施方式进行说明。

在第2实施方式中，参照图3～5来说明产生对图10(g)所说明的差动输出脉冲信号进行了频带限制的脉冲的电路结构。图3是示出产生差动输出脉冲信号的脉冲产生电路的结构的电路图。图4是示出差动反相延迟电路的结构的电路图。图5是示出产生差动输出脉冲信号的脉冲产生电路的动作的时序图。

如图3所示，通过输入到端子307的脉冲启动信号D₀来启动脉冲产生电路300。变换电路306是接受该脉冲启动信号D₀、将其变换成相位相反的信号D₀、XD₀并输出的电路，通过信号D₀、XD₀来启动差动反相延迟电路305。

差动反相延迟电路305中各级的延迟元件可采用如图4所示的电路结构。图4是示出差动反相延迟电路305的每1级的结构例的图，相同的反相延迟电路408、409并排成两列，并由交叉耦合反相器(cross coupleinverter)401连结。

首先，对反相延迟电路408、409的内部结构进行说明。因为反相延迟电路408、409是相同的，所以对于它们的内部结构要素标注相同的参照标号。在反相延迟电路408、409中，P沟道晶体管412和N沟道晶体管413构成反相器电路，输入到输入端子418的信号伴随着延迟时间td而从输出端子420反相输出，成为下一级反相延迟电路的输入。此外，在输出端子420上串联连接有小缓冲电路415和大缓冲电路416，以使上述反相器电路的延迟量不会增大，从端子421输出用于驱动图3的开关电路301～304的信号。

N沟道晶体管414连接在N沟道晶体管413的源极与接地电位之间，并且P沟道晶体管411连接在P沟道晶体管412的源极与电源电位VDD之间。通过控制P沟道晶体管411和N沟道晶体管414的栅源间电压Vbp、Vbn，可以控制流入反相器电路的电源电流。通常，为了保证反相器电路的输出的上升沿和下降沿的对称性，而将栅源间电压Vbp、Vbn的绝对值控制为相等。可通过该控制，来进行反相器电路的动作速度的控制，并能够控制延迟时间td。为了产生具有目标频谱的脉冲，可将端子417和419的电压控制为使得P_w＝td。

在第i中，反相延迟电路408、409的输入端子418分别对输入端子402和输入端子403输入信号D_i和信号XD_i，利用相互逆相位的信号进行驱动。在第i中，反相延迟电路408、409的输出端子420分别从输出端子404和输出端子405输出信号XD_i+1和信号D_i+1，并与下一级反相延迟电路408、409连接，而且，还成为经由小缓冲电路415和大缓冲电路416来驱动开关电路301～304的信号的输出端子406、407。小缓冲电路415和大缓冲电路416伴有延迟，但是在以下说明中，省略小缓冲电路415和大缓冲电路416，驱动开关电路301～304的信号的信号名称使用相同的XD_i+1和D_i+1(如果在各级中各个缓冲电路为同一特性且其延迟量相同，则在仅有定时差成为问题的本实施方式的情况下可省略小缓冲电路415和大缓冲电路416的延迟)。

当通过从变换电路306输出的2相信号、以相位反转的信号D₀、XD₀来同时启动差动反相延迟电路305时，如图5所示的XD₁、D₂、...D₁₀那样伴随着td延迟使相位反转并且得到10个延迟信号、同时还能够得到对这些信号进行反转后的D₁、XD₂、...XD₁₀这10个延迟信号。在图5中，省略了信号D₁、XD₂、...XD₁₀。

在图3中，开关电路301、302、303、304的内部结构与从图1中的脉冲产生电路1中去除反相延迟电路101～109等后的虚线153的部分相同。即，采用如下结构：经由开关电路150以及各规定阻抗元件Z₁～Z₈来连接电压V1、V2。在将K设为整数时，各栅极端子Gka、Gkb同时为H时，输出端子PO经由阻抗元件Z_2k-1连接到电压V2，当栅极端子Gkb、Gkc双方都为L时，输出端子PO经由阻抗元件Z_2k连接到电压V1。

图17是示出图3的各开关电路301～304的各端子与差动反相延迟电路305的各端子之间的连接的表。

如图3所示，当D₉和D₂同时为H时、即D₉与D₂的逻辑积为真时(图5中从t₉到xt₁)，开关电路301经由阻抗元件Z₁将电压V2输出到脉冲输出端子PO。另外，在4≤i≤8范围内的偶数i中，当XD_i-1和D_i的逻辑积为真时(图5中的期间xt_i-1)，经由阻抗元件Z_1-1将电压V2输出到脉冲输出端子PO。并且，在2≤i≤8范围内的偶数i中，当D_i和XD_i+1双方都为L时、即XD_i和D_i+1的逻辑积为真时(期间xt_i)，经由阻抗元件Z_i将电压V1输出到脉冲输出端子PO(如图5的波形501所示。此外，各脉冲指的波高值由于受到阻抗元件的限制而并非等波高值，不过在图中用等波高值来表示)。

同样，当XD₁₀和XD₃同时为H时、即XD₁₀和XD₃的逻辑积为真时(在图5中从xt₁₀到t₂)，开关电路302经由阻抗元件Z₁将电压V2输出到脉冲输出端子PO。另外，在4≤i≤8范围内的偶数i中，当XD_i与D_i+1的逻辑积为真时(图5中的期间t_i)，经由阻抗元件Z_i-1将电压V2输出到脉冲输出端子PO。并且，在2≤i≤8范围内的偶数i中，当XD_i+1和D_i+2双方都为L时、即D_i+1和XD_i+2的逻辑积为真时(期间t_i+1)，经由阻抗元件Z_i将电压V1输出到脉冲输出端子PO(如图5的波形502所示。此外，各脉冲指的波高值由于受到阻抗元件的限制而并非等波高值，不过在图中用等波高值来表示)。

另外，当XD₉和XD₂同时为H时、即XD₉和XD₂的逻辑积为真时(图5中从xt₉到t₁)，开关电路303经由阻抗元件Z₁将电压V2输出到脉冲输出端子PO。另外，在4≤i≤8范围内的偶数i中，当D_i-1和XD_i的逻辑积为真时(图5中的期间t_i-1)，经由阻抗元件Z_i-1将电压V2输出到脉冲输出端子PO。另外，在2≤i≤8范围内的偶数i中，当XD_i和D_i+1双方都为L时、即D_i与D_i+1的逻辑积为真时(期间t_i)，经由阻抗元件Z_i将电压V1输出到脉冲输出端子PO(如图5的波形503所示。此外，各脉冲指的波高值由于受到阻抗元件的限制而并非等波高值，不过在图中用等波高值来表示)。

此外，当D₁₀和D₃同时为H时、即D₁₀和D₃的逻辑积为真时(图5中从t₁₀到xt₂)，开关电路304经由阻抗元件Z₁将电压V2输出到脉冲输出端子PO。另外，在4≤i≤8范围内的偶数i中，当XD_i与D_i+1的逻辑积为真时(图5中的期间xt_i)，经由阻抗元件Z_i-1将电压V2输出到脉冲输出端子PO。并且，在2≤i≤8范围内的偶数i中，当D_i+1和XD_i+2双方都为L时、即XD_i+1和D_i+2的逻辑积为真时(期间xt_i+1)，经由阻抗元件Z_i而将电压V1输出到脉冲输出端子PO(如图5的波形504所示。此外，各脉冲指的波高值由于受到阻抗元件的限制而并非等波高值，不过在图中用等波高值来表示)。

而且，开关电路301的输出端子PO与开关电路303的输出端子PO通过线或(wired-OR)方式连接，将来自差动输出的一方的脉冲输出端子311的输出信号设为Poutp；开关电路302的输出端子PO与开关电路304的输出端子PO通过线或方式连接，将来自差动输出的另一方的脉冲输出端子310的输出信号设为Poutm。

通过上述连接，通过将在开关电路301、302、303、304内连接的各个阻抗元件Z₁～Z₈设定为规定值，来对所输出的脉冲进行频带限制。具体地说，将阻抗值设定得较大，以减小输出脉冲前后缘处的脉冲指的波高值。

这样，可通过设定阻抗元件的值来自由设定所产生的脉冲的包络线。由此，能够限制发生脉冲的频带。

以上，用共同的值对在各开关电路301、302、303、304内连接的阻抗元件的值进行了说明，但是，也可以针对各开关电路而设定不同的阻抗值。由此，设定的自由度进一步增加，能够进行更加详细的设定。

此外，还可以利用开关晶体管的沟道电阻来将开关元件兼用为这些阻抗元件。由此，能够减少所需要的元件数量。

在成为如上所述的连接的情况下，响应于D₀的下降沿(期间xt₂～xt₈)而产生脉冲串的开关电路301、和响应于XD₀的下降沿(期间t₂～t₈)而产生脉冲串的开关电路303在电路结构上完全对称。另外同样，响应于D₀的下降沿(期间xt₃～xt₉)而产生脉冲串的开关电路304与响应于XD₀的下降沿(期间t₃～t₉)而产生脉冲串的开关电路302在电路结构上完全对称。即，在图3中，即使切换反相延迟电路的各端子名称XD_i和D_i(i是0≤i≤10的整数)，也与原来的电路一致。由此，开关电路301和303、或者开关电路302和304响应于D₀/XD₀的上升沿或下降沿而产生完全相同的脉冲波形。当通过至少在同一半导体基板上对称性良好的图形配置来制作电路时，所产生的脉冲成为实质上相同的对称性良好的波形。而且，当将连接的反相延迟电路的端子名称从D_i变更为XD_i-1、或从XD_i变更为D_i-1时，开关电路302或开关电路304的连接分别与开关电路301或开关电路303的连接一致，实质上是相同的电路形式。由此，关于这些生成的脉冲波形，虽然产生的时间偏移了td，但产生了实质上相同的对称性良好的脉冲。

开关电路301的输出端子PO与开关电路303的输出端子PO通过线或方式连接，并作为差动输出的一方的脉冲输出端子Poutp 311；开关电路302的输出端子PO与开关电路304的输出端子PO通过线或方式连接，并作为差动输出的另一方的脉冲输出端子Poutm 310，由此，它们的差Poutp-Poutm成为如图5所示的对称性良好的脉冲。另外在图5中，省略了考虑负载电容的脉冲输出波形，但是显然，即使在连接有高电容性负载的情况下也不会破坏其对称性。

在本实施方式中，不需要第1实施方式中的用于确定中间电平的晶体管127、128，因此能够消除该部分所产生的漏电流，能够实现电路的低功耗。此外，还没有晶体管131、132那样的、希望由td的一半来驱动的开关元件，从而使电路设计变得容易。而且，在第1实施方式中，反相器延迟元件的级数需要10级，但是在本实施方式中，只需要9级即可，因此，能够减少所使用的元件数量(注意没有使用第一级的输出D₁、XD₁，可以省略第一级)。

另外在上述说明中，反相延迟电路的级号从1开始记起，但是开关切换动作的顺序和逻辑以及Z_i-3、Z_i-2的设定值才是重要的，反相延迟电路的各输出可以从任意数字记起。并且，i是与其对应的规定范围内的偶数。开关的控制可以不使用反相延迟电路的全部输出，也可以在脉冲前后利用规定的不同逻辑来进行控制。

此外，虽然也可以通过布尔代数的定理，以正逻辑和负逻辑来进行与上述不同的表示，但它们都是等价的，因此在本实施方式中显然应该包含这些等价电路。

如上所述，根据本实施方式，每当响应于启动信号的反转而引起反相延迟电路的反转时可产生脉冲。由此，可以在消耗脉冲产生电路的大部分功耗的反相延迟电路每次反转时产生脉冲，从而能够使所产生的每个脉冲的功耗最小。而且，即使所产生的脉冲是接近电路元件工作极限的高频高速脉冲，也能够产生对称性良好、精密且被频带限制的脉冲。

(第3实施方式)

接着，对脉冲产生电路的第3实施方式进行说明。

图6～图9是说明使用了第1实施方式的脉冲产生电路1或第2实施方式的脉冲产生电路300的通信装置的主要部分的图，示出了应用于UWB收发机的情况的例子。

图6是示出UWB-IR发送装置600的概略框图。脉冲产生电路601由脉冲产生电路1(图1)或脉冲产生电路300(图3)构成，用于产生发送的UWB信号的脉冲。输入端子603是输入启动信号的端子，输入端子604是发送的数据的端子。对响应于输入到输入端子604的信号而产生的脉冲进行调制，后面会对调制的方法进行叙述。

第2实施方式的脉冲产生电路300具有两个输出端子，用于发出差动脉冲信号。因此，使用该脉冲产生电路300的UWB-IR发送装置600能够驱动平衡型天线。在图6中例示了作为UWB-IR发送装置600而驱动平衡型天线602的情况，但是也可以使用第1实施方式的脉冲产生电路1来产生单端输出脉冲，从而来驱动单极天线这样的非平衡型天线。

作为调制的方法，可以采用脉冲二相调制(BPM：Bi-PhaseModulation)或脉冲位置调制(PPM：Pulse Position Modulation)等，其中，脉冲二相调制根据输入到输入端子604的发送数据的值来切换所输出的脉冲极性而进行调制；脉冲位置调制将延迟电路与启动信号连接，并根据发送数据来切换其延迟时间。

图8示出了PPM调制电路800。输入端子801是输入启动信号的端子。此外，生成通过延迟电路803相对于该启动信号延迟后的信号、和未通过延迟电路803而没有延迟的原信号，并经由开关804进行选择，然后输入到脉冲产生电路805。当根据输入到输入端子802的发送数据的比特值(1或者0)来选择通过延迟电路803的信号和未通过延迟电路803的信号中的任意一个时，可以根据发送数据的值来改变延迟电路的启动信号延迟时间，可以进行PPM调制。

图9示出了采用BPM作为调制方式的BPM调制电路900。输入到输入端子902的启动信号被输入到脉冲产生电路901的启动端子。在脉冲产生电路901中可以使用上述第2实施方式的脉冲产生电路300。通过双极双投开关904来切换脉冲产生电路901所产生的脉冲，并且根据施加给输出端子905的发送数据来使其极性反转。通过该操作，可以从输出端子905获得BPM调制后的平衡型脉冲。

此外，还可以使用第1实施方式的单端型脉冲产生电路1来作为脉冲产生电路901。在该情况下，根据施加给输入端子903的发送数据而使该极性反转的双极双投开关904的一个输入与上述单端输出连接，另一个输入与接地电位连接。

如本实施方式所述，当使用脉冲产生电路1或脉冲产生电路300作为UWB-IR发送装置的脉冲产生电路时，因为所产生的脉冲的频谱扩散较小、旁辨的水平较低，所以即使不使用特别的滤波器等也能够降低对其他部件的影响。

图7是说明使用了第1实施方式的脉冲产生电路1或第2实施方式的脉冲产生电路300的UWB接收装置700的框图。由接收天线701接收到的UWB脉冲信号被低噪声放大电路702放大，并输入到I、Q混频器电路703、704。混频器电路703、704使该信号与由模板脉冲产生电路705、706产生的模板脉冲相乘，并发送给积分电路707、708。在积分电路707、708中，去除由混频器电路703、704混频(相乘)的信号中的高频分量，并算出相关值。判定电路709观察各个信号的强度，判断发送来的比特，恢复成原来的发送数据，并从输出端子710进行输出。

这里，可以使用第1实施方式的脉冲产生电路1或第2实施方式的脉冲产生电路300来作为模板脉冲产生电路705、706。尤其，第2实施方式的脉冲产生电路300可以产生差动模板脉冲，低噪声放大电路702和混频器电路703、704可以使用差动式电路。差动式电路适用于去除同相噪声和低电压动作，在低功率低噪声的设备结构中状况良好。并且，当能够使用相位彼此错开90度的IQ模板脉冲时，即使是BPM或PPM也可以进行高效率的接收。即，在进行BPM或PPM的调制时，可以采用将I相用于数据的解调，将Q相用于跟踪等的方法。这是因为：当调整产生模板的定时使Q相输出始终为0时，I相的输出振幅值最大，所以可通过这样的控制来进行同步检波的跟踪。如图7所示，利用90度相位的启动信号来启动两个模板脉冲产生电路705、706，由此可产生IQ模板脉冲。

可以使用第1实施方式的脉冲产生电路1来作为模板脉冲产生电路。在使用脉冲产生电路1的情况下，低噪声放大电路702和混频器电路703、704为非平衡性型电路。并且，在需要IQ二相模板时，只要利用两个脉冲产生电路以规定量的时间差来启动即可。

因为UWB接收装置700的模板脉冲产生电路705、706所产生的模板脉冲不是旨在向空间放射能量的脉冲，所以也许认为不需要频带限制。但是，在模板脉冲与UWB-IR发送装置中使用的脉冲是同一波形的情况下，相关值最高，因此，理想情况下，UWB接收装置700的模板脉冲产生电路705、706应该使用与UWB-IR发送装置所使用的脉冲电路相同的电路。另外显然，可以非常有效地降低在许多接收装置中成为问题的寄生辐射。

本脉冲产生电路可以利用简单的电路来产生信号间振幅等的偏差较小、平衡度良好且失真小的信号，而且功耗很低。因此，本脉冲产生电路具有UWB通信装置高性能化所需的差动型信号的产生、IQ信号的产生以及低失真等所有的要求规格。因此，如果将本脉冲产生电路应用于UWB通信装置，则能够实现高性能的装置。

另外，当利用COMS集成电路来实现本脉冲产生电路时，仅在产生脉冲时的转变时间内消耗功率，从而没有所谓的空载电流。在应用于通信装置的情况下，可以根据传送的信息量(比特率)始终以最小的功耗进行动作。

以上，说明了脉冲产生电路的实施方式，然而不限于这样的实施方式，可以在不脱离本发明主旨的范围内以各种方式来实施。

(变形例1)

对使用了脉冲产生电路的电子设备的例子进行说明。图18是示出变形例1中作为电子设备的笔记本PC(Personal Computer)1810和移动电话1820的结构的概略图。在笔记本PC 1810中内置有上述第3实施方式中所说明的UWB-IR发送装置600，在移动电话1820中内置有UWB接收装置700。笔记本PC 1810能够利用UWB-IR发送装置600来发送信息数据，移动电话1820能够利用UWB接收装置700来接收信息数据。

Claims (5)

1.一种脉冲产生电路，其根据启动信号，从输出端子输出规定形状的脉冲，其特征在于，该脉冲产生电路包括：

定时产生电路，其产生n+1个信号，该n+1个信号的相位从所述启动信号的相位发生变化的时刻开始按规定量的时间差依次变化，其中，n为2以上的整数；

提供规定电位的第1电源和第2电源；

n个阻抗元件；以及

开关电路，其根据基于所述n+1个信号的逻辑函数值，通过所述阻抗元件按照规定顺序来交替地将所述输出端子切换连接到所述第1电源或所述第2电源，

所述n个阻抗元件各自的元件值是根据所要输出的所述脉冲的包络线的采样值来决定的。

2.根据权利要求1所述的脉冲产生电路，其特征在于，

所述阻抗元件和所述开关电路由具有规定的导通时阻抗值的开关元件构成。

3.根据权利要求1所述的脉冲产生电路，其特征在于，

所述定时产生电路构成为级联连接具有规定延迟量的延迟电路。

4.根据权利要求2所述的脉冲产生电路，其特征在于，

所述定时产生电路构成为级联连接具有规定延迟量的延迟电路。

5.一种通信装置，其特征在于，

该通信装置包含权利要求1～4中的任意一项所述的脉冲产生电路。

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