JP4560552B2 - 完全集積化超広帯域送信機回路及びシステム - Google Patents
完全集積化超広帯域送信機回路及びシステム Download PDFInfo
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Description
本発明は送信機回路及びシステムに関し、特に超広帯域送信機回路及びシステムに関する。
超広帯域(Ultra−wide band:UWB)技術は高速、短距離、及び携帯無線通信システム及び装置の新規の有望な技術である。UWB技術によって、無線パーソナルエリアネットワーク(wireless Personal Area Network:PAN)、対話式ゲーム、オフィスネットワーキング、室内通信のような、短距離かつ高データレートの無線通信アプリケーションの開発の新たな機会がもたらされている。
UWB無線トランシーバのビルディングブロックの設計に対する要求は、UWB無線トランシーバが超広帯域、高速、高スループット、低干渉及び低消費電力を同時に満たすために非常に強くなっている。動作に不可欠な要素は、非常に狭いパルス(通常、0.2〜2ナノ秒)の生成であり、このパルスによって伝送する情報が変調される。回路が、配線不連続性、及び部品間での容量結合という理由により個別部品によって形成されるか、或いは相補型金属酸化物半導体(CMOS)プロセスまたはバイポーラ相補型金属酸化物半導体(BiCMOS)プロセスの低電圧絶縁及び低電流利得という理由により集積回路によって形成されるかどうかに関係なく、パルス発生装置/変調回路の中でナノ秒未満の長さのパルスを生成することは極めて困難である。
更に、パルス発生装置/変調器出力は、アンテナを駆動するには小さ過ぎる場合が多く、従ってUWBアンテナとの最適なインピーダンス整合をとるために整合回路が必要となる場合が非常に多い。しかしながら、通常、整合回路はUWBスペクトル(例えば、米国では3.1〜10.6GHz)ほど広帯域ではないので、インピーダンス不整合に起因する電力損失が伝送帯域のかなりの部分に渡って生じる。更に、広帯域整合回路は通常、極めて損失が大きいので、帯域対出力電力特性への改善効果が失われる。
従って、CMOS半導体プロセスまたはBiCMOS半導体プロセスを使用してモノリシック集積化を可能にする機能を備えた好ましい改良型UWB送信機回路及びシステムを提供する必要がある。
本発明はUWB送信機回路を提供するものであり、UWB送信機回路は、ガウスパルス発生器と、ガウスパルス発生器構成を利用する超広帯域変調器と、ドライバアンプと、を含む。変調回路は、2次微分ガウスパルスを供給するように構成される。ドライバアンプを使用して、変調回路と送信アンテナとの間の広帯域インピーダンス整合をとって、変調UWBパルスが高電力かつ低歪みで送信されるようにする。前述の回路は個別に形成することもできるし、UWB送信機回路に集積化することもできるし、或いは、モノリシック集積回路に、例えばCMOSまたはBiCMOS半導体処理を使用して形成することもできる。
ガウスパルス発生回路は例示としての実施形態では、2乗関数段と、指数関数段と、2次微分関数段と、を含む。2乗関数段は第1トランジスタを含み、第1トランジスタはトランジスタの飽和領域で動作するように構成される。指数関数段は第1トランジスタに接続される第2トランジスタを含み、第2トランジスタはトランジスタのサブスレッショルド領域で動作するように構成される。2次微分関数段は第2トランジスタに接続される容量性−誘導性回路と、出力端子と、を含み、負荷が出力端子に接続されるとき、負荷の実抵抗が容量性−誘導性回路と合成されて2次微分応答を発生させる。
超広帯域変調回路は上述のガウスパルス発生回路と、変調制御回路と、を含む。変調制御回路は、制御信号を受信するように構成された入力と、ガウスパルス発生回路に接続された出力と、を含み、変調制御回路は指数関数段のバイアス条件を制御信号に応じて変化させるように動作する。
超広帯域ドライバアンプ回路の構造は複数の直列接続アンプ段を含み、複数のアンプ段の各々は、直列接続された第1及び第2のアンプ段トランジスタと、フィードバック回路とを有する。第1及び第2のアンプ段トランジスタの各々は第1、第2及び第3端子を有し、第1及び第2のアンプ段トランジスタの第1端子は共に第1ノードに接続され、第1のアンプ段トランジスタの第3端子及び第2のアンプ段トランジスタの第2端子は共に第2ノードに接続される。誘導素子及び抵抗素子を含むフィードバック回路は第1ノードと第2ノードとの間に接続される。
超広帯域送信機回路は上述の超広帯域変調回路及びドライバアンプ回路を含む。特定の実施形態では、送信機回路は、BiCMOSまたはCMOS半導体プロセスを使用して集積回路として形成することができる。
本発明の特徴は、添付の図及び以下の詳細な説明を参照することにより一層深く理解することができる。なお、説明を明瞭にするために、既に特定されている特徴には、これらの特徴の参照記号がそのまま後続の図において付される。
パルス変調器、超広帯域ドライブアンプ及びアンテナを含む完全集積化UWB送信機が提供される。CMOSプロセスまたはBiCMOSプロセスによって完全集積化することができる低電圧・低電力パルス発生回路が提供される。完全集積化パルス発生回路に基づいて、新規のPPM、BPSK及びPAMパルス変調回路、及びシステムが構成される。変調パルスは、最高5GHzまでの帯域を有し、UWBアプリケーションに対して十分な振幅を有する対称2次微分ガウスパルス(symmetrical second−order derivative Gaussian pulses)である。超広帯域ドライバアンプを使用して変調器出力が増幅され、アンテナが駆動される。更に、超広帯域及び高利得を実現し、アンテナとの整合を同時に取るために、抵抗及びインダクタによるフィードバックを備え、シャントフィードバックによる電流を再利用する新規設計の共通ソースドライバアンプが提案される。変調器、ドライバアンプ及びアンテナを適切に協調設計することにより、最適送信機性能が実現される。
[システム概要]
図1は、本発明の一つの実施形態によるUWBトランシーバ100の回路ブロック図を示している。トランシーバ100は超広帯域アンテナ105と、受信機コンポーネントとを含み、受信機コンポーネントは、整合回路120、低雑音アンプ130、相関器140、アナログ−デジタル変換器150及びUWB信号を送受信するデータ復元/ベースバンド回路160を含む。送信機コンポーネントは、ガウスパルス発生器200、UWB変調器300及びUWBドライバアンプ400を含み、これらの送信機コンポーネント要素の各々については以下に説明する。サーキュレータ、ダイプレクサ、またはスイッチ110を使用して送信信号及び受信信号を分離する。同期信号、クロック信号、及び制御信号はデジタルバックエンド回路170によって供給される。
図1は、本発明の一つの実施形態によるUWBトランシーバ100の回路ブロック図を示している。トランシーバ100は超広帯域アンテナ105と、受信機コンポーネントとを含み、受信機コンポーネントは、整合回路120、低雑音アンプ130、相関器140、アナログ−デジタル変換器150及びUWB信号を送受信するデータ復元/ベースバンド回路160を含む。送信機コンポーネントは、ガウスパルス発生器200、UWB変調器300及びUWBドライバアンプ400を含み、これらの送信機コンポーネント要素の各々については以下に説明する。サーキュレータ、ダイプレクサ、またはスイッチ110を使用して送信信号及び受信信号を分離する。同期信号、クロック信号、及び制御信号はデジタルバックエンド回路170によって供給される。
受信動作の間、UWB信号はUWBアンテナ105で受信され、LNA130に供給される。広帯域インピーダンス整合回路120はLNA入力とアンテナとの間で最適インピーダンス整合をとるために使用される。その後、増幅済み受信信号は相関器140に供給され、次に相関出力信号がデジタル信号に変換され、そのデジタル信号に基づいてベースバンドデータが復元される。デジタル・バックエンド制御によって、クロック生成、同期及びデータ処理が行なわれる。
送信動作の間、ガウスパルス発生器200はクロック信号を受信し、当該受信に応答して、超広帯域ガウスパルスを生成する。UWB変調器300は、制御信号の受信に応答して、ガウスパルスを受信し、変調する。UWBドライバアンプ400はUWB変調信号を増幅し、同時にアンテナ105との広帯域インピーダンス整合をとって電力転送を最適化する。増幅済みUWB信号はUWBアンテナ105からリモートUWB受信機に送信される。
[ガウスパルス発生回路]
図2は、本発明によるガウスパルス発生回路200の例示としての実施形態を示している。回路200は二乗関数段220、指数関数段240及び2次微分関数段260を含む。二乗関数段220は第1トランジスタ222を含み、第1トランジスタは、入力信号を受信するように構成された第1端子222aと、第1抵抗224に接続された第2端子222bと、第3端子222cとを有し、トランジスタの飽和領域でバイアスされるように構成される。このようなバイアス条件によって、必要に応じて入力信号の2乗関数を表わす信号が供給される。
図2は、本発明によるガウスパルス発生回路200の例示としての実施形態を示している。回路200は二乗関数段220、指数関数段240及び2次微分関数段260を含む。二乗関数段220は第1トランジスタ222を含み、第1トランジスタは、入力信号を受信するように構成された第1端子222aと、第1抵抗224に接続された第2端子222bと、第3端子222cとを有し、トランジスタの飽和領域でバイアスされるように構成される。このようなバイアス条件によって、必要に応じて入力信号の2乗関数を表わす信号が供給される。
指数関数段240は第2トランジスタ242、第3トランジスタ244及び第2抵抗246を含む。図示のように、第2トランジスタ242は、第1トランジスタの第2端子222bに接続された第1端子242aを有する。なお、当該接続は第3トランジスタ244を介して行なわれる。第1端子242aは第2抵抗246にも接続され、第2トランジスタ242はサブスレッショルド領域で動作して入力信号の指数関数を表わす信号を供給するようにバイアスされる。第3トランジスタ244を用いて第2トランジスタの第1端子242aを適切な電圧にレベルシフトする。
2次微分関数段260は、第2トランジスタ242の第2端子242bに接続された容量性−誘導性回路262と、出力端子264とを含み、負荷RLが出力端子に接続されると、負荷RLの実抵抗が容量性−誘導性回路262と合成されて2次微分応答を発生させる。
パルス発生器の出力は2次微分波形ガウスパルスと見なすことができ、このパルスの特徴は次式:
ここで、ke及びλは指数関数I−Vの特性方程式:
図示の特定の実施形態では、第1トランジスタ222及び第3トランジスタ244はそれぞれnチャネルMOSFET及びpチャネルMOSFETであり、第2トランジスタ242はバイポーラ接合トランジスタである。電源プレーンには+1.8VDCの電源が印加される。各トランジスタに関する信号接地は接地電位である。当業者には理解し得るように、この構成の集積回路はBiCMOS半導体プロセスを使用して形成することができる。別の構成として、サブスレッショルド領域で動作するようにバイアスされるnチャネル素子をバイポーラトランジスタ242の代わりに使用することができ、この場合、集積回路はCMOS半導体プロセスを使用して形成することができる。
[UWB変調回路]
本明細書において説明するガウスパルス発生回路は、超広帯域変調器に使用したり、または超広帯域変調器の設計に組み込むことができる。UWB送信機に関する種々の変調器はこの技術分野では公知であり、例えばパルス位置変調器(PPM)、パルス振幅変調器(PAM)、及び2相位相偏移(binary phase shift−keyed:BPSK)変調器である。
本明細書において説明するガウスパルス発生回路は、超広帯域変調器に使用したり、または超広帯域変調器の設計に組み込むことができる。UWB送信機に関する種々の変調器はこの技術分野では公知であり、例えばパルス位置変調器(PPM)、パルス振幅変調器(PAM)、及び2相位相偏移(binary phase shift−keyed:BPSK)変調器である。
図3Aは、本発明の一つの実施形態による超広帯域変調回路300の回路ブロック図を示している。変調器300はガウスパルス発生回路200及び変調制御回路320を含む。ガウスパルス発生回路200は、クロック信号とすることができる入力信号305と、変調制御回路320により生成された変調信号325とを受信するように構成されている。変調信号325は、変調制御回路320に入力された制御信号(通常、UWB信号上で変調されるデータ)に対する応答として生成される。変調信号325(この信号はスペクトル拡散チップ信号とすることができる)に応答して、パルス発生回路200は変調2次微分ガウスパルス350を出力する。変調制御回路320の種々の変形例を使用することができ、いずれの変形例を使用するかは所望の変調タイプによって変わる。例えば、変調制御回路は双極のシングルスロースイッチを含むことができ、このスイッチは、制御信号315に応答して、2つの変調状態の間で切り替わる。2つの変調状態はパルス振幅変調方式における大振幅状態及び小振幅状態か、パルス位置変調方式における位相進み状態(advanced state)及び位相遅れ状態(delayed state)か、または2相位相偏移変調(binary phase shift−keyed modulation)方式における正位相及び負位相を含む得る。勿論、120度ごとに位相が切り替わる状態(tertiary switching state)、90度ごとに位相が切り替わる状態(quadrature switching state)、またはこれらよりも多い数で位相が切り替わる状態を他の実施形態において使用することもできる。更に、パルス発生回路及び変調制御回路は個別に設計し形成することもできるし、モノリシック集積回路として形成することもできる。
図3Bは、図3Aに示す超広帯域変調回路の第1の実施形態を示し、この実施形態はUWBパルス振幅変調回路360を表わしている。回路360は、2乗関数段220、指数関数段240及び2次微分関数段260を有するパルス発生回路と、上記で説明した変調制御回路320とを含む。パルス発生回路の2乗関数段220は第1トランジスタ(例えばNMOSFET素子)を含み、該第1トランジスタは、入力信号305を受信するように構成された第1端子361aと、第2端子361bと、第3端子361cとを有する。2乗関数段220は更に、第1トランジスタの第2端子361bに接続された抵抗362を含み、トランジスタ361は飽和領域において動作するように構成される。
指数関数段240は、第1トランジスタ361の第2端子361bに接続された第1端子362aを有する第2トランジスタ362(例えば、BJT)を含む。当該接続は第3トランジスタ363を介して行なわれる。第3トランジスタ363(例えば、PMOSFET)は十分なバイアス条件を第2トランジスタ362に与え、それによって第2トランジスタ362はサブスレッショルド領域で動作して指数関数応答を発生させる。2次微分関数段260は、第2トランジスタの第2端子362bに接続された容量性−誘導性回路364と、出力端子365とを含み、負荷RLが出力端子365に接続されると、負荷RLの実抵抗368が容量性−誘導性回路364と合成されて2次微分応答を発生させる。図示の例示としての実施形態では、第1、第2及び第3トランジスタの第3端子361c、362c及び363cは接地電位に接続される。
変調制御回路320は、制御信号315を受信するように構成された入力端子を有するトランジスタ366と、第2トランジスタ362に接続されたカレントミラー367とを含む。入力制御信号315に応答してカレントミラー367は変調信号325を生成し、この変調信号によって第2トランジスタ362のバイアス条件が変更される。従って、第2トランジスタ362は変調指数関数応答を発生させ、この応答は、段260によって発生する2次微分応答と合成されて、パルス振幅変調UWBパルス信号350を生成する。回路は個別部品として形成することもできるし、または集積回路として形成することもできる。集積回路として形成される場合、図示の回路はBiCMOS半導体プロセスを使用してモノリシックに形成することができる。別の構成として、サブスレッショルド領域で動作するようにバイアスされるnチャネル素子をバイポーラトランジスタ362の代わりに使用することもでき、この場合、集積回路はCMOS半導体プロセスを使用して形成することができる。
図3Cは、図3Aに示す超広帯域変調回路の第2の実施形態を示し、この実施形態はUWB2相位相偏移変調回路370を表わしている。回路370は、パルス発生回路の前述の2乗関数段、指数関数段及び2次微分関数段と、図3Aに概要が示される変調制御段320とを含む。この実施形態では、2乗関数段220は、入力信号305を受信するように動作する第1端子M1aを有する第1トランジスタM1と、第2ポートM1bに接続された抵抗R1とを含み、第1トランジスタM1は飽和領域で動作するようにバイアスされる。指数関数段240は、図3Bに関して説明した第2(BJT)トランジスタQ1及び第3(MOSFET)トランジスタM2Aの他に、第4トランジスタQ2及び第5トランジスタM2Bを含み、第2トランジスタQ1及び第4トランジスタQ2は、インダクタLCSによって変性されるエミッタ結合差動ペアとして配置される。第2トランジスタ及び第4トランジスタの各々は、サブスレッショルド領域で動作するようにバイアスされて相補的な指数関数応答を発生させ、これらのバイアスレベルは、それぞれ第3トランジスタM2A及び第5トランジスタM2Bによって設定される。
2次微分関数段260は2つのセクションも含み、第1容量性−誘導性回路(C1及びL1)は第2トランジスタQ1の第2端子に接続され、第2容量性−誘導性回路(C2及びL2)は第4トランジスタQ2の第2端子に接続される。2つの容量性−誘導性回路は共通出力端子372に接続されて出力負荷に接続される。
この実施形態の変調制御回路320は、第6トランジスタM4、第7トランジスタM3A及び第8トランジスタM3Bと、抵抗R3及びR4とを含む。ランプアップ(ramp up)信号がM1の第1端子に現れると、ガウス関数電流がQ1のエミッタを流れ、この電流はテールインダクタ(tail inductor)LCSによって折り返されてQ2を流れる。従って、逆極性の2つのガウス関数信号(電流)325a,325bが得られる。これらの電流は容量性−誘導性回路を流れ、次に逆極性のガウスパルスの2次微分電流が容量性−誘導性回路の出力に生成される。第7トランジスタM3A及び第8トランジスタM3Bは2つの伝送ゲートとして使用され、かつ相補的な制御電圧によってバイアスされる。従って、変調電流325aまたは変調電流325bのうちの一方だけが対応する容量性−誘導性回路を通過して負荷に達し、正のパルスまたは負のパルスを生成する。図から分かるように、出力パルスの極性は制御電圧のレベルによって決まる。制御信号315のレベルがハイである場合、例えば正位相を示す場合、出力パルスは正であり、負位相を示すロー信号の場合はこの逆である。このようにして、2相位相偏移変調信号の相補位相は生成UWBパルスとして表現される。
他の回路に見られように、回路は個別部品として、または集積回路として形成することができる。BJT及びMOSFETを用いる図示の実施形態では、BiCMOSプロセスが最も適する。別の構成として、Q1及びQ2の代わりに、サブスレッショルド領域でバイアスされるように構成されるNMOSトランジスタを用いることができ、そして回路はCMOS集積回路として形成することができる。
パルス位置変調(PPM)は別のUWB変調方式であるので、異なるタイムラグを使用して2進の1及び0を特定する。例えば、長いタイムラグを利用して1ビットを表わし、短いタイムラグを利用して0ビットを表わすことができる。パルス発生回路に示されるように、パルスは入力(通常はクロック)信号のエッジによって生成される。PPMパルスを生成するために、入力クロック信号のエッジ位置を情報データ(制御信号)によって変調し、続いてエッジ位置変調パルスをパルス発生器に送ってPPMパルスを生成することができる。
図3Dは、本発明に従って構成されるBPSK変調器の性能を示している。入力制御電圧がローレベル(例えば、0V)である場合、M3A及びM4はオフし、M3Bはオンするので、正極性を持つガウスパルスが出力される。これとは異なり、入力制御電圧がハイレベル(例えば、1.8V)である場合、M3Aがオンし、M4及びM3Bはオフするので、負極性を持つガウスパルスが出力される。
[UWBドライバアンプ回路]
図4は、本発明の一つの実施形態による超広帯域ドライバアンプを示している。UWBドライバアンプを使用して変調UWBパルスを増幅するだけでなく、変調器とアンテナとの間で広帯域インピーダンス整合を実現する。
図4は、本発明の一つの実施形態による超広帯域ドライバアンプを示している。UWBドライバアンプを使用して変調UWBパルスを増幅するだけでなく、変調器とアンテナとの間で広帯域インピーダンス整合を実現する。
図4に示すように、UWBドライバアンプ400は一つ以上のアンプ段420を含み、各アンプ段は直列接続される第1及び第2のアンプ段トランジスタ422,424を含む。アンプ段トランジスタ422及び424の各々は、第1、第2及び第3端子を有し、第1(例えば、ゲート)端子422a及び424aは互いに接続されて第1ノード425を形成し、第1トランジスタの第3(ドレイン)端子422c及び第2トランジスタの第2(ドレイン)端子424bは互いに第2ノード429で接続される。第1ノード425と第2ノード429との間に接続されるのは、シャントフィードバックを提供する誘導性−抵抗性回路426である。本質的に、各段は、抵抗及びインダクタによるフィードバックを行なうシャントフィードバック共通ソースアンプ段として構成され、この場合、PMOS−NMOS電流再利用技術を用いて、帯域を狭くすることなくgm及び利得を改善する。
これらのアンプ段のうちの一つ以上を使用して十分大きい信号利得を実現して伝送を行なう。段数が3つのカスケード段を図示の実施形態に示すが、図示の段数よりも少ない、または多い段数のカスケード段を別の実施形態において使用することができる。好適には、第1トランジスタ422及び第2トランジスタ424のゲート周辺長はほぼ同じであるが、異なるゲート周辺長を別の実施形態において用いることもできる。更に、各アンプ段が同じ合計ゲート周辺長を有することもできるし、または別の構成として、異なる段で異なる合計ゲート周辺長を有することもできる。いずれの構成にするかは設計方法によって変わる。例えば、一つの実施形態では、UWBドライバアンプに、連続的に増加するゲート周辺長を持つアンプ段を用いて出力電力(IP3)のリニアリティを改善することができる。別の実施形態では、UWBドライバアンプに、ほぼ同じゲート周辺長を持つアンプ段を用いて、極めて広い帯域でインピーダンス整合を実現する。これらの設計手法及び他の設計手法はアンプのアーキテクチャに採用することができる。
更に、UWBドライバアンプの例示としての実施形態に含まれるのは入力キャパシタ430及び出力キャパシタ440であり、これらのキャパシタの値はDCブロッキングを提供し、および/またはAC結合を実現するように選択することができ、AC結合を使用してUSBスペクトルの下限値(米国では3.1GHz)以下の全ての出力信号を十分に減衰させてUWB信号送出規制(UWB signal emission regulations)に準拠するようにする。
更に、極及びゼロの位置によってアンプの帯域及び利得が決まることは公知である。UWBドライバアンプの帯域は、第1ポールとゼロをキャンセルして主要極を第2ポールにシフトさせて広帯域化する方法を使用して改善され、この方法により、利得を下げることなく帯域を広くすることができる。各段のアンプの小信号等価回路解析により、2個のゼロ及び3個のポールが示される。これらの中でも、2個のゼロ及び2個のポールが原点に近い位置に残るが、第1ポールの位置は原点から非常に遠く離れる。このポール配置によって、利得を下げることなくアンプの帯域を広げ易くなる。
特定の実施形態では、3段UWBドライバアンプを0.18μmCMOS技術を使用して設計した。電圧1.8V、電流18mAのバイアス条件でシミュレートした。性能パラメータを要約すると以下の表1のようになる。
図5Aは、本発明に従って構成される送信機回路の簡易ブロック図を示している。特定の送信機はパルス振幅変調を用いてベースバンドデータを送信するが、BPSK、PPMまたはいずれかの方式の変調技術を本発明に従って使用することができる。
図5Aに示すように、入力信号305及び制御信号315がUWBパルス振幅変調器510に供給される。このUWBパルス振幅変調器の例示としての実施形態は図3Bに示される。パルス振幅変調器510はガウスパルス520を出力し、このガウスパルスの振幅は制御信号315のレベルによって変調される。変調ガウスパルス520はドライバアンプ回路530に供給される。このドライバアンプ回路の例示としての実施形態は図4に示される。ドライバアンプは増幅済みガウスパルス535を出力し、更にUWBアンテナ550とのインピーダンス整合を広い周波数帯域に亘って行なってアンテナ利得を高くし、最大電力伝送効率及びUWB信号伝送効率を実現する。
図5Bは、図3Bのパルス振幅変調器及び図4に示すドライバアンプ回路を用いるUWB送信機の入力/クロック信号、制御/変調信号、及び出力パルス信号を示している。入力/クロック信号によってUWBガウスパルスが生成される。制御/変調信号によってパルスの振幅が制御される。アンテナ出力では、142mV〜−80mVのピークツーピーク電圧を有する大振幅ガウスパルスがハイの制御信号電圧により生成され、79mV〜−50mVのピークツーピーク電圧を有する小振幅ガウスパルスがローの制御電圧により生成される。
図示のように、1010のシリアルデータストリームが送信される。大振幅UWBガウスパルスはデジタル「1」が送信されるときに生成され、小振幅UWBガウスパルスはデジタル「0」が送信されるときに生成される。有利なことに、システムシミュレーションの結果、送信の後に更に別の歪みが信号に加わる場合でも、復調性能は、受信アンテナ及び送信アンテナがほぼ同じ構成の場合には大きな影響を受けないことが示された。PAM UWB送信機の消費電力は0.043Wである。
以上の記述は例示及び説明のために提示するものである。記述は網羅的になるようにはしておらず、または記述によって本発明を開示する形態を厳密に制限しようとしたものでもないので、開示する技術的事項の示唆する範囲に従って、多くの変形及び変更を加えることができることは理解し得る。説明した実施形態は、本発明の原理、及び本発明の実用上の適用形態を最良の形で説明することによりこの技術分野の他の当業者が本発明を種々の実施形態として、かつ、想到し得る特定の使用に適合させた種々の変形例として最良の形で利用することができるように選択されている。本発明の技術範囲は本明細書に添付された特許請求の範囲によって規定される。
Claims (43)
- ガウスパルス発生回路であって、
第1、第2及び第3端子を有し、飽和領域で動作するように構成された第1トランジスタを含む2乗関数段と、
前記第1トランジスタの第2端子に接続された第1端子と、第2端子と、第3端子とを有し、サブスレッショルド領域で動作するように構成された第2トランジスタを含む指数関数段と、
前記第2トランジスタの第2端子に接続された容量性−誘導性回路と、出力端子とを含む2次微分関数段であって、負荷が前記出力端子に接続されるとき、負荷の実抵抗が前記容量性−誘導性回路と合成されて2次微分応答を発生させる2次微分関数段と、
を備えるガウスパルス発生回路。 - 前記2乗関数段は更に、前記第1トランジスタの第2端子に接続された第1抵抗を含む、請求項1記載のガウスパルス発生回路。
- 前記指数関数段は更に、
前記第2トランジスタの第1端子に接続された第2抵抗と、
前記第1トランジスタの第2端子に接続された第1端子と、前記第2トランジスタの第1端子に接続された第2端子と、第3端子とを有する第3トランジスタと、
を含む、請求項1又は2記載のガウスパルス発生回路。 - 前記第1及び第3トランジスタはMOSFETトランジスタを含み、前記第2トランジスタはBJTトランジスタを含む、請求項3記載のガウスパルス発生回路。
- 前記第1、第2及び第3トランジスタはMOSFETトランジスタを含む、請求項3記載のガウスパルス発生回路。
- 当該ガウスパルス発生回路は、BiCMOS半導体プロセスを使用してモノリシックに形成される集積回路である、請求項1乃至4のいずれか一項に記載のガウスパルス発生回路。
- 当該ガウスパルス発生回路は、CMOS半導体プロセスを使用してモノリシックに形成される集積回路である、請求項1乃至3のいずれか一項、または請求項5に記載のガウスパルス発生回路。
- 超広帯域変調回路であって、
第1、第2及び第3端子を有し、入力信号を前記第1端子で受信して飽和領域で動作するように構成された第1トランジスタを含む2乗関数段と、
前記第1トランジスタの第2端子に接続された第1端子と、第2端子と、第3端子とを有し、サブスレッショルド領域で動作するように構成された第2トランジスタを含む指数関数段と、
前記第2トランジスタの第2端子に接続された第1の容量性−誘導性回路と、出力端子とを含む2次微分関数段であって、負荷が前記出力端子に接続されるとき、負荷の実抵抗が前記第1の容量性−誘導性回路と合成されて2次微分応答を発生させる2次微分関数段と、
を含むガウスパルス発生回路と、
制御信号を受信するように構成された入力と、前記ガウスパルス発生回路に接続された出力とを有し、前記指数関数段のバイアス条件を前記入力の制御信号に応じて変化させるように構成された変調制御回路と、
を備える超広帯域変調回路。 - 前記2乗関数段は更に、前記第1トランジスタの第2端子に接続された第1抵抗を含む、請求項9記載の超広帯域変調回路。
- 前記指数関数段は更に、前記第1トランジスタの第2端子に接続された第1端子と、前記第2トランジスタの第1端子に接続された第2端子と、第3端子とを有する第3トランジスタを含む、請求項9又は10記載の超広帯域変調回路。
- 前記変調制御回路は、
制御信号を受信する制御ポートと、第1ポートと、第2ポートとを有する第4トランジスタと、
前記第4トランジスタの第1ポートに接続された第1ポートと、前記第2トランジスタの制御ポートに接続された第2ポートと、前記容量性−誘導性回路に接続された第3ポートとを有するカレントミラー回路と、
を含む、請求項9乃至11のいずれか一項に記載の超広帯域変調回路。 - 前記第1、第3及び第4トランジスタの各々はMOSFETトランジスタを含み、前記第2トランジスタはBJTトランジスタを含む、請求項12記載の超広帯域変調回路。
- 当該超広帯域変調回路は、BiCMOSプロセスを使用してモノリシックに形成される集積回路である、請求項9乃至13のいずれか一項に記載の超広帯域変調回路。
- 前記第1、第2、第3及び第4トランジスタの各々はMOSFETトランジスタを含み、当該超広帯域変調回路は、CMOSプロセスを使用してモノリシックに形成される集積回路である、請求項12記載の超広帯域変調回路。
- 前記指数関数段は更に、
前記第1トランジスタの第3端子に接続された第1端子と、第2端子と、前記第2トランジスタの第3端子に接続された第3端子とを有する第4トランジスタと、
前記第2トランジスタの第2端子に接続された第1端子と、前記第1トランジスタの第3端子に接続された第2端子と、第3端子とを有する第5トランジスタと、を含み、
前記第2及び第4トランジスタは差動動作する、請求項11記載の超広帯域変調回路。 - 前記2次微分関数段は更に、前記第4トランジスタの第2端子と前記出力端子とに接続された第2の容量性−誘導性回路を含み、(i)負荷が前記出力端子に接続され、前記第2トランジスタが導通するとき、負荷の実抵抗が前記第1の容量性−誘導性回路と合成されて2次微分応答を発生させるとともに、(ii)負荷が前記出力端子に接続され、前記第4トランジスタが導通するとき、負荷の実抵抗が前記第2の容量性−誘導性回路と合成されて2次微分応答を発生させる、請求項16記載の超広帯域変調回路。
- 前記変調制御回路は、
前記制御信号を受信するように構成された第1端子と、第2端子と、第3端子とを有する第6トランジスタと、
前記第1の容量性−誘導性回路と前記出力端子との間に配置された第7トランジスタであって、前記第6トランジスタの第1端子に接続された第1端子と、前記第1の容量性−誘導性回路に接続された第2端子と、前記出力端子に接続された第3端子とを有する第7トランジスタと、
前記第2の容量性−誘導性回路と前記出力端子との間に配置された第8トランジスタであって、前記第7トランジスタの第2端子に接続された第1端子と、前記出力端子に接続された第2端子と、前記第2の容量性−誘導性回路に接続された第3端子とを有する第8トランジスタと、
を含む、請求項17記載の超広帯域変調回路。 - 前記第1、第3、第5、第6及び第7トランジスタはMOSFETトランジスタであり、前記第2及び第4トランジスタはBJTトランジスタである、請求項18記載の超広帯域変調回路。
- 当該超広帯域変調回路は、BiCMOS半導体プロセスを使用してモノリシックに形成される集積回路である、請求項19記載の超広帯域変調回路。
- 一つ以上の直列接続アンプ段を備える超広帯域ドライバアンプ回路であって、
各アンプ段は、
直列接続された第1及び第2のアンプ段トランジスタであって、第1及び第2のアンプ段トランジスタの各々が第1、第2及び第3端子を有し、第1及び第2のアンプ段トランジスタの第1端子が共に第1ノードに接続され、第1のアンプ段トランジスタの第3端子と第2のアンプ段トランジスタの第2端子とが共に第2ノードに接続されている、第1及び第2のアンプ段トランジスタと、
前記第1ノードと前記第2ノードとの間に接続され、誘導性要素及び抵抗性要素を含むフィードバック回路と、
を含む、超広帯域ドライバアンプ回路。 - 入力信号を受信する第1ポートと、前記一つ以上のアンプ段のうち第1のアンプ段の第1ノードに接続された第2ポートとを有するキャパシタを更に備える、請求項21記載の超広帯域ドライバアンプ回路。
- 前記一つ以上のアンプ段のうち最終のアンプ段の第2ノードに接続された第1ポートと、出力信号を供給する第2ポートとを有するキャパシタを更に備える、請求項22記載の超広帯域ドライバアンプ回路。
- 同じアンプ段内の第1及び第2のアンプ段トランジスタのゲート周辺長はほぼ一致する、請求項21記載の超広帯域ドライバアンプ回路。
- 異なるアンプ段の第1及び第2のアンプ段トランジスタは異なるゲート周辺長を有する、請求項21記載の超広帯域ドライバアンプ回路。
- 異なるアンプ段の第1及び第2のアンプ段トランジスタはほぼ同じゲート周辺長を有する、請求項21記載の超広帯域ドライバアンプ回路。
- 前記第1及び第2のアンプ段トランジスタはそれぞれPMOSトランジスタ及びNMOSトランジスタを含み、当該超広帯域ドライバアンプ回路は、CMOS半導体プロセスを使用してモノリシックに形成される集積回路である、請求項21記載の超広帯域ドライバアンプ回路。
- 当該超広帯域ドライバアンプ回路は、BiCMOS半導体プロセスを使用してモノリシックに形成される集積回路である、請求項21記載の超広帯域ドライバアンプ回路。
- 超広帯域送信機回路であって、
第1、第2及び第3端子を有し、飽和領域で動作するように構成された第1トランジスタを含む2乗関数段と、
前記第1トランジスタの第2端子に接続された第1端子と、第2端子と、第3端子とを有し、サブスレッショルド領域で動作するように構成された第2トランジスタを含む指数関数段と、
前記第2トランジスタの第2端子に接続された第1の容量性−誘導性回路と、出力端子とを含む2次微分関数段と、
変調制御信号を受信するように構成された入力と、ガウスパルス発生回路に接続された出力とを有し、前記指数関数段のバイアス条件を前記変調制御信号に応じて変化させるように構成された変調制御回路と、
を含む超広帯域変調回路と、
前記2次微分関数段の出力端子に接続された入力と、出力とを有するドライバアンプであって、一つ以上の直列接続アンプ段を含み、前記第1の容量性−誘導性回路に実抵抗成分を与えて当該ドライバアンプの入力に2次微分信号を生成するドライバアンプと、
を備え、各アンプ段は、
直列接続された第1及び第2のアンプ段トランジスタであって、第1及び第2のアンプ段トランジスタの各々が第1、第2及び第3端子を有し、第1及び第2のアンプ段トランジスタの第1端子が共に第1ノードに接続され、第1のアンプ段トランジスタの第3端子と第2のアンプ段トランジスタの第2端子とが共に第2ノードに接続されている、第1及び第2のアンプ段トランジスタと、
前記第1ノードと前記第2ノードとの間に接続され、誘導性要素及び抵抗性要素を含むフィードバック回路と、
を含む、超広帯域送信機回路。 - 前記2乗関数段は更に、前記第1トランジスタの第2端子に接続された第1抵抗を含む、請求項29記載の超広帯域送信機回路。
- 前記指数関数段は更に、前記第1トランジスタの第2端子に接続された第1端子と、前記第2トランジスタの第1端子に接続された第2端子と、第3端子とを有する第3トランジスタを含む、請求項29又は30記載の超広帯域送信機回路。
- 前記変調制御回路は、
前記変調制御信号を受信する制御ポートと、第1ポートと、第2ポートとを有する第4トランジスタと、
前記第4トランジスタの第1ポートに接続された第1ポートと、前記第2トランジスタの制御ポートに接続された第2ポートと、前記第1の容量性−誘導性回路に接続された第3ポートとを有するカレントミラー回路と、
を含む、請求項29乃至31のいずれか一項に記載の超広帯域送信機回路。 - 前記第1、第3及び第4トランジスタの各々はMOSFETトランジスタを含み、前記第2トランジスタはBJTトランジスタを含む、請求項32記載の超広帯域送信機回路。
- 前記指数関数段は更に、
前記第1トランジスタの第3端子に接続された第1端子と、第2端子と、前記第2トランジスタの第3端子に接続された第3端子とを有する第4トランジスタと、
前記第2トランジスタの第2端子に接続された第1端子と、前記第1トランジスタの第3端子に接続された第2端子と、第3端子とを有する第5トランジスタと、を含み、
前記第2及び第4トランジスタは差動動作する、請求項31記載の超広帯域送信機回路。 - 前記2次微分関数段は更に、前記第4トランジスタの第2端子と前記出力端子とに接続された第2の容量性−誘導性回路を含み、(i)負荷が前記出力端子に接続され、前記第2トランジスタが導通するとき、負荷の実抵抗が前記第1の容量性−誘導性回路と合成されて2次微分応答を発生させるとともに、(ii)負荷が前記出力端子に接続され、前記第4トランジスタが導通するとき、負荷の実抵抗が前記第2の容量性−誘導性回路と合成されて2次微分応答を発生させる、請求項34記載の超広帯域送信機回路。
- 前記変調制御回路は、
前記変調制御信号を受信するように構成された第1端子と、第2端子と、第3端子とを有する第6トランジスタと、
前記第1の容量性−誘導性回路と前記出力端子との間に配置された第7トランジスタであって、前記第6トランジスタの第1端子に接続された第1端子と、前記第1の容量性−誘導性回路に接続された第2端子と、前記出力端子に接続された第3端子とを有する第7トランジスタと、
前記第2の容量性−誘導性回路と前記出力端子との間に配置された第8トランジスタであって、前記第6トランジスタの第2端子に接続された第1端子と、前記出力端子に接続された第2端子と、前記第2の容量性−誘導性回路に接続された第3端子とを有する第8トランジスタと、
を含む、請求項35記載の超広帯域送信機回路。 - 入力信号を受信する第1ポートと、前記一つ以上のアンプ段のうち第1のアンプ段の第1ノードに接続された第2ポートとを有するキャパシタを更に備える、請求項29記載の超広帯域送信機回路。
- 前記一つ以上のアンプ段のうち最終のアンプ段の第2ノードに接続された第1ポートと、出力信号を供給する第2ポートとを有するキャパシタを更に備える、請求項37記載の超広帯域送信機回路。
- 同じアンプ段内の第1及び第2のアンプ段トランジスタのゲート周辺長はほぼ一致する、請求項29記載の超広帯域送信機回路。
- 異なるアンプ段の第1及び第2のアンプ段トランジスタは異なるゲート周辺長を有する、請求項29記載の超広帯域送信機回路。
- 異なるアンプ段の第1及び第2のアンプ段トランジスタはほぼ同じゲート周辺長を有する、請求項29記載の超広帯域送信機回路。
- 当該超広帯域送信機回路は、BiCMOSプロセスを使用してモノリシックに形成される集積回路である、請求項29乃至41のいずれか一項に記載の超広帯域送信機回路。
- 当該超広帯域送信機回路は、CMOSプロセスを使用してモノリシックに形成される集積回路である、請求項29乃至41のいずれか一項に記載の超広帯域送信機回路。
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