CN114189255B - 一种bpsk调制的uwb发射机射频前端芯片架构 - Google Patents

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Abstract

本发明公开了一种BPSK调制的UWB发射机射频前端芯片架构，包括：超宽带脉冲发生器、脉冲成形器、巴伦一、中频放大器、巴伦二、BPSK调制器、PLL模块、小信号放大器和可变增益放大器；超宽带脉冲发生器、脉冲成形器、巴伦一、中频放大器、巴伦二、BPSK调制器依次相连形成通路一，用于输入基带信号；PLL模块、小信号放大器、BPSK调制器依次相连形成通路二，用于输入片外晶振的时钟频率；BPSK调制器将基带信号与所述时钟频率整合变换为UWB信号，再通过可变增益放大器调整输出UWB信号的发射功率后输出；还包括电源管理模块，用于将外部电源供电电压转换为芯片内有模块电路所需的工作电压。

Description

一种BPSK调制的UWB发射机射频前端芯片架构
技术领域
本发明涉及集成电路领域，特别涉及一种BPSK调制的UWB发射机射频前端芯片的架构设计。
背景技术
2002年FCC准许免授权使用超宽带(UWB,Ultra Wide Band)技术，IEEE即着手将UWB技术加入物理层标准，相关的标准化小组包括：致力于短距离高速无线个域网(WPAN)的IEEE802.15.3a标准化工作组(以下简称3a工作组)和致力于短距离低速WPAN的IEEE802.15.4a工作组(以下简称4a工作组)。
3a工作组在DS-UWB和MB-OFDM两个方案的取舍始终无法统一，随即宣布放弃UWB标准的制定。4a工作组的标准化过程要丰富且成功的多，从2007年3月IEEE标准正式发布了IEEE802.15.4-2007起，2015年将4a和4f标准合并为IEEE802.15.4-2015，原来的4a和4f标准分别对应IEEE802.15.4-2015物理层的HRP和LRP方案。
标准协议规定了发射机的工作信道、能量带宽、调制方式、脉冲重复速率、信道内辐射功率谱密度及信道外的功率抑制。例如，在Band Group1工作的设备，必须支持4492.8MHz的CH3信道，工作在Band Group2的设备，必须支持7987.2MHz，其它可选信道与强制信道的频率间隔为499.2MHz的整数倍，带宽为499.2MHz，辐射功率谱密度≤-41.3dBm/MHz，峰值脉冲重复速率499.2MHz，调制方式为BPSK。
传统的UWB发射机射频前端主要通过两种方法实现：一、基于阶跃恢复二极管、雪崩三极管及异或门电路的纳秒级脉冲方案，脉冲能量集中在1GHz以下，波形一致性不足，能量利用率低、中心频率难以控制；二、基于猝歇振荡器的射频前端架构，可将脉冲频谱搬移到高频载波，能量利用率较高，但峰值脉冲重复速率不足50MHz，两种主要方案均难以满足标准协议设计要求。另外，国际上UWB发射机和接收机被制作在一片IC上，架构复杂，成本较高；收发机的高速DAC/ADC也进一步增大了芯片的功耗。因此，实现一种满足协议标准的UWB发射机具有重要的意义。
发明内容
为了解决现有UWB发射机射频前端的不适合标准协议和架构复杂的缺陷，本发明提出了一种BPSK调制的UWB发射机射频前端芯片架构。
为了解决上述技术方案，本发明的技术方案为：该BPSK调制的UWB发射机射频前端芯片架构，包括：超宽带脉冲发生器、脉冲成形器、巴伦一、中频放大器、巴伦二、BPSK调制器、PLL模块、小信号放大器和可变增益放大器；
所述超宽带脉冲发生器、脉冲成形器、巴伦一、中频放大器、巴伦二、BPSK调制器依次相连形成通路一，用于输入基带信号；
所述PLL模块、小信号放大器、BPSK调制器依次相连形成通路二，用于输入片外晶振的时钟频率；
所述BPSK调制器将所述基带信号与所述时钟频率整合变换为UWB信号，再通过所述可变增益放大器调整输出UWB信号的发射功率后输出；
BPSK调制的UWB发射机射频前端芯片架构还包括电源管理模块，用于将外部电源供电电压Vdd转换为芯片内有模块电路所需的工作电压。
采用上述技术方案，通过全数字的CMOS超宽带脉冲发生器精确的控制了脉冲宽度，差分结构的巴特沃兹低通滤波器代替高速DAC，降低了芯片功耗，无源元件巴伦1、巴伦2及双平衡混频器在实现BPSK调制和上变频的同时，进一步降低了功耗和芯片架构的复杂度。同时通过小信号放大器将射频载波线性放大至合适电平，以减小混频器的变频损耗，提高效率。
其中，所述超宽带脉冲发生器，用于将输入的基带信号DATA变换为脉宽约2ns的矩形窄脉冲；
所述脉冲成形器，输入端与超宽带脉冲发生器输出端相连，用于将脉宽约2ns的矩形窄脉冲变换为根部时间约2ns的高斯钟形脉冲；
所述巴伦一，其差分输入端与脉冲成形器输出端相连，用于将高斯钟形脉冲差分信号变换为单端信号；
所述中频放大器，其输入端与巴伦一单端端口相连，用于放大高斯钟形脉冲的电平幅度；
所述巴伦二，单端端口与中频放大器输出端相连，用于将放大后的高斯钟形脉冲变换为幅度相等相位相差180°的差分信号；
所述PLL模块，用于把片外晶振的输入时钟转换为所需的射频载波；
所述小信号放大器，用于将射频载波线性放大至合适电平，减小双平衡混频器的变频损耗，提高效率；
所述BPSK调制器，实现高斯钟形脉冲的BPSK调制和上变频，形成特定中心频率的待辐射UWB信号；
所述可变增益放大器，用于调整输出UWB信号的发射功率，以符合无线电法规规定的辐射功率谱密度。
作为本发明的优选技术方案，所述超宽带脉冲发生器包括时延调谐电路和窄脉冲发生器；所述时延调谐电路和窄脉冲发生器相连，用于将基带信号DATA变换为矩形窄脉冲后输出。超宽带脉冲发生器是整个芯片架构的核心，用于产生2ns的矩形窄脉冲。
作为本发明的优选技术方案，所述超宽带脉冲发生器包括DATA_N通路和DATA_P通路，所述DATA_P通路由时延调谐电路一和窄脉冲发生器一相连形成，所述DATA_N通路由第一反相器、时延调谐电路二和窄脉冲发生器二依次相连形成。基带信号DATA接入所述超宽带脉冲发生器后分为两路，第一路为DATA_P通路接入时延调谐电路一，第二路为DATA_N通路，所述基带信号DATA通过第一反相器转换为DATA*，然后接入时延调谐电路二。采用上述技术方案，超宽带脉冲发生器将输入的基带信号DATA分后两路，其中第一路连接时延调谐电路一，第二路连接第一反相器(CMOS反相器)使输入的基带信号DATA变换为DATA*，再接入时延调谐电路二；因DATA和DATA*信号幅度相同，仅是相位相差180°，DATA和DATA*两路信号经超宽带脉冲发生器后，变为差分信号DATA_P和DATA_N。
作为本发明的优选技术方案，所述时延调谐电路一和时延调谐电路二均包括延迟单元和参考单元，所述延迟单元和参考单元均包括NMOS管和反相器组成，其中所述延迟单元还包括CTRL，用于控制延时。延迟单元由CMOS反相器和2个NMOS管组成，NMOS管源极和漏极短接后接地，形成一个电容器，NMOS管栅极连接外部控制信号CTRL；参考单元由CMOS反相器和2个NMOS管组成，NMOS管源极和漏极短接后接地，形成一个电容器，NMOS管栅极接地。输入信号DATA在时延调谐电路一与时延调谐电路二中均分为两路，一路接入延迟单元，一路接入参考单元，两个电路单元的栅极电压不同，2个NMOS管产生不同的源极电流，造成2个NMOS管的充放电时间不同，从而产生了两路不同时延的信号DATA1和DATA2，DATA1滞后DATA2时间Td。
作为本发明的优选技术方案，所述窄脉冲发生器一和窄脉冲发生器二均包括第一窄脉冲输入端、第二窄脉冲输入端、第二反相器、NOR或非门和窄脉冲输出端；所述第一窄脉冲输入端连接第二反相器后再与NOR或非门相连，所述第二窄脉冲输入端与所述NOR或非门相连接，所述第一窄脉冲输入端和第二窄脉冲输入端输入的信号通过所述NOR或非门整合后通过所述窄脉冲输出端输出一路信号。
作为本发明的优选技术方案，所述脉冲成形器采用截止频率为500MHz的差分巴特沃兹低通滤波器结构，包括差分端口一和差分端口二，所述差分端口一分别连接所述超宽带脉冲发生器中的DATA_P通路的输出端和DATA_N通路的输出端；所述差分端口二连接巴伦一的差分端口。所述脉冲成形器用于将脉宽约2ns的矩形窄脉冲变换为根部时间约2ns的高斯钟形脉冲，获得高斯钟形脉冲差分信号再传输给巴伦一，通过巴伦一将高斯钟形脉冲差分信号变换成单端信号。
作为本发明的优选技术方案，所述中频放大器采用同相输入的运算放大器结构，所述中频放大器的输入端与所述巴伦一的不平衡端口相连；所述中频放大器的输出端与所述巴伦二的单端端口相连，经所述巴伦二变换为幅度相等相位相差180°差分信号通过两个输出端口传输至所述BPSK调制器。中频放大器用于将巴伦一输出的单路差分高斯钟形脉冲信号放大后传输给巴伦二，巴伦二用于将放大后的高斯钟形脉冲变换为幅度相等相位相差180°的差分信号变换。
作为本发明的优选技术方案，所述BPSK调制器包括单端输入差分输出的驱动放大器和双平衡混频器，所述双平衡混频器与所述巴伦二相连，所述双平衡混频器包括两个平衡端口，分别为IF端口和LO端口。BPSK调制器，用于实现高斯钟形脉冲的BPSK调制和上变频，形成特定中心频率的待辐射UWB信号；其中通路一为经中频放大器将巴伦一输出的单端差分高斯钟形脉冲幅度放大10倍后，经巴伦二再变换为两端差分信号，接入双平衡混频器的IF+端口和IF-端口；通路二为PLL对外部时钟整过倍频，产生所需的射频中心频率，经小信号放大器线性放大至功率电平约0dBm～6dBm，接入BPSK调制器LO端口，PLL生成的LO信号，在BPSK调制器内由单端输入差分输出的驱动放大器变换为LO+和LO-两路平衡信号，接入双平衡混频器的LO+和LO-平衡端口，IF信号和LO信号经混频器上变频，实现频率的搬移，形成BPSK调制的具有特定中心频率的UWB信号；调制后的UWB信号经可变增益放大器将UWB信号功率谱密度放大至-41.3dBm/MHz后，由天线辐射。
作为本发明的优选技术方案，所述中频放大器包括运算放大器、反馈电阻R1和反馈电阻R2，反馈电阻R1和反馈电阻R2为同相输入负反馈电压放大器结构。电阻R1为51Ω，R2为510Ω，电压放大倍数为10。
作为本发明的优选技术方案，所述巴伦一和所述巴伦二的阻抗均为1：1。
与现有技术相比，本发明的优点在于，通过全数字的CMOS超宽带脉冲发生器精确的控制了脉冲宽度，差分结构的巴特沃兹低通滤波器代替高速DAC，降低了芯片功耗，无源元件巴伦一、巴伦二及双平衡混频器在实现BPSK调制和上变频的同时，进一步降低了功耗和芯片架构的复杂度。
附图说明
下面结合附图和本发明的实施方式进一步详细说明：
图1是本发明的BPSK调制的UWB发射机射频前端芯片架构的结构图；其中，11-超宽带脉冲发生器；12-脉冲成形器；13-巴伦一；14-中频放大器；15-巴伦二；16-PLL模块；17-小信号放大器；18-BPSK调制器；19-可变增益放大器；110-电源模块；
图2是本发明的BPSK调制的UWB发射机射频前端芯片架构中的超宽带脉冲发生器组成框图；其中，21-第一反相器(CMOS反相器)；22-时延调谐电路一；23-时延调谐电路二；24-窄脉冲发生器一；25-窄脉冲发生器二；
图3A是本发明的BPSK调制的UWB发射机射频前端芯片架构中的时延调谐电路的组成框图；31-参考单元；311-CMOS反相器；312-NMOS管；313-NMOS管；32-延迟单元；321-CMOS反相器；322-NMOS管；323-NMOS管；
图3B是本发明的BPSK调制的UWB发射机射频前端芯片架构中的时延调谐电路中DATA1滞后DATA2时间Td的示意图；
图4A是本发明的BPSK调制的UWB发射机射频前端芯片架构中的窄脉冲发生器的中DATA_P通路的组成框图；41-第二反相器；42-NOR或非门；
图4B是本发明的BPSK调制的UWB发射机射频前端芯片架构中的窄脉冲发生器的工作原理；
图5是本发明的BPSK调制的UWB发射机射频前端芯片架构中的差分8阶巴特沃兹低通滤波器的组成框图；
图6是本发明的BPSK调制的UWB发射机射频前端芯片架构中的中频放大器的组成框图；61-运算放大器；
图7是本发明的BPSK调制的UWB发射机射频前端芯片架构中的BPSK调制器的组成框图；71-驱动放大器；72-双平衡混频器。
具体实施方式
为了便于本领域普通技术人员理解和实施本发明，下面结合附图及实施示例对本发明做进一步的详细描述，应当理解，此处所描述的实施示例用于说明和解释本发明，并不用于限定本发明，本领域内的技术人员所熟知的一般替换也涵盖着本发明的保护范围之内。
如图1所示，该BPSK调制的UWB发射机射频前端芯片架构，包括：超宽带脉冲发生器11、脉冲成形器12、巴伦一13、中频放大器14、巴伦二15、BPSK调制器18、PLL模块16、小信号放大器17和可变增益放大器19；
所述超宽带脉冲发生器11、脉冲成形器12、巴伦一13、中频放大器14、巴伦二15、BPSK调制器18依次相连形成通路一，用于输入基带信号DATA；
所述PLL模块16、小信号放大器17、BPSK调制器18依次相连形成通路二，用于输入片外晶振的时钟频率；
所述BPSK调制器18将所述基带信号DATA与所述时钟频率整合变换为UWB信号，再通过所述可变增益放大器19调整输出UWB信号的发射功率后输出；
该BPSK调制的UWB发射机射频前端芯片架构还包括电源管理模块110，用于将外部电源供电电压Vdd转换为芯片内有模块电路所需的工作电压；
其中，所述超宽带脉冲发生器11，用于将输入的基带信号DATA变换为脉宽约2ns的矩形窄脉冲；
所述脉冲成形器12的输入端与超宽带脉冲发生器11的输出端相连，用于将脉宽约2ns的矩形窄脉冲变换为根部时间约2ns的高斯钟形脉冲；
所述巴伦一13的差分输入端与脉冲成形器12的输出端相连，用于将高斯钟形脉冲差分信号变换为单端信号；
所述中频放大器14的输入端与巴伦一13的单端端口相连，用于放大高斯钟形脉冲的电平幅度；
所述巴伦二15的单端端口与中频放大器14输出端相连，用于将放大后的高斯钟形脉冲变换为幅度相等相位相差180°的差分信号；
所述PLL模块16，用于把片外晶振的输入时钟转换为所需的射频载波；
所述小信号放大器17，用于将射频载波线性放大至合适电平，减小双平衡混频器的变频损耗，提高效率；
所述BPSK调制器18，实现高斯钟形脉冲的BPSK调制和上变频，形成特定中心频率的待辐射UWB信号；
所述可变增益放大器19，用于调整输出UWB信号的发射功率，以符合无线电法规规定的辐射功率谱密度.
如图2所示，超宽带脉冲发生器11是整个芯片架构的核心，用于产生2ns的矩形窄脉冲。所述超宽带脉冲发生器11包括时延调谐电路和窄脉冲发生器；所述时延调谐电路和窄脉冲发生器相连，用于将基带信号DATA变换为矩形窄脉冲后输出；所述超宽带脉冲发生器11包括DATA_N通路和DATA_P通路，所述DATA_P通路由时延调谐电路一22和窄脉冲发生器一24相连形成，所述DATA_N通路由第一反相器(CMOS反相器)21、时延调谐电路二23和窄脉冲发生器二25依次相连形成；基带信号DATA接入所述超宽带脉冲发生器11后分为两路，第一路为DATA_P通路接入时延调谐电路一22，第二路为DATA_N通路，所述基带信号DATA通过第一反相器21转换为DATA*，然后接入时延调谐电路二23；其中第二路中的第一反相器(CMOS反相器)21使输入的基带信号DATA变换为DATA*，再接入时延调谐电路二23；因DATA和DATA*信号幅度相同，仅是相位相差180°，DATA和DATA*两路信号经超宽带脉冲发生器11后，变为差分信号DATA_P和DATA_N。
如图3A所示，所述时延调谐电路一22和时延调谐电路二23均包括延迟单元32和参考单元31，所述延迟单元32和参考单元31均包括NMOS管和反相器组成，其中所述延迟单元32还包括CTRL，用于控制延时。具体地，延迟单元32由CMOS反相器321，NMOS管322和323组成，NMOS管323源极和漏极短接后接地，形成一个电容器，NMOS管322栅极连接外部控制信号CTRL；参考单元31由CMOS反相器311，NMOS管312和313组成，NMOS管313源极和漏极短接后接地，形成一个电容器，NMOS管312栅极接地。输入信号DATA在时延调谐电路一22与时延调谐电路二23中均分为两路，一路接入延迟单元32，一路接入参考单元31，两个电路单元的栅极电压不同，2个NMOS管产生不同的源极电流，造成2个NMOS管的充放电时间不同，从而产生了两路不同时延的信号DATA1和DATA2，DATA1滞后DATA2时间Td，如图3B所示。
如图4A所示，所述窄脉冲发生器一24和窄脉冲发生器二25均包括第一窄脉冲输入端、第二窄脉冲输入端、第二反相器41、NOR或非门42和窄脉冲输出端；所述第一窄脉冲输入端连接第二反相器41后再与NOR或非门42相连，所述第二窄脉冲输入端与所述NOR或非门42相连接，所述第一窄脉冲输入端和第二窄脉冲输入端输入的信号通过所述NOR或非门42整合后通过所述窄脉冲输出端输出一路信号，其工作原理如图4B所示。
如图5所示，所述脉冲成形器12采用截止频率为500MHz的8阶差分巴特沃兹低通滤波器结构，包括差分端口一和差分端口二，所述差分端口一分别连接所述超宽带脉冲发生器中的DATA_P通路的输出端和DATA_N通路的输出端；所述差分端口二连接巴伦一的差分端口。所述脉冲成形器用于将脉宽约2ns的矩形窄脉冲变换为根部时间约2ns的高斯钟形脉冲，获得高斯钟形脉冲差分信号再传输给巴伦一，通过巴伦一将高斯钟形脉冲差分信号变换成单端信号。巴特沃兹低通滤波器包含两个串联支路，其中电感L1、L2、L3和L4组成第一串联支路，电感L5、L6、L7和L8组成第二串联支路，两串联支路上，相同位置的电感值相等，即L1、L4相等，L2、L5相等，L3、L6相等，L4、L8相等。电感值分别为L1＝22nH，L2＝27nH，L3＝22nH，L4＝6.8nH。电容C1、C2、C3和C4跨接在两个串联支路上，元件值分别为C1＝1.3pF，C2＝5pF，C3＝6pF，C4＝3.8pF。要求滤波器的3dB带宽500MHz，经脉冲成形器，超宽带矩形脉冲被整形为高斯钟形脉冲。
如图6所示，所述中频放大器14采用同相输入的运算放大器结构，所述中频放大器的输入端与所述巴伦一的不平衡端口相连；所述中频放大器的输出端与所述巴伦二的单端端口相连，经所述巴伦二变换为幅度相等相位相差180°差分信号通过两个输出端口传输至所述BPSK调制器。所述中频放大器14包括运算放大器61、反馈电阻R1和反馈电阻R2，反馈电阻R1和反馈电阻R2为同相输入负反馈电压放大器结构；电阻R1为51Ω，R2为510Ω，电压放大倍数为10。中频放大器14用于将巴伦一13输出的单路差分高斯钟形脉冲信号放大后传输给巴伦二15，巴伦二用于将放大后的高斯钟形脉冲变换为幅度相等相位相差180°的差分信号变换；所述巴伦一13和所述巴伦二15的阻抗均为1：1。
如图7所示，所述BPSK调制器18包括单端输入差分输出的驱动放大器71和双平衡混频器，所述双平衡混频器72与所述巴伦二15相连，所述双平衡混频器72包括两个平衡端口，分别为IF端口和LO端口。BPSK调制器18用于实现高斯钟形脉冲的BPSK调制和上变频，形成特定中心频率的待辐射UWB信号；其中一路为经中频放大器14将巴伦一13输出的单端差分高斯钟形脉冲幅度放大10倍后，经巴伦二15再变换为两端差分信号，接入双平衡混频器71的IF+端口和IF-端口；另一路为PLL对外部时钟整过倍频，产生所需的射频中心频率，经小信号放大器17线性放大至功率电平约0dBm～6dBm，接入BPSK调制器18的LO端口将PLL生成的LO信号，在BPSK调制器18内由单端输入差分输出的驱动放大器71变换为LO+和LO-两路平衡信号，接入双平衡混频器72的LO+和LO-平衡端口，IF信号和LO信号经混频器上变频，实现频率的搬移，形成BPSK调制的具有特定中心频率的UWB信号；调制后的UWB信号经可变增益放大器19将UWB信号功率谱密度放大至-41.3dBm/MHz后，由天线辐射。
应当理解的是，本说明书未详细阐述的部分均属于现有技术。上述针对较佳实施例的描述较为详细，并不能因此而认为是对本发明专利保护范围的限制，本领域的普通技术人员在本发明的启示下，在不脱离本发明权利要求所保护的范围情况下，还可以做出替换或变形，均落入本发明的保护范围之内，本发明的请求保护范围应以所附权利要求为准。

Claims (7)

1.一种BPSK调制的UWB发射机射频前端芯片架构，其特征在于，该BPSK调制的UWB发射机射频前端芯片架构包括：超宽带脉冲发生器、脉冲成形器、巴伦一、中频放大器、巴伦二、BPSK调制器、PLL模块、小信号放大器和可变增益放大器；
所述超宽带脉冲发生器、脉冲成形器、巴伦一、中频放大器、巴伦二、BPSK调制器依次相连形成通路一，用于输入基带信号；
所述PLL模块、小信号放大器、BPSK调制器依次相连形成通路二，用于输入片外晶振的时钟频率；
所述BPSK调制器将所述基带信号与所述时钟频率整合变换为UWB信号，再通过所述可变增益放大器调整输出UWB信号的发射功率后输出；
该BPSK调制的UWB发射机射频前端芯片架构还包括电源管理模块，用于将外部电源供电电压转换为芯片内有模块电路所需的工作电压；
所述超宽带脉冲发生器包括时延调谐电路和窄脉冲发生器；所述时延调谐电路和窄脉冲发生器相连，用于将基带信号DATA变换为矩形窄脉冲后输出；
所述超宽带脉冲发生器包括DATA_N通路和DATA_P通路，所述DATA_P通路由时延调谐电路一和窄脉冲发生器一相连形成，所述DATA_N通路由第一反相器、时延调谐电路二和窄脉冲发生器二依次相连形成；
所述时延调谐电路一和时延调谐电路二均包括延迟单元和参考单元，所述延迟单元和参考单元均包括NMOS管和反相器组成，其中所述延迟单元还包括CTRL，用于控制延时。
2.根据权利要求1所述的BPSK调制的UWB发射机射频前端芯片架构，其特征在于，所述窄脉冲发生器一和窄脉冲发生器二均包括第一窄脉冲输入端、第二窄脉冲输入端、第二反相器、NOR或非门和窄脉冲输出端；所述第一窄脉冲输入端连接第二反相器后再与NOR或非门相连，所述第二窄脉冲输入端与所述NOR或非门相连接，所述第一窄脉冲输入端和第二窄脉冲输入端输入的信号通过所述NOR或非门整合后通过所述窄脉冲输出端输出一路信号。
3.根据权利要求1所述的BPSK调制的UWB发射机射频前端芯片架构，其特征在于，所述脉冲成形器采用截止频率为500MHz的差分巴特沃兹低通滤波器结构，包括差分端口一和差分端口二，所述差分端口一分别连接所述超宽带脉冲发生器中的DATA_P通路的输出端和DATA_N通路的输出端；所述差分端口二连接巴伦一的差分端口。
4.根据权利要求1所述的BPSK调制的UWB发射机射频前端芯片架构，其特征在于，所述中频放大器采用同相输入的运算放大器结构，所述中频放大器的输入端与所述巴伦一的不平衡端口相连；所述中频放大器的输出端与所述巴伦二的单端端口相连，经所述巴伦二变换为两路差分信号传输至所述BPSK调制器。
5.根据权利要求1所述的BPSK调制的UWB发射机射频前端芯片架构，其特征在于，所述BPSK调制器包括单端输入差分输出的驱动放大器和双平衡混频器，所述双平衡混频器与所述巴伦二相连，所述双平衡混频器包括两个平衡端口，分别为IF端口和LO端口。
6.根据权利要求4所述的BPSK调制的UWB发射机射频前端芯片架构，其特征在于，所述中频放大器包括运算放大器、反馈电阻R1和反馈电阻R2，反馈电阻R1和反馈电阻R2为同相输入负反馈电压放大器结构。
7.根据权利要求4所述的BPSK调制的UWB发射机射频前端芯片架构，其特征在于，所述巴伦一和所述巴伦二的阻抗均为1：1。
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