JP2009239894A - パルス発生回路及び通信装置 - Google Patents

Abstract

【課題】簡単な回路でかつ低消費電力で帯域制限された正確な短パルスの発生回路を具現し、フィルタを使用せずに目的のパルスを得る。
【解決手段】起動信号に基づき所定形状のパルスを出力端子から出力するパルス発生回路において、起動信号の位相が変化した時点から所定量の時間差で位相が順次変化するｎ＋１個の信号（ｎは２以上の整数）を発生するタイミング発生回路と、所定の電位を供給する第１の電源及び第２の電源と、ｎ個のインピーダンス素子と、ｎ＋１個の信号に基づく論理関数値によって所定順序で出力端子と第１の電源または第２の電源とをインピーダンス素子を介して交互に切り替えて接続するスイッチ回路と、を含むパルス発生回路。
【選択図】図１

Description

本発明は、ＵＷＢ（Ultra Wide Band）通信に適するパルスを発生するパルス発生回路及び通信装置に関する。

ＵＷＢ通信は、非常に広い周波数帯域を利用して高速大容量のデータ通信を行う通信方式である。広帯域の信号を利用する通信方式には、従来のスペクトル拡散による方法や直交周波数分割多重（ＯＦＤＭ：Orthogonal Frequency Division Multiplexing）があるが、ＵＷＢは非常に短時間のパルスを利用した更に、広帯域の通信方式であり、インパルスラジオ（ＩＲ：Impulse Radio）方式の通信とも呼ばれている。以下、これをＵＷＢ−ＩＲまたは単にＩＲ方式と記す。ＩＲ方式では、従来の変調によらない時間軸操作のみで変復調が可能であり回路の簡略化や低消費電力化が期待できるとされている（特許文献１，２，３参照）。

ここで、ＩＲ方式に使用されるパルス波形について図面を参照して簡単に説明する。図１０（ａ）に示すようなパルス幅Ｐ_D、周期Ｔ_Pのパルス列は良く知られている通りで、そのパルス列の周波数スペクトルは、図１０（ｂ）に示すように、包絡線がＢＷ＝１／Ｐ_Dの周波数で最初の零点を持つｓｉｎｃ関数である。

この図１０（ｂ）に示すようなパルスの場合は、スペクトルが直流からＢＷまで広がるため使いづらく、図１０（ｄ）に示すようなスペクトルの中心の搬送周波数ｆ₀が高いところにあるパルスが好まれる。このパルス波形は、図１０（ａ）のパルスで周波数ｆ₀＝１／（２Ｐ_W）の矩形波を切り取って周波数スペクトルを高いほうに移動したものである。ただしこの波形は、図１０（ｃ）に一点鎖線１６０１に示すような直流（ＤＣ）成分を含み、正確には図１０（ｄ）に示すような理想的なスペクトルを持たない。

このような理想的スペクトルを持つ波形は、図１０（ｅ）に示すような波形である。この波形は、図１０（ａ）のパルスを搬送周波数ｆ₀の正弦波で乗算した波形である。また図１０（ｆ）は、図１０（ａ）のパルスを搬送周波数ｆ₀の矩形波で乗算した波形であり、デジタル回路での発生が容易である。デジタル回路といってもパルス幅が狭いため、このような角張った波形が生成されることはなく、図１０（ｅ）のような波形を得ることができる。また、図１０（ｃ）の波形でアンテナを駆動した場合、直流成分はアンテナから放射されないので、図１０（ｆ）の波形に近い波形の信号が放射される。

ＵＷＢ通信に理想的なパルス波形は、他にもいろいろ考案されており、ガウシアンパルスやエルミートパルスがよいとされる。これらの波形は、図１０に示した波形とは異なっているが、発生方法が図１０の波形は簡単なために多用される。

ＵＷＢ通信では、このようにして発生されたパルスを送信機のみでなく、受信機においても受信信号と相関を計算するためのテンプレートパルスとして使用される。受信機においては、差動型の信号処理が行われることが多く、図１０（ｇ）に示すような位相の反転した２つの信号が必要になることも多い。差動のパルス信号は、送信機においても平衡型のアンテナを駆動する際などに有効である。受信回路においてはさらに、同相と直交の位相が９０度異なったいわゆるＩＱ信号が必要なことも多い。

例えば非特許文献１には、平衡型のパルスを発生するための回路が提示されている。この回路では、差動式の遅延回路を何段か縦続接続して、論理回路によって遅延回路１段の遅延量に相当するパルス幅のパルス列を生成する回路である。非特許文献１には、遅延回路に入力する信号の立ち上がり及び立ち下りの両方でパルス起動することによって低消費電力化の可能性があり、さらに遅延回路を一段おきに使うことによってＩＱ信号発生の可能性も示唆されている。

米国特許第６４２１３８９号明細書 米国特許出願公開第２００３／０１０８１３３Ａ１号明細書 米国特許出願公開第２００１／００３３５７６号明細書 A Low−Power Template Generator for Coherent Impulse−RadioUltra Wide−Band Receivers. Jose Luis et.al、Proceedings IEEE ICUWB, 2006 pp97−102

上述した従来のパルス発生回路は、簡単な回路構成ながらＵＷＢ通信に必要な超高周波超広帯域のパルスを正確に発生することができ、回路を構成する素子性能の限界程度の細いパルス発生が可能である。

しかしながら、図１０で説明したように、従来の上記のような回路で発生されたパルスのスペクトル特性は、ｓｉｎｃ関数であり、サイドローブが非常に広く、通信用途としてこの回路によって発生されたパルスを用いるためには何らかの帯域制限をしなければならないという課題がある。従来は、フィルタによってこの帯域制限を行うことによって使用していた。しかしこのフィルタは、素子性能限界に近い超広帯域超高周波でスカート特性の良いバンドパスフィルタが必要でありその構成は容易ではないという課題がある。

本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。

［適用例１］
起動信号に基づき所定形状のパルスを出力端子から出力するパルス発生回路であって、前記起動信号の位相が変化した時点から所定量の時間差で位相が順次変化するｎ＋１個の信号（ｎは２以上の整数）を発生するタイミング発生回路と、所定の電位を供給する第１の電源及び第２の電源と、ｎ個のインピーダンス素子と、前記ｎ＋１個の信号に基づく論理関数値によって所定順序で前記出力端子と前記第１の電源または前記第２の電源とを前記インピーダンス素子を介して交互に切り替えて接続するスイッチ回路と、を含む、ことを特徴とするパルス発生回路。

この構成によれば、出力端子にｎ個のインピーダンス素子を介して第１の電源または第２の電源が接続されることになり、ｎ個のインピーダンス素子を調整することによって出力端子の充放電の速度を調整でき、これによって出力パルスのパルスフィンガ毎の波高値を設定できる。このようなｎ個のインピーダンス素子の設定値によって、スペクトルのサイドローブが小さくなるようにすることが可能である。本構成は、簡単な回路で構成することができ、帯域制限されたパルスの発生が可能となる。また、パルスの帯域を制限する特別なフィルタを必要とせずにその帯域制限することが可能であり、ＵＷＢ通信機を構成する上で極めて有用性が高い。

［適用例２］
上記に記載のパルス発生回路において、前記ｎ個のインピーダンス素子の各々の素子値は、出力しようとする前記パルスの包絡線のサンプル値に基づいて決定される、ことを特徴とするパルス発生回路。

この構成によれば、ｎ個のインピーダンス素子の素子値によって、出力パルスの包絡線の制御が可能となり、周波数スペクトルの広がりの抑制、すなわち帯域制限が可能となる。また、パルスの帯域を制限する特別なフィルタを必要とせずに帯域制限することが可能であり、ＵＷＢ通信機を構成する上で極めて有用性が高い。

［適用例３］
上記に記載のパルス発生回路において、前記インピーダンス素子及び前記スイッチ回路は、所定の導通時のインピーダンス値を持つスイッチ素子によって構成されることを特徴とするパルス発生回路。

この構成によれば、インピーダンス素子をスイッチ素子の導通時のインピーダンスで代用することができ、素子数の削減が図れる。

［適用例４］
上記に記載のパルス発生回路において、前記タイミング発生回路は、所定量の遅延量を持つ遅延回路を縦続接続して構成されることを特徴とするパルス発生回路。

この構成によれば、半導体集積回路上でも容易に構成が可能な回路の供給が可能となる。

［適用例５］
上記に記載のパルス発生回路を含んで構成されることを特徴とする通信装置。

この構成によれば、パルス発生回路を変調回路や復調回路のテンプレート発生回路として用いることにより、安定した回路方式の適用が可能となり、信頼性が高くまた高感度の装置を安価に構成することが可能となる。また、素子の性能限界程度に高周波の正確なパルスを発生することが可能でありその有用性は高い。さらに、本構成のパルス発生回路は、ＣＭＯＳ集積回路等により構成が可能であり、しかも素子の動作遷移時間程度の細いパルスであっても、簡単な回路で正確なパルス波形の発生が可能である。また、ＣＭＯＳ集積回路で構成することにより、動作電力の増大なしに簡単にしかもＣＭＯＳ集積回路の最高速度で動作させることが構成でき、特にＵＷＢ通信に利用可能な高周波広帯域のパルスを容易に発生することが可能である。

以下、パルス発生回路の実施形態について図面に従って説明する。

（第１実施形態）
＜発生するパルスの構成＞
最初に、本実施形態で発生しようとするパルスについて、図１０〜１６を参照しながら説明する。発生しようとしているパルスは、図１０（ｅ）、（ｆ）に示すようなシングルエンド出力のパルス、または図１０（ｇ）に示す互いに位相が１８０度異なったパルスのペアで帯域制限したパルスである。この帯域制限されたパルスの波形については、図１１〜１６でさらに詳しく後述する。図１０（ｇ）は、差動出力のパルス信号であり、その出力の電位差は図１０（ｅ）の波形に等しくなる。差動信号としてその出力電位差に注目すれば、図１０（ｇ）にｔ_sで示したパルスの無い期間のＤＣレベルは、同じ値であれば任意の値をとることができる。

本実施形態では、一例として最小線幅０．１８μのＣＭＯＳ（相補型金属酸化膜半導体）プロセスを用いて容易に実現可能な以下の諸元の波形を発生する場合について説明するが、この場合のみに限定されるものではない。
パルス間隔：Ｔ_P＝任意
搬送周波数：ｆ₀＝４ＧＨｚ
搬送波パルス幅：Ｐ_W＝１２５ｐｓｅｃ
パルス幅：Ｐ_D＝任意
時間Ｐ_Dの中に含まれるパルス数（フィンガ数）：任意（Ｐ_D＝（フィンガ数×２−１）×Ｐ_W）
信号形態：シングルエンド出力、差動出力、及び差動出力のＩＱ信号ペア

図１１〜１６は、図１０（ｅ）、（ｇ）に示した波形に帯域制限をかけた場合の波形を示すグラフ図である。図１１の波形１４０１は、図１０（ｅ）、（ｇ）の帯域制限のかかっていない波形の一例である。帯域制限をかけるためには、パルスの前後縁の波高値を低くしてパルス包絡線に丸みをつける。波形１４０２は、最初及び最後のパルスフィンガの波高値を元の波形の半分にした波形であり、また波形１４０３は、最初のフィンガ及び最後のフィンガを元の波形の波高値の１／３、２番目及び後ろから２番目のフィンガを元の波形の波高値の２／３とした波形である。

図１２〜１４は、これらの波形１４０１〜１４０３のスペクトルを示すグラフ図である。図１２は、帯域制限なしの波形１４０１の、図１３，１４は、それぞれ帯域制限された波形１４０２，１４０３のスペクトルを示す。図１２〜１４は、図１１に示した単発のパルスを繰り返し周波数２００ＭＨｚで繰り返したものであり、変調がかかっていないためスペクトルは２００ＭＨｚごとの線スペクトルとなる。それらの波形のスペクトルの広がりを見ると、メインローブはわずかながら帯域制限されていない波形１４０１に比較し波形１４０２，１４０３の順に広くなっている。これは、帯域制限のためにパルス前後縁での波高値を削ったため、等価的にパルス継続時間が短くなったためである。スペクトルのサイドローブを見てみると、帯域制限のためにパルスの前後縁の波高値を削ると明らかに効果があることが分かる。第１サイドローブでは、高々数ｄＢ程度の違いであるが、この数ｄＢの違いはシステムを組む上では貴重であり効果が大きい。

図１２〜１４は、変調をかけていない場合のスペクトルであった。図１５は、例として波形１４０３に長さ３１のＰＮコードによってＢＰＭ（Bi Phase Modulation）変調をかけた場合のスペクトルを示すグラフ図である。変調をかけることによって、線スペクトルは帯スペクトルとなり、スペクトルの強度も下がる。実際ＵＷＢ通信では、法規制によってスペクトルの許容上限が決まっており、線スペクトルによってスペクトル強度が上がるのは好ましくなく、実使用においては、ディザによって帯スペクトルが生じるような対策が採られている。図１６は、このようにディザなどの対策によって帯スペクトルにした場合のスペクトルを知るために、例として上記３種の波形の変調なしのスペクトル、長さ３１のＰＮコードによるＢＰＭによって帯スペクトルとした場合のスペクトル分布を示すグラフ図である。なお図１６は、線スペクトルのピークのみを結ぶ包絡線を示している。図１６において、波形１４０４，１４０５，１４０６は、それぞれ図１１の波形１４０１，１４０２，１４０３の変調なしの場合のスペクトル包絡線であり、波形１４０７，１４０８，１４０９は、それぞれに変調を施した場合の帯スペクトルを示す。どちらもパルスの包絡線に丸みをつける、すなわちパルス前後縁の包絡線変化率を小さくすることによってスペクトルのサイドローブを小さくすることが可能であることが分かる。

＜パルス発生回路の構成＞
次に、パルス発生回路について図１，２を参照して説明する。図１は、パルス発生回路の構成を示す回路図である。図２は、パルス発生回路の動作を示すタイミング図である。図１に示すように、パルス発生回路１は、タイミング発生回路１５１と、第１の電源である電源線１３４と、第２の電源である電源線１３３と、（ｎ＝）９個のインピーダンス素子Ｚ₁〜Ｚ₉と、スイッチ回路１５０と、から構成されている。

タイミング発生回路１５１は、縦続接続されたインバータ遅延回路１００〜１０９で構成されている。インバータ遅延回路１００〜１０９の１段あたりの遅延量は、搬送波パルス幅Ｐ_W（＝１２５ｐｓ）となるように調整されているものとする。遅延量が搬送波パルス幅Ｐ_Wの値の時、上記に示した目的のパルスすなわち搬送周波数：ｆ₀＝４ＧＨｚ（搬送波パルス幅：Ｐ_W＝１２５ｐｓ）のパルスを発生することができる。インバータ遅延回路１００〜１０９各段出力は、起動信号であるパルス起動信号Ｄ₀を反転しながら遅延するので、奇数番目を否定論理を表す記号Ｘを前置してＸＤ₁，Ｄ₂，ＸＤ₃、・・・Ｄ₁₀と表すと、（ｎ＋１＝）１０個の信号ＸＤ₁，Ｄ₂，ＸＤ₃，Ｄ₄，ＸＤ₅，Ｄ₆，ＸＤ₇，Ｄ₈，ＸＤ₉，Ｄ₁₀を発生する。パルス起動信号Ｄ₀の位相が変化した時点とは、パルス起動信号Ｄ₀がＨ（ハイレベル）からＬ（ローレベル）またはＬからＨに変化した時点を意味する。

すなわち、タイミング発生回路１５１の入力端子１５２に入力されたパルス起動信号Ｄ₀は、図２のＸＤ₁〜Ｄ₁₀に示すように、一段毎に時間ｔｄずつ遅れてかつ位相が反転されながらインバータ遅延回路１００〜１０９内を伝播し各段からＸＤ₁，Ｄ₂，ＸＤ₃、・・・Ｄ₁₀が出力される。すなわち、入力端子１５２に印加される信号を正論理としｉを偶数とすると、ｉ−１段目及びｉ段目にはそれぞれＸＤ_i-1及びＤ_iが出力される。

スイッチ回路１５０は、Ｐチャネルトランジスタ１１０，１１１，１１４，１１５，１１８，１１９，１２２，１２３と、Ｎチャネルトランジスタ１１２，１１３，１１６，１１７，１２０，１２１，１２４，１２５，１３１，１３２と、から構成されている。インピーダンス素子Ｚ₂とＰチャネルトランジスタ１１０，１１１とＮチャネルトランジスタ１１２，１１３とインピーダンス素子Ｚ₁とは、電源線１３４と電源線１３３との間に直列に接続されている。インピーダンス素子Ｚ₄とＰチャネルトランジスタ１１４，１１５とＮチャネルトランジスタ１１６，１１７とインピーダンス素子Ｚ₃とは、電源線１３４と電源線１３３との間に直列に接続されている。インピーダンス素子Ｚ₆とＰチャネルトランジスタ１１８，１１９とＮチャネルトランジスタ１２０，１２１とインピーダンス素子Ｚ₅とは、電源線１３４と電源線１３３との間に直列に接続されている。インピーダンス素子Ｚ₈とＰチャネルトランジスタ１２２，１２３とＮチャネルトランジスタ１２４，１２５とインピーダンス素子Ｚ₇とは、電源線１３４と電源線１３３との間に直列に接続されている。

Ｐチャネルトランジスタ１１１，１１５，１１９，１２３のドレイン端子は、出力線１３０に接続されている。Ｎチャネルトランジスタ１３１，１３２は、出力線１３０と電源線１３３との間に直列に接続されている。信号ＸＤ₁は、Ｎチャネルトランジスタ１１３のゲート端子に入力される。信号Ｄ₂は、Ｐチャネルトランジスタ１１１とＮチャネルトランジスタ１１２のゲート端子に入力される。信号ＸＤ₃は、Ｐチャネルトランジスタ１１０とＮチャネルトランジスタ１１７のゲート端子に入力される。信号Ｄ₄は、Ｐチャネルトランジスタ１１５とＮチャネルトランジスタ１１６のゲート端子に入力される。信号ＸＤ₅は、Ｐチャネルトランジスタ１１４とＮチャネルトランジスタ１２１のゲート端子に入力される。信号Ｄ₆は、Ｐチャネルトランジスタ１１９とＮチャネルトランジスタ１２０のゲート端子に入力される。信号ＸＤ₇は、Ｐチャネルトランジスタ１１８とＮチャネルトランジスタ１２５のゲート端子に入力される。信号Ｄ₈は、Ｐチャネルトランジスタ１２３とＮチャネルトランジスタ１２４のゲート端子に入力される。信号ＸＤ₉は、Ｐチャネルトランジスタ１２２とＮチャネルトランジスタ１３２のゲート端子に入力される。信号Ｄ₁₀は、Ｎチャネルトランジスタ１３１のゲート端子に入力される。

パルス発生回路１は、さらに、ソース端子が電源線１３４に接続されゲート端子とドレイン端子が出力線１３０に接続されたＰチャネルトランジスタ１２７と、ソース端子が電源線１３３に接続されゲート端子とドレイン端子が出力線１３０に接続されたＮチャネルトランジスタ１２８と、を含んでいる。スイッチ回路１５０は、以下のように動作する。

Ｎチャネルトランジスタ１１２及び１１３は、それぞれＤ₂及びＸＤ₁がＨの時に導通して、インピーダンス素子Ｚ₁を介して出力線１３０と電源線１３３とを接続する。電源線１３３には、電圧Ｖ２の電源が接続されている。すなわち、Ｄ₂及びＸＤ₁の論理積が真の時、出力線１３０にはインピーダンス素子Ｚ₁を介して電圧Ｖ２が接続される。

Ｐチャネルトランジスタ１１０及び１１１は、それぞれＸＤ₃及びＤ₂がＬの時に導通して、インピーダンス素子Ｚ₂を介して出力線１３０と電源線１３４とを接続する。電源線１３４には、電圧Ｖ１の電源が接続されている。すなわち、Ｄ₂及びＸＤ₃の論理和が偽の時、出力線１３０にはインピーダンス素子Ｚ₂を介して電圧Ｖ１に接続される。

Ｎチャネルトランジスタ１１６及び１１７は、それぞれＤ₄及びＸＤ₃がＨの時に導通して、インピーダンス素子Ｚ₃を介して出力線１３０と電源線１３３とを接続する。Ｐチャネルトランジスタ１１４及び１１５は、それぞれＸＤ₅及びＤ₄がＬの時に導通して、インピーダンス素子Ｚ₄を介して出力線１３０と電源線１３４とを接続する。

Ｎチャネルトランジスタ１２０及び１２１は、それぞれＤ₆及びＸＤ₅がＨの時に導通して、インピーダンス素子Ｚ₅を介して出力線１３０と電源線１３３とを接続する。Ｐチャネルトランジスタ１１８及び１１９は、それぞれＸＤ₇及びＤ₆がＬの時に導通して、インピーダンス素子Ｚ₆を介して出力線１３０と電源線１３４とを接続する。

Ｎチャネルトランジスタ１２４及び１２５は、それぞれＤ₈及びＸＤ₇がＨの時に導通して、インピーダンス素子Ｚ₇を介して出力線１３０と電源線１３３とを接続する。Ｐチャネルトランジスタ１２２及び１２３は、それぞれＸＤ₉及びＤ₈がＬの時に導通して、インピーダンス素子Ｚ₈を介して出力線１３０と電源線１３４とを接続する。

Ｎチャネルトランジスタ１３１及び１３２は、それぞれＤ₁₀及びＸＤ₉がＨの時に導通して、インピーダンス素子Ｚ₉を介して出力線１３０と電源線１３３とを接続する。

Ｐチャネルトランジスタ１２７及びＮチャネルトランジスタ１２８は、ＭＯＳ抵抗であって、電源線１３４及び電源線１３３に与えられる電位を分割し、スイッチ回路１５０が電圧Ｖ１，Ｖ２のいずれにも接続されていない時に、出力線１３０の電位を設定する。

以上のような動作によって出力線１３０は、ｔｄ毎にインピーダンス素子Ｚ_iを介して電圧Ｖ１，Ｖ２に切り替えられる。Ｄ_i及びＸＤ_i-1の論理積が真の時をｔ_i-1で表し、Ｄ_i及びＸＤ_i-1の論理和が偽の時をｔ_iで表せば、図２のＰｕｌｓｅＯｕｔで示すように出力線１３０は、
期間ｔ_i-1：インピーダンス素子Ｚ_i-1を介して電圧Ｖ２
期間ｔ_i：インピーダンス素子Ｚ_iを介して電圧Ｖ１
に接続される。

従って、インピーダンス素子Ｚ_i，Ｚ_i-1によって電圧Ｖ１，Ｖ２から出力を駆動する能力が制限され、これらのインピーダンス素子Ｚ_i，Ｚ_i-1の素子値を調整することによって、出力線１３０から出力されるパルス波形ＰｕｌｓｅＯｕｔの包絡線を任意に設定することが可能である。出力されるパルス波形ＰｕｌｓｅＯｕｔは、出力に接続される負荷の値とインピーダンス素子Ｚ_i，Ｚ_i-1によって制限された駆動能力によって決まる。特に負荷に容量成分が含まれる時は、積分されて図２で示したような波高値の異なる三角波に近い波形となる。

上記原理によって、それらのインピーダンス素子Ｚ_i，Ｚ_i-1の素子値を帯域制限されたパルス波形ＰｕｌｓｅＯｕｔの包絡線となるように決めておけば、発生されるパルス波形ＰｕｌｓｅＯｕｔは、自動的に帯域制限されたパルスとなる。インピーダンス素子Ｚ_i，Ｚ_i-1の決め方は任意であるので、図１１に示したように出力パルスの前後縁の波高値を小さくする以外の設定も可能であり、スペクトル特性を自由に設定できる。目的とするスペクトルが与えられると、その逆フーリエ変換が時間軸上の波形となるので出力パルスの包絡線波形は、必要な帯域特性から算出することができ、この値によってインピーダンス素子Ｚ_i，Ｚ_i-1を決めれば、所望の帯域特性を得ることができる。また、インピーダンス素子Ｚ_i，Ｚ_i-1をガウス関数に基づきサンプリングして決めれば、パルスの時間的広がりと周波数軸上での広がり、すなわち帯域の広がりの両方（両者の積）を理論的に可能な最小値とすることができる。

以上に述べた本実施形態によれば、以下の効果が得られる。

本実施形態では、従来の回路と同程度の簡単な回路で必要な帯域制限を施したパルスが発生できる。発生されるパルスは回路素子の動作限界近くの高周波高速であっても特性の良い精密なパルス発生が可能である。

なお、インピーダンス素子Ｚ₁〜Ｚ₉は、スイッチ回路１５０のチャネル抵抗で代用することもできる。すなわちスイッチ回路１５０を構成するトランジスタのチャネル長とチャネル幅の比を上記所定のインピーダンス素子Ｚ_i，Ｚ_i-1の素子値になるように調整すれば、それらのインピーダンス素子をスイッチトランジスタのオン抵抗に含めることができ部品点数を削減できる。

（第２実施形態）
次に、パルス発生回路の第２実施形態について説明する。

第２実施形態では、図１０（ｇ）で説明した差動出力のパルス信号に帯域制限を課したパルスを発する回路の構成について、図３〜５を参照して説明する。図３は、差動出力のパルス信号を発生するパルス発生回路の構成を示す回路図である。図４は、差動インバータ遅延回路の構成を示す回路図である。図５は、差動出力のパルス信号を発生するパルス発生回路の動作を説明するタイミング図である。

図３に示すように、パルス発生回路３００は、端子３０７に入力されるパルス起動信号Ｄ₀によって起動される。変換回路３０６は、このパルス起動信号Ｄ₀を受け位相の反転した信号Ｄ₀，ＸＤ₀に変換し出力する回路であり、差動インバータ遅延回路３０５は、信号Ｄ₀，ＸＤ₀により起動される。

差動インバータ遅延回路３０５は、各段の遅延素子が図４に示すような回路構成をとることができる。図４は、差動インバータ遅延回路３０５の一段あたりの構成例を示す図であり、同一のインバータ遅延回路４０８，４０９を２列に並べクロスカップルインバータ４０１で結合したものである。

先ず、インバータ遅延回路４０８，４０９の内部構造について説明する。インバータ遅延回路４０８，４０９は同一であるので、内部の構成要素については同一の参照番号が付されている。インバータ遅延回路４０８，４０９において、Ｐチャネルトランジスタ４１２とＮチャネルトランジスタ４１３はインバータ回路を構成し、入力端子４１８に入力された信号は、遅延時間ｔｄを伴って出力端子４２０から反転出力されて、次段のインバータ遅延回路の入力となる。また、出力端子４２０には、上記インバータ回路の遅延量を大きくしないように小さなバッファ回路４１５と大きなバッファ回路４１６が直列に接続され、図３のスイッチ回路３０１〜３０４を駆動するための信号を端子４２１から出力する。

Ｎチャネルトランジスタ４１４は、Ｎチャネルトランジスタ４１３のソースと接地電位との間に接続され、またＰチャネルトランジスタ４１１は、Ｐチャネルトランジスタ４１２のソースと電源電位ＶＤＤとの間に接続されている。Ｐチャネルトランジスタ４１１及びＮチャネルトランジスタ４１４のゲートソース間電圧Ｖｂｐ，Ｖｂｎを制御することによりインバータ回路に流入する電源電流を制御することができる。通常ゲートソース間電圧Ｖｂｐ及びＶｂｎは、インバータ回路の出力の立ち上がりと立ち下りの対称性を保つために、その絶対値が等しくなるように制御される。この制御によってインバータ回路の動作速度の制御が可能となり、遅延時間ｔｄをコントロールすることができる。目的の周波数スペクトルをもつパルスを発生するためには、Ｐ_W＝ｔｄとなるように端子４１７及び４１９の電圧を制御すればよい。

インバータ遅延回路４０８，４０９の入力端子４１８は、各々、ｉ番目において入力端子４０２に信号Ｄ_iが入力され、入力端子４０３に信号ＸＤ_iが入力され、互いに逆位相の信号で駆動される。インバータ遅延回路４０８，４０９の出力端子４２０は、各々、ｉ番目において出力端子４０４から信号ＸＤ_i+1が出力され、出力端子４０５から信号Ｄ_i+1が出力され、次段のインバータ遅延回路４０８，４０９に接続され、さらに、小さなバッファ回路４１５と大きなバッファ回路４１６を介してスイッチ回路３０１〜３０４を駆動する信号の出力端子４０６，４０７となる。小さなバッファ回路４１５と大きなバッファ回路４１６は、遅れを伴うが、以下の説明では小さなバッファ回路４１５と大きなバッファ回路４１６は省略し、スイッチ回路３０１〜３０４を駆動する信号の信号名は同じＸＤ_i+1及びＤ_i+1を使うものとする（小さなバッファ回路４１５と大きなバッファ回路４１６の遅れは、各段において各々が同一特性でその遅延量が同じならば、タイミングの差だけが問題になる本実施形態の場合には省略が可能である）。

変換回路３０６から出力される２相の信号によって、差動インバータ遅延回路３０５が位相の反転した信号Ｄ₀，ＸＤ₀で同時に起動されると、図５に示したＸＤ₁，Ｄ₂、・・・Ｄ₁₀のようにｔｄの遅れを伴って位相を反転させながら１０個の遅延信号が得られると共に、さらに、それらの信号を反転したＤ₁，ＸＤ₂、・・・ＸＤ₁₀の１０個の遅延信号が得られる。図５では、信号Ｄ₁，ＸＤ₂、・・・ＸＤ₁₀は省略されている。

図３において、スイッチ回路３０１，３０２，３０３，３０４は、その内部の構造が図１のパルス発生回路１からインバータ遅延回路１０１〜１０９等を除いた点線１５３の部分と同じである。すなわちスイッチ回路１５０と、各々所定のインピーダンス素子Ｚ₁〜Ｚ₈を介して電圧Ｖ１，Ｖ２が接続された構成である。ｋを整数とする時、それぞれのゲート端子Ｇｋａ，Ｇｋｂが同時にＨの時、出力端子ＰＯがインピーダンス素子Ｚ_2k-1を介して電圧Ｖ２に接続され、ゲート端子Ｇｋｂ，Ｇｋｃが両方ともＬの時、出力端子ＰＯがインピーダンス素子Ｚ_2kを介して電圧Ｖ１に接続される。

図１７は、図３の各々のスイッチ回路３０１〜３０４の各端子と差動インバータ遅延回路３０５の各端子との接続を示す表である。

図３に示すように、スイッチ回路３０１は、Ｄ₉及びＤ₂が同時にＨの時、すなわちＤ₉及びＤ₂の論理積が真の時（図５でｔ₉からｘｔ₁まで）、パルス出力端子ＰＯにインピーダンス素子Ｚ₁を介して電圧Ｖ２を出力する。また４≦ｉ≦８の範囲の偶数ｉにおいて、ＸＤ_i-1とＤ_iの論理積が真の時（図５で期間ｘｔ_i-1）、パルス出力端子ＰＯにインピーダンス素子Ｚ_i-1を介して電圧Ｖ２を出力する。また２≦ｉ≦８の範囲の偶数ｉにおいて、Ｄ_i及びＸＤ_i+1が両方ともＬの時、すなわちＸＤ_iとＤ_i+1の論理積が真の時（期間ｘｔ_i）、パルス出力端子ＰＯにインピーダンス素子Ｚ_iを介して電圧Ｖ１を出力する（図５の波形５０１で示す。なお各フィンガの波高値はインピーダンス素子によって制限されるため等波高値ではないが図では等波高値で示した）。

同様に、スイッチ回路３０２は、ＸＤ₁₀及びＸＤ₃が同時にＨの時、すなわちＸＤ₁₀及びＸＤ₃の論理積が真の時（図５でｘｔ₁₀からｔ₂まで）、パルス出力端子ＰＯにインピーダンス素子Ｚ₁を介して電圧Ｖ２を出力する。また４≦ｉ≦８の範囲の偶数ｉにおいて、ＸＤ_iとＤ_i+1の論理積が真の時（図５で期間ｔ_i）、パルス出力端子ＰＯにインピーダンス素子Ｚ_i-1を介して電圧Ｖ２を出力する。また２≦ｉ≦８の範囲の偶数ｉにおいて、ＸＤ_i+1及びＤ_i+2が両方ともＬの時、すなわちＤ_i+1とＸＤ_i+2の論理積が真の時（期間ｔ_i+1）、パルス出力端子ＰＯにインピーダンス素子Ｚ_iを介して電圧Ｖ１を出力する（図５の波形５０２で示す。なお各フィンガの波高値はインピーダンス素子によって制限されるため等波高値ではないが図では等波高値で示した）。

また、スイッチ回路３０３は、ＸＤ₉及びＸＤ₂が同時にＨの時、すなわちＸＤ₉及びＸＤ₂の論理積が真の時（図５でｘｔ₉からｔ₁まで）、パルス出力端子ＰＯにインピーダンス素子Ｚ₁を介して電圧Ｖ２を出力する。また４≦ｉ≦８の範囲の偶数ｉにおいて、Ｄ_i-1とＸＤ_iの論理積が真の時（図５で期間ｔ_i-1）、パルス出力端子ＰＯにインピーダンス素子Ｚ_i-1を介して電圧Ｖ２を出力する。また２≦ｉ≦８の範囲の偶数ｉにおいて、ＸＤ_i及びＤ_i+1が両方ともＬの時、すなわちＤ_iとＤ_i+1の論理積が真の時（期間ｔ_i）、パルス出力端子ＰＯにインピーダンス素子Ｚ_iを介して電圧Ｖ１を出力する（図５の波形５０３で示す。なお各フィンガの波高値はインピーダンス素子によって制限されるため等波高値ではないが図では等波高値で示した）。

また、スイッチ回路３０４は、Ｄ₁₀及びＤ₃が同時にＨの時、すなわちＤ₁₀及びＤ₃の論理積が真の時（図５でｔ₁₀からｘｔ₂まで）、パルス出力端子ＰＯにインピーダンス素子Ｚ₁を介して電圧Ｖ２を出力する。また４≦ｉ≦８の範囲の偶数ｉにおいて、ＸＤ_iとＤ_i+1の論理積が真の時（図５で期間ｘｔ_i）、パルス出力端子ＰＯにインピーダンス素子Ｚ_i-1を介して電圧Ｖ２を出力する。また２≦ｉ≦８の範囲の偶数ｉにおいて、Ｄ_i+1及びＸＤ_i+2が両方ともＬの時、すなわちＸＤ_i+1とＤ_i+2の論理積が真の時（期間ｘｔ_i+1）、パルス出力端子ＰＯにインピーダンス素子Ｚ_iを介して電圧Ｖ１を出力する（図５の波形５０４で示す。なお各フィンガの波高値はインピーダンス素子によって制限されるため等波高値ではないが図では等波高値で示した）。

さらに、スイッチ回路３０１の出力端子ＰＯとスイッチ回路３０３の出力端子ＰＯをワイヤードオア接続して、差動出力の一方のパルス出力端子３１１からの出力信号をＰｏｕｔｐとし、スイッチ回路３０２の出力端子ＰＯとスイッチ回路３０４の出力端子ＰＯをワイヤードオア接続して、差動出力のもう一方のパルス出力端子３１０からの出力信号をＰｏｕｔｍとする。

上記の接続によって、出力されるパルスは、スイッチ回路３０１，３０２，３０３，３０４内で接続された各々のインピーダンス素子Ｚ₁〜Ｚ₈を所定の値に設定することによって帯域制限されたものとなる。具体的には、出力パルスの前後縁でフィンガの波高値を小さくなるようにインピーダンス値を大きく設定する。

このようにインピーダンス素子の値を設定するによって、発生するパルスの包絡線を自由に設定できる。これによって発生パルスの帯域を制限することができる。

上記では、各スイッチ回路３０１，３０２，３０３，３０４内で接続するインピーダンス素子の値は、共通の値で説明したが、各スイッチ回路毎に異なるインピーダンス値を設定しても良い。こうすることにより、より設定の自由度が増して詳細な設定が可能となる。

さらに、これらのインピーダンス素子は、スイッチトランジスタのチャネル抵抗を利用してスイッチ素子と兼ねることができる。こうすることによって、必要な素子の数を減らすことができる。

上記のような接続をとる場合、Ｄ₀の立ち下がりに呼応して（期間ｘｔ₂〜ｘｔ₈に）パルス列を発するスイッチ回路３０１と、ＸＤ₀の立ち下りに呼応して（期間ｔ₂〜ｔ₈に）パルス列を発するスイッチ回路３０３とは、回路的にはまったく対称である。また同様に、Ｄ₀の立ち下がりに呼応して（期間ｘｔ₃〜ｘｔ₉に）パルス列を発するスイッチ回路３０４と、ＸＤ₀の立ち下りに呼応して（期間ｔ₃〜ｔ₉に）パルス列を発するスイッチ回路３０２とは、回路的にはまったく対称である。すなわち図３において、インバータ遅延回路の各端子名のＸＤ_iとＤ_i（ｉは０≦ｉ≦１０の整数）を入れ替えても、元の回路に一致する。ゆえにスイッチ回路３０１及び３０３、またはスイッチ回路３０２及び３０４は、Ｄ₀／ＸＤ₀の立ち上がりまたは立ち下りに呼応してまったく同一のパルス波形を発生する。少なくとも同一半導体基板上に対称性の良いパターン配置によって回路を作りこめば、発生されるパルスは事実上同一の対称性の良い波形となる。さらに、スイッチ回路３０２、またはスイッチ回路３０４の接続は、接続されるインバータ遅延回路の端子名をＤ_i→ＸＤ_i-1、またはＸＤ_i→Ｄ_i-1と変更すると、それぞれスイッチ回路３０１または３０３の接続と一致し、事実上同一の回路形態となる。ゆえにそれらの生成するパルス波形は、ｔｄだけ発生される時間がずれているが、事実上同一の対称性の良いパルスが発生される。

スイッチ回路３０１の出力端子ＰＯとスイッチ回路３０３の出力端子ＰＯとをワイヤードオア接続して、差動出力の一方のパルス出力端子Ｐｏｕｔｐ３１１とし、スイッチ回路３０２の出力端子ＰＯとスイッチ回路３０４の出力端子ＰＯとをワイヤードオア接続して、差動出力のもう一方のパルス出力端子Ｐｏｕｔｍ３１０とすることにより、その差Ｐｏｕｔｐ−Ｐｏｕｔｍは、図５に示すような対称性の良いパルスとなる。なお図５では、負荷容量を考慮したパルス出力波形は省略したが、重い容量性負荷が接続される場合であってもその対称性は崩れないことは自明であろう。

本実施形態では、第１実施形態における中間レベルを定めるトランジスタ１２７，１２８が不要であり、この部分によって生じるリーク電流をなくすことができ、回路の低消費電力化が可能となる。また、トランジスタ１３１，１３２のようにｔｄの半分で駆動されることが望ましいスイッチ素子も無く、回路設計が容易となる。さらに、第１実施形態ではインバータ遅延素子の段数が１０段必要であったが、本実施形態では９段あれば十分であり、わずかながら使用される素子数を減らすことができる（一段目の出力Ｄ₁，ＸＤ₁が使用されていないことに注意、１段目は省略が可能である）。

なお、上記説明では、インバータ遅延回路の段番号を１から付番しているが、スイッチ切替動作の順序と論理及びＺ_i-3、Ｚ_i-2の設定値が重要であって、インバータ遅延回路の各出力は、任意の数字から付番してよい。またｉは、それに応じた所定の範囲の偶数となる。スイッチの制御は、インバータ遅延回路の出力すべてを使用していなくてもよいし、パルスの前後では所定の異なる論理で制御しても良い。

また、ブール代数の定理によって正論理、負論理で上記の異なる表現をとることもできるが、これらは等価であり本実施形態にはこれらの等価な回路は当然含まれるべきである。

以上述べたように、本実施形態によれば、起動信号の反転に呼応してインバータ遅延回路の反転が起こる度にパルス発生が可能となる。これによって、パルス発生回路の消費電力の大部分を消費するインバータ遅延回路の反転毎にパルスが発生され、発生されるパルスあたりの消費電力を最小とすることが可能となる。しかも発生されるパルスは、回路素子の動作限界近くの高周波高速であっても、対称性の良い精密な帯域制限された差動のパルス発生が可能である。

（第３実施形態）
次に、パルス発生回路の第３実施形態について説明する。

図６〜図９は、第１実施形態のパルス発生回路１または第２実施形態のパルス発生回路３００を用いた通信装置の要部を説明する図であり、ＵＷＢ送受信機に応用した場合の例を示す。

図６は、ＵＷＢ−ＩＲ送信装置６００の概略を示すブロック図である。パルス発生回路６０１は、パルス発生回路１（図１）またはパルス発生回路３００（図３）で構成され、送信するＵＷＢ信号のパルスを発生する。入力端子６０３は、起動信号を入力する端子であり、入力端子６０４は送信するデータの端子である。入力端子６０４に入力される信号に応じて発生されるパルスに変調をかけるが、変調の方法については後述する。

第２実施形態のパルス発生回路３００は、２つの出力端子があり、差動のパルス信号を発する。そのためこのパルス発生回路３００を使用したＵＷＢ−ＩＲ送信装置６００は、平衡型のアンテナを駆動することができる。図６では、ＵＷＢ−ＩＲ送信装置６００として平衡型アンテナ６０２を駆動する場合を例示しているが、第１実施形態のパルス発生回路１を用いて、シングルエンド出力のパルスを発生させてモノポールアンテナのような不平衡型のアンテナを駆動することもできる。

変調の方式としては、出力されるパルスの極性を入力端子６０４に入力される送信データの値に従って切り替えて変調するパルスの２相変調（ＢＰＭ：Bi-Phase Modulation）や、起動信号に遅延回路を接続してその遅延時間を送信データに従って切り替えるパルス位置変調（ＰＰＭ：Pulse Position Modulation）などが可能である。

図８は、ＰＰＭ変調回路８００を示す。入力端子８０１は、起動信号を入力する端子である。この起動信号から遅延回路８０３によって遅延させた信号と、遅延回路８０３を通さずに遅延させないそのままの信号を生成し、スイッチ８０４によって選択し、パルス発生回路８０５に入力する。入力端子８０２に入力される送信データのビットの値（１または０）に基づき遅延回路８０３を通した信号、通さない信号のどちらかを選ぶことにすれば、送信データの値によって起動信号は遅延回路の遅延時間シフトすることができＰＰＭ変調を行うことができる。

図９は、変調方式としてＢＰＭを用いるＢＰＭ変調回路９００を示す。入力端子９０２に入力される起動信号は、パルス発生回路９０１の起動端子に入力される。パルス発生回路９０１には、上記第２実施形態のパルス発生回路３００を使用することができる。パルス発生回路９０１によって発生されたパルスは、二極双投のスイッチ９０４によって切り替えて出力端子９０５に印加される送信データに基づきその極性を反転させる。この操作によって、出力端子９０５からＢＰＭ変調された平衡型のパルスが得られる。

また、パルス発生回路９０１として第１実施形態のシングルエンド型のパルス発生回路１も使用することができる。この場合、入力端子９０３に印加される送信データに基づきその極性を反転させる二極双投のスイッチ９０４の一方の入力には上記シングルエンドの出力に接続して、他の一方は接地電位に接続する。

本実施形態のように、ＵＷＢ−ＩＲ送信装置のパルス発生回路としてパルス発生回路１またはパルス発生回路３００を使用すれば、発生されるパルスはスペクトルの広がりが小さくサイドローブのレベルが低いため、特別なフィルタ等を用いなくても他に与える影響を低減することができる。

図７は、第１実施形態のパルス発生回路１または第２実施形態のパルス発生回路３００を用いたＵＷＢ受信装置７００を示すブロック図である。受信アンテナ７０１で受信されたＵＷＢパルス信号は、低雑音増幅回路７０２で増幅し、Ｉ，Ｑのミキサ回路７０３，７０４に入力される。ミキサ回路７０３，７０４は、テンプレートパルス発生回路７０５，７０６によって発生されたテンプレートパルスとの乗算を行い、積分回路７０７，７０８に送る。積分回路７０７，７０８では、ミキサ回路７０３，７０４で混合（乗算）した信号の高域成分を取り除き相関値を算出する。判定回路７０９は、それぞれの信号の強度を見て送信されたビットを判断し元の送信データに戻し出力端子７１０から出力する。

ここで、テンプレートパルス発生回路７０５，７０６として、第１実施形態のパルス発生回路１または第２実施形態のパルス発生回路３００が使用できる。特に、第２実施形態のパルス発生回路３００は、差動のテンプレートパルス発生が可能であり、低雑音増幅回路７０２やミキサ回路７０３，７０４を差動式の回路を使用することを可能とする。差動式の回路は、同相ノイズのキャンセルや低電圧動作に適しており、低電力低雑音の機器構成に都合が良い。また、位相が互いに９０度異なるＩＱのテンプレートパルスを用いることができると、ＢＰＭやＰＰＭでも効率の良い受信が可能となる。すなわち、ＢＰＭやＰＰＭの変調時において、Ｉ相をデータの復調に当てて、Ｑ相をトラッキングに使うなどの方法を取ることが可能である。なぜなら、Ｑ相出力を常に０になるようにテンプレート発生のタイミングを調整すれば、Ｉ相ではその出力振幅値が最大となるので、このような制御によって同期検波のトラッキングが可能となる。図７に示すように、２つのテンプレートパルス発生回路７０５，７０６を９０度位相の起動信号により起動することによって、ＩＱテンプレートパルスの発生が可能である。

テンプレートパルス発生回路として、第１実施形態のパルス発生回路１を用いることもできる。パルス発生回路１を用いる場合は、低雑音増幅回路７０２やミキサ回路７０３，７０４を不平衡型の回路にする。また、ＩＱ２相のテンプレートが必要な場合は、パルス発生回路１を２つ用いて所定量の時間差で起動すればよい。

ＵＷＢ受信装置７００のテンプレートパルス発生回路７０５，７０６で発生されるテンプレートパルスは、空間へエネルギー放射が意図されたものでないので帯域制限は必要ないと思われるかもしれない。しかしながら、テンプレートパルスは、ＵＷＢ−ＩＲ送信装置で使用したパルスと同一波形の場合がもっとも相関値が高くなるため、理想的にはＵＷＢ受信装置７００のテンプレートパルス発生回路７０５，７０６は、ＵＷＢ−ＩＲ送信装置で使用したパルス発生回路と同じものを使用すべきである。また、多くの受信装置で課題となるスプリアス放射の低減には大いに効果があることは言うまでもないだろう。

本パルス発生回路は、簡単な回路で信号間の振幅などのばらつきが少なく平衡度の良いひずみの少ない信号が発生でき、さらに消費電力が少ない。従って、本パルス発生回路は、ＵＷＢ通信装置の高性能化に必要な差動型の信号発生、ＩＱ信号の発生、低歪などのすべての要求仕様を備えている。このことから、本パルス発生回路をＵＷＢ通信装置に応用すれば高性能な装置を実現できる。

また、本パルス発生回路をＣＭＯＳ集積回路で実現すれば、パルス発生時の遷移時間でしか電力を消費せず、いわゆるアイドリングカレントがない。通信装置に応用した場合は、伝送する情報量（ビットレート）に応じて常に最小の消費電力で作動させることが可能である。

以上、パルス発生回路の実施形態を説明したが、こうした実施の形態に何ら限定されるものではなく、趣旨を逸脱しない範囲内において様々な形態で実施し得ることができる。

（変形例１）パルス発生回路を使った電子機器の例について説明する。図１８は、変形例１に係る電子機器であるノートＰＣ（Personal Computer）１８１０と携帯電話１８２０の構成を示す概略図である。ノートＰＣ１８１０には、上記第３実施形態で説明したＵＷＢ−ＩＲ送信装置６００が内蔵され、携帯電話１８２０には、ＵＷＢ受信装置７００が内蔵されている。ノートＰＣ１８１０は、ＵＷＢ−ＩＲ送信装置６００により情報データを送信し、携帯電話１８２０は、ＵＷＢ受信装置７００により情報データを受信することができる。

第１実施形態に係るパルス発生回路の構成を示す回路図。 第１実施形態に係るパルス発生回路の動作を示すタイミング図。 第２実施形態に係るパルス発生回路の構成を示す回路図。 第２実施形態に係る差動インバータ遅延回路の構成を示す回路図。 第２実施形態に係るパルス発生回路の動作を示すタイミング図。 本発明に係るＵＷＢ通信装置の実施例を表す図。 本発明に係るＵＷＢ通信装置の実施例を表す図。 本発明に係るＵＷＢ通信装置の実施例を表す図。 本発明に係るＵＷＢ通信装置の実施例を表す図。 本実施形態で発生するパルスを説明する図。 本実施形態で発生するパルスの波形を示すグラフ図。 本実施形態で発生するパルスの波形のスペクトルを示すグラフ図。 本実施形態で発生するパルスの波形のスペクトルを示すグラフ図。 本実施形態で発生するパルスの波形のスペクトルを示すグラフ図。 本実施形態で発生するパルスの波形のスペクトルを示すグラフ図。 本実施形態で発生するパルスの波形とスペクトルを示すグラフ図。 第２実施形態に係るスイッチ回路の各端子と差動インバータ遅延回路の各端子との接続を示す表。 変形例１に係る電子機器の構成を示す概略図。

１…パルス発生回路、１００〜１０９…インバータ遅延回路、３００…パルス発生回路、３０１〜３０４…スイッチ回路、３０５…差動インバータ遅延回路、３０６…変換回路、４０８，４０９…インバータ遅延回路、６００…ＵＷＢ−ＩＲ送信装置、６０１…パルス発生回路、７００…ＵＷＢ受信装置、７０１…受信アンテナ、７０２…低雑音増幅回路、７０３，７０４…ミキサ回路、７０５，７０６…テンプレートパルス発生回路、７０７，７０８…積分回路、７０９…判定回路、８００…ＰＰＭ変調回路、８０１…入力端子、８０２…入力端子、８０３…遅延回路、８０４…スイッチ、９００…ＢＰＭ変調回路、９０１…パルス発生回路、１８１０…ノートＰＣ、１８２０…携帯電話。

Claims (5)

1. 起動信号に基づき所定形状のパルスを出力端子から出力するパルス発生回路であって、
   前記起動信号の位相が変化した時点から所定量の時間差で位相が順次変化するｎ＋１個の信号（ｎは２以上の整数）を発生するタイミング発生回路と、
   所定の電位を供給する第１の電源及び第２の電源と、
   ｎ個のインピーダンス素子と、
   前記ｎ＋１個の信号に基づく論理関数値によって所定順序で前記出力端子と前記第１の電源または前記第２の電源とを前記インピーダンス素子を介して交互に切り替えて接続するスイッチ回路と、
   を含む、
   ことを特徴とするパルス発生回路。
2. 請求項１に記載のパルス発生回路において、前記ｎ個のインピーダンス素子の各々の素子値は、出力しようとする前記パルスの包絡線のサンプル値に基づいて決定される、ことを特徴とするパルス発生回路。
3. 請求項１または２に記載のパルス発生回路において、前記インピーダンス素子及び前記スイッチ回路は、所定の導通時のインピーダンス値を持つスイッチ素子によって構成されることを特徴とするパルス発生回路。
4. 請求項１から３のいずれか一項に記載のパルス発生回路において、前記タイミング発生回路は、所定量の遅延量を持つ遅延回路を縦続接続して構成されることを特徴とするパルス発生回路。
5. 請求項１から４のいずれか一項に記載のパルス発生回路を含んで構成されることを特徴とする通信装置。