CN104660222B - 一种电流切换式的d触发器及五分频电路 - Google Patents
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Abstract
本发明公开了一种新型电流切换式的D触发器及五分频电路，本发明提供的新型电流切换式的D触发器在数据输入信号D与时钟信号CLK之间加入了一级电流切换控制开关S，与时钟信号CLK一同选择D触发器的采样或保持功能；本发明提供的五分频电路由五个D触发器级联构成，其中控制开关S正确地连接前级D触发器的正向或者反向输出，从而有序控制各级D触发器的切换模式，最后通过电平转换电路将CML电平转换为CMOS电平，得到最终的分频输出。本发明电路结构简单，输出分频信号抖动小，具有较宽的分频范围和50％的输出占空比。
Description
技术领域
本发明涉及一种电流切换式的D触发器及由该D触发器级联构成的具有50％占空比的高速宽分频范围的五分频电路，属于集成电路技术。
背景技术
采用D触发器实现的分频器，倘若分频比为偶数，那么自然可以得到50％占空比的分频输出，但如果是奇数分频，此时的分频输出并不是50％占空比。对于一个三分频的电路，它的占空比会是33％或者67％，对于一个五分频电路，它的占空比会是40％或者60％。在直接变频无线收发机中，采用相位相消的方法来消除镜像频率，若本振信号(LO)不是50％占空比，会显著降低收发机系统的镜像抑制性能，而且非50％占空比的本振信号更容易馈通到射频前端，影响LO-RF的隔离度。此外，对应用于模数转换器中的时钟，其占空比也有着严格的要求。因此，在能实现奇数分频的情况下，获得具有50％占空比的输出分频信号具有重要意义。
发明内容
发明目的：为了克服现有技术中存在的不足，本发明提供一种电流切换式的D触发器及一种具有50％占空比的高速宽分频范围的五分频电路，解决现有的奇数分频电路中非50％占空比，传统D触发器工作频率低且分频范围窄的问题。
技术方案：为实现上述目的，本发明采用的技术方案为：
一种电流切换式的D触发器，第一NMOS晶体管M1的源极接地，第一NMOS晶体管M1的栅极接偏置电压VB，第一NMOS晶体管M1的漏极连接第二NMOS晶体管M2的源极和第三NMOS晶体管M3的源极，第二NMOS晶体管M2的栅极接时钟控制信号CLK，第三NMOS晶体管M3的栅极接时钟控制信号CLKN，第二NMOS晶体管M2的漏极连接第四NMOS晶体管M4的源极和第五NMOS晶体管M5的源极，第三NMOS晶体管M3的漏极连接第六NMOS晶体管M6的源极和第七NMOS晶体管M7的源极，第四NMOS晶体管M4的栅极和第七NMOS晶体管M7的栅极接控制开关S，第五NMOS晶体管M5的栅极和第六NMOS晶体管M6的栅极接控制开关SN，第四NMOS晶体管M4的漏极和第六NMOS晶体管M6的漏极连接第八NMOS晶体管M8的源极和第九NMOS晶体管M9的源极，第五NMOS晶体管M5的漏极和第七NMOS晶体管M7的漏极连接第十NMOS晶体管M10的源极和第十一NMOS晶体管M11的源极，第八NMOS晶体管M8的栅极连接输入数据D，第九NMOS晶体管M9的栅极连接输入数据DN，第八NMOS晶体管M8的漏极、第十NMOS晶体管M10的漏极以及第十一NMOS晶体管M11的栅极连接输出端QN，第九NMOS晶体管M9的漏极、第十一NMOS晶体管M11的漏极以及第十NMOS晶体管M10的栅极连接输出端Q，第一电阻R1的一端接QN，第一电阻R1另一端接电源，第二电阻R2的一端接Q，第二电阻R2另一端接电源；
该D触发器的采样与保持功能由时钟信号CLK和控制开关S共同作用：当时钟信号CLK与控制开关S的异或(XOR)结果为高电平时，D触发器为保持(Hold，H)功能；当时钟信号CLK与控制开关S都为高电平或者低电平时，D触发器为采样(Sample，S)功能。D触发器采用源耦合逻辑的结构形式，能够工作在较高的时钟频率下，且具有较宽的工作频率范围。
一种五分频电路，采用五个上述电流切换式的D触发器级联的方式构成，将五个D触发器分别称为第一级D触发器DFF1、第二级D触发器DFF2、第三级D触发器DFF3、第四级D触发器DFF4和第五级D触发器DFF5，具体连接电路为：第一级D触发器DFF1的输入端D和控制开关S连接第五级D触发器DFF5的输出端QN，第一级D触发器DFF1的输入端DN和控制开关SN连接第五级D触发器DFF5的输出端Q；第二级D触发器DFF2的输入端D和控制开关SN连接第一级D触发器DFF1的输出端Q，第二级D触发器DFF2的输入端DN和控制开关S连接第一级D触发器DFF1的输出端QN；第三级D触发器DFF3的输入端D和控制开关S连接第二级D触发器DFF2的输出端Q，第三级D触发器DFF3的输入端DN和控制开关SN连接第二级D触发器DFF2的输出端QN；第四级D触发器DFF4的输入端D和控制开关SN连接第三级D触发器DFF3的输出端Q，第四级D触发器DFF4的输入端DN和控制开关S连接第三级D触发器DFF3的输出端QN；第五级D触发器DFF5的输入端D和控制开关S连接第四级D触发器DFF4的输出端Q，第五级D触发器DFF5的输入端DN和控制开关SN连接第四级D触发器DFF4的输出端QN；第五级D触发器的输出端Q和QN连接电平转换电路，得到最终的分频输出Fdiv_5。通过对各级D触发器之间控制开关S的有序选择，控制D触发器在时钟信号下采样与保持的时序关系，最后实现50％占空比的分频输出。
有益效果：本发明提供的电流切换式的D触发器及五分频电路，具有如下优点：1、本发明的采用的D触发器基于源耦合逻辑的结构增加了一级电流切换控制开关，具有高速、工作频率范围宽的特点；2、本发明的五分频电路在正确的时序控制下，其分频输出具有50％的占空比，且控制开关S的信号来自于前一级的输出，因此整个分频电路具有较快的工作速度。此外，由于是同步时钟下的工作，因此输出的分频信号具有非常小的抖动。
附图说明
图1(a)为本发明中D触发器的电路示意图；
图1(b)为本发明中D触发器工作的详细真值表；
图2为本发明的五分频器的结构示意图；
图3为本发明的五分频器的工作时序分析；
图4为本发明的五分频器的正确分频范围；
图5(a)为本发明的五分频器在500MHz输入时钟下瞬态仿真的时域波形；
图5(b)为本发明的五分频器在1GHz输入时钟下瞬态仿真的时域波形；
图5(c)为本发明的五分频器在2GHz输入时钟下瞬态仿真的时域波形。
具体实施方式
下面结合附图对本发明作更进一步的说明。
如图1(a)所示为一种电流切换式的D触发器，在源耦合逻辑的结构基础上增加了一级电流切换控制开关，与时钟信号CLK一起用于控制D触发器的采样和保持功能，具体电路结构为：第一NMOS晶体管M1的源极接地，第一NMOS晶体管M1的栅极接偏置电压VB，第一NMOS晶体管M1的漏极连接第二NMOS晶体管M2的源极和第三NMOS晶体管M3的源极，第二NMOS晶体管M2的栅极接时钟控制信号CLK，第三NMOS晶体管M3的栅极接时钟控制信号CLKN，第二NMOS晶体管M2的漏极连接第四NMOS晶体管M4的源极和第五NMOS晶体管M5的源极，第三NMOS晶体管M3的漏极连接第六NMOS晶体管M6的源极和第七NMOS晶体管M7的源极，第四NMOS晶体管M4的栅极和第七NMOS晶体管M7的栅极接控制开关S，第五NMOS晶体管M5的栅极和第六NMOS晶体管M6的栅极接控制开关SN，第四NMOS晶体管M4的漏极和第六NMOS晶体管M6的漏极连接第八NMOS晶体管M8的源极和第九NMOS晶体管M9的源极，第五NMOS晶体管M5的漏极和第七NMOS晶体管M7的漏极连接第十NMOS晶体管M10的源极和第十一NMOS晶体管M11的源极，第八NMOS晶体管M8的栅极连接输入数据D，第九NMOS晶体管M9的栅极连接输入数据DN，第八NMOS晶体管M8的漏极、第十NMOS晶体管M10的漏极以及第十一NMOS晶体管M11的栅极连接输出端QN，第九NMOS晶体管M9的漏极、第十一NMOS晶体管M11的漏极以及第十NMOS晶体管M10的栅极连接输出端Q，第一电阻R1的一端接QN，第一电阻R1另一端接电源，第二电阻R2的一端接Q，第二电阻R2另一端接电源。
该D触发器的采样与保持功能由时钟信号CLK和控制开关S共同作用：当时钟信号CLK与控制开关S的异或(XOR)结果为高电平时，D触发器为保持(Hold，H)功能；当时钟信号CLK与控制开关S都为高电平或者低电平时，D触发器为采样(Sample，S)功能；在图1(b)中给出了该D触发器结构工作的详细真值表。D触发器采用源耦合逻辑的结构形式，能够工作在较高的时钟频率下，且具有较宽的工作频率范围。
如图2所示为本发明所提出的一种具有50％占空比的高速宽分频范围的五分频电路，通过将D触发器进行有序级联而构成的五分频电路，包括5级D触发器和电平转换电路；将五个D触发器分别称为第一级D触发器DFF1、第二级D触发器DFF2、第三级D触发器DFF3、第四级D触发器DFF4和第五级D触发器DFF5，具体连接电路为：第一级D触发器DFF1的输入端D和控制开关S连接第五级D触发器DFF5的输出端QN，第一级D触发器DFF1的输入端DN和控制开关SN连接第五级D触发器DFF5的输出端Q；第二级D触发器DFF2的输入端D和控制开关SN连接第一级D触发器DFF1的输出端Q，第二级D触发器DFF2的输入端DN和控制开关S连接第一级D触发器DFF1的输出端QN；第三级D触发器DFF3的输入端D和控制开关S连接第二级D触发器DFF2的输出端Q，第三级D触发器DFF3的输入端DN和控制开关SN连接第二级D触发器DFF2的输出端QN；第四级D触发器DFF4的输入端D和控制开关SN连接第三级D触发器DFF3的输出端Q，第四级D触发器DFF4的输入端DN和控制开关S连接第三级D触发器DFF3的输出端QN；第五级D触发器DFF5的输入端D和控制开关S连接第四级D触发器DFF4的输出端Q，第五级D触发器DFF5的输入端DN和控制开关SN连接第四级D触发器DFF4的输出端QN；第五级D触发器的输出端Q和QN连接电平转换电路，得到最终的分频输出Fdiv_5。通过对各级D触发器之间控制开关S的有序选择，控制D触发器在时钟信号下采样与保持的时序关系，最后实现50％占空比的分频输出。
图3所示为本发明中五分频电路的工作时序图，其中每一级D触发器的输出由CLK与控制开关S共同决定，每个D触发器的输出在每两个半的时钟周期中其工作时序为“采样、保持、采样、保持、保持(SHSHH)”的形式，并且每个D触发器的输出在CLK与S的控制下每两个半的时钟周期后完成电平翻转，从而实现50％占空比的分频输出。
本发明提出的一种具有50％占空比的高速宽分频范围的五分频电路，可以通过现有的CMOS工艺实现。具体的，图4是本发明的五分频电路采用0.18μm CMOS工艺实现，在输入时钟频率范围为500MHz到2GHz之间的分频情况，其中Fin表示输入频率，Y0表示五分频输出频率。从图4中可以看到，本发明所提出的结构能够工作在较高的输入时钟频率下，且具有较宽的分频范围。图5(a)～(c)是本发明的五分频电路分别在500MHz、1GHz与2GHz的输入时钟下瞬态仿真的时域波形，其中time表示时间，Fin表示输入频率，Fout_buffer表示五分频输出波形。从图中可以看到，分频输出具有50％的占空比。
以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (2)
1.一种电流切换式的D触发器，其特征在于：第一NMOS晶体管M1的源极接地，第一NMOS晶体管M1的栅极接偏置电压VB，第一NMOS晶体管M1的漏极连接第二NMOS晶体管M2的源极和第三NMOS晶体管M3的源极，第二NMOS晶体管M2的栅极接时钟控制信号CLK，第三NMOS晶体管M3的栅极接时钟控制信号CLKN，第二NMOS晶体管M2的漏极连接第四NMOS晶体管M4的源极和第五NMOS晶体管M5的源极，第三NMOS晶体管M3的漏极连接第六NMOS晶体管M6的源极和第七NMOS晶体管M7的源极，第四NMOS晶体管M4的栅极和第七NMOS晶体管M7的栅极接控制开关S，第五NMOS晶体管M5的栅极和第六NMOS晶体管M6的栅极接控制开关SN，第四NMOS晶体管M4的漏极和第六NMOS晶体管M6的漏极连接第八NMOS晶体管M8的源极和第九NMOS晶体管M9的源极，第五NMOS晶体管M5的漏极和第七NMOS晶体管M7的漏极连接第十NMOS晶体管M10的源极和第十一NMOS晶体管M11的源极，第八NMOS晶体管M8的栅极连接输入数据D，第九NMOS晶体管M9的栅极连接输入数据DN，第八NMOS晶体管M8的漏极、第十NMOS晶体管M10的漏极以及第十一NMOS晶体管M11的栅极连接输出端QN，第九NMOS晶体管M9的漏极、第十一NMOS晶体管M11的漏极以及第十NMOS晶体管M10的栅极连接输出端Q，第一电阻R1的一端接QN，第一电阻R1另一端接电源，第二电阻R2的一端接Q，第二电阻R2另一端接电源；
该D触发器的采样与保持功能由时钟信号CLK和控制开关S共同作用：当时钟信号CLK与控制开关S的异或结果为高电平时，D触发器为保持功能；当时钟信号CLK与控制开关S都为高电平或者低电平时，D触发器为采样功能。
2.一种五分频电路，其特征在于：采用五个权利要求1所述的电流切换式的D触发器级联的方式构成，将五个D触发器分别称为第一级D触发器DFF1、第二级D触发器DFF2、第三级D触发器DFF3、第四级D触发器DFF4和第五级D触发器DFF5，具体连接电路为：第一级D触发器DFF1的输入端D和控制开关S连接第五级D触发器DFF5的输出端QN，第一级D触发器DFF1的输入端DN和控制开关SN连接第五级D触发器DFF5的输出端Q；第二级D触发器DFF2的输入端D和控制开关SN连接第一级D触发器DFF1的输出端Q，第二级D触发器DFF2的输入端DN和控制开关S连接第一级D触发器DFF1的输出端QN；第三级D触发器DFF3的输入端D和控制开关S连接第二级D触发器DFF2的输出端Q，第三级D触发器DFF3的输入端DN和控制开关SN连接第二级D触发器DFF2的输出端QN；第四级D触发器DFF4的输入端D和控制开关SN连接第三级D触发器DFF3的输出端Q，第四级D触发器DFF4的输入端DN和控制开关S连接第三级D触发器DFF3的输出端QN；第五级D触发器DFF5的输入端D和控制开关S连接第四级D触发器DFF4的输出端Q，第五级D触发器DFF5的输入端DN和控制开关SN连接第四级D触发器DFF4的输出端QN；第五级D触发器的输出端Q和QN连接电平转换电路，得到最终的分频输出Fdiv_5。
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