CN108352838A - 高抖动容限的无基准频率检测器 - Google Patents

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Abstract

一种装置包括：第一采样电路，用于根据数据信号对时钟信号进行采样，以产生第一采样信号；第二采样电路，用于根据延迟信号对所述时钟信号进行采样，以产生第二采样信号；以及耦合到所述第一采样电路和所述第二采样电路的控制电路，其中，所述控制电路用于根据所述第一采样信号和所述第二采样信号执行与非(NAND)运算，以产生用于激活所述时钟信号的频率调整的激活信号。

Description

高抖动容限的无基准频率检测器
相关申请案交叉申请
本申请要求2015年10月28日递交的发明名称为“高抖动容限的无基准频率检测器”的第14/925,716号美国非临时专利申请案的在先申请优先权，该在先申请的全部内容以引用的方式并入本文本中。
背景技术
通过高速系统，例如在高度集成系统上的两个芯片之间或者单个芯片内的电路之间，传输的数据通常在没有伴随时钟信号的情况下发送。虽然无时钟数据传输降低了复杂度和功耗，但是需要数据接收器来生成时钟信号以恢复数据。接收器可使用时钟和数据恢复(CDR)电路来生成与接收数据的相位和频率同步的时钟信号。因此，准确检测接收数据的相位和频率或者时钟信号和数据信号之间的相位和频率偏移对于保证高质量数据通信是很重要的，尤其是对于以约10吉比特/秒(Gbps)至约100Gbps工作的高速数据系统。
发明内容
在一个实施例中，本发明包括一种装置，包括：第一采样电路，用于根据数据信号对时钟信号进行采样，以产生第一采样信号；第二采样电路，用于根据延迟数据信号对所述时钟信号进行采样，以产生第二采样信号；以及耦合到所述第一采样电路和所述第二采样电路的控制电路，其中，所述控制电路用于根据所述第一采样信号和所述第二采样信号执行与非(NAND)运算，以产生用于激活所述时钟信号的频率调整的激活信号。
在另一个实施例中，本发明包括一种方法，包括：根据数据信号对时钟信号进行采样，以产生第一采样信号；将所述数据信号延迟四分之一的时间单位的持续时间，以产生延迟信号；根据所述延迟信号对所述时钟信号进行采样，以产生第二采样信号；以及根据所述第一采样信号和所述第二采样信号执行NAND运算，以产生用于激活电荷泵将所述时钟信号的频率对齐到所述数据信号的频率的激活信号。
在又一个实施例中，本发明包括一种装置，包括：NAND门，包括第一NAND门输入端口、第二NAND门输入端口和NAND门输出端口；以及电压电流(V2I)转换器，包括V2I转换激活端口和V2I转换输出电流端口，其中，所述V2I转换激活端口耦合到所述NAND门输出，所述V2I转换输出电流端口耦合到频率检测环路滤波器。
在下文的详细描述以及结合附图和权利要求中，可以更清楚地理解这些和其它特征。
附图说明
为了更透彻地理解本发明，现参阅结合附图和具体实施方式而描述的以下简要说明，其中的相同参考标号表示相同部分。
图1为无基准频率检测器的示意图。
图2为示出图1的无基准频率检测器在锁定条件下模拟的波形的图。
图3为示出图1的无基准频率检测器在抖动时捕获到的波形的图。
图4为示出图1的无基准频率检测器在经历抖动时捕获到的眼图的图。
图5为根据本发明一实施例的容抖无基准频率检测器的示意图。
图6为根据本发明一实施例的一种实施容抖无基准频率检测器的方案的示意图。
图7为根据本发明一实施例的反相电路的示意图。
图8为根据本发明一实施例的缓冲电路的示意图。
图9为根据本发明一实施例的共模逻辑到互补型金属氧化物半导体(CML-to-CMOS)电平转换电路的示意图。
图10为根据本发明一实施例的NAND门电路的示意图。
图11为根据本发明一实施例的示出图5的容抖无基准频率检测器在经历抖动时捕获的波形的图。
图12为根据本发明一实施例的示出图5的容抖无基准频率检测器在经历抖动时捕获的眼图的图。
图13为根据本发明一实施例的一种在经历抖动时执行无基准频率检测的方法的流程图。
具体实施方式
首先应理解，尽管下文提供一个或多个实施例的说明性实施方式，但所公开的系统和/或方法可使用任何数目的技术来实施，无论该技术是当前已知还是现有的。本发明决不应限于下文所说明的说明性实施方式、附图和技术，包括本文所说明并描述的示例性设计和实施方式，而是可在所附权利要求书的范围以及其等效物的完整范围内修改。
频率检测器通常在基于锁相环(PLL)的CDR中使用，以从数据中恢复时间信息。无基准频率检测器是指一种包括频率检测环路的频率检测器，该频率检测环路在失锁状态下自动激活，而在完成频率捕获之后自动去激活，无需使用参考时钟或锁定检测器。省去参考时钟和锁定检测器减少了硬件部件的数量并降低了功耗。因此，无基准频率检测器可为CDR提供一种有吸引力的方案。
图1为无基准频率检测器100的示意图。频率检测器100包括三个D型触发器(DFF)111、112和113，延迟缓冲器120和电荷泵130。DFF 111、112和113包括示为D的数据输入端口114、时钟输入端口115和示为Q的输出端口116。DFF 111、112和113均还包括用于通过时钟输入端口115处的时钟信号对数据输入端口114处的数字数据信号进行采样并通过输出端口116输出采样信号的电路。上述采样可在时钟周期的上升沿或下降沿处执行。延迟缓冲器120包括用于将输入信号延迟一段时间的电路，该段时间可为约四分之一的时间单位的持续时间。电荷泵130包括用于控制环路滤波器中的电流流动的电路。例如，电荷泵130可以是包括将到达或来自环路滤波器的电流驱动的电流源的V2I转换器。
频率检测器100接收数据信号VB和时钟信号CK作为输入。时钟信号CK由压控振荡器(VCO)生成。时钟信号CK通过对应的数据输入端口114提供给DFF 111和112。数据信号VB通过DFF 111的时钟输入端口115提供给DFF 111。数据信号通过延迟缓冲器120延迟约四分之一的时间单位，以产生延迟信号VD，该延迟信号VD通过DFF 112的时钟输入端口115提供给DFF 112。DFF 111在数据信号VB的上升沿对时钟信号CK进行采样并通过DFF 111的输出端口116输出采样输出信号Q1。类似地，DFF 112在延迟信号VD的上升沿对时钟信号CK进行采样并通过DFF 112的输出端口116输出采样输出信号Q2。输出信号Q1和Q2包括相同的周期，该周期与数据信号VB和时钟信号CK之间的频率差成正比或反比。输出信号Q1和Q2之间的相对相移表示频率差的极性。当输出信号Q1大于输出信号Q2时，时钟信号CK的频率小于数据信号VB的频率。当输出信号Q1小于输出信号Q2时，时钟信号CK的频率大于数据信号VB的频率。
DFF 113耦合到DFF 111和112的输出端口116。DFF 113通过DFF 113的数据输入端口114接收输出信号Q1并通过DFF 113的时钟输入端口115接收输出信号Q2。DFF 113通过输出信号Q2对输出信号Q1进行采样。当输出信号Q1大于输出信号Q2时，DFF 113产生逻辑高电平的输出信号Q3。当输出信号Q1小于输出信号Q2时，DFF 113产生逻辑低电平的输出信号Q3。逻辑高电平表示二进制值1，逻辑低电平表示二进制值0。逻辑高电平和逻辑低电平的电压电平取决于频率检测器100使用的供电电压。由于输出信号Q3携带数据信号VB和时钟信号CK之间的频率差的极性，所以输出信号Q3可用于指示电荷泵130对环路滤波器充电或放电。环路滤波器的输出电压随着环路滤波器充电或放电而增加或降低。因此，环路滤波器的输出电压可用于控制VCO，其中，时钟信号CK的频率与输出电压成正比。例如，电荷泵130在输出信号Q3为高电平时用于对环路滤波器充电，而在输出信号Q3为低电平时用于对环路滤波器放电。当时钟信号CK的频率锁定到数据信号VB的频率时，需要去激活环路滤波器的充电或放电。如图所示，输出信号Q2用于控制电荷泵130的激活和去激活。电荷泵130的激活为低电平有效，因此输出信号Q2的反相信号用于激活和去激活电荷泵130，如气泡140所示。在校正时钟信号CK以匹配数据信号VB的频率之后，信号CK可用于对数据信号VB或数据信号VB的副本重定时或进行采样以进行数据恢复，如下文更充分地描述。
图2为示出无基准频率检测器100在锁定条件下模拟的波形的图200。锁定条件是指用于对输入数据信号进行采样的时钟信号的频率约等于输入数据信号的频率时的条件。在图200中，x轴表示某些恒定单位的时间，y轴表示某些恒定单位的电压。波形VB 210对应于频率检测器100中的数据信号VB。波形VD 220对应于频率检测器100中的延迟信号VD。波形VC 230对应于延迟了约八分之一的时间单位的持续时间的数据信号VB。波形CK 240对应于频率检测器100中的时钟信号CK。波形Q1 250对应于频率检测器100中的DFF 111的输出信号Q1。波形Q2 260对应于频率检测器100中的DFF 112的输出信号Q2。如图所示，当时钟信号CK的频率锁定到数据信号VB的频率时，数据信号VB中的比特转换总是发生在时钟信号CK为低电平的时候，如点线271所示，而数据信号VD中的比特转换总是发生在时钟信号CK为高电平的时候，如点线272所示。因此，在锁定条件下，信号Q1保持恒定的逻辑低电平，信号Q2保持恒定的逻辑高电平。因此，信号Q1和Q2包括锁定条件下的逻辑状态01。另外，波形CK 240的上升沿对齐到波形VC 230中的比特转换，如点线273所示。因此，原始数据比特可通过时钟信号CK的下降沿对波形VC 230的信号进行采样来恢复。
然而，如果VB和VD发生抖动，则时钟信号CK的上升沿可瞬间向左或向右漂移。出现抖动的原因有很多种，例如传输线上的噪声、接收数据流中的符号间干扰(ISI)和原始传输源数据流中的噪声。当漂移超过时序余量281或282时，漂移可导致VB和VD同时在时钟信号CK为低电平或时钟信号CK为高电平时进行转换，因此会切换信号Q1和Q2。切换改变了Q1和Q2的逻辑状态，导致频率检测器100错误地检测到锁定损失并对时钟信号CK的频率进行了不必要的校正。
图3为示出无基准频率检测器100在抖动时捕获到的波形的图300。在图300中，x轴表示某些恒定单位的时间，y轴表示单位为电压的信号幅度。波形Q1 310对应于频率检测器100中的输出信号Q1。波形Q2 320对应于频率检测器100中的输出信号Q2。波形Q3 330对应于频率检测器100中的输出信号Q3。信号Q1、Q2和Q3为差分信号，每个信号均包括幅度相等、极性相反的一对正负信号。实曲线对应于正信号，点曲线对应于负信号。波形340对应于由电荷泵130驱动的环路滤波器生成的控制电压。控制电压用于驱动VCO，该VCO生成频率检测器中的时钟信号CK。区域390对应于存在抖动的时间段。如图所示，波形Q2 320中的正信号和负信号在存在抖动的情况下切换，导致信号Q1和Q2从锁定状态01转换到状态00或状态11。当Q1和Q2瞬间转换到状态11时，由于如上所述Q2保持高电平且电荷泵130为低电平有效，则电荷泵130保持不活动状态。然而，当Q1和Q2瞬间转换到状态00时，由于Q2为低电平，则电荷泵130错误地激活，因此导致环路滤波器对控制电压进行了不必要的改变，如波形VCTRL 340所示。驱动电压的变化导致VCO不稳定，因此VCO的频率不再锁定到输入数据频率。
图4为示出无基准频率检测器100在经历抖动时捕获到的眼图410的图400。x轴表示某些恒定单位的时间，y轴表示某些恒定单位的信号幅度。眼图410对应于由频率检测器100重定时的数据信号。重定时的数据信号是指通过时钟信号对原始输入数据信号的副本进行的采样，该时钟信号由频率检测器100等频率检测器来调整。如图所示，眼图410由于抖动几乎关闭，因此数据比特无法正确地从重计时的数据信号中恢复。
本文公开了用于提供高抖动容限的无基准频率检测器的实施例。所公开的实施例采用一种包括三个采样电路的无基准频率检测器。第一采样电路根据输入数据信号对VCO生成的时钟信号进行采样，以产生第一输出信号Q1。第二采样电路根据输入数据信号的延迟副本对时钟信号进行采样，以产生第二输出信号Q2，其中，延迟为约四分之一的时间单位的持续时间。第三采样电路通过第二输出信号对第一输出信号进行采样，以产生第三输出信号。第三输出信号指示电荷泵控制环路滤波器的电流流动，以便将VCO的频率对齐到输入数据信号的频率。然而，所公开的实施例仅在Q1处于逻辑高电平且Q2处于逻辑低电平时激活电荷泵，而不是基于频率检测器100中的Q2直接激活电荷泵。所公开的实施例通过在电荷泵的输入处插入NAND门执行激活条件，其中，Q1和Q2作为输入。在一实施例中，第一、第二和第三采样电路通过包括CML逻辑电路的DFF来实施，NAND门通过CMOS逻辑电路来实施。因此，在将CML到CMOS电平转换器应用于NAND门的输出端之前，CML到CMOS电平转换器用于将第一输出信号Q1和第二输出信号Q2从CML差分信号转换到CMOS轨到轨信号。NAND门的使用避免了频率检测器在高抖动时错误地触发VCO频率校正。所公开的频率检测器宜于在以约10Gbps到约100Gbps工作的光模块等高速系统中使用。
图5为根据本发明一实施例的容抖无基准频率检测器500的示意图。频率检测器500使用逻辑部件来避免频率检测器500对VCO过驱动以及抖动时对VCO的频率进行不必要的校正。频率检测器500包括三个DFF 511、512和513，延迟缓冲器520，电荷泵530和NAND门540。DFF 511、512和513与DFF 111、112和113类似。延迟缓冲器520与延迟缓冲器120类似。电荷泵530与电荷泵130类似。DFF 511通过数据信号VB对时钟信号CK进行采样，以产生第一输出信号Q1，其中，时钟信号CK由本地VCO生成。延迟缓冲器520将数据信号VB延迟约四分之一的时间单位的持续时间，以产生延迟信号VD。DFF 512通过延迟信号VD对时钟信号CK进行采样，以产生第二输出信号Q2。
为了避免在VCO的频率锁定到数据信号VB的频率时因抖动而错误地激活电荷泵530，频率检测器500使用NAND门540，以仅在第一输出信号Q1为高电平且第二输出信号Q2为低电平时执行激活条件。NAND门540耦合到DFF 511和512，并且用于接收第二输出信号Q2的反向信号和第一输出信号Q1作为输入。NAND门540对第二输出信号Q2的反向信号和第一输出信号Q1执行NAND运算。下表汇总了NAND门540的逻辑：
表1：NAND门540的逻辑
如表1所示，NAND门540仅在Q1和Q2包括逻辑状态10时产生逻辑低电平的输出。由于电荷泵530为低电平有效，所以在使用信号开/关来激活电荷泵530之前对NAND门540的输出信号，示为开/关，进行反转。
DFF 513通过Q2对Q1进行采样，以产生指示数据信号VB和时钟信号CK之间频率差的极性的误差信号Q3。误差信号Q3驱动电荷泵530对环路滤波器充电或放电，这产生用于调整VCO的频率以匹配数据信号VB的频率的控制电压。频率检测器500可用于采用DFF 511、512和513进行如图所示的频率对比或者可用于采用其它合适的逻辑电路来实施类似功能。
图6为根据本发明一实施例的一种实施频率检测器500等容抖无基准频率检测器的方案600的示意图。方案600采用三个DFF模块611、612和613，V2I模块630，两个CML到CMOS模块641和642，NAND模块650、缓冲模块660和反相模块670来实施频率检测器500。方案600使用差分电路并分别通过字母P和字母M表示一对差分正负信号分量。负信号分量是正信号分量的反向分量。方案600对一对差分数据信号VBM和VBP、一对差分延迟信号VDM和VDP和一对差分时钟信号VCO_CKM和VCO_CKP进行操作。数据信号VBM和VBP对应于频率检测器500中的输入数据信号VB。延迟信号VDM和VDP对应于信号VB延迟了约四分之一时间单位后的延迟信号VD。时钟信号CKM和CKP对应于频率检测器500控制的VCO生成的时钟信号CK。
DFF模块611、612和613可包括用于实施DFF 511、512和513的采样功能的CML电路。DFF模块611、612和613中的每一个DFF模块还包括：差分数据输入端口621，包括端子DM和DP；差分时钟输入端口622，包括端子CKM和CKP；以及差分输出端口623，包括端子QM和QP。数据输入端口621、时钟输入端口622和输出端口623分别与数据输入端口114、时钟输入端口115和输出端口116类似，并提供差分端子的更详细视图。DFF模块611、612和613称为采样电路。V2I模块630、NAND模块650、缓冲模块660、反相模块670和CML到CMOS模块641和642称为控制电路。
DFF模块611、612和613的配置与频率检测器500中的DFF 511、512和513的配置类似，它们相互耦合。DFF模块611和612的数据输入端口621用于连接到该对差分时钟信号VCO_CKM和VCO_CKP。DFF模块611的时钟输入端口622用于连接到该对差分数据信号VBM和VBP。DFF模块612的时钟输入端口622用于连接到该对差分延迟信号VDM和VDP。DFF模块611的输出端口623产生一对差分输出信号Q1M和Q1P，这对信号耦合到DFF模块613的数据输入端口621。DFF模块612的输出端口623产生一对差分输出信号Q2M和Q2P，这对信号耦合到DFF模块613的时钟输入端口622。DFF模块613的输出端口623产生一对差分输出信号Q3M和Q3P。
CML到CMOS模块641和642包括用于将信号从CML电压电平转换到CMOS逻辑电压电平的电路。例如，CML可包括比CMOS逻辑低的输出电压摆幅。CML到CMOS模块641和642中的每一个还包括：差分输入端口645，包括端子VIN_M和VIN_P；以及差分输出端口646，包括端子VOUT_M和VOUT_P。输入端口645接收CML差分信号，输出端口646产生从接收到的CML差分信号转换而来的CMOS轨到轨信号。CML到CMOS模块641和642的内部电路在下文进行了更充分地描述。CML到CMOS模块641的输入端口645用于从DFF模块611接收信号Q1M和Q1P并在输出端口646处产生电平移位信号Q1P_LS和Q1M_LS。CML到CMOS模块642的输入端口645用于从DFF模块612接收信号Q2M和Q2P并产生电平移位信号Q2P_LS和Q2M_LS。如图所示，配置DFF模块611、612和613与CML到CMOS模块641和642之间的连接，使得正信号分量连接到正端子，负信号分量连接到负端子。
NAND模块650包括用于实施NAND门540的NAND运算的电路。缓冲模块660包括用于将信号缓冲或延迟一段时间的电路，该段时间的单位可以是时钟周期。反相模块670包括用于对信号极性反转的电路。NAND模块650耦合到CML到CMOS模块641和642，并用于接收信号Q1P_LS和Q2M_LS作为输入A和B以及产生信号Q1P_LS和Q2M_LS的NAND作为输出Y。NAND模块650的输入状态和输出状态在表1中示出。反相模块670和缓冲模块660耦合到NAND模块650的输出。反相模块670包括用于将NAND模块650的输出信号反转以产生输出信号FONOFF_M的电路。缓冲模块660包括用于将NAND模块650的输出信号延迟一段时间的电路，这种延迟与反相模块670的延迟类似。缓冲模块660产生输出信号FONOFF_P。输出信号FONOFF_M和FONOFF_P用于形成差分对，以激活或去激活V2I模块630。
V2I模块630包括用于将电压转换到电流的电流源。V2I模块630还包括：差分信号调整端口631，包括端子ADJM和ADJP；差分激活端口632，包括端子ONOFFM和ONOFFP；以及输出电流端口633，示为IOUT。信号调整端口631用于从DFF模块613的输出端口623接收输出信号Q3M和Q3P。激活端口632用于分别从反相模块670和缓冲模块660的输出端接收输出信号ONOFFM和ONOFFP。当ONOFFP信号处于逻辑高电平时，V2I模块630在输出端口633处产生电流信号，其中，电流量取决于信号Q3M和Q3P。电流信号用于驱动到达和来自环路滤波器的电流以控制VCO的频率。
图7为根据本发明一实施例的反相电路700的示意图。反相模块670可采用电路700来实施信号反转功能。电路700包括示为M1的n-沟道金属氧化物半导体(NMOS)晶体管710和示为M2的p-沟道金属氧化物半导体(NMOS)晶体管720。NMOS晶体管710和PMOS晶体管720的漏极和栅极相互连接。NMOS晶体管710的源极连接到示为GND的接地。PMOS晶体管720的源极连接到示为VDD的供电电压。反相器700的输入，示为A，连接到NMOS晶体管710和PMOS晶体管720的栅极。反相电路700的输出，示为Y，连接到NMOS晶体管710和PMOS晶体管720的漏极。当输入A为低电平时，NMOS晶体管710关闭，PMOS晶体管720打开，从而提供输出Y和VDD轨之间的连接路径。因此，输出Y处于逻辑高电平。当输入A为高电平时，NMOS晶体管710打开，PMOS晶体管720关闭，从而提供输出Y和GND之间的连接路径。因此，输出Y处于逻辑低电平。
图8为根据本发明一实施例的缓冲电路800的示意图。缓冲模块600可采用电路800来实施缓冲功能。电路800包括与反相电路700类似的两个反相电路810和820。反相电路810接收输入信号A，并产生输入信号A的反向信号，示为Z。反相电路820接收反转信号Z，并产生信号Z的反向信号，示为Y。因此，电路800输出输入信号A的延迟副本。
图9为根据本发明一实施例的CML到CMOS电平转换电路900的示意图。CML到CMOS模块650可采用电路900来实施电平转换功能。电路900将CML电压电平转换到CMOS逻辑电压电平。电路900包括两个差分逻辑部分910和920以及输出部分930。差分逻辑部分910包括示为M1的NMOS晶体管911和示为M2的NMOS晶体管912。差分逻辑部分920包括示为M3的PMOS晶体管913和示为M4的PMOS晶体管914。NMOS晶体管911的栅极接收输入电压VINP，NMOS晶体管912的栅极接收输入电压VINM。输入电压VINP和VINM包括CML电压电平。NMOS晶体管911的漏极连接到PMOS晶体管913的漏极和PMOS晶体管914的栅极。NMOS晶体管912的漏极连接到PMOS晶体管914的漏极和PMOS晶体管913的栅极。NMOS晶体管911和912的源极连接到示为GND的接地。PMOS晶体管913和914的源极连接到示为VDD的供电电压，该电压为CMOS轨电压。在操作中，当VINP为高电平时，VINM为低电平。因此，NMOS晶体管911打开，NMOS晶体管912关闭，导致VA为逻辑低电平。VA的转换使PMOS晶体管914打开，从而提供VB和VDD轨之间的连接路径。当VINP为低电平时，VINM为高电平。因此，NMOS晶体管911关闭，NMOS晶体管912打开，导致VB为逻辑低电平。VB的转换使PMOS晶体管913打开，从而提供VA和VDD轨之间的连接路径。
输出部分930包括与反相电路700、810和820类似的两个反相电路931和932。反相电路931耦合到信号VA，并产生信号VA的反向信号，示为VOUTP。反相电路932耦合到信号VB，并产生信号VB的反向信号，示为VOUTM。信号VOUTP和VOUTB包括涉及VDD和GND的电压电平，该电压电平为CMOS电压电平。
图10为根据本发明一实施例的NAND门电路1000的示意图。NAND模块650可采用电路1000来实施NAND运算。电路1000包括分别示为M1和M2的两个NMOS晶体管1011和1012以及分别示为M3和M4的两个PMOS晶体管1013和1014。NMOS晶体管1011的源极连接到NMOS晶体管1012的漏极。NMOS晶体管1012的源极连接到示为GND的接地。NMOS晶体管1011和1012的栅极分别连接到一对输入A和B。PMOS晶体管1013和1014的漏极连接到NMOS晶体管1011的漏极，NMOS晶体管1011的漏极是NAND电路1000的输出，示为Y。PMOS晶体管1013和1014的源极连接到示为VDD的供电电压。PMOS晶体管1014和1013的栅极分别连接到一对输入A和B。NMOS晶体管1011和1012充当下拉网络，其中，当输入A和B为低电平时，输出Y为低电平。PMOS晶体管1013和1014充电上拉网络，其中，当输入A或B为低电平时，输出Y为高电平。
图11为根据本发明一实施例的示出容抖无基准频率检测器500捕获到的波形的图1100。在图1100中，x轴表示某些恒定单位的时间，y轴表示单位为电压的信号幅度。图1100通过根据方案600实施频率检测器来生成。在图1100中，实曲线对应于正差分信号分量，点曲线对应于负差分信号分量。波形Q1 1110所示为在DFF模块611的输出处捕获到的信号Q1M和Q1P。波形Q2 1120所示为在DFF模块612的输出处捕获到的信号Q2M和Q2P。波形Q3 1130所示为在DFF模块613的输出处捕获到的信号Q3M和Q3P。波形F_ONOFF 1140所示为在反相模块670和缓冲模块660的输出处分别捕获到的信号F_ONOFFM和F_ONOFFP。波形VCTRL 1150所示为V2I模块630控制的环路滤波器产生的控制电压信号。控制电压信号用于调整VCO的频率，该VCO产生方案600中的时钟信号CKM和CKP。如图所示，当波形Q2 1120中的信号由于抖动切换时，波形F_ONOFF 1140中对应于信号F_ONOFFP的实曲线保持在逻辑高电平上而不是切换到逻辑低电平。对比波形VCTRL 340与波形VCTRL 1150，波形VCTRL 1150中的VCTRL信号稳定，而不像波形VCTRL 340中的VCTRL信号会变化。
图12为示出容抖无基准频率检测器500在经历抖动时捕获到的眼图1210的图1200。在图1200中，x轴表示某些恒定单位的时间，y轴表示某些恒定单位的信号幅度。眼图1210对应于频率检测器500在经历抖动时重定时的数据信号。相比于眼图410与眼图1210，眼图1210是打开的，而眼图410是关闭的。
图13为根据本发明一实施例的一种在经历抖动时执行无基准频率检测的方法1300的流程图。方法1300由频率检测器500等频率检测器采用，频率检测器500是CDR电路的一部分。方法1300采用的机制与频率检测器500和方案600的类似。在步骤1310处，根据数据信号对时钟信号进行采样，以产生第一采样信号。例如，第一D触发器，例如DFF 111、112、113、511、512和513或者DFF模块611、612和613，可用于对时钟信号进行采样。在步骤1320处，将数据信号延迟四分之一的时间单位的持续时间，以产生延迟信号。例如，与延迟缓冲器120和520、缓冲模块660和缓冲电路800类似的缓冲器可用于延迟数据信号。在步骤1330处，根据延迟信号对时钟信号进行采样，以产生第二采样信号。在步骤1340处，根据第一采样信号和第二采样信号执行NAND运算，以产生激活信号。激活信号用于激活电荷泵以将时钟信号的频率对齐到数据信号的频率。例如，NAND门，例如NAND门540、NAND模块650和NAND电路700，可用于执行NAND运算。为了生成激活信号而使得电荷泵仅在第一采样信号处于逻辑状态1和第二采样信号处于逻辑状态0时激活，NAND门接收第二采样信号的反向信号和第一采样信号作为输入。NAND门的输出在上述表1中示出。
虽然本发明提供多个具体实施例，但应当理解，所公开的系统和方法也可通过其它多种具体形式体现，而不会脱离本发明的精神或范围。本发明的示例应被视为说明性而非限制性的，且本发明并不限于本文中所给出的细节。例如，各种元件或部件可以在另一系统中组合或整合，或者某些特征可以省略或不实施。
此外，在不脱离本发明的范围的情况下，各种实施例中描述和说明为离散或独立的技术、系统、子系统和方法可以与其它系统、模块、技术或方法进行组合或集成。展示或论述为彼此耦合或直接耦合或通信的其它项也可以采用电方式、机械方式或其它方式经由某一接口、设备或中间组件间接地耦合或通信。其它变更、替换、更替示例对本领域技术人员而言是显而易见的，均不脱离此处公开的精神和范围。

Claims (20)

1.一种装置，其特征在于，包括：
第一采样电路，用于根据数据信号对时钟信号进行采样，以产生第一采样信号；
第二采样电路，用于根据延迟信号对所述时钟信号进行采样，以产生第二采样信号；以及
耦合到所述第一采样电路和所述第二采样电路的控制电路，其中，所述控制电路用于根据所述第一采样信号和所述第二采样信号执行与非(NAND)运算，以产生用于激活所述时钟信号的频率调整的激活信号。
2.根据权利要求1所述的装置，其特征在于，所述延迟信号对应于延迟四分之一的时间单位的所述数据信号，所述控制电路包括NAND门，所述控制电路还用于通过向所述NAND门施加所述第二采样信号的反相信号和所述第一采样信号来执行所述NAND运算，以产生所述激活信号。
3.根据权利要求2所述的装置，其特征在于，所述数据信号、所述延迟信号和所述时钟信号为包括共模逻辑(CML)电压电平的差分信号；所述第一采样电路包括第一共模逻辑至互补型金属氧化物半导体(CML-to-CMOS)转换器，用于将所述第一采样信号从所述CML电压电平转换到互补型金属氧化物半导体(CMOS)逻辑电压电平，以产生第一电平转换信号；所述第二采样电路包括第二CML到CMOS转换器，用于将所述第二采样信号从所述CML电压电平转换到所述CMOS逻辑电压电平，以产生第二电平转换信号。
4.根据权利要求3所述的装置，其特征在于，所述控制电路还用于通过向所述NAND门的输入施加所述第一电平转换信号的正信号分量和所述第二电平转换信号的负信号分量来执行所述NAND运算。
5.根据权利要求3所述的装置，其特征在于，所述控制电路还包括：
反相器，耦合到所述NAND门并用于反转由所述NAND门产生的所述激活信号，以产生负差分信号分量，其中，所述反相器与延迟时间相关联；
缓冲器，耦合到所述NAND门并用于将所述激活信号延迟所述延迟时间，以产生正差分信号分量；以及
耦合到所述反相器和所述缓冲器的电荷泵，其中，所述电荷泵用于根据从所述激活信号产生而来的所述正差分信号分量和所述负差分信号分量激活所述时钟信号的频率调整。
6.根据权利要求5所述的装置，其特征在于，所述第一CML到CMOS转换器、所述第二CML到CMOS转换器、所述NAND门、所述反相器和所述缓冲器包括CMOS逻辑电路。
7.根据权利要求1所述的装置，其特征在于，所述第一采样电路和所述第二采样电路包括一个或多个D型触发器(DFF)。
8.根据权利要求1所述的装置，其特征在于，还包括耦合到所述第一采样电路和所述第二采样电路的第三采样电路，其中，所述第三采样电路用于根据所述第二采样信号对所述第一采样信号进行采样，以产生指示是增加还是降低所述时钟信号的频率以匹配所述数据信号的频率的频率误差信号。
9.根据权利要求1所述的装置，其特征在于，所述数据信号和所述时钟信号在约10吉比特/秒(Gbps)和约100Gbps之间工作。
10.一种方法，其特征在于，包括：
根据数据信号对时钟信号进行采样，以产生第一采样信号；
将所述数据信号延迟四分之一的时间单位的持续时间，以产生延迟信号；
根据所述延迟信号对所述时钟信号进行采样，以产生第二采样信号；以及
根据所述第一采样信号和所述第二采样信号执行与非(NAND)运算，以产生用于激活电荷泵将所述时钟信号的频率对齐到所述数据信号的频率的激活信号。
11.根据权利要求10所述的方法，其特征在于，所述数据信号和所述时钟信号为包括共模逻辑(CML)电压电平的差分信号，所述方法还包括：
通过第一电平转换器将所述第一采样信号从所述CML电压电平转换到互补型金属氧化物半导体(CMOS)逻辑电压电平，以产生第一电平转换信号；以及
通过第二电平转换器将所述第二采样信号从所述CML电压电平转换到所述CMOS逻辑电压电平，以产生第二电平转换信号。
12.根据权利要求11所述的方法，其特征在于，所述执行NAND运算还包括：
向非(NAND)门的第一输入施加所述第一电平转换信号的正信号分量施加；以及
向所述NAND门的第二输入施加所述第二电平转换信号的负信号分量。
13.根据权利要求11所述的方法，其特征在于，还包括：通过以下方式从所述激活信号中生成差分信号：
反转所述激活信号，以产生所述差分信号的负信号分量；以及
延迟所述激活信号，以产生所述差分信号的正信号分量。
14.根据权利要求10所述的方法，其特征在于，还包括：根据所述第二采样信号对所述第一采样信号进行采样，以产生用于校正所述时钟信号的频率的频率误差信号。
15.一种装置，其特征在于，包括：
与非(NAND)门，包括第一NAND门输入端口、第二NAND门输入端口和NAND门输出端口；以及
电压电流(V2I)转换器，包括V2I转换激活端口和V2I转换输出电流端口，其中，
所述V2I转换激活端口耦合到所述NAND门输出，以及
所述V2I转换输出电流端口耦合到频率检测环路滤波器。
16.根据权利要求15所述的装置，其特征在于，还包括：
第一D型触发器(DFF)，包括第一DFF数据输入端口、第一DFF时钟输入端口和耦合到所述第一NAND门输入端口的第一DFF输出端口；以及
第二DFF，包括第二DFF数据输入端口、第二DFF时钟输入端口和耦合到所述第二NAND门输入端口的第二DFF输出端口。
17.根据权利要求16所述的装置，还包括第三DFF，包括耦合到所述第一DFF输出端口的第三DFF数据输入端、耦合到所述第二DFF输出端口的第三DFF时钟输入端口，以及第三DFF输出端口，其中，所述V2I转换器还包括耦合到所述第三DFF输出端口的V2I转换电流调整端口。
18.根据权利要求16所述的装置，其特征在于，所述装置还包括：
第一共模逻辑到互补型金属氧化物半导体(CML-to-CMOS)转换器，包括第一差分输入端口和含有第一正端子和第一负端子的第一差分输出端口；以及
第二CML到CMOS转换器，包括第二差分输入端口和含有第二正端子和第二负端子的第二差分输出端口，其中，
所述第一差分输入端口耦合到所述第一DFF输出端口，
所述第二差分输入端口耦合到所述第二DFF输出端口，
所述第一差分输出端口的所述第一正端子耦合到所述第一NAND门输入端口，以及
所述第二差分输出端口的所述第二负端子耦合到所述第二NAND门输入端口。
19.根据权利要求18所述的装置，其特征在于，还包括：
反相器，包括反相输入端口和反相输出端口；以及
缓冲器，包括缓冲输入端口和缓冲输出端口，其中，
所述V2I转换激活端口为包括正激活端子和负激活端子的差分端口，
所述反相输入端口耦合到所述NAND门输出端口，
所述反相输出端口耦合到所述正激活端子，
所述缓冲输入端口耦合到所述NAND门输出端口，以及
所述缓冲输出端口耦合到所述负激活端子。
20.根据权利要求19所述的装置，其特征在于，所述第一CML到CMOS转换器、所述第二CML到CMOS转换器、所述NAND门、所述缓冲器和所述反相器包括p-沟道金属氧化物半导体(NMOS)晶体管和n-沟道金属氧化物半导体(NMOS)晶体管。
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