CN206506516U - 电路装置 - Google Patents

Abstract

本申请提供了一种电路装置。该电路装置包括：第一电路，配置为响应于以某频率工作的输入时钟信号而生成中间信号，其中(i)所述第一电路根据阈值频率修改所述输入时钟信号以生成所述中间信号的波形，并且(ii)所述中间信号的所述波形具有(a)脉冲和(b)稳态中的至少一种；以及第二电路，配置为响应于所述中间信号而生成控制信号，其中(i)所述第二电路修改所述中间信号以生成所述控制信号，并且(ii)所述控制信号(a)在所述中间信号具有所述脉冲时具有第一状态，并且(b)在所述中间信号具有所述稳态时具有第二状态。本实用新型用于电路装置。其技术效果是可以提供一种改进的电路装置。

Description

电路装置

技术领域

本实用新型一般地涉及时钟电路，并且更特别地，涉及用于实现快速响应的无参考频率检测器的装置。

背景技术

常规的频率检测器将输入时钟的频率与参考时钟的频率进行比较，以确定输入时钟是比参考时钟快还是慢。一种实施方式使用两个分开的计数器对输入时钟的边沿和参考时钟的边沿进行计数。然后，在经过特定数量的参考周期后，比较储存在这些计数器中的值。这种实施方式的比较是缓慢的。某些应用(诸如在存储器接口中的应用)不具有可用的参考时钟。在某些应用中还需要与频率阈值比较的快速检测。

期望实现快速响应的无参考频率检测器。

实用新型内容

本实用新型的一个方面的目的是提供一种改进的装置。

根据本实用新型的一个方面，电路装置可以包括：第一电路，配置为响应于以某频率工作的输入时钟信号而生成中间信号，其中(i)所述第一电路根据阈值频率修改所述输入时钟信号以生成所述中间信号的波形，并且(ii)所述中间信号的所述波形具有(a)脉冲和(b)稳态中的至少一种；以及第二电路，配置为响应于所述中间信号而生成控制信号，其中(i)所述第二电路修改所述中间信号以生成所述控制信号，并且(ii)所述控制信号(a)在所述中间信号具有所述脉冲时具有第一状态，并且(b)在所述中间信号具有所述稳态时具有第二状态。

根据一个实施例，(i)所述第一电路可以包括第一脉冲成形级，并且(ii)所述第二电路可以包括第二脉冲成形级。

根据一个实施例，所述脉冲可以与所述输入时钟信号的所述频率相关。

根据一个实施例，所述第一电路可以包括：第一非对称变换器，配置为响应于所述输入时钟信号而生成第一子信号；以及第二非对称变换器，配置为响应于所述输入时钟信号而生成第二子信号，其中所述第一子信号和所述第二子信号被结合以生成所述中间信号。

根据一个实施例，使用逻辑门可以结合所述第一子信号和所述第二子信号。

根据一个实施例，所述逻辑门可以包括异或门。

根据一个实施例，所述第二电路可以包括：非对称变换器，配置响应于所述输入时钟信号而生成子信号；以及常规变换器，配置为响应于所述子信号而生成所述控制信号。

根据一个实施例，当所述输入时钟信号的所述频率小于所述阈值频率时，所述中间信号的所述波形可以具有脉冲。

根据一个实施例，当所述输入时钟信号的所述频率大于所述阈值频率时，所述中间信号的所述波形可以具有所述稳态。

根据一个实施例，所述脉冲的宽度可以基于所述阈值频率。

根据一个实施例，所述脉冲的所述宽度可以大约为0.5除以所述阈值频率。

根据一个实施例，所述脉冲可以对应于所述输入时钟信号的上升沿和下降沿。

根据一个实施例，所述控制信号可以表示所述输入时钟信号的所述频率与所述阈值频率的比较。

根据一个实施例，所述阈值频率可以是预定值。

根据一个实施例，所述阈值频率可以基于针对所述第一电路的设计选择的偏置电流被预定。

根据一个实施例，所述阈值频率可以基于为设计所述第一电路所选择的构件被预定。

根据一个实施例，所述脉冲可以包括负脉冲。

根据一个实施例，所述控制信号的所述第一状态可以是逻辑高值。

根据一个实施例，所述控制信号的所述第二状态可以是逻辑低值。

根据一个实施例，所述第一电路和所述第二电路可以被实现为串联的。

本实用新型的一个方面的技术效果是可以提供一种改进的电路装置。

附图说明

根据下面的详细描述以及所附的权利要求书和附图，本实用新型的实施例将是显而易见的，在附图中：

图1是时钟发生电路的框图；

图2是本实用新型的一个实施例的框图；

图3是脉冲成形电路的电路图；

图4是脉冲成形电路的电路图；

图5是例示级1脉冲成形的时序图；

图6是例示输入频率高于阈值频率的状况的时序图；

图7是示出输入频率小于阈值频率的情形的时序图；

图8是示出输入频率大于阈值频率的情形的时序图；

图9是示出输入频率接近参考频率但仍小于参考频率的情形的时序图；并且

图10是一个示例实施例的仿真的时序图。

具体实施方式

本实用新型的实施例包括提供一种检测器，该检测器可以(i)被实现为没有时钟参考，(ii)提供快速响应，(iii)提供无参考的模拟型频率，(iv)包括串联的两个脉冲成形电路以实现频率检测的功能，(v)实现没有外部参考时钟的频率检测器，该频率检测器可以用于外部参考时钟不可用的应用中，(vi)在一个周期内产生结果，和/或(vii)被实现为一个或多个集成电路。

参照图1，示出了根据本实用新型的一个实施例的电路50的框图。电路50一般地包括区块(或电路)60、区块(或电路)70、区块(或电路)80、区块(或电路)90和/或区块(或电路)100。电路60可以实现相位频率检测器(PFD)。电路70可以实现电荷泵电路。电路80可以实现电压控制振荡器(VCO)电路。电路90可以实现分频器。电路100可以实现快速响应的无参考频率检测器。

电路100可以具有可以接收信号(例如，CLK_IN)的输入110。信号CLK_IN可以是输入时钟信号。例如，信号CLK_IN可以是电路50的输入。信号CLK_IN可以在某频率(例如，f_in)处工作(例如，振荡)。电路100可以具有可以表示信号(例如，OUT2)的输出112。信号OUT2可以是电路50的输出。信号OUT2可以表示输入时钟信号CLK_IN的频率f_in与预定的阈值频率(例如，f_th)的比较。

电路60可以具有可以接收信号CLK_IN的输入62，以及可以接收信号(例如，CKFB)的输入64。电路60可以具有可以给出信号(例如，UP)的输出66a以及可以给出信号(例如，DN)的输出66b。电路70可以具有可以接收信号UP的输入72a以及可以接收信号DN的输入72b。电路70可以具有可以给出信号(例如，VCTRL)的输出。信号VCTRL可以是电压控制信号。电路80可以具有可以接收信号VCTRL的输入82。电路80可以具有可以给出信号(例如，CKOUT)的输出84。信号CKOUT可以是电路50的输出。电路90可以具有可以接收信号CKOUT的输入92。电路90可以具有可以给出信号(例如，CKFB)的输出94。信号CKFB可以由电路60的输入64接收。

电路60可以响应于输入时钟信号CLK_IN和/或由分频器90给出的反馈信号CKFB而生成信号UP和/或信号DN。例如，信号UP和/或信号DN可以由电路60响应于信号CLK_IN与反馈信号CKFB之间的比较而生成。当来自电路90的反馈信号CKFB的频率低于输入时钟信号CLK_IN的频率时，PFD 60可以生成信号UP。当来自电路90的反馈信号CKFB的频率高于输入时钟信号CLK_IN的频率时，PFD 60可以生成信号DN。

参照图2，示出了电路100的框图。电路100可以被实现为频率检测器。电路100可以接收信号CLK_IN。电路100可以不接收参考时钟信号(例如，参考时钟信号可以不可用)。电路100可以给出信号OUT2。信号OUT2可以实现为控制信号。电路100可以被配置为检测锁相环(PLL)输入时钟信号的频率范围。

电路100一般地包括区块(或电路)130和区块(或电路)140。区块130可以被实现为第一脉冲成形电路(或级1电路)。电路140可以被实现为脉冲成形电路(或级2电路)。脉冲成形电路130和脉冲成形电路140可以被实现为串联的。电路100可以包括其他构件和/或连接(未示出)。由电路100实现的构件和/或连接的数量和/或类型可以根据具体实施方式的设计标准改变。

电路130可以在电路100的输入110处接收输入时钟信号CLK_IN。电路130可以具有可以给出信号OUT1的输出150。信号OUT1可以是中间信号。中间信号OUT1可以由电路130响应于输入时钟信号CLK_IN而生成。输入时钟信号CLK_IN可以在频率f_in处工作。中间信号OUT1可以具有基于输入时钟信号CLK_IN的频率f_in的波形形状。例如，电路130可以根据预定的阈值频率f_th修改输入信号CLK_IN，以生成中间信号OUT1的波形。

电路140可以具有输入152。输入152可以接收中间信号OUT1。电路140可以生成信号OUT2。信号OUT2可以在电路100的输出112处给出。信号OUT2可以是控制信号。

可以使用脉冲成形电路130和脉冲成形电路140来确定输入时钟信号CLK_IN的频率f_in是高于还是低于预定的阈值频率f_th。控制信号OUT2可以根据中间信号OUT1的波形的形状而变高或变低。中间信号OUT1和/或控制信号OUT2的波形的形状可以基于信号CLK_IN的频率f_in是高于还是低于频率f_th。控制信号OUT2可以被配置为表示输入时钟信号CLK_IN的频率f_in与预定的阈值频率f_th的比较。

第一级脉冲成形电路130可以被配置为修改(或处理)输入时钟信号CLK_IN的波形。在一个示例中，可以根据阈值频率f_th修改输入时钟信号CLK_IN。由第一级脉冲成形电路130对输入时钟信号CLK_IN进行的修改可以生成中间信号OUT1。由第一级脉冲成形电路130进行的修改可以生成具有特定形状(或波形)的中间信号OUT1。中间信号OUT1的波形的形状和/或特性可以根据具体实施方式的设计标准改变。

电路130可以在中间信号OUT1上生成一串脉冲。在一些实施例中，中间信号OUT1可以具有拥有脉冲的形状(或波形)。脉冲的宽度可以基于阈值频率。在一个示例中，脉冲的宽度可以是0.5/f_th。脉冲可以对应于输入时钟信号CLK_IN的上升沿和/或下降沿。当输入时钟信号CLK_IN的频率f_in高于阈值频率f_th时，中间信号OUT1可以具有拥有脉冲的波形形状。在一个示例中，中间信号OUT1的脉冲可以是负脉冲。

电路130可以在中间信号OUT1上产生稳态。在一些实施例中，中间信号OUT1可以具有拥有稳态和/或恒定电压的形状(或波形)。在一个示例中，中间信号OUT1可以具有恒定的高(例如，逻辑高)电压。在另一个示例中，中间信号OUT1可以具有恒定的低(例如，逻辑低)电压。当输入时钟信号CLK_IN的频率f_in低于阈值频率f_th时，中间信号OUT1可以具有拥有稳态(例如，恒定状态)的波形形状。

第二级脉冲成形电路140可以修改(或处理)中间信号OUT1。在一个示例中，可以根据阈值频率f_th修改中间信号OUT1。由第二级脉冲成形电路140对中间信号OUT1进行的修改可以生成控制信号OUT2。由第二级脉冲成形电路140进行的修改可以生成具有特定形状(或波形)的控制信号OUT2。控制信号OUT2的波形的形状和/或特性可以根据具体实施方式的设计标准改变。

控制信号OUT2可以表示频率f_in与阈值频率f_th之间的比较。控制信号OUT2可以具有稳态和/或恒定的波形形状。当中间信号OUT1具有脉冲时，控制信号OUT2可以被生成为具有一种状态，并且当中间信号OUT1具有稳态时，控制信号OUT2可以被生成为具有另一种状态。在一个示例中，当在中间信号OUT1上存在负脉冲(例如，f_in<f_th)时，控制信号OUT2可以是逻辑高电压。在另一个示例中，当中间信号OUT1为恒定的逻辑低电压(例如，f_in>f_th)时，控制信号OUT2可以是逻辑低电压。当中间信号OUT1具有拥有脉冲的波形时，第二级脉冲成形电路140可以处理脉冲以去除脉冲(例如，生成恒定的和/或稳态的波形)。例如，第二级脉冲成形电路140可以去除OUT1上的负脉冲。

参照图3，示出了脉冲成形电路130的一种示例实施方式的电路图。电路130一般地包括变换器INV1、变换器INV2、变换器INV3和变换器INV4。变换器INV1和变换器INV2可以被实现为具有非对称的充电/放电电流偏置。变换器INV3和变换器INV4可以被实现为标准变换器(例如，常规变换器)。

变换器INV1一般地包括晶体管Q1、晶体管Q2、晶体管Q3和晶体管Q4。在一个示例中，晶体管Q1和晶体管Q2可以被实现为PMOS晶体管。在一个示例中，晶体管Q3和晶体管Q4可以被实现为NMOS晶体管。所实现的晶体管的具体类型可以根据具体实施方式的设计标准改变。晶体管Q1可以接收偏置信号(例如，VBP1)。晶体管Q4可以接收偏置信号(例如，VBN1)。晶体管Q2和晶体管Q3可以接收输入时钟信号CLK_IN。

变换器INV2可以被实现为具有晶体管Q5、晶体管Q6、晶体管Q7和晶体管Q8。在一个示例中，晶体管Q5和晶体管Q6可以被实现为PMOS晶体管。在一个示例中，晶体管Q7和晶体管Q8可以被实现为NMOS晶体管。所实现的晶体管的具体类型可以根据具体实施方式的设计标准改变。晶体管Q5可以接收偏置信号(例如，VBP2)。晶体管Q8可以接收偏置信号(例如，VBN2)。晶体管Q6和晶体管Q7可以接收输入时钟信号CLK_IN。在一些实施例中，偏置信号VBP1和偏置信号VBP2可以是相同的信号和/或具有相同的值。在一些实施例中，偏置信号VBN1和偏置信号VBN2的特性和/或源可以是相同的信号和/或具有相同的值。偏置信号VBP1、偏置信号VBP2、偏置信号VBN1和/或偏置信号VBN2的实施方式可以根据具体实施方式的设计标准改变。

变换器INV1可以生成边沿延迟信号(例如，CKOUT1B)。信号CKOUT1B可以被实现为子信号。在一个示例中，边沿延迟信号CKOUT1B可以是具有延迟的下降沿的输入时钟信号CLK_IN的反相版本。输入时钟信号CLK_IN的延迟的下降沿可以被转换为在信号CKOUT1B中具有上升斜坡。变换器INV2可以生成边沿延迟信号(例如，CKOUT2B)。信号CKOUT2B可以被实现为子信号。在一个示例中，边沿延迟信号CKOUT2B可以是具有延迟的上升沿的输入时钟信号CLK_IN的反相版本。输入时钟信号CLK_IN的延迟的上升沿可以被转换为在信号CKOUT2B中具有下降斜坡。

边沿延迟信号CKOUT1B可以被送到变换器INV3的输入。边沿延迟信号CKOUT2B可以被送到变换器INV4的输入。电容器(例如，C1)可以为变换器INV3的输入提供滤波器(例如，对信号CKOUT1B进行滤波)。电容器(例如，C2)可以为变换器INV4的输入提供滤波器(例如，对信号CKOUT2B进行滤波)。

变换器INV3可以响应于信号CKOUT1B而生成信号(例如，CKOUT1)。变换器INV4可以响应于信号CKOUT2B而生成信号(例如，CKOUT2)。变换器INV3可以将信号CKOUT1B的上升斜坡转换成下降沿。对信号CKOUT1B的上升斜坡的转换(例如，变换器INV3反转信号的斜坡的中点和/或阈值)可以导致输入时钟信号CLK_IN的下降沿的延迟。在一个示例中，信号CKOUT1可以是输入时钟信号CLK_IN的具有延迟的下降沿的版本(例如，副本)。变换器INV4可以将信号CKOUT2B的下降斜坡转换成上升沿。对信号CKOUT2B的下降斜坡的转换(例如，变换器INV4反转信号的斜坡的中点或阈值)可以导致输入时钟信号CLK_IN的上升沿的延迟。在一个示例中，信号CKOUT2可以是输入时钟信号CLK_IN的具有延迟的上升沿的版本(例如，副本)。

可以实现门180。门180可以是被配置为结合子信号CKOUT1和子信号CKOUT2的逻辑门。门180可以被配置为实现异或(XOR)运算。在一个示例中，门180可以是XOR门。在一些实施例中，XOR门180可以是反相的(例如，同或(XNOR)门)。门180可以响应于信号CKOUT1和信号CKOUT2而生成信号OUT1。信号CKOUT1和信号CKOUT2可以分别从变换器INV3和变换器INV4被送到门180。

在一些实施例中，在输入时钟信号CLK_IN的频率f_in小于阈值频率f_th的情况下，门180的XOR运算可以在中间信号OUT1的波形上产生脉冲。在一些实施例中，在输入时钟信号CLK_IN的频率f_in大于阈值频率f_th的情况下，门180的XOR运算可以产生中间信号OUT1的恒定波形。例如，当输入时钟信号CLK_IN的频率f_in大于阈值频率f_th时，信号CKOUT1B和/或信号CKOUT2B的下降斜坡和/或上升斜坡可以不跨越变换器INV3和/或变换器INV4的阈值。如果上升斜坡和/或下降斜坡不跨越变换器INV3和/或变换器INV4的阈值，则信号CKOUT1和/或信号CKOUT2可以具有恒定值(或稳态值)。当信号CKOUT1和/或信号CKOUT2具有稳态值时，由门180进行的XOR运算可以导致具有恒定值的中间信号OUT1。

变换器INV1一般地实现了电流偏置iA和电流偏置iB。变换器INV2一般地实现了电流偏置iC和电流偏置iD。在一个示例中，偏置电流iA可以被实现为50uA的电流。在一个示例中，电流iB可以被实现为500uA的电流。在一个示例中，电流iC可以被实现为500uA的电流。在一个示例中，电流iD可以被实现为50uA的电流。变换器INV1和INV2可以被实现为并联的。变换器INV1和INV2可以具有非对称的充电/放电电流偏置。上方变换器INV1可以有较少的充电(或PMOS电流)。变换器INV1可以被实现为使信号CLK_IN的下降沿延迟，同时对上升沿具有很小的影响。下方变换器INV2可以有较少的放电(或NMOS电流)。变换器INV2可以使上升沿延迟，同时对下降沿具有很小的影响。

在一个示例中，信号CKOUT2B的慢速下降沿可以由较小的NMOS灌电流(sinkcurrent)iD和/或较大的PMOS拉电流(source current)iC确定。非对称的拉/灌电流(例如，偏置电流iC和偏置电流iD)也可以导致较快速的上升沿。相似地，可以通过交换变换器INV1的拉电流的比率(例如，较大的NMOS拉电流iB和/或较小的PMOS拉电流iA)来确定信号CKOUT1B的慢速上升沿和/或快速下降沿。可以选择偏置电流(例如，iA、iB、iC和/或iD)以调整信号CKOUT2B的下降沿的斜坡和/或信号CKOUT1B的上升沿的斜坡。调整信号CKOUT2B的下降沿的斜坡和/或信号CKOUT1B的上升沿的斜坡可以确定阈值频率f_th。

偏置电流(例如，iA、iB、iC和/或iD)可以确定信号CKOUT2B的较慢速下降沿和/或信号CKOUT1B的较慢速上升沿。可以针对阈值频率f_th的具体值选择偏置电流(例如，iA、iB、iC和/或iD)。一般地，较小的偏置电流值(例如，用于变换器INV1的偏置电流iA和/或用于变换器INV2的偏置电流iD)对信号CKOUI1B和/或信号CKOUT2B的边沿的斜坡可以具有较大的影响(例如，选择阈值频率f_th)。在一个示例中，对于信号CKOUT1B，偏置电流iA的值为50uA并且偏置电流iB的值为400uA可以产生与偏置电流iA的值为50uA并且偏置电流iB的值为600uA相似的结果。在另一个示例中，对于信号CKOUT1B，偏置电流iA的值为40uA并且偏置电流iB的值为400uA可以产生与偏置电流iA的值为50uA并且偏置电流iB的值为500uA不同的结果。

变换器INV3和/或INV4可以是具有相等强度的PMOS和NMOS晶体管的简单变换器。变换器INV3的输出(例如，CKOUT1和CKOUT2)随后可以通过门180进行XOR运算，以生成中间信号OUT1。信号OUT1可以具有恒定的波形。信号OUT1可以具有与输入时钟信号CLK_IN的上升沿和下降沿对应的负脉冲。电路130的设计可以被配置为实现宽度大约为0.5/f_th的负脉冲。例如，构件Q1、Q2、Q3、Q4、Q5、Q6、Q7、Q8、C1和/或C2和/或偏置电流iA、iB、iC和/或iD可以被设计(例如，预定)为基于预定的阈值频率f_th生成负脉冲。例如，阈值频率f_th可以告知针对电路130的设计选择的构件和/或偏置电流。

参照图4，示出脉冲成形电路的级2电路140的示例设计。电路140一般地包括变换器INV5和变换器INV6。在一些实施例中，电路140可以具有与电路130的一部分相似的实施方式(例如，具有较少的放电(或NMOS电流)的变换器INV2和/或变换器INV4的结合)。变换器INV5可以被实现为具有非对称的充电/放电电流偏置。变换器INV6可以被实现为标准变换器(例如，常规变换器)。

变换器INV5一般地包括晶体管Q9、晶体管Q10、晶体管Q11和晶体管Q12。晶体管Q9和晶体管Q10可以被实现为PMOS晶体管。晶体管Q11和晶体管Q12可以被实现为NMOS晶体管。所实现的晶体管的具体类型可以根据具体实施方式的设计标准改变。晶体管Q9可以接收信号(例如，VBP)。晶体管Q12可以接收信号(例如，VBN)。在一些实施例中，信号VBP可以是与信号VBP1和/或信号VBP2(相关于图3所描述的)相同的信号和/或具有与其相同的值。在一些实施例中，信号VBN可以是与信号VBN1和/或VBN2(相关于图3所描述的)相同的信号和/或具有与其相同的值。晶体管Q10和晶体管Q11可以接收信号OUT1。信号OUT1可以通过电路140的输入152接收。

变换器INV5一般地实现偏置电流iE和偏置电流iF。在一个示例中，电流iE可以被实现为500uA的电流。在一个示例中，电流iF可以被实现为50uA的电流。电流iE和/或电流iF可以根据具体实施方式的设计标准改变。

变换器INV5可以生成信号(例如，OUT1B)。信号OUT1B可以被实现为子信号。在一个示例中，信号OUT1B可以是具有延迟边沿的中间信号OUT1的反相版本(例如，当中间信号OUT1具有脉冲时)。中间信号OUT1的延迟边沿可以被转换为在信号OUT1B中具有斜坡。在另一个示例中，信号OUT1B可以是具有恒定值的中间信号OUT1的反相版本(例如，当中间信号OUT1为恒定值时)。

在一个示例中，信号OUT1B的慢速沿可以由NMOS灌电流iF和/或PMOS拉电流iE之比确定。对于变换器INV5，非对称的灌/拉电流(例如，偏置电流iE和偏置电流iF)可以具有与相关于图3所描述的偏置电流(例如，iA、iB、iC和/或iD)相似的效果。

变换器INV5可以响应于中间信号OUT1而生成信号OUT1B。信号OUT1B可以被送到变换器INV6的输入。电容器(例如，C3)可以为变换器INV6的输入提供滤波器(例如，对信号OUT1B滤波)。变换器INV6可以响应于信号OUT1B而生成信号OUT2。信号OUT2可以被送到电路140的输出112。

变换器INV6可以将信号OUT1B的斜坡转换成边沿。对信号OUT1B的斜坡的转换(例如，变换器INV6反转信号的斜坡的中点或阈值)可以导致边沿的延迟。由于中间信号OUT1的负脉冲的宽度可以大约为0.5/f_th，因而当中间信号OUT1具有脉冲时，使脉冲的边沿延迟可以导致信号OUT2的恒定值。信号OUT1B的斜坡可以不跨越变换器INV6的阈值。由于斜坡不跨越变换器INV6的阈值，因而信号OUT2可以具有恒定值(或稳态值)。在一些实施例中，当信号OUT1为恒定值(或稳态值)时，变换器INV5和/或变换器INV6可以反转该恒定值，从而产生恒定值。

电路140可以被配置为去除信号OUT1上的负脉冲(若存在)。在一个示例中，当在中间信号OUT1上存在负脉冲时(例如，f_in<f_th时的情形)，在信号OUT2上可以产生逻辑“高”。当信号OUT1为恒定的“低”时(例如，f_in>f_th的情形)，在信号OUT2上可以产生逻辑“低”。例如，构件Q9、Q10、Q11、Q12和/或C3和/或偏置电流iE和/或iF可以被设计(例如，预定)为基于中间信号OUT1的波形的形状生成控制信号OUT2。

参照图5，示出了示意图200，示意图200例示了脉冲成形电路130的工作原理。示出了当输入时钟信号CLK_IN的频率f_in小于阈值频率f_th时，级1脉冲成形电路130中的信号的示例波形。波形202可以表示信号CLK_IN的一个示例(当f_in<f_th时)。波形204可以表示信号CKOUT2B的一个示例(当f_in<f_th时)。波形206可以表示信号CKOUT2的一个示例(当f_in<f_th时)。波形208可以表示信号CKOUT1B的一个示例(当f_in<f_th时)。波形210可以表示信号CKOUT1的一个示例(当f_in<f_th时)。波形212可以表示信号OUT1的一个示例(当f_in<f_th时)。示出各种波形202-212作为代表性的示例。各种波形202-212的形状可以根据具体实施方式的设计标准改变。

CLK_IN波形202可以在频率f_in处工作。CLK_IN波形202被示出为具有方形波形。CLK_IN波形202可以包括上升沿220a-220b、下降沿222a-222b和/或另外的上升沿和下降沿(未示出)。

CKOUT2B波形204可以表示通过变换器INV2之后的信号CLK_IN。CKOUT2B波形204可以相对于CLK_IN波形202反转。CKOUT2B波形204可以包括下降斜坡224a-224b、上升沿226a-226b和/或另外的上升沿和下降斜坡(未示出)。下降斜坡224a-224b被示出为大约在与CLK_IN波形202的上升沿220a-220b的转变对应的时刻开始下降(例如，从逻辑“高”到逻辑“低”转变)。上升沿226a-226b被示出为大约在与CLK_IN波形202的下降沿222a-222b的转变对应的时刻开始转变(例如，从逻辑“低”到逻辑“高”转变)。

示出直线228。直线228可以表示变换器INV4的阈值。在一个示例中，当CKOUT2B波形204在直线228以上时，变换器INV4可以将信号反转为逻辑“低”。在另一个示例中，当CKOUT2B波形204在直线228以下时，变换器INV4可以将信号反转为逻辑“高”。在CKOUT2B波形204上示出阈值点230a-230b。阈值点230a-230b可以表示变换器INV4可以执行转变(例如，从逻辑“低”到逻辑“高”)的点。在CLK_IN波形202的相应上升沿220a-220b之后的时刻示出CKOUT2B波形204的阈值点230a-230b。

CKOUT2波形206可以一般地相对于CKOUT2B波形204反转。CKOUT2波形206可以包括上升沿232a-232b、下降沿234a-234b和/或另外的上升沿和下降沿(未示出)。CKOUT2波形206可以是CLK_IN波形202的具有延迟的上升沿232a-232b的副本。例如，与CLK_IN波形202的下降沿222a-222b相比，CKOUT2波形206的下降沿234a-234b可以具有小的变化。

在CKOUT2波形206中的延迟的上升沿232a-232b可以对应于CKOUT2B波形204的阈值点230a-230b。在一个示例中，延迟的上升沿232a可以响应于下降斜坡224a跨越阈值点230a而转变。当CKOUT2B波形204具有大于阈值直线228的值时，CKOUT2波形206可以为逻辑“低”。类似地，当CKOUT2B波形204具有小于阈值直线228的值时，CKOUT2波形206可以为逻辑“高”。CKOUT2波形206的下降沿234a-234b可以对应于CLK_IN波形202的下降沿222a-222b(和CKOUT2B波形204的上升沿226a-226b)。

CKOUT2B波形204可以响应于变换器INV2而一般地相对于CLK_IN波形202反转(例如，CLK_IN波形202的第一反转)。CKOUT2波形206可以响应于变换器INV4而一般地相对于CKOUT2B波形204反转，并且可以一般地对应于CLK_IN波形202(例如，CLK_IN波形202的第二反转)。变换器INV2和/或变换器INV4可以修改CLK_IN波形202，以生成具有延迟的上升沿232a-232b的CKOUT2波形206。

CKOUT1B波形208可以表示通过变换器INV1之后的信号CLK_IN。CKOUT1B波形208可以相对于CLK_IN波形202反转。CKOUT1B波形208可以包括下降沿236a-236b、上升斜坡238a-238b和/或另外的下降沿和上升斜坡(未示出)。上升斜坡238a-238b被示出为大约在与CLK_IN波形202的下降沿222a-222b的转变对应的时刻开始上升(例如，从逻辑“低”到逻辑“高”转变)。下降沿236a-236b被示出为大约在与CLK_IN波形202的上升沿220a-220b的转变对应的时刻开始转变(例如，从逻辑“高”到逻辑“低”转变)。

示出直线240。直线240可以表示变换器INV3的阈值。在一个示例中，当CKOUT1B波形208位于直线240以上时，变换器INV3可以将信号反转为逻辑“低”。在另一个示例中，当CKOUT1B波形208位于直线240以下时，变换器INV3可以将信号反转为逻辑“高”。在CKOUT1B波形208上示出阈值点242a-242b。阈值点242a-242b可以表示变换器INV3可以执行转变(例如，从逻辑“高”到逻辑“低”)的点。在CLK_IN波形202的相应下降沿222a-222b之后的时刻示出CKOUT1B波形208的阈值点242a-242b。

CKOUT1波形210可以一般地相对于CKOUT1B波形208反转。CKOUT1波形210可以包括上升沿244a-244b、下降沿246a-246b和/或另外的上升沿和下降沿(未示出)。CKOUT1波形210可以是CLK_IN波形202的具有延迟的下降沿246a-246b的副本。例如，与CLK_IN波形202的上升沿220a-220b相比，CKOUT1波形210的上升沿244a-244b可以具有小的改变。

CKOUT1波形210中的延迟的下降沿246a-246b可以对应于CKOUT1B波形208的阈值点242a-242b。在一个示例中，延迟的下降沿246a可以响应于上升斜坡238a跨越阈值点242a而转变。当CKOUT1B波形208具有大于阈值直线240的值时，CKOUT1波形210可以为逻辑“低”。相似地，当CKOUT1B波形208具有小于阈值直线240的值时，CKOUT1波形210可以为逻辑“高”。CKOUT1波形210的上升沿244a-244b可以对应于CLK_IN波形202的上升沿220a-220b(和CKOUT1B波形208的下降沿236a-236b)。

CKOUT1B波形208可以响应于变换器INV1而一般地相对于CLK_IN波形202反转(例如，CLK_IN波形202的第一反转)。CKOUT1波形210可以响应于变换器INV3而一般地相对于CKOUT1B波形208反转，并且可以一般地对应于CLK_IN波形202(例如，CLK_IN波形202的第二反转)。变换器INV1和/或变换器INV3可以修改CLK_IN波形202，以生成具有延迟的下降沿246a-246b的CKOUT1波形210。

OUT1波形212可以是CKOUT1波形210和CKOUT2波形206的经XOR(且经反转)的结果的一个代表性示例。在一个示例中，当CKOUT2波形206和CKOUT1波形210两者均为逻辑“低”或均为逻辑“高”时，OUT1波形212可以为逻辑“高”值。在另一个示例中，当CKOUT2波形206为逻辑“低”且CKOUT1波形210为逻辑“高”时，OUT1波形212可以为逻辑“低”值。在又一个示例中，当CKOUT2波形206为逻辑“高”且CKOUT1波形210为逻辑“低”时，OUT1波形212可以为逻辑“低”值。

OUT1波形212可以具有负脉冲。第一负脉冲被示出为具有下降沿248a和上升沿250a。第二负脉冲被示出为具有下降沿248b和上升沿250b。OUT1波形212可以具有另外的负脉冲。

OUT1波形212的负脉冲可以对应于CLK_IN波形202的每个上升沿220a-220b和下降沿222a-222b。在一个示例中，第一负脉冲可以对应于CLK_IN波形202的上升沿220a而开始(例如，下降沿248a)，并且对应于CKOUT2B波形204的阈值点230a而结束(例如，上升沿250a)。在另一个示例中，第二负脉冲可以对应于CLK_IN波形202的下降沿222a而开始(例如，下降沿248b)，并且对应于CKOUT1B波形208的阈值点242a而结束(例如，上升沿250b)。可以基于针对第一脉冲成形级电路130所选择的构件(例如，Q1-Q8、VBP1-VBP2、VBN1-VBN2、C1-C2、INV3、INV4、门180等)和/或所选择的偏置电流(例如，iA、iB、iC、iD等)来确定负脉冲的宽度。在一些实施例中，第一脉冲成形级电路130的构件可以被选择用于生成宽度大约为0.5/f_th的负脉冲。

参照图6，示出了示意图200’，示意图200’例示了脉冲成形电路130的工作原理的一个可替代示例。示出了当输入时钟信号CLK_IN的频率f_in大于阈值频率f_th时，在级1脉冲成形电路130中的信号的示例波形。波形202’可以表示信号CLK_IN的一个示例(当f_in>f_th时)。波形204’可以表示信号CKOUT2B的一个示例(当f_in>f_th时)。波形206’可以表示信号CKOUT2的一个示例(当f_in>f_th时)。波形208’可以表示信号CKOUT1B的一个示例(当f_in>f_th时)。波形210’可以表示信号CKOUT1的一个示例(当f_in>f_th时)。波形212’可以表示信号OUT1的一个示例(当f_in>f_th时)。示出各种波形202’-212’作为代表性的示例。各种波形202’-212’的形状可以根据具体实施方式的设计标准改变。

CLK_IN波形202’可以与CLK_IN波形202相似。CLK_IN波形202’可以具有比CLK_IN波形202更高的频率。CKOUT2B波形204’可以表示通过变换器INV2之后的信号CLK_IN。由于频率f_in大于阈值频率f_th，因而CKOUT2B波形204’的下降斜坡224a’可以不跨越阈值直线228。例如，在达到阈值点之前可以出现上升沿226a’。由于阈值直线228从未被跨越，因而CKOUT2B波形204’可以在直线228以上。变换器INV4可以将CKOUT2B波形204’反转为逻辑“低”。CKOUT2波形206’被示出为逻辑“低”电压。

CKOUT1B波形208’可以表示通过变换器INV1之后的信号CLK_IN。由于频率f_in大于阈值频率f_th，CKOUT1B波形208’的上升斜坡238’可以不跨越阈值直线240。例如，在达到阈值点之前可以出现下降沿236a’。由于阈值直线240从未被跨越，因而CKOUT1B波形208’可以在直线240以下。变换器INV3可以将CKOUT1B波形208’反转为逻辑“高”。CKOUT1波形210’被示出为逻辑“高”电压。

OUT1波形212’被示出为恒定的逻辑“低”电压。当CKOUT2波形206’为恒定的逻辑“低”电压并且CKOUT1波形210’为恒定的逻辑“高”电压时，门180可以执行XOR运算(例如，逻辑“高”的结果)。门180还可以反转波形，从而产生中间信号OUT1的逻辑“低”电压。

参照图7，示出了示意图300，示意图300例示了脉冲成形电路140的工作原理的示例波形。示出了当输入时钟信号CLK_IN的频率f_in小于阈值频率f_th时，级2脉冲成形电路140中的信号(和信号CLK_IN)的示例波形。波形202可以表示信号CLK_IN的一个示例(当f_in<f_th时)。波形212可以表示信号OUT1的一个示例(当f_in<f_th时)。波形320可以表示信号OUT2的一个示例(当f_in<f_th时)。示出各种波形202、212和/或320作为代表性的示例。各种波形202、212和/或320的形状可以根据具体实施方式的设计标准改变。

CLK_IN波形202可以具有比阈值频率f_th小的频率f_in(例如，相关于图5所描述的)。OUT1波形212被示出为具有负脉冲302a-302d。OUT1波形212可以具有另外的负脉冲。OUT1波形212的负脉冲302a-302d可以对应于CLK_IN波形202的每个上升沿220a-220b和下降沿222a-222b(例如，相关于图5所描述的)。在所示出的示例中，负脉冲302a-302d的宽度可以大约为0.5/f_th。

级2脉冲成形电路140的输入152可以接收OUT1波形212。变换器INV5可以修改OUT1波形212，以生成信号OUT1B。变换器INV5可以反转OUT1波形212和/或使下降沿248a-248b延迟(例如，在反转的信号OUT1B中产生上升斜坡)。信号OUT1B可以具有与CKOUT1B波形208’相似的波形(例如，相关于图6所描述的)。由于负脉冲302a-302d的宽度可以大约为0.5/f_th，因而反转的信号OUT1B的延迟的上升斜坡可以不跨越变换器INV6的阈值。例如，信号OUT1B可以保持在变换器INV6的阈值以下。

变换器INV6可以反转信号OUT1B。由于信号OUT1B可以保持在变换器INV6的阈值以下，因而变换器INV6可以将信号反转为逻辑“高”值。变换器INV6可以生成OUT2波形320。OUT2波形320可以具有逻辑“高”电压。OUT2波形320的逻辑“高”电压可以由级2脉冲成形电路140响应于OUT1波形212的负脉冲302a-302d(以及任意其他附加的负脉冲)而生成。例如，OUT2波形320的逻辑“高”电压可以指示OUT1波形具有负脉冲302a-302d(例如，信号CLK_IN的频率f_in小于阈值频率f_th)。

参照图8，示出了示意图300’，示意图300’例示了脉冲成形电路140的工作原理的示例波形。示出了当输入时钟信号CLK_IN的频率f_in大于阈值频率f_th时，级2脉冲成形电路140中的信号(和信号CLK_IN)的示例波形。波形202’可以表示信号CLK_IN的一个示例(当f_in>f_th时)。波形212’可以表示信号OUT1的一个示例(当f_in>f_th时)。波形320’可以表示信号OUT2的一个示例(当f_in>f_th时)。示出各种波形202’、212’和/或320’作为代表性的示例。各种波形202’、212’和/或320’的形状可以根据具体实施方式的设计标准改变。

CLK_IN波形202’可以具有比阈值频率f_th大的频率f_in(例如，相关于图6所描述的)。OUT1波形212’被示出为具有恒定的逻辑“低”电压(例如，相关于图6所描述的)。级2脉冲成形电路140的输入152可以接收OUT1波形212’。变换器INV5可以修改OUT1波形212’以生成信号OUT1B。变换器INV5可以反转OUT1波形212’。信号OUT1B可以具有与CKOUT1波形210’相似的波形(例如，相关于图6所描述的)。例如，信号OUT1B可以是恒定的逻辑“高”电压。

变换器INV6可以反转信号OUT1B。变换器INV6可以将信号反转为逻辑“低”值。变换器INV6可以生成OUT2波形320’。OUT2波形320’可以具有逻辑“低”电压。OUT2波形320’的逻辑“低”电压可以由级2脉冲成形电路140响应于OUT1波形212’的逻辑“低”电压而生成。例如，OUT2波形320’的逻辑“低”电压可以指示OUT1波形212’不具有负脉冲(例如，信号CLK_IN的频率f_in大于阈值频率f_th)。

参照图9，示出了示意图300”，示意图300”例示了脉冲成形电路140的工作原理的示例波形。示出了当输入时钟信号CLK_IN的频率f_in接近于阈值频率f_th时，级2脉冲成形电路140中的信号(和信号CLK_IN)的示例波形。例如，输入时钟信号CLK_IN的频率f_in可以接近于阈值频率f_th，但仍然小于阈值频率f_th。波形202”可以表示信号CLK_IN的一个示例(当f_in接近于f_th且f_in<f_th时)。波形212”可以表示信号OUT1的一个示例(当f_in接近于f_th且f_in<f_th时)。波形320”可以表示信号OUT2的一个示例(当f_in接近于f_th且f_in<f_th时)。示出各种波形202”、212”和/或320”作为代表性的示例。各种波形202”、212”和/或320”的形状可以根据具体实施方式的设计标准改变。

OUT1波形212”被示出为具有负脉冲302a”-302c”。OUT1波形212”可以具有另外的负脉冲。OUT1波形212”的负脉冲302a”-302c”可以对应于CLK_IN波形202”的每个上升沿220a”-220b”和下降沿222a”-222b”。在所示出的示例中，负脉冲的宽度302a”-302c”可以大约为0.5/f_th。

级2脉冲成形电路140的输入152可以接收OUT1波形212”。变换器INV5可以修改OUT1波形212”以生成信号OUT1B。变换器INV5可以反转OUT1波形212”和/或使下降沿248a”-248b”延迟(例如，在反转的信号OUT1B中产生上升斜坡)。信号OUT1B可以具有与CKOUT1B波形208’相似的波形(例如，相关于图6所描述的)。由于负脉冲的宽度302a”-302c”可以大约为0.5/f_th，反转的信号OUT1B的延迟的上升斜坡可以不跨越变换器INV6的阈值。例如，信号OUT1B可以保持在变换器INV6的阈值以下。

变换器INV6可以反转信号OUT1B。由于信号OUT1B可以保持在变换器INV6的阈值以下，因而变换器INV6可以将信号反转为逻辑“高”值。变换器INV6可以生成OUT2波形320”。OUT2波形320”可以具有逻辑“高”电压。OUT2波形320”的逻辑“高”电压可以由级2脉冲成形电路140响应于OUT1波形212”的负脉冲302a”-302c”(以及任意其他另外的负脉冲)而生成。例如，OUT2波形320”的逻辑“高”电压可以指示OUT1波形具有负脉冲302a”-302c”(例如，信号CLK_IN的频率f_in小于阈值频率f_th)，即使在信号CLK_IN的频率f_in接近于阈值频率f_th时。

参照图10，示出了示意图400，示意图400例示了在输入时钟信号CLK_IN的频率f_in在高于f_th的频率与低于f_th的频率之间切换时的仿真结果。示出信号CLK_IN的电压(以V度量)的仿真波形，仿真波形包括部分402、部分404、部分406、部分408和/或部分410。示出信号OUT2的电压(以mV度量)的仿真波形，仿真波形包括部分420、部分422、部分424、部分426和/或部分428。信号OUT2的仿真波形可以表示频率检测器100的输出控制信号。相对于输入时钟信号CLK_IN的频率f_in的频率变化，频率检测器100可以具有非常快速的响应。例如，信号OUT2的响应可以在输入时钟信号CLK_IN的几个周期(例如，一个或两个周期)内更新。

在所示的示例中，仿真波形CLK_IN的部分402可以具有比阈值频率f_th小的频率f_in。部分402可以开始于大约0.25us并结束于大约0.50us。在所示的示例中，仿真波形CLK_IN的部分404可以具有比阈值频率f_th大的频率f_in。部分404可以开始于大约0.50us并结束于大约0.70us。例如，频率f_in可以在大约0.50us处从小于f_th变为大于f_th。

在所示的示例中，仿真波形CLK_IN的部分406可以具有比阈值频率f_th小的频率f_in。部分406可以开始于大约0.70us并结束于大约1.0us。例如，频率f_in可以在大约0.70us处从大于f_th变为小于f_th。

在所示的示例中，仿真波形CLK_IN的部分408可以具有比阈值频率f_th大的频率f_in。部分408可以开始于大约1.0us并结束于大约1.20us。例如，频率f_in可以在大约1.0us处从小于f_th变为大于f_th。

在所示的示例中，仿真波形CLK_IN的部分410可以具有比阈值频率f_th小的频率f_in。部分410可以开始于大约1.20us。例如，频率f_in可以在大约1.20us处从大于f_th变为小于f_th。

在所示的示例中，从大约0.25us一直到大约0.55us，仿真波形OUT2的部分420可以具有逻辑“高”值。在所示的示例中，从0.55us一直到大约0.75us，仿真波形OUT2的部分422可以具有逻辑“低”值。例如，仿真波形OUT2从逻辑“高”到逻辑“低”的转变可以在大约0.55us处发生。由于频率f_in在大约0.50us处从小于f_th变为大于f_th，因而电路100对于频率变化的响应可以是大约0.05us。在比阈值频率f_th大的频率f_in处，电路100的响应可以在信号CLK_IN的大约2个周期内。

在所示的示例中，从大约0.75us一直到大约1.05us，仿真波形OUT2的部分424可以具有逻辑“高”值。例如，仿真波形OUT2从逻辑“低”的部分422到逻辑“高”的部分424的转变可以在大约0.75us处发生。由于频率f_in在大约0.70us处从大于f_th变为小于f_th，因而电路100对于频率变化的响应可以是大约0.05us。在比阈值频率f_th小的频率f_in处，电路100的响应可以在信号CLK_IN的大约1个周期内。

在所示的示例中，从大约1.05us一直到大约1.25us，仿真波形OUT2的部分426可以具有逻辑“低”值。例如，仿真波形OUT2从逻辑“高”的部分424到逻辑“低”的部分426的转变可以在大约1.05us处发生。由于频率f_in在大约1.0us处从小于f_th变为大于f_th，因而电路100对于频率变化的响应可以是大约0.05us。在比阈值频率f_th大的频率f_in处，电路100的响应可以在信号CLK_IN的大约2个周期内。

在所示的示例中，从大约1.25us处起，仿真波形OUT2的部分428可以具有逻辑“高”值。例如，仿真波形OUT2从逻辑“低”的部分426到逻辑“高”的部分428的转变可以在大约1.25us处发生。由于频率f_in在大约1.20us处从大于f_th变为小于f_th，因而电路100对于频率变化的响应可以是大约0.05us。在比阈值频率f_th小的频率f_in处，电路100的响应可以在信号CLK_IN的大约1个周期内。

电路100中的脉冲成形电路130和/或脉冲成形电路140的另一个实施方式可以将不同强度和/或尺寸的PMOS/NMOS晶体管替代于不同的偏置电流用于变换器INV1、INV2、INV3、INV4、INV5和/或INV6。例如，选择不同强度和/或尺寸的PMOS/NMOS晶体管和/或选择不同的偏置电流可以被用于选择预定的阈值频率f_th。

快速响应的无参考频率检测器100对于许多应用是可以关键的。在一个示例中，频率检测器100可以被配置为启用DDR4寄存器时钟驱动器(RCD)的实施方式，该DDR4寄存器时钟驱动器需要快速检测以确定输入时钟是在预定的阈值频率以上还是以下。在没有外部参考时钟信号时，电路100可以为对将输入时钟与已知频率相比较的快速检测提供新的解决方案。

在本文中，在结合“是”和动词来使用术语“可以”和“一般地”时，意在传达这样的意图：该描述是示例性的，并且应被认为足够宽泛以涵盖本公开所给出的具体示例以及能够基于本公开得出的可替代的示例。本文所使用的术语“可以”和“一般地”不应被解释为必然暗示着省略相应元件的需要或可能性。

本实用新型的各种信号一般为“开”(例如，数字的高(HIGH)或1)或“关”(例如，数字的低(LOW)或0)。但是，信号的开(例如，启用)和关(例如，禁用)状态的具体极性可以被调整(例如，反相)，以满足具体实施方式的设计标准。另外，还可以添加变换器以改变信号的具体极性。

尽管已经在DDR4应用的背景下描述了本实用新型的实施例，但是本实用新型并不限于DDR4应用，而是还可以应用于其他高数据率的数字通信应用中，在这些应用中可能存在不同的传输线效应、交叉耦合效应、行波畸变、相位变化、阻抗失配和/或线路不平衡。本实用新型解决与高速通信、柔性时钟结构、指定的命令集以及有损传输线相关的顾虑。可以预期，未来几代的DDR将提供不断增加的速度、更高的灵活性、附加的命令以及不同的传输特性。本实用新型还可以应用于按照现有的(原先的)存储器规范或者未来的存储器规范实现的存储器系统。

虽然已经参考本实用新型的实施例具体地示出和描述了本实用新型，但是本领域技术人员将理解，在不背离本实用新型的范围的情况下，可以对形式和细节进行各种改变。

Claims (20)

1.一种电路装置，其特征在于，所述电路装置包括：

第一电路，配置为响应于以某频率工作的输入时钟信号而生成中间信号，其中(i)所述第一电路根据阈值频率修改所述输入时钟信号以生成所述中间信号的波形，并且(ii)所述中间信号的所述波形具有(a)脉冲和(b)稳态中的至少一种；以及

第二电路，配置为响应于所述中间信号而生成控制信号，其中(i)所述第二电路修改所述中间信号以生成所述控制信号，并且(ii)所述控制信号(a)在所述中间信号具有所述脉冲时具有第一状态，并且(b)在所述中间信号具有所述稳态时具有第二状态。

2.根据权利要求1所述的电路装置，其特征在于，(i)所述第一电路包括第一脉冲成形级，并且(ii)所述第二电路包括第二脉冲成形级。

3.根据权利要求1所述的电路装置，其特征在于，所述脉冲与所述输入时钟信号的所述频率相关。

4.根据权利要求1所述的电路装置，其特征在于，所述第一电路包括：

第一非对称变换器，配置为响应于所述输入时钟信号而生成第一子信号；以及

第二非对称变换器，配置为响应于所述输入时钟信号而生成第二子信号，其中所述第一子信号和所述第二子信号被结合以生成所述中间信号。

5.根据权利要求4所述的电路装置，其特征在于，使用逻辑门结合所述第一子信号和所述第二子信号。

6.根据权利要求5所述的电路装置，其特征在于，所述逻辑门包括异或门。

7.根据权利要求1所述的电路装置，其特征在于，所述第二电路包括：

非对称变换器，配置响应于所述输入时钟信号而生成子信号；以及

常规变换器，配置为响应于所述子信号而生成所述控制信号。

8.根据权利要求1所述的电路装置，其特征在于，当所述输入时钟信号的所述频率小于所述阈值频率时，所述中间信号的所述波形具有脉冲。

9.根据权利要求1所述的电路装置，其特征在于，当所述输入时钟信号的所述频率大于所述阈值频率时，所述中间信号的所述波形具有所述稳态。

10.根据权利要求1所述的电路装置，其特征在于，所述脉冲的宽度基于所述阈值频率。

11.根据权利要求10所述的电路装置，其特征在于，所述脉冲的所述宽度大约为0.5除以所述阈值频率。

12.根据权利要求1所述的电路装置，其特征在于，所述脉冲对应于所述输入时钟信号的上升沿和下降沿。

13.根据权利要求1所述的电路装置，其特征在于，所述控制信号表示所述输入时钟信号的所述频率与所述阈值频率的比较。

14.根据权利要求1所述的电路装置，其特征在于，所述阈值频率是预定值。

15.根据权利要求14所述的电路装置，其特征在于，所述阈值频率基于针对所述第一电路的设计选择的偏置电流被预定。

16.根据权利要求14所述的电路装置，其特征在于，所述阈值频率基于为设计所述第一电路所选择的构件被预定。

17.根据权利要求1所述的电路装置，其特征在于，所述脉冲包括负脉冲。

18.根据权利要求1所述的电路装置，其特征在于，所述控制信号的所述第一状态是逻辑高值。

19.根据权利要求1所述的电路装置，其特征在于，所述控制信号的所述第二状态是逻辑低值。

20.根据权利要求1所述的电路装置，其特征在于，所述第一电路和所述第二电路被实现为串联的。