CN207083071U - 一种用于微控制器的时钟锁相环电路 - Google Patents

Abstract

本实用新型公开了一种用于微控制器的时钟锁相环电路，包括微控制器、鉴频鉴相器、环路滤波器、压控振荡器和分频器；微控制器的输出端与鉴频鉴相器的第一输入端连接，微控制器的输出端输出参考时钟信号至鉴频鉴相器的第一输入端；鉴频鉴相器的输出端与环路滤波器的输入端连接；环路滤波器的输出端与压控振荡器的输入端连接；压控振荡器的输出端与分频器的输入端、微控制器的输入端连接，压控振荡器输出时钟信号至分频器的输入端、微控制器的输入端；分频器的输出端与鉴频鉴相器的第二输入端连接。本实用新型一种用于微控制器的时钟锁相环电路，利用微控制器输入的时钟信号控制锁相环内部振荡信号的频率和相位，从而得到高稳定性的时钟。

Description

一种用于微控制器的时钟锁相环电路

技术领域

本实用新型涉及时钟电路领域，尤其是一种用于微控制器的时钟锁相环电路。

背景技术

随着消费电子市场的快速普及，微控制器和专用集成电路技术已经覆盖我们生活的各个领域。从大型工业设备到微型智能手表，时钟振荡器模块已被广泛使用。这些控制器芯片基于系统时钟,得到不同的控制时序,确保用户向微控制器发出的指令能够一步一步正确执行，从而完成对设备的精准控制。

在微控制器电路中，时钟振荡器模块通常具有多重模式，用户为了使用方便，越来越多的振荡器采用内部集成的方式，方便使用的同时，能够最大限度地发挥性能。由于片内集成具有方便易用、功耗低、无额外元件等优势，越来越得到用户的青睐，但是对于一些高精度计时/计数应用，随机源产生的时钟抖动非常恶劣，很容易受到自身以及相关模块噪声的影响，可能会导致微控制器的功能失效。

实用新型内容

为了解决上述技术问题，本实用新型的目的是提供一种可以稳定微控制器的时钟信号的时钟锁相环电路。

本实用新型所采用的技术方案是：一种用于微控制器的时钟锁相环电路，包括微控制器、鉴频鉴相器、环路滤波器、压控振荡器和分频器；所述微控制器的输出端与鉴频鉴相器的第一输入端连接，所述微控制器的输出端输出参考时钟信号至鉴频鉴相器的第一输入端；所述鉴频鉴相器的输出端与环路滤波器的输入端连接；所述环路滤波器的输出端与压控振荡器的输入端连接；所述压控振荡器的输出端与分频器的输入端、微控制器的输入端连接，所述压控振荡器输出时钟信号至分频器的输入端、微控制器的输入端；所述分频器的输出端与鉴频鉴相器的第二输入端连接。

进一步地，所述鉴频鉴相器包括第一SR锁存器、第二SR锁存器、第三 SR锁存器、第四SR锁存器、与非门和反相器组；所述反相器组包括至少两个依次相连的反相器；所述第二SR锁存器和第四SR锁存器为具有两个复位端的 SR锁存器；所述微控制器的输出端与第二SR锁存器的置位端连接；所述第二 SR锁存器的第一复位端与第一SR锁存器的复位端、反相器组的输出端、第三 SR锁存器的复位端、第四SR锁存器的第一复位端连接；所述第二SR锁存器的第二复位端与第一SR锁存器的输出端与非门的输入端连接；所述第二 SR锁存器的输出端与第一SR锁存器的置位端、与非门的输入端连接；所述第三SR锁存器的置位端与第四SR锁存器的输出端与非门的输入端连接；所述第三SR锁存器的输出端与第四SR锁存器的第二复位端、与非门的输入端连接；所述分频器的输出端与第四SR锁存器的置位端连接；所述与非门的输出端与反相器组的输入端连接；所述第二SR锁存器的输出端Q、第四SR锁存器的输出端Q作为鉴频鉴相器的输出端与环路滤波器的输入端连接。

进一步地，所述反相器组包括4个反相器，所述4个反相器依次首尾连接。

进一步地，所述环路滤波器包括第一反相器、第一开关管、第二开关管、第一电流镜、第二电流镜和二阶无源滤波电路；所述第二SR锁存器的输出端Q 与第一反相器的输入端连接；所述第一反相器的输出端与第一开关管的控制端连接；所述第一电流镜的输入端与电源电压连接；所述第一电流镜的输出端与第一开关管的负输出端连接；所述第一开关管的正输出端与第二开关管的正输出端、二阶无源滤波电路的输入端连接；所述第四SR锁存器的输出端Q与第二开关管的控制端连接；所述第二开关管的负输出端与第二电流镜的输入端连接；所述第二电流镜的输出端接地；所述二阶无源滤波电路的输出端与压控振荡器的输入端连接。

进一步地，所述二阶无源滤波电路包括第一电阻、第一电容和第二电容；所述第一开关管的正输出端与第一电阻的一端、第二电容的一端连接；所述第二电容的一端为二阶无源滤波电路的输出端；所述第一电阻的另一端与第一电容的一端连接；所述第一电容的另一端接地；所述第二电容的另一端接地。

进一步地，所述压控振荡器包括四个差分延迟单元电路，分别为第一差分延迟单元电路、第二差分延迟单元电路、第三差分延迟单元电路和第四差分延迟单元电路；所述环路滤波器的输出端分别与第一差分延迟单元电路的控制端、第二差分延迟单元电路的控制端、第三差分延迟单元电路的控制端、第四差分延迟单元电路的控制端连接；所述第一差分延迟单元电路的负输入端与第四差分延迟单元电路的负输出端连接；所述第一差分延迟单元电路的正输入端与第四差分延迟单元电路的正输出端连接；所述第一差分延迟单元电路的正输出端、负输出端对应与第二差分延迟单元电路的正输入端、负输入端连接；所述第二差分延迟单元电路的正输出端与第三差分延迟单元电路的负输入端连接；所述第二差分延迟单元电路的负输出端与第三差分延迟单元电路的正输入端连接；所述第三差分延迟单元电路的正输出端、负输出端对应与第四差分延迟单元电路的正输入端、负输入端连接；所述第四差分延迟单元电路的负输出端或正输出端与分频器的输入端连接。

进一步地，所述差分延迟单元电路包括第三开关管、第四开关管、第五开关管、第六开关管、第七开关管、第八开关管和第九开关管；所述第三开关管的负输出端、第四开关管的负输出端、第五开关管的负输出端、第六开关管的负输出端与电源电压连接；所述第三开关管的控制端与其正输出端连接；所述第三开关管的正输出端与第四开关管的正输出端连接；所述第四开关管的正输出端与第五开关管的控制端、第七开关管的正输出端连接；所述第四开关管的控制端与第五开关管的正输出端连接；所述第五开关管的正输出端与第六开关管的正输出端、第八开关管的正输出端连接；所述第六开关管的正输出端与其控制端连接；所述第七开关管的负输出端与第八开关管的负输出端、第九开关管的正输出端连接；所述第九开关管的负输出端接地；所述第九开关管的控制端作为差分延迟单元电路的控制端；所述第七开关管的正输出端作为差分延迟单元电路的正输出端；所述第七开关管的控制端作为差分延迟单元电路的正输入端；所述第八开关管的正输出端作为差分延迟单元电路的正输出端；所述第八开关管的控制端作为差分延迟单元电路的负输入端。

进一步地，所述分频器包括第一边沿D触发器和第二边沿D触发器；所述压控振荡器的输出端与第一边沿D触发器的CP端连接；所述第一边沿D触发器的输出端与其同步输入端、第二边沿D触发器的CP端连接；所述第二边沿D触发器的输出端与其同步输入端连接；所述第二边沿D触发器的输出端 Q与鉴频鉴相器的第二输入端连接。

进一步地，所述第一开关管为PMOS管；所述第二开关管为NMOS管；所述PMOS管的栅极、NMOS管的栅极为开关管的控制端；所述PMOS管的源极、NMOS管的源极为开关管的负输出端；所述PMOS管的漏极、NMOS 管的漏极为开关管的正输出端。

进一步地，所述第三开关管、第四开关管、第五开关管和第六开关管为 PMOS管；所述第七开关管、第八开关管和第九开关管为NMOS管；所述PMOS 管的栅极、NMOS管的栅极为开关管的控制端；所述PMOS管的源极、NMOS 管的源极为开关管的负输出端；所述PMOS管的漏极、NMOS管的漏极为开关管的正输出端。

本实用新型的有益效果是：本实用新型一种用于微控制器的时钟锁相环电路，包括鉴频鉴相器、环路滤波器、压控振荡器、分频器，利用微控制器输入的时钟信号作为参考时钟信号(参考频率)控制锁相环内部振荡信号的频率和相位，可以实现输出信号频率对参考频率的自动跟踪，当输出信号的频率与参考频率相等时，输出信号与参考信号保持固定的相位差值，从而输出频率被锁定，得到高稳定性的时钟，送回微控制器。

附图说明

下面结合附图对本实用新型的具体实施方式作进一步说明：

图1是本实用新型一种用于微控制器的时钟锁相环电路的结构框图；

图2是本实用新型一种用于微控制器的时钟锁相环电路的鉴频鉴相器的一具体实施例电路图；

图3是图2的鉴频鉴相器的输入输出波形图；

图4是本实用新型一种用于微控制器的时钟锁相环电路的环路滤波器的一具体实施例电路图；

图5是本实用新型一种用于微控制器的时钟锁相环电路的压控振荡器的一具体实施例电路图；

图6是本实用新型一种用于微控制器的时钟锁相环电路的差分延迟单元电路的一具体实施例电路图；

图7是本实用新型一种用于微控制器的时钟锁相环电路的分频器的一具体实施例电路图。

具体实施方式

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。

参考图1，图1是本实用新型一种用于微控制器的时钟锁相环电路的结构框图；一种用于微控制器的时钟锁相环电路，包括微控制器、鉴频鉴相器、环路滤波器、压控振荡器和分频器；微控制器的输出端与鉴频鉴相器的第一输入端连接，微控制器的输出端输出参考时钟信号至鉴频鉴相器的第一输入端；鉴频鉴相器的输出端与环路滤波器的输入端连接；环路滤波器的输出端与压控振荡器的输入端连接；压控振荡器的输出端与分频器的输入端、微控制器的输入端连接，压控振荡器输出时钟信号至分频器的输入端、微控制器的输入端；分频器的输出端与鉴频鉴相器的第二输入端连接。

锁相环是一个具有高精度反馈和高精度前馈的负反馈系统。首先鉴频鉴相器提取参考时钟(微控制器输入的时钟信号)和反馈时钟信号之间的相位差，并将该误差信号转换成为后续模块可以处理的信号；然后被后面的环路滤波器进行滤波处理，得到用来控制压控振荡器频率和相位的信号，以上鉴频鉴相器、环路滤波器、压控振荡器三个模块，就构成了锁相环的前向回路。压控振荡器的输出频率经过分频器分频处理，将高频信号分频成低频信号，然后反馈给鉴频鉴相器和参考时钟比较而产生相位误差信号，当分频时钟和参考时钟保持一致，即相位误差等于零，则认为锁相环完成频率的锁定。本实用新型一种用于微控制器的时钟锁相环电路，利用微控制器输入的时钟信号作为参考时钟信号 (参考频率)控制锁相环内部振荡信号的频率和相位，可以实现输出信号频率对参考频率的自动跟踪，当输出信号的频率与参考频率相等时，输出信号与参考信号保持固定的相位差值，从而输出频率被锁定，得到高稳定性的时钟，送回微控制器进行使用，稳定的时钟信号可以保证微控制器进行稳定正常工作。

作为技术方案的进一步改进，参考图2，图2是本实用新型一种用于微控制器的时钟锁相环电路的鉴频鉴相器的一具体实施例电路图；鉴频鉴相器包括第一SR锁存器X1、第二SR锁存器X2、第三SR锁存器X3、第四SR锁存器 X4、与非门Y1和反相器组；反相器组包括至少两个依次相连的反相器；本实施例中，反相器组包括4个反相器，分别为反相器F1-F4；如图2所示，它们依次首尾相连；反相器组用来延时，与非门用来对鉴频鉴相器输出结果状态进行切换；第二SR锁存器X2和第四SR锁存器X4为具有两个复位端的SR锁存器；微控制器的输出端与第二SR锁存器X2的置位端S连接以输入时钟信号；第二SR锁存器X2的第一复位端RA与第一SR锁存器X1的复位端R、反相器组的输出端(反相器F4的输出端)、第三SR锁存器X3的复位端R、第四 SR锁存器X4的第一复位端RA连接；第二SR锁存器X2的第二复位端RB与第一SR锁存器X1的输出端与非门Y1的输入端连接；第二SR锁存器X2 的输出端与第一SR锁存器X1的置位端S、与非门Y1的输入端连接；第三 SR锁存器X3的置位端S与第四SR锁存器X4的输出端与非门Y1的输入端连接；第三SR锁存器X3的输出端与第四SR锁存器X4的第二复位端RB、与非门Y1的输入端连接；分频器的输出端(分频器返回反馈时钟至鉴频鉴相器)与第四SR锁存器X4的置位端S连接；与非门Y1的输出端与反相器组的输入端(反相器F1的输入端)连接；第二SR锁存器X2的输出端Q、第四SR 锁存器X4的输出端Q作为鉴频鉴相器的输出端与环路滤波器的输入端连接。

参考图2，鉴频鉴相器的输出不仅与输入信号的相位有关，也和输入信号的频率有关，通过参考时钟和输出时钟的相位差值，转换成一个电压信号与环路滤波器配合使用。鉴频鉴相器采用三态输出方式，而且电路的结构简单。上/ 下状态机鉴相器，上/下状态机是指鉴相器的UP和DN控制信号，上/下状态机鉴相器结构杂散小，而且可以无需频率捕捉就可探测频率误差。如果微控制器输入的参考时钟的触发早于反馈时钟的触发，鉴频鉴相器的UP输出端从低电平变为高电平，这将提升压控振荡器的控制电平，使得压控振荡器输出频率增加、压控振荡器时钟沿提前。如果压控振荡器的输出先触发鉴相器，则出现相反的情形，DN输出端将从低电平变为高电平，此后压控振荡器的频率降低，其时钟沿将被延后。在一组新的参考时钟和反馈时钟的边沿出现后，UP和DN 被复位，新的循环开始。当反馈信号的边沿与参考频率边沿相等时，输出信号与参考信号保持固定的相位差值，从而输出信号被锁定，得到高稳定性的时钟。

参考图3，图3是图2的鉴频鉴相器的输入输出波形图；其中，参考时钟为微控制器输入的时钟，图3中给出了超前、锁定、滞后三种情形，即只有三种状态:UP＝1、DN＝0；UP＝0、DN＝1；UP＝0、DN＝0。锁定条件下，鉴频鉴相器会产生一个脉宽极短的脉冲，这是因为UP和DN信号一旦为高电平触发器立即会被复位。受限于工艺的响应速度，这个短脉冲会限制微小相位误差下鉴相器的线性度。该现象使得出现死区，为了避免死区，复位路径上加入延时，这样即使相差为0，复位端总是具有最小的脉冲宽度。

作为技术方案的进一步改进，参考图2和图4，图4是本实用新型一种用于微控制器的时钟锁相环电路的环路滤波器的一具体实施例电路图；环路滤波器包括第一反相器F5、第一开关管Q1、第二开关管Q2、第一电流镜I1、第二电流镜I2和二阶无源滤波电路；第二SR锁存器X2的输出端Q(即UP)与第一反相器F5的输入端连接；第一反相器F5的输出端与第一开关管Q1的控制端连接；第一电流镜I1的输入端与电源电压连接；第一电流镜I1的输出端与第一开关管Q1的负输出端连接；第一开关管Q1的正输出端与第二开关管Q2 的正输出端、二阶无源滤波电路的输入端连接；第四SR锁存器X4的输出端Q (即DN)与第二开关管Q2的控制端连接；第二开关管Q2的负输出端与第二电流镜I2的输入端连接；第二电流镜I2的输出端接地；二阶无源滤波电路的输出端Vo与压控振荡器的输入端连接。进一步地，第一开关管Q1为PMOS 管；第二开关管Q2为NMOS管；PMOS管的栅极、NMOS管的栅极为开关管的控制端；PMOS管的源极、NMOS管的源极为开关管的负输出端；PMOS管的漏极、NMOS管的漏极为开关管的正输出端。

进一步地，参考图4，二阶无源滤波电路包括第一电阻R1、第一电容C1 和第二电容C2；第一开关管Q1的正输出端与第一电阻R1的一端、第二电容 C2的一端连接；第二电容C2的一端为二阶无源滤波电路的输出端；第一电阻 R1的另一端与第一电容C1的一端连接；第一电容C1的另一端接地；第二电容C2的另一端接地。环路滤波器选用电阻和电容组成的无源滤波器，滤除鉴相器输出电压的高频分量，取出稳定的平均值去控制压控振荡器的频率，所以它必须是低通滤波器。由于一阶环路滤波器不能独立地调整环路带宽、环路增益和阻尼系数，在锁相环设计中几乎不用，在不增加电路复杂程度的前提下，从而选取常用的二阶无源滤波器。

参考图4，二阶无源滤波电路主要用来处理前面鉴频鉴相器产生的信号，然后将输出电压控制压控振荡器。根据图4所示电路可以得到环路滤波器的传递函数为：

可以看出上述传递函数存在一个零点和两个极点(0和)，通过引入一个额外的极点，一方面增加了对高频噪声的滤波，同时降低了相位裕量。为了保证系统的稳定性，此处选取零点是－3dB带宽的1/4，而额外极点是－3dB带宽的4倍，保证相位裕量在60°左右。

作为技术方案的进一步改进，参考图4和图5，图5是本实用新型一种用于微控制器的时钟锁相环电路的压控振荡器的一具体实施例电路图；压控振荡器包括四个差分延迟单元电路，分别为第一差分延迟单元电路VCO_CELL1、第二差分延迟单元电路VCO_CELL2、第三差分延迟单元电路VCO_CELL3和第四差分延迟单元电路VCO_CELL4；环路滤波器的输出端Vo分别与第一差分延迟单元电路VCO_CELL1的控制端VCTRL、第二差分延迟单元电路 VCO_CELL2的控制端VCTRL、第三差分延迟单元电路VCO_CELL3的控制端 VCTRL、第四差分延迟单元电路VCO_CELL4的控制端VCTRL连接；第一差分延迟单元电路VCO_CELL1的负输入端VIN与第四差分延迟单元电路 VCO_CELL4的负输出端VON连接；第一差分延迟单元电路VCO_CELL1的正输入端VIP与第四差分延迟单元电路VCO_CELL4的正输出端VOP连接；第一差分延迟单元电路VCO_CELL1的正输出端VOP、负输出端VON对应与第二差分延迟单元电路VCO_CELL2的正输入端VIP、负输入端VIN连接；第二差分延迟单元电路VCO_CELL2的正输出端VOP与第三差分延迟单元电路 VCO_CELL3的负输入端VIN连接；第二差分延迟单元电路VCO_CELL2的负输出端VON与第三差分延迟单元电路VCO_CELL3的正输入端VIP连接；第三差分延迟单元电路VCO_CELL3的正输出端VOP、负输出端VON对应与第四差分延迟单元电路VCO_CELL4的正输入端VIP、负输入端VIN连接；第四差分延迟单元电路VCO_CELL4的负输出端VON或正输出端VOP与分频器的输入端连接；本实施例中，采用第四差分延迟单元电路VCO_CELL4的正输出端VOP与分频器的输入端连接。

压控振荡器是一个频率受电压控制的振荡器，采用全差分结构的环形压控振荡器，由温度变化和电源变化引起的工作点漂移以及干扰信号在共模端能够得到较好地抑制，并对周围其它电路产生较小的干扰，同时具有低功耗、面积小、易于集成等特点。图4中环路滤波器输出的电压输入到压控振荡器，输出频率会受到控制电压的变化而变化。其中采用四个差分延迟单元电路组成环形结构，为了满足振荡条件，差分延迟单元的放大倍数大于或等于1倍，相移 180°，故在第二差分延迟单元电路和第三差分延迟单元电路之间输出跟输入级反相。

作为技术方案的进一步改进，参考图6，图6是本实用新型一种用于微控制器的时钟锁相环电路的差分延迟单元电路的一具体实施例电路图；差分延迟单元电路包括第三开关管Q3、第四开关管Q4、第五开关管Q5、第六开关管Q6、第七开关管Q7、第八开关管Q8和第九开关管Q9；第三开关管Q3的负输出端、第四开关管Q4的负输出端、第五开关管Q5的负输出端、第六开关管 Q6的负输出端与电源电压连接；第三开关管Q3的控制端与其正输出端连接；第三开关管Q3的正输出端与第四开关管Q4的正输出端连接；第四开关管Q4 的正输出端与第五开关管Q5的控制端、第七开关管Q7的正输出端连接；第四开关管Q4的控制端与第五开关管Q5的正输出端连接；第五开关管Q5的正输出端与第六开关管Q6的正输出端、第八开关管Q8的正输出端连接；第六开关管Q6的正输出端与其控制端连接；第七开关管Q7的负输出端与第八开关管 Q8的负输出端、第九开关管Q9的正输出端连接；第九开关管Q9的负输出端接地；第九开关管Q9的控制端作为差分延迟单元电路的控制端；第七开关管 Q7的正输出端作为差分延迟单元电路的正输出端；第七开关管Q7的控制端作为差分延迟单元电路的正输入端；第八开关管Q8的正输出端作为差分延迟单元电路的正输出端；第八开关管Q8的控制端作为差分延迟单元电路的负输入端。进一步地，第三开关管Q3、第四开关管Q4、第五开关管Q5和第六开关管Q6为PMOS管；第七开关管Q7、第八开关管Q8和第九开关管Q9为NMOS管；PMOS管的栅极、NMOS管的栅极为开关管的控制端；PMOS管的源极、 NMOS管的源极为开关管的负输出端；PMOS管的漏极、NMOS管的漏极为开关管的正输出端。

作为技术方案的进一步改进，参考图1、图2、图5和图7，图7是本实用新型一种用于微控制器的时钟锁相环电路的分频器的一具体实施例电路图；分频器包括第一边沿D触发器DFF1和第二边沿D触发器DFF2；压控振荡器的输出端VOP与第一边沿D触发器DFF1的CP端连接；第一边沿D触发器DFF1 的输出端与其同步输入端D、第二边沿D触发器DFF2的CP端连接；第二边沿D触发器DFF2的输出端与其同步输入端D连接；第二边沿D触发器DFF2 的输出端Q与鉴频鉴相器的第二输入端连接。

分频器是用来对压控振荡器的输出频率进行分频，然后反馈给鉴频鉴相器，所以在锁定过程完成以后，输出频率和参考频率之间存在分频倍数N的关系。

本实用新型一种用于微控制器的时钟锁相环电路，通过对微控制器输入的抖动时钟进行滤波，抑制抖动信号产生的锁相环输出的相位误差，得到平稳的时钟。

以上是对本实用新型的较佳实施进行了具体说明，但本发明创造并不限于所述实施例，熟悉本领域的技术人员在不违背本实用新型精神的前提下还可做出种种的等同变形或替换，这些等同的变形或替换均包含在本申请权利要求所限定的范围内。

Claims (10)

1.一种用于微控制器的时钟锁相环电路，其特征在于，包括微控制器、鉴频鉴相器、环路滤波器、压控振荡器和分频器；所述微控制器的输出端与鉴频鉴相器的第一输入端连接，所述微控制器的输出端输出参考时钟信号至鉴频鉴相器的第一输入端；所述鉴频鉴相器的输出端与环路滤波器的输入端连接；所述环路滤波器的输出端与压控振荡器的输入端连接；所述压控振荡器的输出端与分频器的输入端、微控制器的输入端连接，所述压控振荡器输出时钟信号至分频器的输入端、微控制器的输入端；所述分频器的输出端与鉴频鉴相器的第二输入端连接。

2.根据权利要求1所述的用于微控制器的时钟锁相环电路，其特征在于，所述鉴频鉴相器包括第一SR锁存器、第二SR锁存器、第三SR锁存器、第四SR锁存器、与非门和反相器组；所述反相器组包括至少两个依次相连的反相器；所述第二SR锁存器和第四SR锁存器为具有两个复位端的SR锁存器；所述微控制器的输出端与第二SR锁存器的置位端连接；所述第二SR锁存器的第一复位端与第一SR锁存器的复位端、反相器组的输出端、第三SR锁存器的复位端、第四SR锁存器的第一复位端连接；所述第二SR锁存器的第二复位端与第一SR锁存器的输出端与非门的输入端连接；所述第二SR锁存器的输出端与第一SR锁存器的置位端、与非门的输入端连接；所述第三SR锁存器的置位端与第四SR锁存器的输出端与非门的输入端连接；所述第三SR锁存器的输出端与第四SR锁存器的第二复位端、与非门的输入端连接；所述分频器的输出端与第四SR锁存器的置位端连接；所述与非门的输出端与反相器组的输入端连接；所述第二SR锁存器的输出端Q、第四SR锁存器的输出端Q作为鉴频鉴相器的输出端与环路滤波器的输入端连接。

3.根据权利要求2所述的用于微控制器的时钟锁相环电路，其特征在于，所述反相器组包括4个反相器，所述4个反相器依次首尾连接。

4.根据权利要求2所述的用于微控制器的时钟锁相环电路，其特征在于，所述环路滤波器包括第一反相器、第一开关管、第二开关管、第一电流镜、第二电流镜和二阶无源滤波电路；所述第二SR锁存器的输出端Q与第一反相器的输入端连接；所述第一反相器的输出端与第一开关管的控制端连接；所述第一电流镜的输入端与电源电压连接；所述第一电流镜的输出端与第一开关管的负输出端连接；所述第一开关管的正输出端与第二开关管的正输出端、二阶无源滤波电路的输入端连接；所述第四SR锁存器的输出端Q与第二开关管的控制端连接；所述第二开关管的负输出端与第二电流镜的输入端连接；所述第二电流镜的输出端接地；所述二阶无源滤波电路的输出端与压控振荡器的输入端连接。

5.根据权利要求4所述的用于微控制器的时钟锁相环电路，其特征在于，所述二阶无源滤波电路包括第一电阻、第一电容和第二电容；所述第一开关管的正输出端与第一电阻的一端、第二电容的一端连接；所述第二电容的一端为二阶无源滤波电路的输出端；所述第一电阻的另一端与第一电容的一端连接；所述第一电容的另一端接地；所述第二电容的另一端接地。

6.根据权利要求1至5任一项所述的用于微控制器的时钟锁相环电路，其特征在于，所述压控振荡器包括四个差分延迟单元电路，分别为第一差分延迟单元电路、第二差分延迟单元电路、第三差分延迟单元电路和第四差分延迟单元电路；所述环路滤波器的输出端分别与第一差分延迟单元电路的控制端、第二差分延迟单元电路的控制端、第三差分延迟单元电路的控制端、第四差分延迟单元电路的控制端连接；所述第一差分延迟单元电路的负输入端与第四差分延迟单元电路的负输出端连接；所述第一差分延迟单元电路的正输入端与第四差分延迟单元电路的正输出端连接；所述第一差分延迟单元电路的正输出端、负输出端对应与第二差分延迟单元电路的正输入端、负输入端连接；所述第二差分延迟单元电路的正输出端与第三差分延迟单元电路的负输入端连接；所述第二差分延迟单元电路的负输出端与第三差分延迟单元电路的正输入端连接；所述第三差分延迟单元电路的正输出端、负输出端对应与第四差分延迟单元电路的正输入端、负输入端连接；所述第四差分延迟单元电路的负输出端或正输出端与分频器的输入端连接。

7.根据权利要求6所述的用于微控制器的时钟锁相环电路，其特征在于，所述差分延迟单元电路包括第三开关管、第四开关管、第五开关管、第六开关管、第七开关管、第八开关管和第九开关管；所述第三开关管的负输出端、第四开关管的负输出端、第五开关管的负输出端、第六开关管的负输出端与电源电压连接；所述第三开关管的控制端与其正输出端连接；所述第三开关管的正输出端与第四开关管的正输出端连接；所述第四开关管的正输出端与第五开关管的控制端、第七开关管的正输出端连接；所述第四开关管的控制端与第五开关管的正输出端连接；所述第五开关管的正输出端与第六开关管的正输出端、第八开关管的正输出端连接；所述第六开关管的正输出端与其控制端连接；所述第七开关管的负输出端与第八开关管的负输出端、第九开关管的正输出端连接；所述第九开关管的负输出端接地；所述第九开关管的控制端作为差分延迟单元电路的控制端；所述第七开关管的正输出端作为差分延迟单元电路的正输出端；所述第七开关管的控制端作为差分延迟单元电路的正输入端；所述第八开关管的正输出端作为差分延迟单元电路的正输出端；所述第八开关管的控制端作为差分延迟单元电路的负输入端。

8.根据权利要求1至5任一项所述的用于微控制器的时钟锁相环电路，其特征在于，所述分频器包括第一边沿D触发器和第二边沿D触发器；所述压控振荡器的输出端与第一边沿D触发器的CP端连接；所述第一边沿D触发器的输出端与其同步输入端、第二边沿D触发器的CP端连接；所述第二边沿D触发器的输出端与其同步输入端连接；所述第二边沿D触发器的输出端Q与鉴频鉴相器的第二输入端连接。

9.根据权利要求4所述的用于微控制器的时钟锁相环电路，其特征在于，所述第一开关管为PMOS管；所述第二开关管为NMOS管；所述PMOS管的栅极、NMOS管的栅极为开关管的控制端；所述PMOS管的源极、NMOS管的源极为开关管的负输出端；所述PMOS管的漏极、NMOS管的漏极为开关管的正输出端。

10.根据权利要求7所述的用于微控制器的时钟锁相环电路，其特征在于，所述第三开关管、第四开关管、第五开关管和第六开关管为PMOS管；所述第七开关管、第八开关管和第九开关管为NMOS管；所述PMOS管的栅极、NMOS管的栅极为开关管的控制端；所述PMOS管的源极、NMOS管的源极为开关管的负输出端；所述PMOS管的漏极、NMOS管的漏极为开关管的正输出端。