CN103684438B - 延迟锁相环 - Google Patents

Abstract

本发明提供一种延迟锁相环，包括第一延时链、鉴相器、余数链和余数链控制器，余数链接入第一延时链形成第二延时链；余数链的余数码输入端用于在粗调阶段接收余数链控制器发出的余数码，余数链用于根据余数码调节余数链的余数步长；第二延时链的输入端接收输入时钟信号，输出端与鉴相器的信号输入端连接，用于根据余数步长对第二延时链的粗调步长进行分级辅助延时，以使第二延时链输出的时钟信号以余数步长为延时单位进行逐步延时；余数链控制器的输入端与鉴相器的输出端连接，用于根据鉴相器输出的相位差发出余数码。本发明提供的延迟锁相环能够解决现有的延迟锁相环容易出现错误锁定的问题，以提高正交时钟信号的准确度。

Description

延迟锁相环

技术领域

本发明涉及时钟信号产生电路技术，尤其涉及一种延迟锁相环。

背景技术

随着超大规模集成电路的不断发展，各芯片之间的通信能力成为了制约整个集成电路数据处理速度的重要因素。高速并行芯片之间的通信系统包括一个时钟通道和多个数据通道，其中，时钟通道接收外部时钟信号，并通过延迟锁相环(DelayLockedLoop，简称DLL)将外部时钟信号转换为正交时钟信号，提供给数据通道，以得到精确的采样数据。为了实现芯片间各个信道对应的时钟信号保持同步，需要转换精度较高的延迟锁相环。

图1为现有的一种延迟锁相环的结构示意图，如图1所示，现有的延迟锁相环通常包括延时链、鉴相器和控制器，其中，延时链接收外部输入的输入时钟信号，并对该输入时钟信号进行延时，将延时后的时钟信号发送给鉴相器，以使鉴相器对延时后的时钟信号和输入时钟信号进行相位比较后，得出相位差发送给控制器。延时链通常包括四组串联的延时单元，每一组延时单元可输出一相时钟信号，各组延时单元输出的时钟信号相位差为90°，形成正交时钟信号。其中，每一组延时单元包括粗调延时单元和细调延时单元，粗调延时单元用于在粗调阶段调节延时链的延时时间，细调延时单元用于在细调阶段调节延时链的延时时间。

图2为现有的延迟锁相环中粗调延时单元和细调延时单元的结构示意图。如图2所示，现有的粗调延时单元和细调延时单元均为挂负载电容的方式，在粗调阶段，对每个粗调延时单元增加一级负载电容参与延时，则整个粗调延时单元增加的延时时间为粗调步长。在细调阶段，对每个细调延时单元增加一级负载电容参与延时，则整个细调延时单元增加的延时时间为细调步长。

控制器用于根据鉴相器发出的相位差调整粗调码和细调码，其中，粗调码用于调节粗调延时单元中参与延时的负载电容的数量，也即调节粗调码相当于调节粗调延时单元的粗调步长。细调码用于调节细调延时单元中参与延时的负载电容的数量，也即调节细调码相当于调节细调延时单元的细调步长。

由于现有的延迟锁相环中的延时链是由四个串联的延时单元构成，则对于整个延时链延时后的时钟信号而言，粗调步长为每个粗调延时单元延时时间的4倍，在输入时钟信号频率较高时，上述延迟锁相环采用的挂负载电容的方式会影响信号在时钟沿的跳变质量，容易出现粗调步长大于输入时钟信号的半周期，而导致错误锁定的情况，使得产生的正交时钟准确度较低。

发明内容

本发明提供一种延迟锁相环，用于解决现有的延迟锁相环容易出现错误锁定的问题，以提高正交时钟信号的准确度。

本发明实施例提供一种延迟锁相环，包括第一延时链和鉴相器，还包括：余数链和余数链控制器，所述余数链接入所述第一延时链，形成第二延时链；

所述余数链的余数码输入端与所述余数链控制器的余数码输出端连接，用于在粗调阶段接收所述余数链控制器发出的余数码，所述余数链用于根据所述余数码调节所述余数链的余数步长，所述余数步长为所述余数链每次调节增加的延时时间；

所述第二延时链的输入端接收输入时钟信号，第二延时链的输出端与所述鉴相器的信号输入端连接，所述第二延时链用于根据所述余数步长对所述第二延时链的粗调步长进行分级辅助延时，以使所述第二延时链输出的时钟信号以所述余数步长为延时单位进行逐步延时，所述粗调步长为所述第二延时链在粗调阶段每次调节增加的延时时间，所述粗调步长的延时时间大于或者等于多个所述余数步长的总和；所述余数链控制器的输入端与所述鉴相器的输出端连接，用于根据所述鉴相器输出的相位差发出所述余数码。

如上所述的延迟锁相环，所述余数链的时钟输入端与所述第一延时链的时钟输出端连接，用于接收所述第一延时链发出的第一延时时钟信号；

所述余数链的时钟输出端与所述鉴相器的信号输入端连接，所述余数链用于根据所述第一延时时钟信号生成第二延时时钟信号，并发送给所述鉴相器。

如上所述的延迟锁相环，所述余数链包括至少一组余数延时组件；

第一组余数延时组件在信号流入方向上的输入端接收所述第一延时时钟信号，在信号流入方向上的输出端与下一组余数延时组件在信号流入方向上的输入端连接；第一组余数延时组件在信号流出方向上的输入端与下一组余数延时组件在信号流出方向上的输出端连接，在信号流出方向上的输出端用于输出所述第二延时时钟信号；

最后一组余数延时组件在信号流入方向上的输出端与自身在信号流出方向上的输入端连接；

其余各组余数延时组件在信号流入方向上的输出端与下一组余数延时组件在信号流入方向上的输入端连接，各组余数延时组件在信号流出方向上的输入端与所述下一组余数延时组件在信号流出方向上的输出端连接，各组余数延时组件中的余数码接收端接收所述余数码，用于根据所述余数码执行延时操作。

如上所述的延迟锁相环，所述余数链包括四组结构相同的余数延时组件；

每一组余数延时组件包括第一与非门、第二与非门和第三与非门；其中

所述第一与非门的第一输入端作为所述余数延时组件在信号流入方向上的输入端，所述第一与非门的输出端作为所述余数延时组件在信号流入方向上的输出端；

所述第二与非门的第一输入端与所述第一与非门的第一输入端连接，所述第二与非门的输出端与所述第三与非门的第一输入端连接；

所述第一与非门的第二输入端和第二与非门的第二输入端作为所述余数码接收端；

所述第三与非门的第二输入端作为所述余数延时组件在信号流出方向上的输入端，所述第三与非门的输出端作为所述余数延时组件在信号流出方向上的输出端。

如上所述的延迟锁相环，所述第一延时链中的粗调延时单元的数量为至少一组；

其中，每一组所述粗调延时单元包括至少一组粗调延时组件；

第一组粗调延时组件在信号流入方向上的输入端接收所述输入时钟信号，在信号流入方向上的输出端与下一组粗调延时组件在信号流入方向上的输入端连接；第一组粗调延时组件在信号流出方向上的输入端与下一组粗调延时组件在信号流出方向上的输出端连接，第一组粗调延时组件在信号流出方向上的输出端作为所述粗调延时单元的输出端；

最后一组粗调延时组件在信号流入方向上的输出端与自身在信号流出方向上的输入端连接；

其余各组粗调延时组件在信号流入方向上的输出端与下一组粗调延时组件在信号流入方向上的输入端连接；各组粗调延时组件在信号流出方向上的输入端与下一组粗调延时组件在信号流出方向上的输出端连接；各组粗调延时组件中的粗调码输入端接收粗调码，用于根据所述粗调码执行粗调延时操作。

如上所述的延迟锁相环，每一组所述粗调延时单元包括四组结构相同的粗调延时组件；

每一组粗调延时组件包括第四与非门、第五与非门和第六与非门；其中

所述第四与非门的第一输入端作为所述粗调延时组件在信号流入方向上的输入端，所述第四与非门的输出端作为所述粗调延时组件在信号流入方向上的输出端；

所述第五与非门的第一输入端与所述第四与非门的第一输入端连接，所述第五与非门的输出端与所述第六与非门的第一输入端连接；

所述第四与非门的第二输入端和第五与非门的第二输入端作为所述粗调码输入端；

所述第六与非门的第二输入端作为所述粗调延时组件在信号流出方向上的输入端，所述第六与非门的输出端作为所述粗调延时组件在信号流出方向上的输出端。

如上所述的延迟锁相环，所述第一延时链中的细调延时单元的数量为至少一组；

其中，每一组所述细调延时单元包括反相器组件和细调延时组件；

所述反相器组件包括至少两个串联的反相器；

所述细调延时组件与至少一个所述反相器并联；

所述细调延时组件包括至少一个单级延时构件，所述单级延时构件之间并联；各单级延时构件的信号输入端连接，并作为所述细调延时组件的信号输入端，各单级延时构件的信号输出端连接，并作为所述细调延时组件的信号输出端，各单级延时构件的细调码接收端用于接收细调码，所述细调延时组件用于根据所述细调码执行细调操作。

如上所述的延迟锁相环，所述单级延时构件包括第一场效应管、第二场效应管、第三场效应管和第四场效应管，其中，第一场效应管和第二场效应管为p沟道场效应管，第三场效应管和第四场效应管为n沟道场效应管；

所述第一场效应管、第二场效应管、第三场效应管和第四场效应管的数据端依次串联；所述第一场效应管中悬空的数据端接高电平，所述第四场效应管中悬空的数据端接地；

所述第二场效应管和第三场效应管的控制端连接，并作为所述单级延时构件的信号输入端，所述第二场效应管中与第三场效应管连接的数据端作为所述单级延时构件的信号输出端；

所述第一场效应管和第四场效应管的控制端作为所述单级延时构件的细调码接收端。

如上所述的延迟锁相环，所述余数链控制器包括：第一D触发器、第二D触发器和第三D触发器；

各触发器的时钟输入端接收所述输入时钟信号；

所述第一D触发器的输入端接收高电平信号，输出端与所述第二D触发器的输入端连接，所述第二D触发器的输出端与所述第三D触发器的输入端连接。

如上所述的延迟锁相环，所述第二延时链还包括二选一数据选择器；

所述二选一数据选择器的第一输入端与所述余数链的时钟输出端连接，用于接收所述第二延时时钟信号，所述二选一数据选择器的第二输入端与所述第一延时链的时钟输出端连接，用于接收所述第一延时时钟信号，所述二选一数据选择器的输出端与所述鉴相器的信号输入端连接，所述二选一数据选择器用于在粗调阶段将所述第二延时时钟信号提供给所述鉴相器，以及在细调阶段将所述第一延时时钟信号提供给所述鉴相器。

如上所述的延迟锁相环，还包括二选一延时补偿逻辑；

所述二选一延时补偿逻辑的输入端用于接收所述输入时钟信号，输出端与所述鉴相器的另一信号输入端连接，所述二选一延时补偿逻辑用于补偿所述二选一数据选择器的延时时间。

本发明实施例提供的延迟锁相环采用余数链在粗调阶段根据控制器发出的余数码对输入时钟信号进行分级辅助延时，将粗调步长进行细分，能够缩短在粗调阶段的粗调步长，解决了现有的延迟锁相环容易出现错误锁定的问题，提高了正交时钟信号的准确度，并且为现有的延迟锁相环中时钟锁定范围和相位锁定精度之间的矛盾提供了一种较好的解决方案。

附图说明

图1为现有的一种延迟锁相环的结构示意图；

图2为现有的延迟锁相环中粗调延时单元和细调延时单元的结构示意图；

图3为本发明实施例一提供的延迟锁相环的结构示意图；

图4为本发明实施例一提供的延迟锁相环中余数链的结构示意图；

图5为本发明实施例一提供的延迟锁相环的控制器中的余数码生成电路的结构示意图；

图6为本发明实施例一提供的延迟锁相环的另一种结构示意图；

图7为本发明实施例二提供的延迟锁相环中第一延时链的结构示意图；

图8为本发明实施例二提供的延迟锁相环中粗调延时单元的结构示意图；

图9为本发明实施例二提供的延迟锁相环中细调延时单元的结构示意图；

图10为本发明实施例三提供的延迟锁相环中细调延时单元的结构示意图；

图11为本发明实施例四提供的延迟锁相环的结构示意图；

图12为本发明实施例四提供的延迟锁相环中的二选一数据选择器的结构示意图；

图13为本发明实施例四提供的延迟锁相环中的二选一延时补偿逻辑的结构示意图。

具体实施方式

实施例一

图3为本发明实施例一提供的延迟锁相环的结构示意图。如图3所示，该延迟锁相环，可以包括：第一延时链1、余数链2、鉴相器3和余数链控制器。

其中，第一延时链1可以为现有技术中常用的延时链，例如图1和图2所示的结构。余数链2接入第一延时链1，形成第二延时链。具体的实现方式可以将余数链2串接在第一延时链1与鉴相器3之间，或者可以在第一延时链1中每个粗调延时单元的后面串接一个余数链2，或者还可以将余数链2串接在第一延时链1的输入端，本领域技术人员可以采用任一种实现方式。本实施例仅以将余数链2串接在第一延时链1与鉴相器3之间，也即余数链2的输入端与第一延时链1的输出端连接的方式进行具体说明。

余数链控制器可以为独立的控制器，用于发出余数码，其结构可以参照现有技术中常用的延迟锁相环中的控制器来实现，或者余数链控制器也可以集成在现有技术中常用的控制器中，相当于在该控制器中增加能够发送余数码的电路。本实施例以余数链控制器集成在现有技术中常用的控制器中为例，统称为控制器4，则该控制器4包括粗调码输出端、细调码输出端以及余数码输出端，分别用于输出粗调码、细调码以及余数码。

第一延时链1的时钟输入端用于接收输入时钟信号，第一延时链1的粗调码输入端用于在粗调阶段接收控制器4发出的粗调码，第一延时链1的细调码输入端用于在细调阶段接收控制器4发出的细调码，第一延时链1用于根据粗调码和细调码对输入时钟信号进行延时，生成第一延时时钟信号，并将第一延时时钟信号通过第一延时链1的时钟输出端输出。

余数链2的余数码输入端与余数链控制器(控制器4)的余数码输出端连接，用于在粗调阶段接收余数链控制器(控制器4)发出的余数码，余数链2用于根据余数码调节余数链2的余数步长，该余数步长为余数链2每次调节增加的延时时间。

将余数链2串接在第一延时链1的输出端，形成第二延时链，第一延时链1的时钟输入端作为第二延时链的输入端，余数链的时钟输出端作为第二延时链的输出端，相当于第二延时链的输入端接收输入时钟信号，第二延时链的输出端与鉴相器3的信号输入端连接，第二延时链用于根据余数步长对第二延时链的粗调步长进行分级辅助延时，以使得第二延时链输出的时钟信号以余数步长为延时单位进行逐步延时，该粗调步长为第一延时链在粗调阶段每次调节增加的延时时间，粗调步长的延时时间大于或者等于全部余数步长的延时时间总和。

余数链控制器(控制器4)的输入端与鉴相器3的输出端连接，可用于根据鉴相器3输出的相位差发出余数码。

将余数链2串接在第一延时链1的输出端，形成第二延时链的具体结构如下：余数链2的时钟输入端与第一延时链1的时钟输出端连接，用于接收第一延时链1发出的第一延时时钟信号。余数链2的时钟输出端与鉴相器3的信号输入端连接，余数链2用于根据第一延时时钟信号生成第二延时时钟信号，并发送给鉴相器3。

鉴相器3的信号输入端分别接收输入时钟信号和第二延时时钟信号，鉴相器3用于根据输入时钟信号和第二延时时钟信号辨别二者的相位差，并将相位差经鉴相器3的输出端输出。鉴相器3可以采用现有技术中常用的鉴相器，输出的相位差实际可以为相位差的正负。

控制器4的信号输入端用于接收鉴相器3发出的相位差，用于根据该相位差在粗调阶段产生粗调码和余数码，在细调阶段产生细调码。

上述输入时钟信号可以为外部时钟信号，例如由晶振产生的时钟信号。输入时钟信号通常分为单端时钟信号和差分时钟信号，本实施例以输入时钟信号为单端时钟信号为例对延迟锁相环的结构及原理进行详细说明。

第一延时链1可以为现有技术中常用的能够产生正交时钟信号的延时链电路结构，例如图2所示的结构。

由于现有的延迟锁相环中的延时链是由四个串联的延时单元构成，则对于整个延时链延时后的时钟信号而言，粗调步长为每个粗调延时单元延时时间的4倍，在输入时钟信号频率较高时，上述延迟锁相环采用的挂负载电容的方式会影响信号在时钟沿的跳变质量，容易出现粗调步长大于输入时钟信号的半周期，而导致错误锁定的情况，使得产生的正交时钟准确度较低。

为了解决现有技术存在的问题，本实施例提出了余数链的概念，即采用余数的思想来调节粗调步长，具体为：余数链2可包括至少一级余数延时组件，在粗调阶段，首先通过余数链2执行延时过程，根据控制器4发出的余数码控制启动一级余数延时组件进行延时，若延时后的信号未满足要求，则再控制启动两极余数延时组件进行延时，若仍不满足要求，则再增加参与延时的余数延时组件的级数。余数延时组件的级数逐渐增加，当到达最后一级延时，余数码向粗调码进位，在粗调延时单元中启动一级参与粗调延时的粗调延时组件，对于如图2所示的结构，相当于在各粗调延时组件中加载一级负载电容，即整个第二延时链增加了4倍的一级负载电容的延时时间。本实施例提出的余数链采用余数进位的思路，能够在粗调阶段对粗调步长进行细分，以余数链2的余数步长为最小调节单位，逐步增大粗调步长，以实现分级辅助延时，避免因粗调步长过大而导致错误锁定的现象发生。

对于上述余数链2所具备的功能，本领域技术人员可以设计多种电路，本实施例提供一种可实现的方式，如图4所示，图4为本发明实施例一提供的延迟锁相环中余数链的结构示意图。

余数链2包括至少一组余数延时组件，其中，第一组余数延时组件在信号流入方向上的输入端接收第一延时时钟信号，在信号流入方向上的输出端与下一组余数延时组件在信号流入方向上的输入端连接；第一组余数延时组件在信号流出方向上的输入端与下一组余数延时组件在信号流出方向上的输出端连接，在信号流出方向上的输出端用于输出第二延时时钟信号。最后一组余数延时组件在信号流入方向上的输出端与自身在信号流出方向上的输入端连接。

其余各组余数延时组件在信号流入方向上的输出端与下一组余数延时组件在信号流入方向上的输入端连接，各组余数延时组件在信号流出方向上的输入端与下一组余数延时组件在信号流出方向上的输出端连接，各组余数延时组件中的余数码接收端接收余数码，用于根据余数码执行延时操作。余数码为控制器4发出的，可以为二进制数，根据该二进制数来控制信号流经的余数延时组件的数量，即可以为只流经一组余数延时组件，也可以流经两组，或者三组，相应的，流经的余数延时组件数量越多，余数链2的延时时间越长。

具体的，余数链2可以包括四组结构相同的余数延时组件，可以分别称之为余数延时组件A、余数延时组件B、余数延时组件C和余数延时组件D。四组余数延时组件形成级联结构，每一组余数延时组件作为一级，该余数链2共有4级余数延时组件。信号流入方向为从余数延时组件A经余数延时组件B和余数延时组件C，流至余数延时组件D的方向，信号流出方向为从余数延时组件D经余数延时组件C和余数延时组件B，流至余数延时组件A的方向。

其中，对于余数延时组件A而言，作为第一组余数延时组件，其在信号流入方向的输入端接收第一延时时钟信号，在信号流入方向上的输出端与余数延时组件B在信号流入方向上的输入端连接，在信号流出方向上的输入端与余数延时组件B在信号流出方向上的输出端连接，在信号流出方向上的输出端用于输出第二延时时钟信号。

对于余数延时组件B，其在信号流入方向上的输出端与余数延时组件C在信号流入方向上的输入端连接，在信号流出方向上的输入端与余数延时组件C在信号流出方向上的输出端连接。

对于余数延时组件C，其在信号流入方向上的输出端与余数延时组件D在信号流入方向上的输入端连接，在信号流出方向上的输入端与余数延时组件D在信号流出方向上的输出端连接。

值得说明的是，本发明实施例仅以延迟锁相环产生四相正交时钟的具体实现方式，但其设计思想和技术效果也同样适用于产生两相、八相、十六相以及其它的时钟信号，本领域技术人员可以根据本发明实施例提供的实现方式进行增加、减少、修改或替换等方式来实现产生其它类型的时钟信号。

对于余数延时组件D，其在信号流入方向上的输出端与自身在信号流出方向上的输入端连接。

对于上述各余数延时组件具体的电路结构，技术人员可采用多种方式实现，例如可参照如下方式：

每一组余数延时组件包括第一与非门21、第二与非门22和第三与非门23；其中第一与非门21的第一输入端作为余数延时组件在信号流入方向上的输入端，第一与非门21的输出端作为余数延时组件在信号流入方向上的输出端。第二与非门22的第一输入端与第一与非门21的第一输入端连接，第二与非门22的输出端与第三与非门23的第一输入端连接。第一与非门21的第二输入端和第二与非门22的第二输入端作为余数码接收端，二者接收到的余数码为互为反相的一位二进制数。第三与非门23的第二输入端作为余数延时组件在信号流出方向上的输入端，第三与非门23的输出端作为余数延时组件在信号流出方向上的输出端。

简单以余数延时组件A和余数延时组件B为例来说明上述余数链2的工作过程：

(1)只经过余数延时组件A延时：

由控制器4发出适当的余数码，使得余数延时组件A中的第一与非门21的第二输入端接收到二进制数M<0>为“0”，余数延时组件A中的第二与非门22的第二输入端接收到二进制数Mb<0>为“1”，并且通过控制后面三组余数延时组件的输出信号使得余数延时组件A中的第三与非门23的第二输入端为接收到二进制数“1”。

当第一延时时钟信号从“0”跳变至“1”时，第二与非门22输出“0”，则第三与非门23输出“1”，作为第二延时时钟信号；

当第一延时时钟信号从“1”跳变至“0”时，第二与非门22输出“1”，则第三与非门23输出“0”，作为第二延时时钟信号。

上述工作过程相当于第一延时时钟信号只经过了余数延时组件A的延时过程，直接输出第二延时时钟信号，因此，余数链2的延时时间等于余数延时组件A的延时时间。

上述通过控制后面三组余数延时组件的输出信号使得余数延时组件A中的第三与非门23的第二输入端为接收到二进制数“1”，具体可以为：控制余数码使得余数延时组件B中的第二与非门22的第二输入端接收二进制数Mb<1>为“1”，则该第二与非门22输出“0”，余数延时组件B中的第三与非门23输出“1”，即实现了余数延时组件A中的第三与非门23的第二输入端为接收到二进制数“1”。

(2)经过余数延时组件A和余数延时组件B两级延时：

由控制器4发出适当的余数码，使得余数延时组件A中的第一与非门21接收到二进制数M<0>为“1”，余数延时组件A中的第二与非门22接收到二进制数Mb<0>为“0”，余数延时组件B中的第一与非门21接收到二进制数M<1>为“0”，余数延时组件B中的第二与非门22接收到二进制数Mb<1>为“1”。并且通过控制后面两组余数延时组件的输出信号使得余数延时组件B中的第三与非门23的第二输入端为收到二进制数“1”。

当第一延时时钟信号从“0”跳变至“1”时，余数延时组件A中的第二与非门22输出“1”，则余数延时组件A中的第三与非门23的第一输入端接收“1”；余数延时组件B中的第二与非门22输出“1”，余数延时组件B中的第三与非门23输出“0”，余数延时组件A中的第三与非门23的第二输入端接收“0”，则该第三与非门23输出“1”，作为第二延时时钟信号；

当第一延时时钟信号从“1”跳变至“0”时，余数延时组件B中的第二与非门22输出“0”，则余数延时组件B中的第三与非门23输出“1”，余数延时组件A中的第三与非门23的第二输入端接收“1”，则该第三与非门23输出“0”，作为第二延时时钟信号。

上述工作过程相当于第一延时时钟信号经过了余数延时组件A和余数延时组件B共两级的延时过程，输出第二延时时钟信号，因此，余数链2的延时时间等于余数延时组件A加上余数延时组件B的延时时间。

上述通过控制后面两组余数延时组件的输出信号使得余数延时组件B中的第三与非门23的第二输入端为收到二进制数“1”，具体可以为：控制余数码使得余数延时组件C中的第二与非门22的第二输入端接收二进制数Mb<2>为“1”，则该第二与非门22输出“0”，余数延时组件C中的第三与非门23输出“1”，即实现了余数延时组件B中的第三与非门23的第二输入端为接收到二进制数“1”。

类似的，可以设定由控制器4发出相应的余数码，使得余数链2能够经过三级延时组件或四级延时组件，以实现通过余数码调节余数链2的延时步长。

上述余数步长可以解释为：若控制器4发出的第一个余数码用于在余数链2中采用一级余数延时组件参与延时，而控制器4发出的第二个余数码用于在余数链2中采用两级余数延时组件参与延时，相当于在前次延时的基础上再增加一级余数延时组件参与延时，则增加的那一级余数延时组件的延时时间即为余数步长。

在粗调阶段，余数链2中的余数延时组件的级数逐渐增加，当到达最后一级延时，也即余数链2经过了四级余数延时组件后生成的第二延时时钟信号仍不满足锁定要求，则向粗调码进位，也即可以设定控制器4发出的粗调码中的某一位二进制数由“0”变为“1”，对于如图2所示的结构，相当于在各粗调延时组件中加载一级负载电容，即整个第二延时链增加了4倍的一级负载电容的延时时间。同时，余数码恢复至从第一级余数延时组件开始下一循环的延时过程。

或者，对于上述最后一级余数延时组件，其中的第一与非门21的第二输入端可以固定接地GND，第二与非门22的第二输入端可以固定接高电平VDD，以使最后一级余数延时组件可以不参加延时。从粗调原理上来说，当余数链2经过了三级余数延时组件后生成的第二延时时钟信号仍不满足锁定要求，则向粗调码进位，也即可以设定控制器4发出的粗调码中的某一位二进制数由“0”变为“1”，对于如图2所示的结构，相当于在各粗调延时组件中加载一级负载电容，即整个第二延时链增加了4倍的一级负载电容的延时时间。同时，余数码清零，以使在当前循环中余数链2不参与延时。若经粗调延时后的第二延时时钟信号仍不满足锁定要求，则重新从第一级余数延时组件开始下一循环的延时过程。

当经粗调延时单元和余数链2延时后的第二延时时钟信号满足了粗调的锁定要求，则进行细调过程。控制器4发出细调码，以控制细调延时单元进行延时，该细调过程中，粗调延时单元和余数链2不再参与延时。

本领域技术人员当然也可以设计其它形式的数字电路，以实现上述余数链2的功能。余数延时组件的数量并不限定于本实施例提供的四个，本领域技术人员也可以采用小于四个或大于四个的实现方式，各余数延时组件的连接方式可参照本实施例提供的具体方案，或者由技术人员自行设计具有类似功能的电路结构，例如采用或门、非门、与非门、或非门等逻辑结构来实现对粗调步长进行分级辅助延时。余数延时组件的数量越多，粗调步长的调节精度越高。

控制器4根据相位差产生粗调码、细调码和余数码，其中，产生粗调码和细调码的电路结构，具体可参照现有技术中控制器4的电路结构。产生余数码的电路结构可参照产生粗调码或细调码的结构，也可以采用本实施例提供的如下方式：

图5为本发明实施例一提供的延迟锁相环的控制器中的余数码生成电路的结构示意图，如图5所示，本实施例提供的控制器4还包括能够产生余数码的电路结构，具体可包括三个D触发器，可以称之为：第一D触发器41、第二D触发器42和第三D触发器43。其中，各触发器的时钟输入端接收输入时钟信号。第一D触发器41的输入端接收高电平信号，第一D触发器41的输出端与第二D触发器42的输入端连接，第二D触发器42的输出端与第三D触发器43的输入端连接。

另外，各D触发器的复位端还用于接收时钟锁定信号和延时调整信号，其中，时钟锁定信号具体指当延迟锁相环经过粗调阶段和细调阶段之后，准确锁定时钟信号时由控制器4发出的标识信号，延时调整信号具体指控制器4发出的延时调整指示信号，用于调整第二延时链的延时时间。

时钟锁定信号和延时调整信号可以经一个或非门连接至三个D触发器的复位端，当任意一个信号由“0”上升至“1”时，三个D触发器的输出端均清零。

图6为本发明实施例一提供的延迟锁相环的另一种结构示意图。如图6所示，另外，延迟锁相环还可以包括计数器5，该计数器5可采用现有的延迟锁相环中常用的计数器，其输入端与控制器4的输出端连接，用于接收控制器4发送的粗调码、细调码和余数码，并进行编码，然后发送至粗调延时单元、细调延时单元和余数链2。

对于上述技术方案，本领域技术人员可以理解的是，为了提高时钟锁定精度，可以在鉴相器3的输出端设置一个滤波器6，用于对鉴相器3输出的相位差信号进行滤波，然后将滤波后的相位差信号再发送给控制器4。滤波器6具体可采用现有技术中常用的滤波器件，技术人员可根据具体的电路结构选用适当的型号。

本实施例提供的技术方案通过采用余数链在粗调阶段根据控制器发出的余数码对输入时钟信号进行分级辅助延时，将粗调步长进行细分，能够缩短在粗调阶段的粗调步长，解决了现有的延迟锁相环容易出现错误锁定的问题，提高了正交时钟信号的准确度。

现有技术中还存着一种延迟锁相环，由单一延时单元组成延时链，其中，该延时链的输入端接收输入时钟信号，延时链将该输入时钟信号进行多级延时后输出，输出时钟信号与输入时钟信号的相位差即为延时链的延时时间。另外，通过鉴相器来鉴别该相位差，再由控制单元输出数字码来控制各延时单元调节延时时间。由于该方案不支持宽范围的时钟锁定，且单一的延时单元在高速时钟输入下不能提供足够的锁定精度，在低速时钟输入下延时链的长度较长，使得系统的体积较大，相应的也增加了功耗。而本实施例所提供的延迟锁相环则为现有的系统中存在的时钟锁定范围和相位锁定精度之间的矛盾提供了一种较好的解决方案。

实施例二

图7为本发明实施例二提供的延迟锁相环中第一延时链的结构示意图，图8为本发明实施例二提供的延迟锁相环中粗调延时单元的结构示意图，图9为本发明实施例二提供的延迟锁相环中细调延时单元的结构示意图。如图7至图9所示，对于上述实施例所提供的延迟锁相环，本实施例还提供一种新的第一延时链1的实现方式，该第一延时链1可以包括粗调延时单元和细调延时单元。粗调延时单元和细调延时单元各自的数量为至少一组，排布规律与现有的延时链相同，即一组粗调延时单元和一组细调延时单元串联，然后再与其它的粗调延时单元和细调延时单元串联。串联的一组粗调延时单元和一组细调延时单元用于输出正交时钟信号中的一相。

具体的，每一组粗调延时单元包括至少一组粗调延时组件。第一组粗调延时组件在信号流入方向上的输入端接收输入时钟信号，在信号流入方向上的输出端与下一组粗调延时组件在信号流入方向上的输入端连接；第一组粗调延时组件在信号流出方向上的输入端与下一组粗调延时组件在信号流出方向上的输出端连接，第一组粗调延时组件在信号流出方向上的输出端作为粗调延时单元的输出端。最后一组粗调延时组件在信号流入方向上的输出端与自身在信号流出方向上的输入端连接；其余各组粗调延时组件在信号流入方向上的输出端与下一组粗调延时组件在信号流入方向上的输入端连接；各组粗调延时组件在信号流出方向上的输入端与下一组粗调延时组件在信号流出方向上的输出端连接；各组粗调延时组件中的粗调码输入端接收粗调码，用于根据粗调码执行粗调延时操作。

本实施例以四组级联方式连接的粗调延时组件为例来说明，可以称之为粗调延时组件E、粗调延时组件F、粗调延时组件G和粗调延时组件H。当然，本领域技术人员可以设计其它级联方式的粗调延时组件，例如改变粗调延时组件的数量，粗调延时组件的结构等，本实施例对此不作限定。每一组粗调延时组件作为一级，该粗调延时单元共有4级粗调延时组件。信号流入方向为从粗调延时组件E经粗调延时组件F和粗调延时组件G，流至粗调延时组件H的方向，信号流出方向为从粗调延时组件H经粗调延时组件G和粗调延时组件F，流至粗调延时组件E的方向。

其中，对于粗调延时组件E而言，作为第一组粗调延时组件，其在信号流入方向的输入端接收输入时钟信号，在信号流入方向上的输出端与粗调延时组件F在信号流入方向上的输入端连接，在信号流出方向上的输入端与粗调延时组件F在信号流出方向上的输出端连接，在信号流出方向上的输出端作为粗调延时单元的输出端。

对于粗调延时组件F，其在信号流入方向上的输出端与粗调延时组件G在信号流入方向上的输入端连接，在信号流出方向上的输入端与粗调延时组件G在信号流出方向上的输出端连接。

对于粗调延时组件G，其在信号流入方向上的输出端与粗调延时组件H在信号流入方向上的输入端连接，在信号流出方向上的输入端与粗调延时组件H在信号流出方向上的输出端连接。

对于粗调延时组件H，其在信号流入方向上的输出端与自身在信号流出方向上的输入端连接。

对于上述各粗调延时组件具体的电路结构，技术人员可采用多种方式实现，例如可参照如余数延时组件相同的电路结构，即：

每一组粗调延时组件包括第四与非门11、第五与非门12和第六与非门13。其中，第四与非门11的第一输入端作为粗调延时组件在信号流入方向上的输入端，第四与非门11的输出端作为粗调延时组件在信号流入方向上的输出端。第五与非门12的第一输入端与第四与非门11的第一输入端连接，第五与非门12的输出端与第六与非门13的第一输入端连接。第四与非门11的第二输入端和第五与非门12的第二输入端作为粗调码输入端。第六与非门13的第二输入端作为粗调延时组件在信号流出方向上的输入端，第六与非门13的输出端作为粗调延时组件在信号流出方向上的输出端。粗调延时单元的工作原理具体可参照余数链2，此处不再赘述。

另外，对于实施例一提供的余数链2的电路结构，当余数链2经过了三级余数延时组件后生成的第二延时时钟信号仍不满足锁定要求，则向粗调码进位，对于本实施例所提供的粗调延时单元，可以调整控制器4发出的粗调码，以增加一级粗调延时组件参与延时。

与余数步长类似，粗调步长即为在粗调阶段中，每次新增加的参与延时的粗调延时组件和余数延时组件的延时时间之和。

本实施例提供的粗调延时单元的结构，其级联方式较简单，能够在满足可靠性、可调性以及均匀调节延时之外，与现有技术采用的挂负载电容的方式相比，更能保证信号的质量，在抵抗工艺、电压、温度变化上具有更高的可靠性。

对于细调延时单元，可以采用现有技术中的细调延时单元结构，也可以采用如下的结构。

具体的，细调延时单元可以包括反相器组件和细调延时组件。其中，反相器组件包括至少两个串联的反相器，细调延时组件与至少一个反相器并联。

细调延时组件包括至少一个单级延时构件，单级延时构件之间并联；各单级延时构件的信号输入端连接，并作为细调延时组件的信号输入端，各单级延时构件的信号输出端连接，并作为细调延时组件的信号输出端，各单级延时构件的细调码接收端用于接收细调码，细调延时组件用于根据细调码执行细调操作。细调码可以为二进制数，能够控制参与细调延时的单级延时构件的个数，其个数越多，延时时间越短。

本实施例以串联的反相器的数量为4个，细调延时组件与后三个反相器并联为例，也即细调延时组件的信号输入端与第一个反相器的输出端连接，细调延时组件的信号输出端与第四个反相器的输出端连接。通过细调码控制参与细调延时的单级延时构件的数量，能够调节细调延时时间。

单级延时构件的电路结构具体可参照如下实现方式：单级延时构件包括第一场效应管14、第二场效应管15、第三场效应管16和第四场效应管17，其中，第一场效应管14和第二场效应管15为p沟道场效应管，第三场效应管16和第四场效应管17为n沟道场效应管。

各场效应管可采用对称形的场效应管，即源极和漏极可互换。将场效应管的栅极成为控制端，源极和漏极成为数据端。第一场效应管14、第二场效应管15、第三场效应管16和第四场效应管17的数据端依次串联。第二场效应管15和第三场效应管16的控制端连接，并作为单级延时构件的信号输入端，第二场效应管15中与第三场效应管16连接的数据端作为单级延时构件的信号输出端。第一场效应管14和第四场效应管17的控制端作为单级延时构件的细调码接收端。另外，第一场效应管14中悬空的数据端接高电平，第四场效应管17中悬空的数据端接地。

单级延时构件的工作原理为：当单级延时构件的信号输入端为高电平“1”时，第三场效应管16导通，若此时第四场效应管17的控制端接收到的细调码为“1”，则第四场效应管17导通，使得单级延时构件的信号输出端输出信号“0”。相对于四个串联的反相器而言，若第一个反相器的输出端为“1”，则第四个反相器的输出端为“0”，则相当于第一个反相器的输出信号绕过了后三个反相器，而直接通过细调延时组件流出，缩短了延时时间。通过细调码控制参与细调延时的单级延时构件个数，能够调节细调延时的细调步长，参与细调延时的单级延时构件的个数越多，延时时间越短，延时精度越高。

调节上述串联的反相器数量，以及调节与细调延时单元并联的反相器的数量，能够调节该细调延时单元的调节精度，实现多级级联。

上述细调延时单元中串联的反相器的数量可以由技术人员具体设定，并不限定于本实施例提供的实现方式。调节反相器的数量能够调节细调延时的范围。单级延时构件的数量也可以依据具体电路进行修改，可调节的单级延时构件的数量越多，细调延时的精度越高。

本实施例提供的技术方案通过采用余数链在粗调阶段根据控制器发出的余数码对输入时钟信号进行分级辅助延时，将粗调步长进行细分，能够缩短在粗调阶段的粗调步长，解决了现有的延迟锁相环容易出现错误锁定的问题，提高了正交时钟信号的准确度。另外，还采用级联方式连接的粗调延时组件，相对于现有技术挂负载电容的方式，不但能够保证粗调延时过程的准确性和可靠性，还能够提高延时时钟信号的可靠性，且能够抵抗工艺变化、电压变化以及温度变化对电路造成的干扰。

实施例三

实施例一和实施例二的技术方案是以单端时钟为输入时钟信号，本实施例是在上述实施例的基础上，以差分时钟信号作为输入时钟信号，对延迟锁相环做进一步的说明。差分时钟信号包括两个时钟信号输入端，可以称之为N端和P端。

对于实现粗调过程的电路结构，可以采用两个结构相同的粗调延时单元，其中一个粗调延时单元的输入端与P端连接，另一个粗调延时单元的输入端与N端连接，分别接收两个时钟信号。根据具体的粗调延时单元的电路结构，设定粗调码，以实现对差分时钟信号进行粗调延时，生成粗调延时后的差分时钟信号。

对于实现细调过程的电路结构，可以采用如图10所示的结构，图10为本发明实施例三提供的延迟锁相环中细调延时单元的结构示意图。细调延时单元包括两组反相器组件和细调延时组件，各反相器组件包括至少一个串联的反相器。其中，第一组反相器组件的输入端与P端连接，第二组反相器组件的输入端与N端连接。细调延时组件的输入端与第一组反相器组件的输入端连接，用于接收粗调延时后的差分时钟信号，细调延时组件的输出端与第二组反相器组件的输出端连接。细调延时组件的具体结构可参照上述实施例所提供的实现方式，此处不再赘述。

另外，对于余数链2，其结构可参照粗调延时单元，也即采用两个结构相同的余数链2，其中一个余数链2的输入端与P端连接，另一个余数链2的输入端与N端连接，能够在粗调阶段进行辅助延时，以缩小粗调步长。

技术人员可对控制器4的电路结构做相应的改进，以使各粗调延时单元、各细调延时单元以及各余数链2分别接收到粗调码、细调码和余数码，以分别进行粗调延时、细调延时以及粗调辅助延时。

本实施例采用的技术方案通过采用余数链在粗调阶段根据控制器发出的余数码对输入时钟信号进行分级辅助延时，将粗调步长进行细分，能够缩短在粗调阶段的粗调步长，解决了现有的延迟锁相环容易出现错误锁定的问题，提高了正交时钟信号的准确度。另外，还采用级联方式连接的粗调延时组件，相对于现有技术挂负载电容的方式，不但能够保证粗调延时过程的准确性和可靠性，还能够提高延时时钟信号的可靠性，且能够抵抗工艺变化、电压变化以及温度变化对电路造成的干扰。且通过改进电路的结构，能够使得上述实施例所提供的延迟锁相环既适用于单端时钟信号，又能适用于差分时钟信号。

实施例四

在上述实施例的技术方案中，在粗调阶段，粗调延时单元和余数链2通过执行粗调延时调节，在细调阶段，只有细调延时单元执行细调延时调节，而粗调延时单元和余数链2不再参与调节。因此，在细调阶段，可由控制器4发出相应的粗调码和余数码，用于屏蔽粗调延时单元和余数链2。

另外，在上述实施例的基础上，在细调阶段，也可以设置相应的硬件电路，以屏蔽余数链2，例如图11-13所示的电路结构，其中，图11为本发明实施例四提供的延迟锁相环的结构示意图，图12为本发明实施例四提供的延迟锁相环中的二选一数据选择器的结构示意图，图13为本发明实施例四提供的延迟锁相环中的二选一延时补偿逻辑的结构示意图。

上述第二延时链还可以包括二选一数据选择器7。具体的，二选一数据选择器7的第一输入端与余数链2的时钟输出端连接，用于接收第二延时时钟信号，第二输入端与第一延时链1的时钟输出端连接，用于接收第一延时时钟信号，二选一数据选择器的输出端作为第二延时链的输出端，与鉴相器3的信号输入端连接，该二选一数据选择器7用于在粗调阶段将第二延时时钟信号提供给鉴相器3，以及在细调阶段将第一延时时钟信号提供给鉴相器3。

具体的，二选一数据选择器7可以为如下结构：包括三个与非门，分别称之为：第七与非门71、第八与非门72和第九与非门73。其中，第七与非门71的第一输入端，作为二选一数据选择器7的第一输入端，与余数链2的时钟输出端连接，用于接收第二延时时钟信号。第八与非门72的第一输入端，作为二选一数据选择器7的第二输入端，与第一延时链1的时钟输出端连接，用于接收第一延时时钟信号。第七与非门71的第二输入端和第八与非门72的第二输入端分别接收由控制器4发出的片选信号，二者接收到的片选信号互为反相。第七与非门71的输出端和第八与非门72的输出端分别与第九与非门73的第一输入端和第二输入端连接，第九与非门73的输出端作为二选一数据选择器7的输出端，与鉴相器3的其中一个信号输入端连接。

采用二选一数据选择器7能够防止在细调过程中若余数链不为零会造成细调调节失效的问题，以达到最终锁存之后的等相位输出，提高延迟锁相环的锁存精度。

由于二选一数据选择器7的电路结构导致信号传输给鉴相器3的过程存在一定的延时，因此，可以在延迟锁相环中设置一个二选一延时补偿逻辑8，采用与二选一数据选择器7相同的电路结构，以抵消二选一数据选择器7产生的延时。

二选一延时补偿逻辑8的输入端接收输入时钟信号，输出端与鉴相器3的另一信号输入端连接，二选一延时补偿逻辑8的作用是对输入时钟信号进行一定的延时，之后将延时后的时钟信号提供给鉴相器3，以补偿二选一数据选择器7的延时时间。

具体的，二选一延时补偿逻辑8中的第十与非门81的第一输入端用于接收输入时钟信号，第二输入端接收控制器4发出的片选信号。第十一与非门82的第一输入端和第十与非门81的第二输入端连接，第十一与非门82的第二输入端接地。第十与非门81的输出端和第十一与非门82的输出端与第十二与非门83的两个输入端连接，第十二与非门83的输出端与鉴相器3的另一信号输入端连接。

相当于鉴相器3的一个信号输入端与二选一数据选择器7的输出端连接，另一个信号输入端与二选一延时补偿逻辑8的输出端连接，鉴相器3对接收到的两个延时后的时钟信号进行比较，以得到相位差。

本实施例采用的技术方案通过采用余数链在粗调阶段根据控制器发出的余数码对输入时钟信号进行分级辅助延时，将粗调步长进行细分，能够缩短在粗调阶段的粗调步长，解决了现有的延迟锁相环容易出现错误锁定的问题，提高了正交时钟信号的准确度。另外，还采用级联方式连接的粗调延时组件，相对于现有技术挂负载电容的方式，不但能够保证粗调延时过程的准确性和可靠性，还能够提高延时时钟信号的可靠性，且能够抵抗工艺变化、电压变化以及温度变化对电路造成的干扰。且通过改进电路的结构，能够使得上述实施例所提供的延迟锁相环既适用于单端时钟信号，又能适用于差分时钟信号。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (11)

1.一种延迟锁相环，包括第一延时链和鉴相器，其特征在于，还包括：余数链和余数链控制器，所述余数链接入所述第一延时链，形成第二延时链；

所述余数链的余数码输入端与所述余数链控制器的余数码输出端连接，用于在粗调阶段接收所述余数链控制器发出的余数码，所述余数链用于根据所述余数码调节所述余数链的余数步长，所述余数步长为所述余数链每次调节增加的延时时间；

所述第二延时链的输入端接收输入时钟信号，第二延时链的输出端与所述鉴相器的信号输入端连接，所述第二延时链用于根据所述余数步长对所述第二延时链的粗调步长进行分级辅助延时，以使所述第二延时链输出的时钟信号以所述余数步长为延时单位进行逐步延时；所述粗调步长为所述第一延时链在粗调阶段每次调节增加的延时时间，所述粗调步长的延时时间大于或者等于全部所述余数步长的延时时间总和；

所述余数链控制器的输入端与所述鉴相器的输出端连接，用于根据所述鉴相器输出的相位差发出所述余数码。

2.根据权利要求1所述的延迟锁相环，其特征在于：

所述余数链的时钟输入端与所述第一延时链的时钟输出端连接，用于接收所述第一延时链发出的第一延时时钟信号；

所述余数链的时钟输出端与所述鉴相器的信号输入端连接，所述余数链用于根据所述第一延时时钟信号生成第二延时时钟信号，并发送给所述鉴相器。

3.根据权利要求2所述的延迟锁相环，其特征在于，所述余数链包括至少一组余数延时组件；

第一组余数延时组件在信号流入方向上的输入端接收所述第一延时时钟信号，在信号流入方向上的输出端与下一组余数延时组件在信号流入方向上的输入端连接；第一组余数延时组件在信号流出方向上的输入端与下一组余数延时组件在信号流出方向上的输出端连接，在信号流出方向上的输出端用于输出所述第二延时时钟信号；

最后一组余数延时组件在信号流入方向上的输出端与自身在信号流出方向上的输入端连接；

其余各组余数延时组件在信号流入方向上的输出端与下一组余数延时组件在信号流入方向上的输入端连接，各组余数延时组件在信号流出方向上的输入端与所述下一组余数延时组件在信号流出方向上的输出端连接，各组余数延时组件中的余数码接收端接收所述余数码，用于根据所述余数码执行延时操作。

4.根据权利要求3所述的延迟锁相环，其特征在于，所述余数链包括四组结构相同的余数延时组件；

每一组余数延时组件包括第一与非门、第二与非门和第三与非门；其中

所述第一与非门的第一输入端作为所述余数延时组件在信号流入方向上的输入端，所述第一与非门的输出端作为所述余数延时组件在信号流入方向上的输出端；

所述第二与非门的第一输入端与所述第一与非门的第一输入端连接，所述第二与非门的输出端与所述第三与非门的第一输入端连接；

所述第一与非门的第二输入端和第二与非门的第二输入端作为所述余数码接收端；

所述第三与非门的第二输入端作为所述余数延时组件在信号流出方向上的输入端，所述第三与非门的输出端作为所述余数延时组件在信号流出方向上的输出端。

5.根据权利要求4所述的延迟锁相环，其特征在于，所述第一延时链中的粗调延时单元的数量为至少一组；

其中，每一组所述粗调延时单元包括至少一组粗调延时组件；

第一组粗调延时组件在信号流入方向上的输入端接收所述输入时钟信号，在信号流入方向上的输出端与下一组粗调延时组件在信号流入方向上的输入端连接；第一组粗调延时组件在信号流出方向上的输入端与下一组粗调延时组件在信号流出方向上的输出端连接，第一组粗调延时组件在信号流出方向上的输出端作为所述粗调延时单元的输出端；

最后一组粗调延时组件在信号流入方向上的输出端与自身在信号流出方向上的输入端连接；

其余各组粗调延时组件在信号流入方向上的输出端与下一组粗调延时组件在信号流入方向上的输入端连接；各组粗调延时组件在信号流出方向上的输入端与下一组粗调延时组件在信号流出方向上的输出端连接；各组粗调延时组件中的粗调码输入端接收粗调码，用于根据所述粗调码执行粗调延时操作。

6.根据权利要求5所述的延迟锁相环，其特征在于，每一组所述粗调延时单元包括四组结构相同的粗调延时组件；

每一组粗调延时组件包括第四与非门、第五与非门和第六与非门；其中

所述第四与非门的第一输入端作为所述粗调延时组件在信号流入方向上的输入端，所述第四与非门的输出端作为所述粗调延时组件在信号流入方向上的输出端；

所述第五与非门的第一输入端与所述第四与非门的第一输入端连接，所述第五与非门的输出端与所述第六与非门的第一输入端连接；

所述第四与非门的第二输入端和第五与非门的第二输入端作为所述粗调码输入端；

所述第六与非门的第二输入端作为所述粗调延时组件在信号流出方向上的输入端，所述第六与非门的输出端作为所述粗调延时组件在信号流出方向上的输出端。

7.根据权利要求4所述的延迟锁相环，其特征在于，所述第一延时链中的细调延时单元的数量为至少一组；

其中，每一组所述细调延时单元包括反相器组件和细调延时组件；

所述反相器组件包括至少两个串联的反相器；

所述细调延时组件与至少一个所述反相器并联；

所述细调延时组件包括至少一个单级延时构件，所述单级延时构件之间并联；各单级延时构件的信号输入端连接，并作为所述细调延时组件的信号输入端，各单级延时构件的信号输出端连接，并作为所述细调延时组件的信号输出端，各单级延时构件的细调码接收端用于接收细调码，所述细调延时组件用于根据所述细调码执行细调操作。

8.根据权利要求7所述的延迟锁相环，其特征在于，所述单级延时构件包括第一场效应管、第二场效应管、第三场效应管和第四场效应管，其中，第一场效应管和第二场效应管为p沟道场效应管，第三场效应管和第四场效应管为n沟道场效应管；

所述第一场效应管、第二场效应管、第三场效应管和第四场效应管的数据端依次串联；所述第一场效应管中悬空的数据端接高电平，所述第四场效应管中悬空的数据端接地；

所述第二场效应管和第三场效应管的控制端连接，并作为所述单级延时构件的信号输入端，所述第二场效应管中与第三场效应管连接的数据端作为所述单级延时构件的信号输出端；

所述第一场效应管和第四场效应管的控制端作为所述单级延时构件的细调码接收端。

9.根据权利要求4所述的延迟锁相环，其特征在于，所述余数链控制器包括：第一D触发器、第二D触发器和第三D触发器；

各触发器的时钟输入端接收所述输入时钟信号；

所述第一D触发器的输入端接收高电平信号，输出端与所述第二D触发器的输入端连接，所述第二D触发器的输出端与所述第三D触发器的输入端连接。

10.根据权利要求2-9任一项所述的延迟锁相环，其特征在于，所述第二延时链还包括二选一数据选择器；

所述二选一数据选择器的第一输入端与所述余数链的时钟输出端连接，用于接收所述第二延时时钟信号，所述二选一数据选择器的第二输入端与所述第一延时链的时钟输出端连接，用于接收所述第一延时时钟信号，所述二选一数据选择器的输出端与所述鉴相器的信号输入端连接，所述二选一数据选择器用于在粗调阶段将所述第二延时时钟信号提供给所述鉴相器，以及在细调阶段将所述第一延时时钟信号提供给所述鉴相器。

11.根据权利要求10所述的延迟锁相环，其特征在于，还包括二选一延时补偿逻辑；所述二选一延时补偿逻辑的输入端用于接收所述输入时钟信号，输出端与所述鉴相器的另一信号输入端连接，所述二选一延时补偿逻辑用于补偿所述二选一数据选择器的延时时间。