KR20110078477A - 아날로그 디엘엘 - Google Patents

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Abstract

본 발명은 위상주파수 검출기 및 차지펌프를 사용한 아날로그 디엘엘에 관한 것으로서, 본 발명에 따른 아날로그 디엘엘은 파지티브(Positive) 위상 주파수 검출기와 네거티브(Negative) 위상 주파수 검출기를 동시에 사용하여 지연셀 블록으로부터 출력된 클럭 위상과 입력 클럭 간의 위상을 비교하고, 그 비교 결과에 따라 업/다운(up/down)신호를 출력하는 이중 위상 주파수 검출기와, 상기 위상 주파수 검출기들로부터 출력된 업/다운 신호에 따라 2개의 차지펌프를 이용하여 기준 전류/전압을 변화시키고 출력하는 이중 차지펌프와, 상기 이중 차지펌프로부터 변환된 전류/전압값에서 고주파 성분을 제거하는 루프 필터와, 상기에서 출력되는 기준 전류/전압과 외부 클럭을 이용하여 지연을 조절하는 지연셀 블록을 포함하는 것을 특징으로 한다.
이중 위상 주파수 검출기, 이중 차지펌프

Description

아날로그 디엘엘{Analog Delay Locked Loop}
본 발명은 아날로그 디엘엘(DLL)에 관한 것으로서, 더욱 상세하게는 위상주파수 검출기 및 차지펌프를 사용한 아날로그 디엘엘에 관한 것이다.
최근의 VLSI 시스템이 고속화,고집적화의 경향으로 발전됨에 따라 통신, 무선시스템, 디지털 회로, 디스트 드라이브 등의 시스템에 쓰이는 클럭 구동 회로에도 많은 변화가 요구되었다.
시스템의 성능향상과 더불어 하나의 보드(Board)에 여러 개의 IC를 포함하는 경향이 늘어나면서 여러 칩들간에 클럭을 배분하고, 이를 동기화하는 것이 중요한 문제로 대두되고 있다.
이러한 응용에 적합한 것이 아날로그 디엘엘(Delay Locked Lopp, 이하 DLL)이다.
일반적인 아날로그 디엘엘은 디엘엘 VCDL(Voltage Control Delay Lock)의 지연시간(Delay Time)이 한 클럭(Clock)만에 동기되어 정상적으로 락킹이 이루어져야 한다면, 두번째 클럭 만에 동기되는 2차 하모닉 락(Harmonic Lock)이 발생할 가능성이 높으며, 또한 설계자마다 다른 지연셀 수의 사용은 많은 전력 소모를 가져올 수 있고 높은 지터(High Jitter)특성을 갖게된다. 또한 아날로그 디엘엘 구조상 빠른 락킹 동작 특성을 갖는데 구조상 어려움을 가지고 있다.
본 발명은 위상주파수 검출기 및 차지펌프를 사용한 아날로그 디엘엘을 제공한다.
본 발명에 따른 아날로그 디엘엘은 파지티브(Positive) 위상 주파수 검출기와 네거티브(Negative) 위상 주파수 검출기를 동시에 사용하여 지연셀 블록으로부터 출력된 클럭 위상과 입력 클럭 간의 위상을 비교하고, 그 비교 결과에 따라 업/다운(up/down)신호를 출력하는 이중 위상 주파수 검출기와, 상기 위상 주파수 검출기들로부터 출력된 업/다운 신호에 따라 2개의 차지펌프를 이용하여 기준 전류/전압을 변화시키고 출력하는 이중 차지펌프와, 상기 이중 차지펌프로부터 변환된 전류/전압값에서 고주파 성분을 제거하는 루프 필터와, 상기에서 출력되는 기준 전류/전압과 외부 클럭을 이용하여 지연을 조절하는 지연셀 블록을 포함하는 것을 특징으로 한다.
본 발명은 지연셀 블록 내의 지연셀을 8개로 고정함으로써 종래에 설계자마다 다른 기준으로 지연셀의 수를 사용하여 아날로그 디엘엘을 구동할 때 증가되는 전력소모를 최소화할 수 있다..
또한, 종래의 파지티브 위상 주파수 검출기로만 되어있는 일반적인 DLL의 경우 라이징 에지에서만 비교하는 과정을 반복하기 때문에 속도가 느리게 되는 반면 에 본 발명에 따른 아날로그 DLL은 파지티브 위상 주파수 검출기와 네거티브 위상 주파수 검출기를 함께 사용함으로써 비교되는 양 클럭의 라이징 에지와 폴링 에지를 동시에 검출하여 종래보다 2배 정도의 빠른 속도를 가지게 되는 효과를 가진다.
또한, 코스와 파인 제어 기준 전류/전압값의 변화는 종래의 단순한 클럭 지연으로 입력 클럭과 동기를 맞추는 과정에서 발생할 수 있는 2차 하모닉 락(Harmonic LOCK) 및 높은 지터(High Jitter) 특성의 문제점을 개선할 수 있다.
이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 설명한다. 이때 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는않는다.
그리고 본 발명에서 사용되는 용어는 가능한 한 현재 널리 사용되는 일반적인 용어를 선택하였으나, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 발명의 설명 부분에서 상세히 그 의미를 기재하였으므로, 단순한 용어의 명칭이 아닌 그 용어가 가지는 의미로서 본 발명을 파악하여야 함을 밝혀두고자 한다.
이하, 첨부된 도면을 참고하여 본 발명의 실시 예에 따른 차지펌프 디씨/디씨 컨버터에 관하여 상세히 설명하기로 한다.
도 1은 본 발명에 따른 아날로그 디엘엘을 나타낸 블록도이다.
도 1에 도시된 바와 같이, 본 발명에 따른 아날로그 디엘엘은 지연셀 블록(100)으로부터 출력된 클럭위상(FEED_CLK)과 입력 클럭(REF_CLK) 간의 위상을 비교하고, 그 비교 결과에 따라 업/다운(up/down)신호를 출력하는 이중 위상 주파수 검출기(200)와, 위상 주파수 검출기들로부터 출력된 업/다운 신호에 따라 전류/전압을 출력하는 이중 차지펌프(300)와, 이중 차지펌프(300)로부터 변환된 전류/전압값에서 고주파 성분을 제거하는 루프 필터(Loop Filter)(400)으로 구성된다.
이와 같이 구성된 본 발명에 따른 아날로그 디엘엘을 살펴보면 다음과 같다.
지연셀 블록(100) 내의 지연셀(120)은 8개로 고정된다. 즉, 종래에 설계자마다 다른 기준으로 지연셀(120)의 수를 사용하여 아날로그 디엘엘을 구동할 때 증가되는 전력소모를 최소화하였다.
이중 위상 주파수 검출기(200)는 제 1 위상 주파수 검출기(200a)와 제 2 위상 주파수 검출기(200b)로 구성되며, 제 1 위상 주파수 검출기(200a)는 파지티브(Positive) 위상 주파수 검출기를 사용하고, 제 2 위상 주파수 검출기(200b)는 네거티브(Negative) 위상 주파수 검출기를 사용한다.
제 1 위상 주파수 검출기(200a)는 클럭위상(FEED_CLK)와 입력 클럭(REF_CLK)을 비교할 때, 라이징 에지(Rising Edge)를 비교하게 되고, 제 2 위상 주파수 검출기(200b)는 양 클럭을 폴링 에지(Falling Edge)를 비교하게 된다.
도 2는 본 발명에 따른 이중 위상 주파수 검출기(200)의 상세 로직 회로 구성을 도시한 것이다.
제 1 위상 주파수 검출기(200a)는 제 1 및 제 2 플립플롭(220a,220b)으로 구 현되며, 제 2 위상 주파수 검출기는(200b)는 제 3 및 제 4 플립플롭(240a, 240b)로 구현된다.
이중 위상 주파수 검출기(200)는 제 1 플립플롭(220a)에 입력된 입력클럭(REF_CLK)와 제 3 플립플롭(240a)에 입력된 입력클럭(REF_CLK)에 따른 각각의 Q신호가 제 1 OR 게이트(260a)에 입력되어 두 Q신호가 둘다 0인 경우만 제외하고는 업(Up) 신호를 이중 차지펌프(300)로 보내게 된다.
그리고, 제 2 플립플롭(220b)에 입력된 입력클럭(REF_CLK)와 제 4 플립플롭(240b)에 입력된 입력클럭(REF_CLK)에 따른 각각의 Q신호가 제 2 OR 게이트(260b)에 입력되어 두 Q신호가 둘다 0인 경우만 제외하고는 다운(Up) 신호를 이중 차지펌프(300)로 보내게 된다.
이때, 제 1 및 제 2 플립플롭(220a, 220b) 각각의 Q신호는 제 1 엔드 게이트(280a)로 입력되어 신호의 위상차가 0인 경우에 제 1 및 제 2 플립플롭(220a, 220b)에 리셋(Reset) 신호를 보내게 된다.
그리고, 제 3 및 제 4 플립플롭(240a, 240b) 각각의 Q신호는 제 2 엔드 게이트(280b)로 입력되어 신호의 위상차가 0인 경우에 제 3 및 제 4 플립플롭(240a, 240b)에 리셋(Reset) 신호를 보내게 된다.
따라서, 종래의 파지티브 위상 주파수 검출기로만 되어있는 일반적인 DLL의 경우 라이징 에지에서만 비교하는 과정을 반복하기 때문에 속도가 느리게 되는 반면에 본 발명에 따른 아날로그 DLL은 파지티브 위상 주파수 검출기와 네거티브 위상 주파수 검출기를 함께 사용함으로써 비교되는 양 클럭의 라이징 에지와 폴링 에 지를 동시에 검출하여 종래보다 2배 정도의 빠른 속도를 가지게 된다.
도 3은 본 발명에 따른 이중 차지펌프(300)의 상세 회로 구성을 도시한 것이다.
이중 차지펌프(300)는 위상 주파수 검출기들로부터 출력된 업/다운 신호에 따라 전류/전압을 출력하여 지연셀 블록(100)을 제어하는 아날로그 신호로 변환한다.
이중 차지펌프(300)는 제 1 차지펌프부(310)과 제 2 차지펌프부(320) 및 OP앰프부(330)을 포함합니다
제 1 차지펌프부(310)는 이중 위상 주파수 검출기(200)으로부터의 업/다운 신호에 따라 제어되는 제 1 업 스위치(340a) 및 제 1 다운 스위치(340b), 제 1 업 스위치(340a) 및 제 1 다운 스위치(340b)에 각각 연결되는 제 1 커패시터(350a)와 업전류원(VDD) 및 제 2 커패시터(350b)와 다운전류원(VSS)을 포함한다.
제 2 차지펌프부(320)는 OP 앰프부(330)의 출력단과 제 1 차지펌프부(310) 사이에 각각 연결된 제 2 업 스위치(360a)와 제 2 다운 스위치(360b)를 포함한다.
OP 앰프부(330)는 비반전 단자(+)로는 제 1 차지펌프부(310)와 연결되고, 반전 단자(-)는 OP 앰프부(330)의 출력단과 연결된다.
이와 같이 구성된 이중 차지 펌프(300)는 이중 위상 주파수 검출기(200)로부터 업 신호가 발생한 경우, 제 1 업 스위치(340a)와 제 2 다운 스위치(360b)가 닫히게 되고, 업 전류 및 OP 앰프부(330)를 이용하여 코스 제어 기준 전류/전압값(Coarse Control Volt)과 파인 제어 기준 전류/전압값(Fine Control Volt)를 출 력하게 된다.
또한 다운 신호가 발생한 경우, 제 2 업 스위치(360a)와 제 1 다운 스위치(340b)가 닫히게 되고, 다운 전류 및 OP 앰프부(330)를 이용하여 코스 제어 기준 전류/전압값(Coarse Control Volt)과 파인 제어 기준 전류/전압값(Fine Control Volt)를 출력하게 된다.
즉, 이중 차지펌프(300)는 지연셀 블록(100)에 전달되는 기준 전류/전압을 도 4에 도시된 바와 같이, HIGH(VDD Level)와 LOW(Ground Level)에서 시작되어 일정한 기준 전류/전압에 도달하도록하여 더욱더 정밀한 지연값을 발생시키기 위함이다.
여기서, LOW에서 시작되는 코스 제어 기준 전류/전압값(Coarse Control Volt)와 HIGH에서 시작되는 파인 제어 기준 전류/전압값(Fine Control Volt)으로 지연셀 블록(100)의 출력을 제어한다. 코스 제어 기준 전류/전압값에 입력 클럭(REF_CLK)와 비교할때 빠른 클럭 지연을 생성해준다면 파인 제어 기준 전류/전압값은 느슨한 클럭 지연을 생성해준다.
따라서, 이러한 코스와 파인 제어 기준 전류/전압값의 변화는 종래의 단순한 클럭 지연으로 입력 클럭(REF_CLK)과 동기를 맞추는 과정에서 발생할 수 있는 2차 하모닉 락(Harmonic LOCK) 및 높은 지터(High Jitter) 특성의 문제점을 개선할 수 있다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변 형, 및 변경 가능한 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 본 발명에 따른 아날로그 디엘엘을 나타낸 블록도.
도 2는 본 발명에 따른 이중 위상 주파수 검출기의 상세 로직 회로 구성을 도시한 도면..
도 3은 본 발명에 따른 이중 차지펌프의 상세 회로 구성을 도시한 도면.
도 4는 본 발명에 따른 이중 차지펌프의 동작에 따른 기준 전류/전압의 변화를 도시한 도면.

Claims (8)

  1. 파지티브(Positive) 위상 주파수 검출기와 네거티브(Negative) 위상 주파수 검출기를 동시에 사용하여 지연셀 블록으로부터 출력된 클럭 위상과 입력 클럭 간의 위상을 비교하고, 그 비교 결과에 따라 업/다운(up/down)신호를 출력하는 이중 위상 주파수 검출기와,
    상기 위상 주파수 검출기들로부터 출력된 업/다운 신호에 따라 2개의 차지펌프를 이용하여 기준 전류/전압을 변화시키고 출력하는 이중 차지펌프와,
    상기 이중 차지펌프로부터 변환된 전류/전압값에서 고주파 성분을 제거하는 루프 필터와,
    상기에서 출력되는 기준 전류/전압과 외부 클럭을 이용하여 지연을 조절하는 지연셀 블록을 포함하는 것을 특징으로 하는 아날로그 디엘엘.
  2. 제 1항에 있어서,
    상기 지연셀 블록은 8개의 지연셀을 고정하여 사용하는 것을 특징으로 하는 아날로그 디엘엘.
  3. 제 1항에 있어서,
    상기 파지티브 위상 주파수 검출기는 상기 클럭위상과 입력 클럭의 라이징 에지(Rising Edge)를 비교하고, 상기 네거티브 위상 주파수 검출기는 폴링 에 지(Falling Edge)를 비교하는 것을 특징으로 하는 아날로그 디엘엘.
  4. 제 1항에 있어서,
    상기 이중 위상 주파수 검출기의 로직 회로는
    상기 입력 클럭을 입력받는 제 1 플립플롭과 제 3 플립플롭과,
    상기 클럭위상을 입력받는 제 2 플립플롭과 제 4 플립플롭과,
    상기 제 1 플립플롭과 제 3 플립플롭에서 출력한 Q신호에 따라 업 신호를 출력하는 제 1 OR 게이트와 ,
    상기 제 2 플립플롭과 제 4 플립플롭에서 출력한 Q신호에 따라 다운 신호를 출력하는 제 2 OR 게이트를 포함하는 것을 특징으로 하는 아날로그 디엘엘.
  5. 제 4항에 있어서,
    상기 제 1 및 제 2 플립플롭 각각의 Q신호의 위상차가 0인 경우에 상기 제 1 및 제 2 플립플롭에 리셋(Reset) 신호를 보내는 제 1 엔드 게이트와,
    상기 제 3 및 제 4 플립플롭 각각의 Q신호의 위상차가 0인 경우에 상기 제 3 및 제 4 플립플롭에 리셋(Reset) 신호를 보내는 제 2 엔드 게이트를 더 포함하는 것을 특징으로 하는 아날로그 디엘엘.
  6. 제 1항에 있어서,
    상기 이중 차지펌프부는
    상기 이중 위상 주파수 검출기으로부터의 업/다운 신호에 따라 제어되는 제 1 업 스위치 및 제 1 다운 스위치와, 상기 제 1 업 스위치에 연결되는 제 1 커패시터 및 업전류원(VDD)과. 상기 제 1 다운 스위치와 연결되는 제 2 커패시터와 다운전류원을 포함하는 제 1 차지펌프부와,
    비반전 단자(+)로는 상기 제 1 차지펌프부와 연결되고, 반전 단자(-)는 OP 앰프부의 출력단과 연결되는 OP 앰프부와,
    상기 OP 앰프부의 출력단과 제 1 차지펌프부 사이에 각각 연결된 제 2 업 스위치와 제 2 다운 스위치를 포함하는 것을 특징으로 하는 아날로그 디엘엘.
  7. 제 1항에 있어서,
    상기 이중 차지펌프부의 기준 전류/전압은
    코스 제어 기준 전류/전압값(Coarse Control Volt)과 파인 제어 기준 전류/전압값(Fine Control Volt)인 것을 특징으로 하는 아날로그 디엘엘.
  8. 제 7항에 있어서,
    상기 코스 제어 기준 전류/전압값(Coarse Control Volt)은 LOW에서 시작되고, 파인 제어 기준 전류/전압값(Fine Control Volt)는 HIGH에서 시작되는 것을 특징으로 하는 아날로그 디엘엘.
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