CN104079299A - 用于高速adc的具有缓冲电路的采样器件 - Google Patents

Abstract

用于高速ADC的具有缓冲电路的采样器件。本发明涉及一种用于在模拟数字转换器（1）中使用的采样和交织级（2），该采样和交织级（2）包括：具有时钟单元（5）的接收单元，该时钟单元（5）具有用于接收输入信号的多个时钟驱动开关（21）；用于时钟驱动开关（21）中的每个时钟驱动开关的第一解复用器（6，31），用于经由时钟驱动开关（21）接收输入信号，并且用于提供多个第一解复用器输出；用于第一解复用器输出中的每个解复用器输出的至少一个存储元件（23），用于存储输入信号的输入电位；以及输出解复用器（7），用于接收存储的输入电位，并且用于将采样输出信号转发到相应的采样输出。

Description

用于高速ADC的具有缓冲电路的采样器件

技术领域

本发明涉及用于高速模拟到数字转换器、具体用于在数十GS/s的采样频率操作的模拟到数字转换器的高性能采样和交织级。

背景技术

可以用不同的拓扑结构实施模拟到数字转换器（ADC）。然而技术限制一般要求交织用于（具体而言在超过20GS/s的）采样速率的高速ADC的输入信号。由于对带宽、精确度和速度的高要求，采样级经常在半导体工艺（比如SiGe）或者其它高性能工艺中实施。为了实现全系统集成，ADC优选地必须完全被集成在CMOS芯片上，这意味着交织和采样级也必须在CMOS中实施。

这一种类的ADC通常具有用于接收和分配要被转换的输入信号的采样和交织级。采样和交织级因此对于ADC的性能至关重要并且对于带宽线性度和噪声尤其有响应。

在交织ADC中，一般有ADC子级，在该ADC子级中，输入信号的电压被存储在电容器上。ADC子级然后借助缓冲器被连接到采样和交织级的电容器。缓冲器必须提供高线性度、低功率和很高的速度以便实现高采样带宽。采样和交织级直接接收输入信号并且负责向具有高线性度和高带宽的相应的电容器提供输入信号并且还应当允许在低抖动的良好偏斜校准。

文档US8,350,743B2公开如下采样和保持电路、模拟到数字转换器和开关，这些开关使得在采样和保持电路中的差分放大器的输出中的可选择输出能够耦合到模拟到数字转换器的电路节点。可以控制开关，从而可以重置差分放大器的输出而无需在差分放大器的输出之间的附加开关。

文档US2013/0015990A1公开一种具有可调谐带宽的跟踪和保持架构。提供如下跟踪和保持电路架构，该跟踪和保持电路架构使用采样开关的栅极电压的变化以变化采样开关的接通（ON）电阻、并且因此改变跟踪和保持电路的带宽以与带宽精确匹配。

文档US8,248,289B2公开跟踪和保持电路作为模拟到数字转换器的部分。借助由时钟电路控制的复用器，控制在跟踪和保持电路中的每个跟踪和保持电路与模拟到数字转换器之间的耦合。

文档EP2347509B1公开一种时间交织模拟到数字转换器，其中跟踪和保持单元被用于向多个模拟到数字转换元件中的每个模拟到数字转换元件供给输入信号。用于向模拟到数字转换元件中的一个或者多个模拟到数字转换元件供给输入信号的跟踪和保持单元具有提高的线性度并且可以完全用CMOS技术来实施。

文档US2012/0309337A1公开一种用于接收射频信号的多层交织模拟到数字转换器。

文档US2010/0253414A1公开一种用于在高速应用中对电流信号进行采样、尤其用于在模拟到数字转换电路中使用的器件。

文档Van der Plas,G.等人的"A0.16PJ/CONVERSION-STEP2.5MW1.25GS/S4B ADC IN A90NM DIGITAL CMOS PROCESS",Solid-State Circuits Conference,2006.ISSCC2006.Digest of TechnicalPapers.IEEE International,2006年2月6-9日公开一种在CMOS中的高速ADC，该ADC在它的比较器中使用动态偏移补偿方案。

文档Wei-Hsuan Tu等人的"A1.2V30MW8B800MS/STIME-INTERLEAVED ADC IN65NM CMOS",IEEE Symposium onVLSI Circuits,2008作者:第72–73页与时间交织流水线ADC高速输入有关。它示出子ADC前置放大器共享和参考电压缓冲电流重用以最小化功耗。

另外，文档Alpman,E.,"A1.1V50MW2.5GS/S7BTIME-INTERLEAVED C-2C SAR ADC IN45NM LP DIGITALCMOS",Solid-State Circuits Conference-Digest of Technical Papers,2009.ISSCC2009,IEEE International,2009年2月8-12日,第76–77、77a页公开一种时间交织、基于逐次逼近寄存器（SAR）的ADC，该ADC通过使用具有低输入电容、高速升压开关的小面积C-2C SAR架构以克服高器件阈值、背景比较器偏移校准和基数校准；以及基于冗余ADC的增益、偏移和定时校准以减少误差来实现高性能。

另外，文档Verbruggen,B.,"A2.6MW6B2.2GS/S4-TIMESINTERLEAVED FULLY DYNAMIC PIPELINED ADC IN40NMDIGITAL CMOS",Solid-State Circuits Conference Digest of TechnicalPapers(ISSCC),2010IEEE International,2010年2月7-11日，第296–297页与在CMOS中的2.2GS/s交织ADC有关，其中每个ADC分片由1b折叠级构成，该1b折叠级跟随有流水线二元搜索子ADC，该子ADC使用动态非线性放大器以求低功耗和高速度。阈值校准纠正放大器和比较器缺陷。

文档Tousi,Y.M.等人的"A MINIATURE2MW4BIT1.2GS/SDELAY-LINE-BASED ADC IN65NM CMOS",IEEE Journal ofSolid-State Circuits,2011年10月，第46卷，第10期，第2312–2325页描述一种用于高速应用的基于延迟线的模拟到数字转换器。ADC将采样的输入电压转换成延迟，该延迟控制数字脉冲的传播速度。基于脉冲在固定时间窗中的传播长度生成输出数字码。

发明内容

根据第一方面的实施例，提供了一种用于在模拟数字转换器中使用并且用于提供采样输出信号的采样和交织级，包括：

-接收单元，具有用于接收输入信号的时钟驱动开关；

-用于时钟驱动开关中的每个时钟驱动开关的第一解复用器，用于经由时钟驱动开关接收输入信号并且用于提供多个第一解复用器输出；

-用于第一解复用器输出中的每个解复用器输出的至少一个存储元件，用于存储根据输入信号的输入电位；以及

-输出解复用器，用于接收关于存储的输入电位的指示并且用于将采样输出信号输出到相应的采样输出。

本发明的一个构思在于提供具有级联架构的采样和交织级，其中多个时钟驱动开关被耦合以接收输入信号，串联跟随有至少一个解复用器，每个解复用器可以包括多个使能开关以形成树形结构，用于向多个存储元件（比如电容器）分配输入信号电平以用于在具体时间点保持输入信号电平。

用于在模拟到数字转换器中使用的采样和交织级的这一架构允许更高的带宽、良好的线性度和低噪声，并且可以用CMOS技术来实施。具体而言，输入电容被保持得相对低以便实现高输入带宽。

另外，可以在存储元件与关联（相应）的输出解复用器之间提供缓冲电路。因而，在存储元件中存储的输入电位被缓冲，并且经由输出解复用器向相应的采样输出提供经缓冲的输入电位的指示。

可以提供：缓冲电路中的一个或者多个缓冲电路包括源极跟随器。

可以在第一解复用器与存储元件之间以级联方式布置一个或者多个另外的解复用器。

第一解复用器和输出解复用器各自包括被耦合在它们的输入与它们的输出中的每个输出之间的多个开关，这些开关被控制用于向它们的输出之一相继转发它们的输入。具体而言，第一解复用器和输出解复用器的开关中的每个开关包括NMOS和/或PMOS晶体管。

另外，存储元件可以由电容器形成，每个电容器被耦合在第一解复用器的输出与参考电位（具体为接地电位）之间，或者每个电容器被串联耦合在第一解复用器的输出与输出解复用器的输入之间。

根据又一方面的实施例，提供了一种模拟到数字转换器，该模拟到数字转换器包括以上提到的采样和交织级和多个模拟到数字转换子级，每个模拟到数字转换子级被连接到输出解复用器的输出之一。

另外，可以提供控制单元，该控制单元控制第一解复用器，使得输入电位一次仅被馈送至一个、两个或者几个存储元件。

附图说明

结合附图更具体描述本发明的实施例，在附图中：

图1示意地示出具有采样和交织级的模拟到数字转换器；

图2示出用于在64ADC子级中使用的示例性采样和交织级的示意图；

图3示出信号-时间图，该信号-时间图指示用于图2的实施例的时钟信号和使能信号的特性；

图4a至4c示出缓冲电路的备选实现方式的实施例；

图5示出电容器作为存储元件的实施方式；并且

图6示出将在图1的模拟到数字转换器中使用的一般化采样和交织级的示意图。

具体实施方式

图1示出模拟到数字转换器1（ADC）的示意框图，该ADC具有采样和交织级2以及连接到该采样和交织级的多个ADC子级3。采样和交织级2被连接到输入节点N，输入信号是在该输入节点处施加的。优选地，输入信号是差分的，从而两倍（加倍）提供采样和交织级2的电路装置以便向ADC子级3提供差分采样信号。基本上，采样和交织级2在存储元件（比如电容器）中存储例如参照接地电位的电压电位，并且根据相应的使能信号向关联的ADC子级3提供相应的采样电压。

例如在输出寄存器4中缓冲在多个ADC子级3的输出处的数字转换的输入信号电平（电压电平）。

在图2中，更详细地示出示例性采样和交织级2的示意图。图2图示用于以交织方式向64个ADC子级3提供输入信号电压电平的采样和交织级2。首先向具有数目n个时钟驱动开关21的时钟单元5的第一端子馈送输入信号。在本实施例中，时钟驱动开关21的数目n是4。时钟驱动开关21由如图3中所示时钟信号ck4<0:3>控制，这些时钟信号被相移以形成正交时钟。可以应用任何其它数目（比如2、3、5或更多个）的时钟驱动开关21。

串联连接到时钟驱动开关21中的每个时钟驱动开关的是形成解复用器6的多个第一使能开关22。具体而言，每个时钟驱动开关21的第二端子被连接到第一使能开关22的第一端子。第一使能开关22由相应的第一使能信号en16<0:15>控制，该第一使能信号用于选择在本实施例中实施为电容器23的相应的电荷存储元件。每个电容器23的第一端子被连接到关联的第一使能开关22的第二端子，并且电容器23的第二端子被连接到接地电位GND。在电容器23的第一端子处提供有相应的存储的电位vo16<0:15>。由于在本情况下为时钟驱动开关21中的每个时钟驱动开关21提供四个第一使能开关22，所以在本实施例中使用共计16个电容器23。

如图3中所示，在第一使能信号en16<0:15>中以时间间隔tsmp等距间隔，其中tsmp是在两个获取的样本之间的时间。另外，信号en16<0:15>具有4个时钟周期的周期性并且朝着彼此被相移22.5°。该周期性对应于所使用的时钟驱动开关21的数目，并且将控制的第一使能开关22关闭的第一使能信号具有至少是时钟信号ck4<0:3>的高电平的长度/持续时间的长度/持续时间。

另外，第一使能开关22的第二端子（相应地为每个电容器23的第一端子）被连接到关联的缓冲电路24以向缓冲电路24供给存储的电位vo16<0:15>。

缓冲电路24可以优选地被提供为源极跟随器24。在本情况下，源极跟随器24被实施为两个源极跟随器晶体管25、26的串联连接，其中第一源极跟随器晶体管25的第一端子被连接到高电源电位VDD，并且第二端子被连接到采样节点S，并且其中提供第二源极跟随器晶体管26，该第二源极跟随器晶体管26的第一端子被连接到采样节点S并且且第二端子被连接到接地电位GND。

源极跟随器24的第一源极跟随器晶体管25借助偏置电压VB控制，该偏置电压被提供为恒定控制电压以将通过源极跟随器24的电流保持在恒定电平。

采样节点S被连接到对应数目的输出解复用器7，每个输出解复用器具有4个输出使能开关27。输出使能开关27的第一端子被连接到采样节点S，并且输出使能开关27的第二端子被连接到ADC子级输入节点以用于向一个相应的ADC子级3馈送相应的采样节点S的采样输出信号vo64<0:63>。

另外，使能开关、即第一使能开关22和输出使能开关27分别与交叉耦合的晶体管28、29耦合。交叉耦合的晶体管28、29的第一端子与相应的使能晶体管的第一端子耦合，而交叉耦合的晶体管28、29的第二端子与由x指示的、采样和交织级2的其它差分支路的使能开关22、27的对应的第二端子中的第二端子耦合。这允许差分馈通对消（feed-through cancellation）。

输出使能开关27由输出使能信号en64<0:63>控制。时钟信号CK4<0:3>、第一使能信号en16<0:15>和输出使能信号en64<0:63>如在图3的信号-时间图中所示那样被生成。

由于时钟驱动开关21和第一使能开关22的串联连接，因此仅时钟驱动开关21必须由可以以高精确度生成的时钟信号CK4<0:3>来控制。用于使能信号EN16<0:15>和EN64<0:63>的时间控制更宽松，因为它们对采样定时无实质影响。

可以实施采样和交织级2的开关21、22、25、26、27、28、29中的每级为NMOS和/或PMOS开关，从而整个ADC电路可以完全实施于CMOS逻辑中。

在图4a至4c中，示出用于实施源极跟随器24的不同备选方案，这在本领域中是已知的，因此不在此进行详细描述。尽管根据图2的用作缓冲电路的源极跟随器24具有很简单的设计，但是图4a和4c的源极跟随器24提供如下源极跟随器的不同实现方式，这些源极跟随器可以相似地充当用于相应的电容器23的缓冲电路。换而言之，源极跟随器24具有用于将电容器23从输出解复用器7去耦合的功能以便减少如输入信号经历的、由源极跟随器24的输入的栅极源极电容（即源极跟随器24的第二源极跟随器晶体管26的栅极源极容量）和电容器23提供的总电容。所示源极跟随器电路对应于如在对应文献中更详细描述的Rapakko型源极跟随器（图4a）、A类超级源极跟随器（图4b）和AB类超级源极跟随器（图4c）。

如图5中所示，作为耦合在第一使能开关22的第二端子与接地电位GND之间的电容器23可以分别由串联连接的电容器23’替换，串联连接的电容器23’串联连接在第一使能开关22的第二节点与源极跟随器24的相应的输入节点之间。为了重置这些电容器23’，提供向高电源电位VDD和接地电位GND的附加开关以便对相应的电容器23放电。串联连接的电容器23’允许采样和交织级2的更线性特性以及用于对共模进行移位。

图6示出另一采样和交织级2的更概括的示意图，该采样和交织级2具有时钟单元5的时钟驱动开关21和一个或者多个级联的解复用器子级，每个解复用器子级包括使能开关、即分别为第一解复用器31的数目N1个第一使能开关22、第二解复用器32的数目N2个第二使能开关35和第三解复用器33的数目N3个第三使能开关36。因此可以实施具有低容量并且由此允许高带宽的树形结构。

分别用于第一、第二和第三使能开关的使能信号en1、en2、en3可以由控制单元30提供，该控制单元30控制使能开关22、35、36的切换，从而这些使能开关仅在分别控制时钟驱动开关21的关联的时钟信号ck为低之时切换。因此，仅时钟信号ck确定采样窗、因此是抖动和偏斜关键的。这允许具有用于使能信号的、与时钟信号相比放宽的信号准确度。

标号列表

1     模拟到数字转换器

2     采样和交织级

3     ADC子级

4     输出寄存器

5     时钟单元

6     解复用器

7     输出解复用器

21    时钟驱动开关

22    第一使能开关

23    电容器

23’  串联连接的电容器

24    源极跟随器

25    第一源极跟随器晶体管

26    第二源极跟随器晶体管

27    输出使能开关

28,29 交叉耦合晶体管

30    控制单元

31    第一解复用器

32    第二解复用器

33    第三解复用器

Claims (9)

1.一种采样和交织级（2），用于在模拟数字转换器（1）中使用并且用于提供采样输出信号，所述采样和交织级（2）包括：

-具有时钟单元（5）的接收单元，所述时钟单元（5）具有用于接收输入信号的多个时钟驱动开关（21）；

-用于所述时钟驱动开关（21）中的每个时钟驱动开关的第一解复用器（6，31），用于经由所述时钟驱动开关（21）接收所述输入信号并且用于提供多个第一解复用器输出；

-用于所述第一解复用器输出中的每个解复用器输出的至少一个存储元件（23），用于存储根据所述输入信号的输入电位；以及

-输出解复用器（7），用于接收关于存储的所述输入电位的指示，并且用于将对应的所述采样输出信号输出到相应的采样输出。

2.根据权利要求1所述的采样和交织级（2），其中在所述存储元件（23）中的每个存储元件与相应的所述输出解复用器（7）之间提供有缓冲电路（24）。

3.根据权利要求2所述的采样和交织级（2），其中所述缓冲电路（24）包括源极跟随器。

4.根据权利要求1至3中任一项所述的采样和交织级（2），其中分别在所述第一解复用器（6，31）与所述存储元件（23）之间以级联方式提供有一个或者多个另外的解复用器（32，33）。

5.根据权利要求1至4中任一项所述的采样和交织级（2），其中所述第一解复用器（6，31）和所述输出解复用器（7）各自包括被耦合在其输入与每个输出之间的多个开关（22，27）。

6.根据权利要求5所述的采样和交织级（2），其中所述第一解复用器（6，31）和所述输出解复用器的所述开关（22，27）中的每个开关包括NMOS和/或PMOS晶体管。

7.根据权利要求1至6中任一项所述的采样和交织级（2），其中所述存储元件（23）由电容器形成，每个所述电容器被耦合在所述第一解复用器（6，31）的输出与参考电位、尤其是接地电位之间，或者每个所述电容器被串联耦合在所述第一解复用器（6，31）的输出与所述输出解复用器（7）的输入之间。

8.一种模拟到数字转换器（1），包括根据权利要求1至7中任一项所述的采样和交织级（2）以及多个模拟到数字转换子级（3），每个所述模拟到数字转换子级（3）被连接到所述输出解复用器（7）的输出之一。

9.根据权利要求8所述的模拟到数字转换器（1），其中提供有控制单元（30），所述控制单元（30）被配置用于控制所述第一解复用器（31），使得所述输入电位一次被馈送至所述存储元件（23）中的一个或者多个存储元件。