JP5101678B2 - A/d変換回路および受信機 - Google Patents
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Description
図1に、第1の実施形態にかかるA/D変換回路(Analog/Digital converting circuit)を示す。
リセットスイッチ(第1リセットスイッチ)Swr1は、サンプリング容量Cs1と並列に接続されている。リセットスイッチSwr1の一端はグランドに接続され、他端は、サンプリング容量Cs1の他端に電気的に接続されている。
図6に、第2の実施形態にかかるA/D変換回路を示す。
図8に、第3の実施形態にかかるA/D変換回路を示す。
図10は、第4の実施形態にかかるA/D変換回路を示す。
図12に、第5の実施形態にかかるA/D変換回路を示す。
図14は、第6の実施形態にかかるA/D変換回路である。
図15に、第7の実施形態にかかるA/D変換回路を示す。
図16に、第1〜第7の実施形態のいずれか1つのA/D変換回路を搭載した受信機を示す。
Claims (16)
- 入力アナログ電圧を受ける入力端子と、
一端が第1電源に接続された第1サンプリング容量と、
一端が前記入力端子に、他端が前記第1サンプリング容量の他端に電気的に接続され、第1サンプリングクロックに従って前記入力端子および前記第1サンプリング容量の他端間の接続および切断を制御し、前記接続によって前記入力アナログ電圧を前記第1サンプリング容量へトラックし、前記切断によって前記第1サンプリング容量の電圧をホールドする、第1サンプリングスイッチと、
前記第1電源および第2電源間で動作し、前記第1サンプリング容量の他端に電気的に接続されたバッファ入力端子と、バッファ出力端子とを有し、前記第1サンプリング容量の電圧であるトラックホールド電圧を前記バッファ入力端子で受けて前記バッファ出力端子へバッファリングするバッファ回路と、
一端が前記第1電源に接続された第2サンプリング容量と、
一端が前記バッファ回路のバッファ出力端子に、他端が前記第2サンプリング容量の他端に電気的に接続され、第2サンプリングクロックに従って前記バッファ出力端子および前記第2サンプリング容量の他端間の接続および切断を制御し、前記接続によって前記バッファ出力端子の電圧を、前記第2サンプリング容量へサンプルし、前記切断によって前記第2サンプリング容量の電圧をホールドする第2サンプリングスイッチと、
ホールド後の前記第2サンプリング容量の電圧であるサンプルホールド電圧を読み出してデジタル信号に変換する第1変換手段と、
前記第2サンプリング容量の電圧がホールドされた後、前記第1サンプリングスイッチにより前記接続が行われる前に、前記第1サンプリング容量の前記他端を、前記第1電源または前記第2電源に短絡することにより、前記第1サンプリング容量をリセットする第1リセットスイッチと、
前記第1変換手段による変換後、前記第1サンプリングスイッチにより前記接続が行われる前に、前記第2サンプリング容量の前記他端を、前記第1電源または前記第2電源に短絡することにより、前記第2サンプリング容量をリセットする第2リセットスイッチと、
を備えたA/D変換回路。 - 前記第1サンプリングスイッチが、前記入力端子で受けられる入力アナログ電圧を前記第1サンプリング容量にトラックし、前記第2サンプリングスイッチが、前記バッファ出力端子の電圧を前記第2サンプリング容量にサンプルするトラックフェーズと、
前記第1サンプリングスイッチが、前記第1サンプリング容量の電圧をホールドするホールドフェーズと、
前記第2サンプリングスイッチが、前記第2サンプリング容量の電圧をホールドし、次いで、前記第1変換手段が前記第2サンプリング容量から前記サンプルホールド電圧を読み出し、読み出したサンプルホールド電圧をデジタル信号に変換するA/D変換フェーズと、
前記A/D変換フェーズの後、前記第1および第2リセットスイッチが前記第1および第2サンプリング容量をリセットするリセットフェーズと、
が前記第1サンプリングクロックの一周期内に順に行われることを特徴とする請求項1に記載のA/D変換回路。 - それぞれが前記第1サンプリング容量、前記第1サンプリングスイッチ、前記バッファ回路、前記第2サンプリング容量、前記第2リセットスイッチ、前記第1変換手段、前記第1リセットスイッチ、および前記第2サンプリングスイッチを含むチャネル1〜nを備え、
前記チャネル1〜nの前記第1サンプリングスイッチの一端はそれぞれ前記入力端子に共通に接続された
ことを特徴とする請求項1に記載のA/D変換回路。 - 前記チャネル1〜nにおける前記第1サンプリングスイッチは、それぞれ同じ周期を有する第1サンプリングクロックφ1〜φnに従ってオンおよびオフし、オンのとき前記接続、オフのとき前記切断を実行し、前記第1サンプリングクロックφ1〜φnはそれぞれ位相が360/nずつずれ、かつオン期間に対するオフ期間の長さの比率はn−1以下であり、
チャネルi(i=1〜n)における前記第1および第2リセットスイッチは、1以上n−1以下の定数Aを用いて、i+A≦nのときはチャネルi+A、i+A>nのときはi+A−nのチャネルの前記第1サンプリングクロックに従ってオンおよびオフし、オンのとき前記リセットを実行し、オフのとき前記リセットを解除し、
前記チャネル1〜nの前記第2サンプリングスイッチは、第2サンプリングクロックφs1〜φsnに従ってオンおよびオフし、オンのとき前記接続、オフのとき前記切断を実行し、前記第1サンプリングクロックφ1〜φnに対する位相関係はそれぞれ同一である
ことを特徴とする請求項3に記載のA/D変換回路。 - 前記チャネル1〜nにおいて、
前記第1および第2サンプリングスイッチがオンして、前記入力端子で受けられる入力アナログ電圧を前記第1サンプリング容量にトラックし、前記バッファ出力端子の電圧を前記第2サンプリング容量にサンプルするトラックフェーズと、
前記第1サンプリングスイッチがオフして、前記第1サンプリング容量の電圧をホールドするホールドフェーズと、
前記第2サンプリングスイッチがオフして、前記第2サンプリング容量の電圧をホールドし、次いで、前記第1変換手段が前記第2サンプリング容量の前記サンプルホールド電圧を読み出してデジタル信号に変換するA/D変換フェーズと、
前記A/D変換フェーズの後、前記第1および第2リセットスイッチがオンして前記第1および第2サンプリング容量をリセットし、前記第1および第2リセットスイッチをオフしてリセットを解除するリセットフェーズと、
が、前記第1サンプリングクロックφ1の周期の1/nだけずれて、順に行われることを特徴とする請求項4に記載のA/D変換回路。 - それぞれが前記第1サンプリング容量、前記第1サンプリングスイッチ、前記バッファ回路、前記第2サンプリング容量、前記第2リセットスイッチ、前記第1変換手段、前記第1リセットスイッチ、および前記第2サンプリングスイッチを含むチャネル1〜nと、
一端および他端を有するグローバルスイッチと、を備え、
前記グローバルスイッチの一端は前記入力端子に接続され、前記チャネル1〜nの前記第1サンプリングスイッチの一端はそれぞれ前記グローバルスイッチの他端に共通に接続された
ことを特徴とする請求項1に記載のA/D変換回路。 - 前記グローバルスイッチは、周期Tsを有するグローバルサンプリングクロックφgsに従って一定の間隔でオンおよびオフを繰り返し、オンのとき前記入力アナログ電圧を各前記第1サンプリングスイッチの一端に伝達し、オフのとき前記入力アナログ電圧の伝達を遮断し、
前記チャネル1〜nにおける前記第1サンプリングスイッチは、1/(Ts×n)の周波数を有する第1サンプリングクロックφ1〜φnに従ってオンおよびオフし、オンのとき前記接続、オフのとき前記切断を実行し、前記第1サンプリングクロックφ1〜φnはそれぞれ位相が360/nずつずれており、一周期におけるオン期間の長さは、前記グローバルサンプリングクロックφgsの周期Tsの長さ未満かつ1/2より大であり、前記グローバルサンプリングクロックgsと、前記第1サンプリングクロックφ1〜φnのそれぞれのオン期間の開始はほぼ一致し、
チャネルi(i=1〜n)における前記第1および第2リセットスイッチは、1以上n−1以下の定数Aを用いて、i+A≦nのときはチャネルi+A、i+A>nのときはi+A−nのチャネルの前記第1サンプリングクロックφ1〜φnに従ってオンおよびオフし、
前記チャネル1〜nの前記第2サンプリングスイッチは、第2サンプリングクロックφs1〜φsnに従ってオンおよびオフし、オンのとき前記接続、オフのとき前記切断を実行し、前記第1サンプリングクロックφ1〜φnに対する位相関係はそれぞれ同一である、
ことを特徴とする請求項6に記載のA/D変換回路。 - 前記チャネル1〜nにおいて
前記第1および第2サンプリングスイッチがオンして、前記入力端子で受けられる入力アナログ電圧を前記第1サンプリング容量にトラックし、前記バッファ出力端子の電圧を前記第2サンプリング容量にサンプルするトラックフェーズと、
前記第1サンプリングスイッチがオフして、前記第1サンプリング容量の電圧をホールドするホールドフェーズと、
前記第2サンプリングスイッチがオフして、前記第2サンプリング容量の電圧をホールドし、次いで、前記第1変換手段が前記第2サンプリング容量の前記サンプルホールド電圧を読み出してデジタル信号に変換するA/D変換フェーズと、
前記A/D変換フェーズの後、前記第1および第2リセットスイッチがオンして前記第1および第2サンプリング容量をリセットし、前記第1および第2リセットスイッチがオフしてリセットを解除するリセットフェーズと、
が、前記グローバルサンプリングクロックφgsの周期Tsずつずれて、順に行われる
ことを特徴とする請求項7に記載のA/D変換回路。 - それぞれが前記第1サンプリング容量、前記第1サンプリングスイッチ、前記バッファ回路、前記第2サンプリング容量、前記第2リセットスイッチ、前記第1変換手段、前記第1リセットスイッチ、および前記第2サンプリングスイッチを含むチャネル1〜nと、
一端および他端を有するグローバルスイッチと、を備え、
前記グローバルスイッチの一端は前記入力端子に接続され、前記チャネル1〜nの前記第1サンプリングスイッチの一端はそれぞれ前記グローバルスイッチの他端に共通に接続され、
前記チャネル1〜nは、
一端が前記第1電源に接続された第3サンプリング容量と、
一端が前記バッファ回路のバッファ出力端子に、他端が前記第3サンプリング容量の他端に電気的に接続され、第3サンプリングクロックに従って前記バッファ出力端子と前記第3サンプリング容量の他端間の接続および切断を制御し、前記接続によって前記バッファ出力端子の電圧を、前記第3サンプリング容量へサンプルし、前記切断によって前記第3サンプリング容量の電圧をホールドする第3サンプリングスイッチと、
ホールド後における前記第3サンプリング容量の電圧であるサンプルホールド電圧を読み出してデジタル信号に変換する第2変換手段と、を含み、
前記チャネル1〜nの前記第2リセットスイッチは、前記第2変換手段による変換後、前記第1サンプリングスイッチにより前記接続が行われる前に、前記第3サンプリング容量の前記他端を、前記第1電源または前記第2電源に短絡することにより、前記第3サンプリング容量をリセットする
ことを特徴とする請求項1に記載のA/D変換回路。 - 前記グローバルスイッチは、周期Tsのグローバルサンプリングクロックφgsに従って一定の間隔でオンおよびオフが繰り返され、オンのとき前記入力アナログ電圧を各前記第1サンプリングスイッチの一端に伝達し、オフのとき前記入力アナログ電圧の伝達を遮断し、
前記チャネル1〜nにおける前記第1サンプリングスイッチは、1/(Ts×n)の周波数を有する第1サンプリングクロックφ1〜φnに従ってオンおよびオフし、オンのとき前記接続、オフのとき前記切断を実行し、前記第1サンプリングクロックφ1〜φnはそれぞれ位相が360/nずつずれており、一周期におけるオン期間の長さは、前記グローバルサンプリングクロックφgsの周期Tsの長さ未満かつ1/2より大であり、前記グローバルサンプリングクロックgsと、前記第1サンプリングクロックφ1〜φnのそれぞれのオン期間の開始はほぼ一致し、
チャネルi(i=1〜n)における前記第1および第2リセットスイッチは、1以上n−1以下の定数Aを用いて、i+A≦nのときはチャネルi+A、i+A>nのときはi+A−nのチャネルの前記第1サンプリングクロックに従ってオンおよびオフし、
前記チャネル1〜nの前記第2サンプリングスイッチは、第2サンプリングクロックφs11、φs21、φs31、・・・、φsn1に応じてオンおよびオフし、オンのとき前記接続、オフのとき前記切断を実行し、前記第1サンプリングクロックφ1〜φnに対する位相関係はそれぞれ同一であり、
前記チャネル1〜nの前記第3サンプリングスイッチは、第3サンプリングクロックφs12、φs22、φs32、・・・、φsn2に応じてオンおよびオフし、オンのとき前記接続、オフのとき前記切断を実行し、前記第1サンプリングクロックφ1〜φnに対する位相関係はそれぞれ同一である
ことを特徴とする請求項9に記載のA/D変換回路。 - 前記チャネル1〜nにおいて、
前記第1および第2サンプリングスイッチをオン、前記第3サンプリングスイッチをオフして、前記入力端子で受けられる入力アナログ電圧を前記第1サンプリング容量にトラックし、前記バッファ出力端子の電圧を前記第2サンプリング容量にサンプルし、前記第2換手段が前記第3サンプリング容量の前記サンプルホールド電圧をデジタル信号に変換するフェーズと、
前記第1サンプリングスイッチをオフし、さらに前記第1および第2リセットスイッチをオンして前記第1サンプリング容量および前記第3サンプリング容量をリセットし、その後、前記第1および第2リセットスイッチをオフしてリセットを解除するフェーズと、
前記第1および第3サンプリングスイッチをオン、前記第2サンプリングスイッチをオフすることにより、前記入力端子で受けられる入力アナログ電圧を前記第1サンプリング容量にトラックし、前記バッファ出力端子の電圧を前記第3サンプリング容量にサンプリングし、前記第1変換手段が前記第2サンプリング容量の前記サンプルホールド電圧をデジタル信号に変換するフェーズと、
前記第1サンプリングスイッチをオフし、さらに前記第1および第2リセットスイッチをオンして前記第1および第2サンプリング容量をリセットし、その後、前記第1および第2リセットスイッチをオフしてリセットを解除するフェーズと、
が前記グローバルサンプリングクロックφgsの周期Tsだけずれて、順に行われる
を有することを特徴とする請求項10に記載のA/D変換回路。 - 第1および第2の前記入力端子と、
前記第1サンプリング容量、前記第1サンプリングスイッチ、前記バッファ回路、前記第2サンプリング容量、前記第2リセットスイッチ、前記第1リセットスイッチ、および前記第2サンプリングスイッチを含む第1チャネル1〜nと、
前記第1サンプリング容量、前記第1サンプリングスイッチ、前記バッファ回路、前記第2サンプリング容量、前記第2リセットスイッチ、前記第1リセットスイッチ、および前記第2サンプリングスイッチを含む第2チャネル1〜nと、
前記変換手段1〜nと、
マルチプレクサと、を備え、
前記第1チャネル1〜nの前記第1サンプリングスイッチの前記一端は、前記第1入力端子に共通に接続され、
前記第2チャネル1〜nの前記第1サンプリングスイッチの前記一端は、前記第2入力端子に共通に接続され、
前記第1および第2入力端子は、互いに反転した関係にある前記入力アナログ電圧をそれぞれ受け、
前記変換手段1〜nは、前記第1チャネル1〜nおよび第2チャネル1〜nにおける前記第2サンプリング容量の前記サンプルホールド電圧をそれぞれ読み出し、各読み出したサンプルホールド電圧の差電圧をデジタル信号に変換し、
前記マルチプレクサは、前記変換手段1〜nのそれぞれにより得られたデジタル信号を多重化する
ことを特徴とする請求項1に記載のA/D変換回路。 - それぞれ一端および他端を有する第1および第2グローバルスイッチと、を備え、
前記第1グローバルスイッチの一端は前記第1入力端子に接続され、前記第1チャネル1〜nの前記第1サンプリングスイッチの一端はそれぞれ前記グローバルスイッチの他端に共通に接続され、
前記第2グローバルスイッチの一端は前記第2入力端子に接続され、前記第2チャネル1〜nの前記第1サンプリングスイッチの一端はそれぞれ前記第2グローバルスイッチの他端に共通に接続された、
ことを特徴とする請求項12に記載のA/D変換回路。 - 前記バッファ回路は、
前記バッファ入力端子としてのゲート端子と、ドレイン端子と、ソース端子とを有するトランジスタと、
一端および他端を有する電流源と、を含み、
前記トランジスタの前記ドレイン端子は、前記第2電源に接続され、
前記電流源の一端と、前記トランジスタの前記ソース端子とが、前記バッファ出力端子に電気的に接続され、
前記電流源の他端が、前記第1電源に接続された、
ことを特徴とする請求項1に記載のA/D変換回路。 - 前記バッファ回路は、
前記バッファ入力端子としてのゲート端子と、ドレイン端子と、ソース端子とを有するトランジスタと、
一端および他端を有する電流源と、を含み、
前記トランジスタの前記ドレイン端子は、前記第1電源に接続され、
前記電流源の一端と、前記トランジスタの前記ソース端子とが、前記バッファ出力端子に電気的に接続され、
前記電流源の他端が、前記第2電源に接続された、
ことを特徴とする請求項1に記載のA/D変換回路。 - 無線信号を受信してアナログ受信信号を生成するアンテナと、
前記アナログ受信信号をローカル信号を用いてダウンコンバートするミキサーと、
ダウンコンバートされた信号から所望の周波数帯域の信号を抽出するチャネル選択フィルタと、
抽出された信号をアナログ−デジタル変換する、請求項1に従ったA/D変換回路と、
を備えた受信機。
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