CN102664629B - 时钟产生电路及adc采样电路 - Google Patents

时钟产生电路及adc采样电路 Download PDF

Info

Publication number
CN102664629B
CN102664629B CN201210124629.8A CN201210124629A CN102664629B CN 102664629 B CN102664629 B CN 102664629B CN 201210124629 A CN201210124629 A CN 201210124629A CN 102664629 B CN102664629 B CN 102664629B
Authority
CN
China
Prior art keywords
signal
control signal
pulse
pulse control
clock
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201210124629.8A
Other languages
English (en)
Other versions
CN102664629A (zh
Inventor
秦义寿
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huahong Grace Semiconductor Manufacturing Corp filed Critical Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority to CN201210124629.8A priority Critical patent/CN102664629B/zh
Publication of CN102664629A publication Critical patent/CN102664629A/zh
Application granted granted Critical
Publication of CN102664629B publication Critical patent/CN102664629B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Landscapes

  • Electronic Switches (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

一种时钟产生电路及ADC采样电路。时钟产生电路包括：第一输入单元，用于基于第一脉冲控制信号提供电压脉冲信号；第二输入单元，用于基于第二脉冲控制信号提供模拟脉冲信号；叠加单元，连接第一输入单元和第二输入单元，叠加单元用于接收电压脉冲信号和模拟脉冲信号，将电压脉冲信号和模拟脉冲信号叠加产生时钟脉冲信号；时钟信号输出单元，连接于叠加单元，时钟信号输出单元用于基于第三脉冲控制信号输出时钟信号。该时钟产生电路将输出的时钟信号与采样电路输入的模拟信号关联，使采样电路中晶体管开关的栅极电压和源极输入电压之差为恒定值，减少了谐波失真。

Description

时钟产生电路及ADC采样电路
技术领域
本发明涉及集成电路领域，特别涉及一种时钟产生电路及ADC采样电路。
背景技术
随着当代微电子技术的发展，作为模拟和数字信号接口电路的模数转换器(Analog-to-Digital Converter，ADC)得到了广泛应用。与其他模数转换器相比，流水线模数转换器(pipeline ADC)具有速度快、精度高、功耗低的优点。
流水线模数转换器的功能是将输入的模拟量转换为数字量，转换过程一般包括采样、保持、量化和编码四个步骤。在实际的A/D转换中，采样和保持往往合并进行。采样(又称为取样或抽样)是指按一定频率，周期性地提取输入模拟信号的幅值，它实现了模拟信号在时域上的离散化。保持是指为了将采样后的输出信号转换为数字信号，需要一定的时间对采样值进行量化和编码，在这段时间内，采样值应保持稳定不变。因此，采样后的输出信号必须通过保持电路保持一段时间，直到量化、编码结束或下一次采样开始。通常采样和保持过程是通过采样/保持电路同时完成的。
采样/保持电路中周期性地提取输入模拟信号的幅值通常是采用开关结构实现的。图1所示是流水线模数转换器中采样/保持电路的部分电路图。采样/保持电路中包括晶体管开关1和保持电容2。模拟信号SIG由开关1的一端(信号输入端)输入，并由开关1的另一端(信号输出端)输出。保持电容2连接至开关1的信号输出端。该电路的作用是在某个规定的时刻接收模拟信号SIG的电压，并在输出端保持该电压直至开始下次采样为止。采样/保持电路工作在采样状态和保持状态的两种状态之一。在采样状态下，开关1接通，采样/保持电路尽可能快地跟踪模拟信号SIG的电平变化；在保持状态下，开关1断开，跟踪过程停止，采样/保持电路中的保持电容2保持开关1断开前输入的模拟信号SIG的瞬时值。
以开关1选用NMOS晶体管为例，NMOS晶体管的源极作为信号输入端输入模拟信号SIG，漏极作为信号输出端输出经过采样的模拟信号，栅极输入时钟产生电路产生的时钟信号CKBS以控制所述NMOS晶体管导通或截止。当所述时钟信号CKBS为高电平，所述NMOS晶体管导通，采样/保持电路跟踪模拟信号SIG的电压；当所述时钟信号CKBS为低电平，所述NMOS晶体管截止，跟踪过程停止，保持电容2保持所述NMOS晶体管截止前输入的模拟信号SIG的瞬时值。
由于采样电路需要尽可能快地跟踪模拟信号SIG，因此采样电路中的开关成为影响采样效率的一个重要因素。对于一个晶体管开关，其导通电阻、电荷注入和时钟馈通都会影响采样电路采样效率。其中，晶体管开关的导通电阻受控于栅极电压和源极输入电压之差。如前所述，对于一个NMOS晶体管开关，其栅极电压由时钟产生电路产生的时钟信号CKBS提供，源极输入电压由模拟信号SIG提供，因此，本领域技术人员期望将时钟产生电路输出的时钟信号CKBS与模拟信号SIG关联，以减小晶体管开关的导通电阻的变化，从而减少采样电路的谐波失真。
请参阅图2，图2示出了现有技术的时钟产生电路。该时钟产生电路包括九个NMOS晶体管(即第一NMOS晶体管N101至第九NMOS晶体管N109)，两个PMOS晶体管(即第一PMOS晶体管P101和第二PMOS晶体管P102)，三个采样电容(即第一电容C201至第三电容C203)，以及反相器301。第一脉冲控制信号输入端CKP和第二脉冲控制信号输入端CKN分别输入两路反相的脉冲控制信号，参考电压输入端GND提供电路的参考电压，电源电压输入端VDD提供时钟产生电路的电源电压，模拟信号输入端SIG输入模拟信号，模拟信号经采样后由时钟信号输出端CKH输出。
上述时钟产生电路虽然可以将时钟产生电路输出的时钟信号与模拟信号关联，但仍然存在缺陷：一方面，该时钟产生电路的电路结构比较复杂；另一方面，时钟信号输出端CKH输出的时钟信号的电压值提升有限，受控于该时钟产生电路输出的时钟信号的晶体管开关仍然具有可变的导通电阻，这就限制了该时钟产生电路在高精度系统关键通路的应用。因此，迫切需要一种为采样电路的开关提供时钟信号，使该采样电路开关具有较小导通电阻变化的时钟产生电路。
更多关于时钟产生电路的技术方案可以参考公开号为US7274222B2的发明名称为“模拟开关的控制方法”(Control Method For An Analogue Switch)的美国专利文件，但仍没有解决上述问题。
发明内容
本发明解决是现有技术中时钟产生电路的电路结构复杂，并且输出的时钟信号的电压值提升有限，进而受控于该时钟信号的晶体管开关仍然具有可变的导通电阻的问题。
为解决上述问题，本发明技术方案提供一种时钟产生电路，包括：第一输入单元，用于基于第一脉冲控制信号提供电压脉冲信号；第二输入单元，用于基于第二脉冲控制信号提供模拟脉冲信号，所述模拟脉冲信号的脉冲电压值关联于模拟信号的电压值；叠加单元，连接所述第一输入单元和所述第二输入单元，所述叠加单元用于接收所述电压脉冲信号和所述模拟脉冲信号，将所述电压脉冲信号和所述模拟脉冲信号叠加产生时钟脉冲信号；时钟信号输出单元，连接于所述叠加单元，所述时钟信号输出单元用于基于第三脉冲控制信号输出时钟信号，所述时钟信号的脉冲电压值关联于所述时钟脉冲信号的脉冲电压值。
可选的，所述第一脉冲控制信号、第二脉冲控制信号和第三脉冲控制信号为同相信号。
可选的，所述时钟产生电路还包括脉冲控制信号发生单元，用于产生所述第一脉冲控制信号、第二脉冲控制信号和第三脉冲控制信号。
可选的，所述脉冲控制信号发生单元包括反相器，所述反相器的输入端输入脉冲控制信号，所述反相器的输出端连接所述第一输入单元以向所述第一输入单元提供第一脉冲控制信号，所述反相器的输出端连接所述第二输入单元以向所述第二输入单元提供第二脉冲控制信号，所述反相器的输出端连接所述时钟信号输出单元以向所述时钟信号输出单元提供第三脉冲控制信号。
可选的，所述叠加单元包括电容，所述电容的第一端连接所述第一输入单元，所述电容的第二端连接所述时钟信号输出单元，所述电容的第一端和第二端还连接所述第二输入单元。
可选的，所述第一输入单元包括第一PMOS晶体管，所述第一PMOS晶体管的栅极输入所述第一脉冲控制信号，源极输入所述第一脉冲控制信号的反相信号，漏极连接所述电容的第一端，衬底连接偏压电源。
可选的，所述第一输入单元包括第一PMOS晶体管，所述第一PMOS晶体管的栅极输入所述第一脉冲控制信号，漏极连接所述电容的第一端，源极和衬底连接偏压电源。
可选的，所述第二输入单元还包括第一NMOS晶体管和第二NMOS晶体管；所述第一NMOS晶体管的栅极输入所述第二脉冲控制信号，源极接地，漏极连接所述电容的第一端；所述第二NMOS晶体管的栅极输入所述第二脉冲控制信号，源极输入所述模拟信号，漏极连接所述电容的第二端。
可选的，所述时钟信号输出单元包括第二PMOS晶体管和第三NMOS晶体管；所述第二PMOS晶体管的栅极输入所述第三脉冲控制信号，源极连接所述电容的第二端；所述第三NMOS晶体管的栅极输入所述第三脉冲控制信号，源极接地；所述第二PMOS晶体管的漏极和所述第三NMOS晶体管的漏极连接并输出所述时钟信号。
本发明技术方案还提供一种ADC采样电路，包括NMOS晶体管、连接于所述NMOS晶体管的漏极的保持电容和所述的时钟产生电路，所述NMOS晶体管的栅极输入所述时钟产生电路输出的所述时钟信号，所述NMOS晶体管的源极输入所述模拟信号，所述NMOS晶体管的漏极为所述ADC采样电路的输出端。
本发明技术方案ADC采样电路中，所述NMOS晶体管的等效电阻的阻值恒定，该NMOS晶体管可视为恒电导开关，故，相对于采用现有技术的ADC采样电路，本发明技术方案的ADC采样电路更大程度上减少了谐波失真。
与现有技术相比，本发明技术方案的时钟产生电路具有下优点：
该时钟产生电路将输出的时钟信号与采样电路输入的模拟信号关联，使采样电路中晶体管开关的栅极电压和源极输入电压之差为恒定值，进而，该采样电路的晶体管开关的电导恒定，减少了谐波失真。
而本发明实施例的时钟产生电路产生的时钟信号能达到偏压电源的电源电压和模拟信号最大电压值之和，采样电路的晶体管开关具有更小的等效电阻，进一步提高采样电路的响应速度，使采样电路尽可能快地跟踪模拟信号SIG。
电路结构简单，本发明一较佳实施例的时钟产生电路仅需要五个场效应晶体管、一个电容和一个反相器。
附图说明
图1是流水线模数转换器中采样/保持电路的部分电路图；
图2是现有技术的时钟产生电路的电路图；
图3是本发明实施例的时钟产生电路的示意图；
图4是本发明另一实施例的时钟产生电路的示意图；
图5是图4所示时钟产生电路的具体电路图；
图6是图4所示时钟产生电路的另一具体电路图；
图7是电源偏压信号和模拟信号叠加产生时钟信号的波形示意图；
图8是本发明实施例的ADC采样电路的示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施方式的限制。
发明人发现，开关影响采样电路的主要因素是导通电阻、电荷注入和时钟馈通。对于一个简单的NMOS开关，当开关导通，且工作在线性区，可以将NMOS开关视作一个阻值为R的电阻。若忽略体衬偏效应的影响，则有：
其中，L为沟道长度，W为沟道宽度，C为栅下单位面积电容，un为沟道电子迁移率，Vg为栅源电压，Vth为阈值电压，Vin为输入电压。可见，NMOS开关的阻值R是一个与栅源电压和输入电压相关的非线性电阻，这将在输入信号中引入谐波失真，极大地影响采样电路的动态特性。需要注意的是，上述NMOS管等效电阻的特性同样适用于PMOS管等其他场效应晶体管。
对于上述晶体管的等效电阻，由于沟道长度L、沟道宽度W、栅下单位面积电容C、沟道电子迁移率un、阈值电压Vth为晶体管的硬件固有特性，因此，只要使栅源电压和输入电压之差为恒定值，即Vg-Vin一定，则上述等效电阻R即为恒定，该晶体管开关就可视为恒电导开关。
发明人经过研究，提供了一种时钟产生电路，该时钟产生电路输出的时钟信号用于控制采样电路中晶体管开关的栅极，并使该晶体管开关在对模拟信号采样时能够视为恒电导开关。
请参考图3，图3是本发明实施例的时钟产生电路的示意图，所述时钟产生电路包括：第一输入单元10、第二输入单元20、叠加单元30和时钟信号输出单元40。
第一输入单元10，用于基于第一脉冲控制信号CK1提供电压脉冲信号101。
第二输入单元20，用于基于第二脉冲控制信号CK2提供模拟脉冲信号102，所述模拟脉冲信号102的脉冲电压值关联于模拟信号SIG的电压值。
叠加单元30，连接所述第一输入单元10和所述第二输入单元20，所述叠加单元30用于接收所述电压脉冲信号101和所述模拟脉冲信号102，将所述电压脉冲信号101和所述模拟脉冲信号102叠加产生时钟脉冲信号103。
时钟信号输出单元40，连接于所述叠加单元30，所述时钟信号输出单元40用于基于第三脉冲控制信号CK3输出时钟信号CKBS，所述时钟信号CKBS的脉冲电压值关联于所述时钟脉冲信号103的脉冲电压值。
其中，第一脉冲控制信号、第二脉冲控制信号和第三脉冲控制信号可以根据实际电路结构而设计相应的时序和脉冲电压值。
请参考图4，图4是本发明另一实施例的时钟产生电路的示意图。所述时钟产生电路包括第一输入单元10A、第二输入单元20A、叠加单元30、时钟信号输出单元40A和脉冲控制信号发生单元50。
第一输入单元10A，用于基于第一脉冲控制信号CK1提供电压脉冲信号101。
第二输入单元20A，用于基于第二脉冲控制信号CK2提供模拟脉冲信号102，所述模拟脉冲信号102的脉冲电压值关联于模拟信号SIG的电压值。
叠加单元30，连接所述第一输入单元10A和所述第二输入单元20A，所述叠加单元30用于接收所述电压脉冲信号101和所述模拟脉冲信号102，将所述电压脉冲信号101和所述模拟脉冲信号102叠加产生时钟脉冲信号103。
时钟信号输出单元40A，连接于所述叠加单元30，所述时钟信号输出单元40A用于基于第三脉冲控制信号CK3输出时钟信号CKBS，所述时钟信号CKBS的脉冲电压值关联于所述时钟脉冲信号103的脉冲电压值。
脉冲控制信号发生单元50，用于产生第一脉冲控制信号CK1、第二脉冲控制信号CK2和第三脉冲控制信号CK3。具体地，脉冲控制信号CK经过脉冲控制信号发生单元50后产生第一脉冲控制信号CK1以控制所述第一输入单元10A、产生第二脉冲控制信号CK2以控制所述第二输入单元20A、产生第三脉冲控制信号CK3以控制所述时钟信号输出单元40A。
下面结合附图对本实施例的时钟产生电路进行详细说明。
请参考图5，图5是图4所示时钟产生电路的一个具体电路图。在本实施例中，所述第一脉冲控制信号、第二脉冲控制信号和第三脉冲控制信号为同相信号。所述脉冲控制信号发生单元50包括反相器501，所述反相器501的输入端输入脉冲控制信号CK，所述反相器501的输出端连接所述第一输入单元10A以向所述第一输入单元10A提供第一脉冲控制信号CK1，所述反相器501的输出端连接所述第二输入单元20A以向所述第二输入单元20A提供第二脉冲控制信号CK2，所述反相器501的输出端还连接所述时钟信号输出单元40A以向所述时钟信号输出单元40A提供第三脉冲控制信号CK3。
所述叠加单元30包括电容C1，所述电容C1的第一端连接所述第一输入单元10A，所述电容C1的第二端连接所述时钟信号输出单元40A，所述电容C1的第一端和第二端还连接所述第二输入单元20A。
所述第一输入单元10A包括第一PMOS晶体管MP1，所述第一PMOS晶体管MP1的栅极连接所述反相器501的输出端，源极输入所述脉冲控制信号CK，漏极连接所述电容C1的第一端，衬底连接偏压电源VDD。
本实施例中，所述脉冲控制信号CK高电平处的电压值可以是偏压电源VDD的电源电压，低电平处的电压值可以是0。当所述脉冲控制信号CK为低电平，所述第一PMOS晶体管MP1截止；当所述脉冲控制信号CK为高电平，所述反相器501输出端输出的第一脉冲控制信号CK1为低电平，所述第一PMOS晶体管MP1导通，所述第一PMOS晶体管MP1的漏极向所述电容C1的第一端输出所述脉冲控制信号CK作为电压脉冲信号，即所述第一PMOS晶体管MP1的漏极向所述电容C1的第一端输出的电压值为电源电压值。
在其他实施例中，所述脉冲控制信号CK的高电平处和低电平处的电压也可以取其他值，具体电压取值取决于所述采样电路所需的时钟信号。
本实施例中，所述第二输入单元20A包括第一NMOS晶体管MN1和第二NMOS晶体管MN2；所述第一NMOS晶体管MN1的栅极连接所述反相器501的输出端，源极接地GND，漏极连接所述电容C1的第一端；所述第二NMOS晶体管MN2的栅极连接所述反相器501的输出端，源极输入所述模拟信号SIG，漏极连接所述电容C2的第二端。当所述第二脉冲控制信号CK2为高电平，所述第一NMOS晶体管MN1和所述第二NMOS晶体管MN2导通，所述第一NMOS晶体管MN1的漏极向所述电容C1的第一端输出电压0，所述第二NMOS晶体管MN2的漏极向所述电容C1的第二端输出模拟信号SIG的电压，即所述第二输入单元20A向所述叠加单元30提供模拟脉冲信号。
在其他实施例中，所述第二输入单元20A也可以采用其他电路结构，只要能向所述叠加单元30提供模拟脉冲信号，使所述模拟脉冲信号的脉冲电压值关联于模拟信号SIG的电压值即可。例如，可以采用两个PMOS晶体管，相应地，第二脉冲控制信号为第一脉冲控制信号的反相信号。
在本实施例中，所述时钟信号输出单元40A包括第二PMOS晶体管MP2和第三NMOS晶体管MN3。所述第二PMOS晶体管MP2的栅极连接所述反相器501的输出端，源极连接所述电容C1的第二端；所述第三NMOS晶体管MN3的栅极连接所述反相器501的输出端，源极接地GND；所述第二PMOS晶体管MP2的漏极和所述第三NMOS晶体管MN3的漏极连接并输出所述时钟信号CKBS。当所述脉冲控制信号CK为高电平，所述反相器501的输出端输出低电平，所述第三脉冲控制信号CK3为低电平，所述第二PMOS晶体管MP2导通，所述第三NMOS晶体管MN3截止，时钟信号CKBS输出的电压即为电容C1第二端的电压。当所述脉冲控制信号CK为低电平，所述反相器501的输出端输出高电平，所述第三脉冲控制信号CK3为高电平，所述第二PMOS晶体管MP2截止，所述第三NMOS晶体管MN3导通，时钟信号CKBS输出的电压即为所述第三NMOS晶体管MN3的源极电压0。
本实施例的时钟产生电路的工作过程如下：
当脉冲控制信号CK为低电平，反相器501输入低电平，输出高电平。具体地，反相器501向第一输入单元10A输出的第一脉冲控制信号CK1、向第二输入单元20A输出的第二脉冲控制信号CK2、向时钟信号输出单元40A输出的第三脉冲控制信号CK3都为高电平。
对于第一输入单元10A，第一PMOS晶体管MP1截止。
对于第二输入单元20A，第一NMOS晶体管MN1、第二NMOS晶体管MN2导通，所述电容C1第一端的电压为所述第一NMOS晶体管MN1的源极电压0，所述电容C1第二端的电压为模拟信号SIG的电压，即所述第二输入单元20A向所述叠加单元30提供模拟脉冲信号。
对于时钟信号输出单元40A，第二PMOS管晶体MP2截止，第三NMOS晶体管MN3导通，所述第三NMOS晶体管MN3的漏极输出所述时钟信号CKBS，即所述时钟信号CKBS的电压为所述第三NMOS晶体管MN3的源极电压0。
由于时钟信号CKBS用于控制采样电路的晶体管开关，故当脉冲控制信号CK为低电平时采样电路的晶体管开关断开。
当脉冲控制信号CK为高电平，反相器501输入高电平，输出低电平。具体地，反相器501向第一输入单元10A输出的第一脉冲控制信号CK1、向第二输入单元20A输出的第二脉冲控制信号CK2、向时钟信号输出单元40A输出的第三脉冲控制信号CK3都为低电平。
对于第一输入单元10A，第一PMOS晶体管MP1导通，所述第一输入单元10A向所述叠加单元30输出脉冲控制信号CK。
对于第二输入单元20A，第一NMOS晶体管MN1、第二NMOS晶体管MN2截止。
对于叠加单元30，电容C1的第一端的电压升高为所述脉冲控制信号CK高电平处电压，即偏压电源VDD的电源电压，电容C1的第二端电压升高为偏压电源VDD的电源电压和模拟信号SIG的电压之和。
对于时钟信号输出单元40A，第二PMOS晶体管MP2导通，其漏极输出的时钟信号CKBS的电压为电容C1的第二端电压。由于时钟信号CKBS用于控制采样电路的晶体管开关，故当脉冲控制信号CK为高电平时采样电路的晶体管开关也导通。
通过上述过程，叠加单元30将所述电压脉冲信号和所述模拟脉冲信号叠加。
请参考图6，图6是图4所示时钟产生电路的另一个具体电路图。本实施例中时钟产生电路与实施例一中时钟产生电路的不同之处在于：本实施例中所述第一输入单元10A’包括第一PMOS晶体管MP1’，所述第一PMOS晶体管MP1’的栅极连接所述反相器501的输出端，漏极连接所述电容C1的第一端，源极和衬底连接偏压电源VDD。相对于实施例一的时钟产生电路，本实施例时钟产生电路的脉冲控制信号CK仅输入反相器501，这样，只需调整偏压电源VDD的电源电压即可控制电压脉冲信号的电压值，脉冲控制信号CK的电压值可以更灵活地确定。
实施例二的时钟产生电路的工作过程与实施例一相近，此不赘述。
图7示出了电压脉冲信号和模拟脉冲信号叠加产生时钟信号的波形示意图。由图7可见，时钟信号CKBS的电压值是偏压电源VDD的电源电压和模拟信号SIG的电压之和。结合前述公式，对于一个NMOS晶体管，栅极输入时钟信号CKBS，源极输入模拟信号SIG，故Vg-Vin一定，即该NMOS晶体管开关的等效电阻R即为恒定，该NMOS晶体管开关可视为恒电导开关。
需要注意的是，所述第一脉冲控制信号CK1、第二脉冲控制信号CK2和第三脉冲控制信号CK3可以如上述实施例，基于所述第一输入单元10A、所述第二输入单元20A和所述时钟信号输出单元40A中各个开关导通或截止所需的脉冲控制信号之间的关系，由一个脉冲控制信号发生单元50提供。所述第一脉冲控制信号CK1、第二脉冲控制信号CK2和第三脉冲控制信号CK3也可以由三个脉冲控制信号发生单元提供。
本发明技术方案还提供一种ADC采样电路。请参考图8，图8是本发明实施例的ADC采样电路的示意图。所述ADC采样电路200包括：NMOS晶体管210和连接于所述NMOS晶体管210的漏极的保持电容220，还包括：时钟产生电路100，所述时钟产生电路100如前所述。其中，所述NMOS晶体管210的栅极与时钟产生电路100的输出端连接，输入所述时钟产生电路100输出的所述时钟信号CKBS，所述NMOS晶体管210的源极输入所述模拟信号SIG，所述NMOS晶体管210的漏极为所述ADC采样电路200的输出端。
如前所述，若采用本发明实施例的时钟产生电路输出的时钟信号CKBS作为NMOS晶体管210的栅极控制信号，该NMOS晶体管210的等效电阻R即为恒定，该NMOS晶体管210可视为恒电导开关。相对于采用现有技术的ADC采样电路，本发明技术方案的ADC采样电路200更大程度上减少了谐波失真。
综上所述，该时钟产生电路将输出的时钟信号与采样电路输入的模拟信号关联，使采样电路中晶体管开关的栅极电压和源极输入电压之差为恒定值，进而，该采样电路的晶体管开关的电导恒定，减少了谐波失真。另外，本发明实施例的时钟产生电路产生的时钟信号能达到偏压电源的电源电压和模拟信号最大电压值之和，采样电路的晶体管开关具有更小的等效电阻，进一步提高采样电路的响应速度，使采样电路尽可能快地跟踪模拟信号SIG。其次，电路结构简单，本发明一较佳实施例的时钟产生电路仅需要五个场效应晶体管、一个电容和一个反相器。
以上公开了本发明的多个方面和实施方式，本领域的技术人员会明白本发明的其它方面和实施方式。本发明中公开的多个方面和实施方式只是用于举例说明，并非是对本发明的限定，本发明的真正保护范围和精神应当以权利要求书为准。

Claims (7)

1.一种时钟产生电路，其特征在于，包括：
第一输入单元，用于基于第一脉冲控制信号提供电压脉冲信号；
第二输入单元，用于基于第二脉冲控制信号提供模拟脉冲信号，所述模拟脉冲信号的脉冲电压值关联于模拟信号的电压值；
叠加单元，连接所述第一输入单元和所述第二输入单元，所述叠加单元用于接收所述电压脉冲信号和所述模拟脉冲信号，将所述电压脉冲信号和所述模拟脉冲信号叠加产生时钟脉冲信号；
时钟信号输出单元，连接于所述叠加单元，所述时钟信号输出单元用于基于第三脉冲控制信号输出时钟信号，所述时钟信号的脉冲电压值关联于所述时钟脉冲信号的脉冲电压值；
脉冲控制信号发生单元，用于产生所述第一脉冲控制信号、第二脉冲控制信号和第三脉冲控制信号；
其中，所述第一脉冲控制信号、第二脉冲控制信号和第三脉冲控制信号为同相信号；所述脉冲控制信号发生单元包括反相器，所述反相器的输入端输入脉冲控制信号，所述反相器的输出端连接所述第一输入单元以向所述第一输入单元提供第一脉冲控制信号，所述反相器的输出端连接所述第二输入单元以向所述第二输入单元提供第二脉冲控制信号，所述反相器的输出端连接所述时钟信号输出单元以向所述时钟信号输出单元提供第三脉冲控制信号。
2.如权利要求1所述的时钟产生电路，其特征在于，所述叠加单元包括电容，所述电容的第一端连接所述第一输入单元，所述电容的第二端连接所述时钟信号输出单元，所述电容的第一端和第二端还连接所述第二输入单元。
3.如权利要求2所述的时钟产生电路，其特征在于，所述第一输入单元包括第一PMOS晶体管，所述第一PMOS晶体管的栅极输入所述第一脉冲控制信号，源极输入所述第一脉冲控制信号的反相信号，漏极连接所述电容的第一端，衬底连接偏压电源。
4.如权利要求2所述的时钟产生电路，其特征在于，所述第一输入单元包括第一PMOS晶体管，所述第一PMOS晶体管的栅极输入所述第一脉冲控制信号，漏极连接所述电容的第一端，源极和衬底连接偏压电源。
5.如权利要求2所述的时钟产生电路，其特征在于，所述第二输入单元包括第一NMOS晶体管和第二NMOS晶体管；
所述第一NMOS晶体管的栅极输入所述第二脉冲控制信号，源极接地，漏极连接所述电容的第一端；
所述第二NMOS晶体管的栅极输入所述第二脉冲控制信号，源极输入所述模拟信号，漏极连接所述电容的第二端。
6.如权利要求2所述的时钟产生电路，其特征在于，所述时钟信号输出单元包括第二PMOS晶体管和第三NMOS晶体管；
所述第二PMOS晶体管的栅极输入所述第三脉冲控制信号，源极连接所述电容的第二端；
所述第三NMOS晶体管的栅极输入所述第三脉冲控制信号，源极接地；
所述第二PMOS晶体管的漏极和所述第三NMOS晶体管的漏极连接并输出所述时钟信号。
7.一种ADC采样电路，包括NMOS晶体管和连接于所述NMOS晶体管的漏极的保持电容，其特征在于，还包括：权利要求1至6任一项所述的时钟产生电路，所述NMOS晶体管的栅极输入所述时钟产生电路输出的所述时钟信号，所述NMOS晶体管的源极输入所述模拟信号，所述NMOS晶体管的漏极为所述ADC采样电路的输出端。
CN201210124629.8A 2012-04-25 2012-04-25 时钟产生电路及adc采样电路 Active CN102664629B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201210124629.8A CN102664629B (zh) 2012-04-25 2012-04-25 时钟产生电路及adc采样电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201210124629.8A CN102664629B (zh) 2012-04-25 2012-04-25 时钟产生电路及adc采样电路

Publications (2)

Publication Number Publication Date
CN102664629A CN102664629A (zh) 2012-09-12
CN102664629B true CN102664629B (zh) 2017-08-08

Family

ID=46774059

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210124629.8A Active CN102664629B (zh) 2012-04-25 2012-04-25 时钟产生电路及adc采样电路

Country Status (1)

Country Link
CN (1) CN102664629B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB201305473D0 (en) * 2013-03-26 2013-05-08 Ibm Sampling device with buffer circuit for high-speed adcs
US9362914B2 (en) * 2014-05-13 2016-06-07 Mediatek Inc. Sampling circuit for sampling signal input and related control method

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1909380A (zh) * 2005-08-05 2007-02-07 三洋电机株式会社 开关控制电路、δς调制电路及δς调制式ad转换器
CN101090270A (zh) * 2006-06-15 2007-12-19 中兴通讯股份有限公司 一种实现高速模/数转换的装置及其方法
JP2010287943A (ja) * 2009-06-09 2010-12-24 Olympus Corp アナログデジタル変換装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5101678B2 (ja) * 2010-09-16 2012-12-19 株式会社東芝 Ａ／ｄ変換回路および受信機

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1909380A (zh) * 2005-08-05 2007-02-07 三洋电机株式会社 开关控制电路、δς调制电路及δς调制式ad转换器
CN101090270A (zh) * 2006-06-15 2007-12-19 中兴通讯股份有限公司 一种实现高速模/数转换的装置及其方法
JP2010287943A (ja) * 2009-06-09 2010-12-24 Olympus Corp アナログデジタル変換装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
A bootstrapped switch employing a new clock feed-through compensation technique;Wu Xiaofeng 等;《Journal of Semiconductors》;20091231;第30卷(第12期);第125007-1页-125007-10页 *

Also Published As

Publication number Publication date
CN102664629A (zh) 2012-09-12

Similar Documents

Publication Publication Date Title
CN103516364B (zh) 用于开关电容电路的系统和方法
CN105187039B (zh) 一种cmos栅压自举开关电路
CN103346765A (zh) 一种栅源跟随采样开关
CN103762986A (zh) 采样保持开关电路
US8907703B1 (en) Isolated high voltage sampling network
CN101783580B (zh) 采样保持电路中抑制衬底偏置效应的高频开关电路
CN103605397A (zh) 电压跟随电路
CN107707117A (zh) 一种电荷泵时序控制电路及电荷泵电路
CN102664629B (zh) 时钟产生电路及adc采样电路
CN108702155A (zh) 可扩展集成数据转换器
CN111211781A (zh) 一种基于薄膜晶体管的开关电容比较器、方法及芯片
CN105119601A (zh) 一种适合于高速高精度模数转换器的多通道选择电路
CN109818485A (zh) 可重新配置的低功率和低功率栅极引导电路
CN103795379B (zh) 一种基于误差自消除技术的动态比较器
JP2015528230A5 (zh)
CN203747798U (zh) 采样开关电路
Zheng et al. A clock-feedthrough compensation technique for bootstrapped switch
Lillebrekke et al. Bootstrapped switch in low-voltage digital 90nm CMOS technology
CN101710827A (zh) 一种用于流水线模数转换器的动态偏置产生电路
CN103762985A (zh) 采样保持电路
CN103023508A (zh) 一种电流舵型数模转换器电流源单元电路
CN104796135B (zh) 一种低失真尖峰抑制相位选择器
CN203747799U (zh) 采样保持开关电路
Harikumar et al. Design of a sampling switch for a 0.4-V SAR ADC using a multi-stage charge pump
CN203747801U (zh) 音频数模转换系统

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
ASS Succession or assignment of patent right

Owner name: SHANGHAI HUAHONG GRACE SEMICONDUCTOR MANUFACTURING

Free format text: FORMER OWNER: HONGLI SEMICONDUCTOR MANUFACTURE CO LTD, SHANGHAI

Effective date: 20140410

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20140410

Address after: 201203 Shanghai city Zuchongzhi road Pudong New Area Zhangjiang hi tech Park No. 1399

Applicant after: Shanghai Huahong Grace Semiconductor Manufacturing Corporation

Address before: Zuchongzhi road in Pudong Zhangjiang hi tech park Shanghai city Pudong New Area No. 1399 201203

Applicant before: Hongli Semiconductor Manufacture Co., Ltd., Shanghai

C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant