JP2005295141A - A/d変換装置 - Google Patents
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Abstract
【解決手段】 制御回路15は、初期化処理、サンプリング処理および比較処理を実行する。初期化処理において、スイッチSW1(S0〜S63)を全て入力ライン5側に切り替え、スイッチSW2をオフ、スイッチSW3とSW5をオンに切り替える。この切り替え状態において、キャパシタC0〜C63の一端子は基準電圧Vrefとなり、キャパシタC0〜C63の他端子は定電圧V1となる。その結果、キャパシタC0〜C63は、全て一定電圧(V1−Vref)により充電される。この初期化処理は、キャパシタC0〜C63が固有に有する誘電緩和時間τと、要求されるA/D変換誤差とに基づいて定められる最小初期化時間以上行う。
【選択図】 図1
Description
本発明は上記事情に鑑みてなされたもので、その目的は、レイアウト面積の増大を極力抑えつつ、キャパシタの誘電緩和現象に起因するA/D変換誤差を低減できるA/D変換装置を提供することにある。
以下、本発明の第1の実施形態について図1ないし図3を参照しながら説明する。
図1は、半導体集積回路装置(CMOSIC)として製造された電荷再分配型の逐次比較A/D変換器の電気的構成を示している。このA/D変換器1(A/D変換装置に相当)は、上位6ビットのA/D変換に用いるキャパシタアレイ2と、下位6ビットのA/D変換に用いる抵抗ラダーD/A変換器3(以下、D/A変換器3と称す)とを備え、全体として12ビットの分解能を有している。
制御回路15(制御手段に相当)は、後述するサンプリング処理、比較処理および初期化処理を含むA/D変換の全般を制御する回路であり、その内部に逐次比較レジスタSARを備えている。上述したスイッチSW1〜SW5は、アナログスイッチから構成されており、制御回路15からの信号によりオンオフするようになっている。
図2は、本実施形態のタイミングチャートを示しており、図3は、従来構成(つまりスイッチSW3が設けられていない構成)のタイミングチャートを示している。図2において、A/D変換は、時刻t11から開始され、時刻t16で終了する。その次のA/D変換は、時刻t17から開始される。図2における時刻t11の前および時刻t16から時刻t17までの間はA/D変換の空き時間となるが、本実施形態では初期化時間として利用している。これに対し、図3に示す従来構成では、A/D変換の空き時間は利用されていない。
次に、本発明の第2の実施形態について図4および図5を参照しながら説明する。
図4は、逐次比較A/D変換器の電気的構成を示しており、図1と同一部分には同一符号を付している。この図4に示すA/D変換器16は、定電圧印加手段としてマルチプレクサ17を備えている。
次に、本発明の第3の実施形態について、逐次比較A/D変換器の電気的構成を示す図6を参照しながら説明する。この図6において、図1と同一部分には同一符号を付して示している。図6に示すA/D変換器20は、スイッチSW6(スイッチ群に相当)を定電圧印加手段として用いている。
なお、本発明は上記し且つ図面に示す各実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
本発明は、逐次比較型のA/D変換装置に限らず、直並列型、巡回型などキャパシタアレイを備えた電荷再分配型のA/D変換装置に適用可能である。
各実施形態において、抵抗ラダーD/A変換器3は必要に応じて設ければよい。
静電容量をC、C、2C、4C、8C、16C、32C、…のようにバイナリに重み付けしたキャパシタによりキャパシタアレイを構成してもよい。
初期化時間は最小初期化時間以上に設定すればよいが、さらに毎回一定時間にするとよい。
Claims (8)
- 一端がコモンラインに接続された複数のキャパシタからなるキャパシタアレイと、
前記各キャパシタの他端にそれぞれ変換対象電圧および複数の基準電圧のうち何れかの電圧を印加するように切り替え動作を行うスイッチ群と、
前記コモンラインの電圧と所定の基準電圧とを比較する比較手段と、
前記各キャパシタの端子間に一定電圧を印加する定電圧印加手段と、
前記変換対象電圧により前記キャパシタを充電するサンプリング処理の後、前記比較手段の比較結果に応じて前記スイッチ群を順次切り替えながらA/D変換値を生成する比較処理を実行し、さらに、前記サンプリング処理の前または前記比較処理の後に前記キャパシタの誘電緩和時間に応じた長さの初期化期間を設け、前記定電圧印加手段により前記各キャパシタに前記一定電圧を印加する初期化処理を実行する制御手段とを備えたことを特徴とするA/D変換装置。 - 前記制御手段は、A/D変換精度と前記キャパシタの誘電緩和時間とに基づいて定まる最小初期化時間以上の初期化期間を設け、前記初期化処理を実行することを特徴とする請求項1記載のA/D変換装置。
- 前記制御手段は、前記キャパシタの誘電緩和現象が収束するのに十分な長さの初期化期間を設けた場合のA/D変換値を基準値として、所定の変換誤差範囲内に止まるA/D変換値が得られる長さの初期化期間を設け、前記初期化処理を実行することを特徴とする請求項1記載のA/D変換装置。
- 前記定電圧印加手段は、前記変換対象電圧の入力端子から前記スイッチ群に至る対象電圧入力ラインと一定電圧を有する定電圧ラインとの間に設けられたスイッチ回路から構成されており、
前記制御手段は、前記初期化期間において、前記スイッチ群を前記変換対象電圧側に切り替え、前記変換対象電圧の入力端子と前記対象電圧入力ラインとの間を遮断し、且つ、前記スイッチ回路を閉状態に切り替えることを特徴とする請求項1ないし3の何れかに記載のA/D変換装置。 - 前記定電圧印加手段は、前記スイッチ群により構成されており、
前記制御手段は、前記初期化期間において、前記スイッチ群を予め決められた一定の基準電圧側に切り替えることを特徴とする請求項1ないし3の何れかに記載のA/D変換装置。 - 複数の変換対象電圧から1つの変換対象電圧を選択するマルチプレクサを備えたことを特徴とする請求項1ないし5の何れかに記載のA/D変換装置。
- 前記定電圧印加手段は、特定のダミーチャンネルに一定電圧が印加されたマルチプレクサにより構成されており、
前記制御手段は、前記初期化期間において、前記マルチプレクサを前記ダミーチャンネルに切り替えて前記サンプリング処理を実行することを特徴とする請求項1記載のA/D変換装置。 - 前記キャパシタアレイを構成するキャパシタは、誘電体膜としてONO膜を用いていることを特徴とする請求項1ないし7の何れかに記載のA/D変換装置。
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JP2012065167A (ja) * | 2010-09-16 | 2012-03-29 | Toshiba Corp | A/d変換回路および受信機 |
JP2014230012A (ja) * | 2013-05-21 | 2014-12-08 | スパンション エルエルシー | 逐次比較型a/d変換器及びその駆動方法 |
CN111934687A (zh) * | 2020-10-14 | 2020-11-13 | 电子科技大学中山学院 | 一种高能效模数转换器及其控制方法 |
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2004
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