WO2022085324A1 - 逐次比較型アナログ／デジタル変換器 - Google Patents

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WO2022085324A1
WO2022085324A1 PCT/JP2021/033045 JP2021033045W WO2022085324A1 WO 2022085324 A1 WO2022085324 A1 WO 2022085324A1 JP 2021033045 W JP2021033045 W JP 2021033045W WO 2022085324 A1 WO2022085324 A1 WO 2022085324A1
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signal
voltage
circuit
digital
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PCT/JP2021/033045
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Inventor
大輝 井口
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ソニーセミコンダクタソリューションズ株式会社
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter

Definitions

  • the present disclosure (the present technology) relates to a successive approximation type analog / digital converter.
  • AD converter an analog-to-digital (AD) converter that is realized with a relatively simple circuit configuration and has high consistency with a CMOS process that can be manufactured at a relatively low cost (for example,).
  • Patent Document 1 a successive approximation type AD converter is known as an analog-to-digital (AD) converter that is realized with a relatively simple circuit configuration and has high consistency with a CMOS process that can be manufactured at a relatively low cost (for example,).
  • the sequential comparison type AD converter generally includes a capacitive D / A converter as a component thereof.
  • the capacitive D / A converter has a capacitance value obtained by multiplying C0, 2C0, 4C0, ..., 2 N-1 ⁇ C0 and 2 when the capacitance value of one capacitive element is C0. It consists of a capacitive array in which capacitive elements are connected in parallel, and uses the principle of charge redistribution to convert a digital signal into an analog signal.
  • the settling time for obtaining the required accuracy is the on-resistance of the switch connecting the reference voltage and the capacitive D / A converter, and the capacitance. Gender It is determined by the time constant determined by the capacitance value of the D / A converter. Therefore, the settling time must be shorter than the delay time for generating the internal clock in the operation of the successive approximation type AD converter.
  • the delay time is set uniformly, so if the time constant is large and there is no margin for settling time, it is necessary to lower the on resistance of the switch.
  • As a means of lowering the on-resistance there is a means of increasing the switch.
  • the electric power of the circuit for driving the switch increases, so that the electric power of the entire successive approximation type AD converter increases significantly.
  • a means using the delay adjustment circuit of Patent Document 1 can be considered, but an amplifier is required for control, and the area for installing the amplifier and the area for installing the amplifier and It requires power. Further, in the means using the delay adjustment circuit of Patent Document 1, it is necessary to constantly pass a current in order to adjust the delay time in an analog manner. Therefore, it is difficult to control the delay time with low power consumption.
  • the switches that connect the reference voltage and the capacitive D / A converter there is a switch that connects to the intermediate potential.
  • the transistor used for the switch connected to this intermediate potential has a high on-resistance because the potential VGS between the gate and the source is not sufficiently applied. Therefore, as a means for lowering the on-resistance, there is a technique for lowering the on-resistance by sufficiently applying VGS by boosting. However, if a voltage higher than the power supply voltage is applied due to boosting, the transistor may be destroyed or deteriorated during operation, and reliability is not considered for the transistor.
  • One aspect of the present disclosure is a capacitive digital / analog converter that accumulates charge according to the signal level of the input analog signal and samples two analog input voltages according to the signal level of the analog signal, and an internal structure.
  • a comparator that determines whether one of the two analog input voltages is higher than the other based on the clock signal, and a holding unit that holds and outputs a bit corresponding to the determination result output from the comparator as a digital signal.
  • a signal generation unit that generates the internal clock signal based on the output of the analog, a plurality of delay circuits that have different delay amounts and delay the internal clock signal output from the signal generation unit, and the above. It is a sequential comparison type analog / digital converter including a switching circuit for selectively deriving the output of a plurality of delay circuits to the comparator.
  • Another aspect of the present disclosure is a capacitive digital / analog converter that accumulates charge according to the signal level of the input analog signal and samples two analog input voltages according to the signal level of the analog signal.
  • a comparator that determines whether one of the two analog input voltages is higher than the other based on the internal clock signal, and a bit corresponding to the determination result output from the comparator is held and output as a digital signal.
  • the holding unit the reference voltage generator that generates a potential intermediate between the high-voltage potential and the low-voltage potential applied to the capacitance of the capacitive digital / analog converter as the reference voltage, and the capacitive digital / analog converter.
  • a sequential comparison analog / digital converter comprising a capacitance and a bootstrap switch connecting the reference voltage generator.
  • Another aspect of the present disclosure is a capacitive digital / analog converter that accumulates charge according to the signal level of the input analog signal and samples two analog input voltages according to the signal level of the analog signal.
  • a comparator that determines whether one of the two analog input voltages is higher than the other based on the internal clock signal, and a bit corresponding to the determination result output from the comparator is held and output as a digital signal.
  • a holding unit a signal generation unit that generates the internal clock signal based on the output of the analog, and a plurality of delay circuits that delay the internal clock signal output from the signal generation unit with different delay amounts.
  • the switching circuit that selectively derives the output of the delay circuit of the plurality of systems to the comparator and the potential intermediate between the high voltage potential and the low voltage potential applied to the capacitance of the capacitive digital / analog converter. It is a sequential comparison type analog / digital converter including a reference voltage generating unit generated as, a capacity of the capacitive digital / analog converter, and a bootstrap switch connecting the reference voltage generating unit.
  • the sequential comparison type AD converter 1 includes a capacitive digital / analog converter (CDAC) 10, a comparator 20, and a sequential comparison register (SAR: Successive).
  • CDAC capacitive digital / analog converter
  • SAR sequential comparison register
  • a logic unit 30 an internal timing path unit 40, a reference voltage circuit 50, and a plurality of drive circuits 60 for operating the CDAC 10 by the voltage output from the reference voltage circuit 50, and an analog signal Vin. Is converted into an N-bit (N is an arbitrary integer) digital signal.
  • N is an arbitrary integer
  • the CDAC 10 accumulates an electric charge corresponding to the signal level of the analog signal Vin, samples an analog voltage Vs corresponding to the signal level of the analog signal Vin, and inputs the analog voltage Vs to the comparator 20.
  • the analog signal Vin is, for example, a differential signal, and includes a positive phase input voltage Vinp and a negative phase input voltage Vinm.
  • the analog signal may be a single-ended signal instead of a differential signal. In this case, a single-ended signal and a reference voltage are input to the CDAC 10 instead of the differential signal.
  • the comparator 20 compares the positive phase input voltage Vinp and the negative phase input voltage Vinm in synchronization with the internal clock signal, and determines whether one of them is higher than the other.
  • the comparator 20 generates a determination result including a positive phase input voltage Vinp and a negative phase input voltage Vinm, and outputs the determination result to the SAR logic unit 30.
  • the SAR logic unit 30 includes a switching signal generation unit 31, a NOR circuit 32, and a data holding unit 33. Then, the SAR logic unit 30 inputs the determination result output from the comparator 20 to the NOR circuit 32 and also inputs it to the data holding unit 33.
  • the NOR circuit 32 generates a comparison end determination flag signal as an internal clock signal based on the output of the comparator 20, and outputs the signal to the switching signal generation unit 31 and the internal timing path unit 40.
  • the data holding unit 33 generates and holds a bit indicating a determination result from the comparator 20 based on the signal from the switching signal generation unit 31.
  • the data holding unit 33 outputs the held bits to the control unit 64 of the drive circuit 60 of a plurality of systems.
  • the drive circuit 60 controls the positive phase input voltage Vinp and the negative phase input voltage Vinm by the voltage control signal generated by the control unit 64.
  • FIG. 2 shows an example of the circuit configuration of the CDAC 10.
  • the CDAC 10 includes a positive phase side switch 111 and a negative phase side switch 112, a positive phase side capacitors 131 to 13i, and a negative phase side capacitors 141 to 14i.
  • i is the number of capacitors in parallel up to N-1 when the analog signal Vin is converted into an N-bit digital signal.
  • the positive phase side switch 111 inputs the positive phase input voltage Vimp to the positive phase side capacitors 131 to 13i according to a sampling clock signal provided separately.
  • One end of the positive phase side switch 111 is connected to the positive phase side capacitors 131 to 13i and the non-inverting input terminal of the comparator 20.
  • the reverse phase side switch 112 inputs the reverse phase input voltage Vinm to the reverse phase side capacitors 141 to 14i according to a separately provided sampling clock signal.
  • One end of the reverse phase side switch 112 is connected to the reverse phase side capacitors 141 to 14i and the inverting input terminal of the comparator 20.
  • the positive phase side switch 111 and the negative phase side switch 112 open and close between terminals according to a sampling clock signal.
  • the drive circuit 60 connects any of three different reference voltages to the positive phase side capacitors 131 to 13i according to the voltage control signal output from the control unit 64.
  • the lower reference Bottom voltage VRB for example, a voltage equal to or higher than the ground voltage is referred to.
  • the higher reference TOP voltage VRT for example, a voltage equal to or lower than the power supply voltage is referred to.
  • each voltage control signal includes a 1-bit voltage control signal.
  • the drive circuit 60 connects any of three different reference voltages to the reverse phase side capacitors 141 to 14i according to the voltage control signal output from the control unit 64.
  • the capacitance values of the positive phase side capacitor 131 and the negative phase side capacitor 141 are, for example, 2 N-1 ⁇ C0.
  • the capacitance values of the positive-phase side capacitor 131 and the negative-phase side capacitor 141 are 2048C0
  • the positive-phase side capacitor 132 and the negative-phase side capacitor 142 have a capacitance value of 2048C0.
  • the capacitance value is, for example, 1024C0
  • the capacitance value of the positive phase side capacitor 133 and the negative phase side capacitor 143 is, for example, 512C0.
  • the internal timing path unit 40 includes a delay circuit 411 provided in the system NL1, a delay circuit 412 provided in the system NL2, a delay circuit 413 provided in the system NL3, a switch 42, and a switching control unit 43.
  • the delay circuit 411 connects one buffer having a predetermined delay amount and four inverters having a delay amount corresponding to the settling time of the upper bits of the CDAC 10 in series.
  • the delay circuit 412 connects one buffer having a predetermined delay amount and two inverters having a delay amount corresponding to the settling time of the middle bit of the CDAC 10 in series.
  • the delay circuit 413 connects one buffer having a predetermined delay amount. As a result, the delay circuits 411, 421, 413 have different delay amounts from each other.
  • the switch 42 includes four NAND circuits 421 to 424.
  • the output of the delay circuit 411 and the output of the switching control unit 43 are input to the NAND circuit 421.
  • the output of the delay circuit 412 and the output of the switching control unit 43 are input to the NAND circuit 422.
  • the output of the delay circuit 413 and the output of the switching control unit 43 are input to the NAND circuit 423.
  • the outputs of the NAND circuits 421 to 423 are input to the NAND circuit 424.
  • the switching control unit 43 sets the switching device 42 so as to selectively derive the outputs of the three systems NL1 to NL3 as internal clock signals based on the switching signal output from the switching signal generation unit 31 of the SAR logic unit 30. Switching control.
  • the switching signal generation unit 31 of the SAR logic unit 30 outputs a switching signal to the switching control unit 43 when the number of conversions reaches the m-bit.
  • the switching signal generation unit 31 connects two flip-flops FF01 to FFS1 and FF02 to FFS2 in cascade.
  • the switching signal generation unit 31 outputs the internal clock signal output from the NOR circuit 32 to the clock terminals of the two flip-flops FF01 to FFS1 and FF02 to FFS2.
  • An inverted signal of the internal clock signal is input to the clock terminals of the flip-flops FF02 to FFS2.
  • the flip-flop FF01 is connected to a power supply in order to output an H (high) level signal in synchronization with the rising edge of the internal clock signal.
  • the flip-flops FF11 to FFS1 are connected to the output terminal of the previous stage in order to output an H (high) level signal in synchronization with the rising edge of the internal clock signal.
  • the H (high) level signal is held and output by the flip-flop in the subsequent stage.
  • the output of the flip-flop FF31 is output to the switching control unit 43 as a switching signal SEL0.
  • the input of the flip-flop FFS1 is output to the switching control unit 43 as a switching signal SEL1.
  • the switching control unit 43 includes a NOT circuit 431 and a NOR circuit 432 and 433.
  • the switching signal SEL0 is input to the NOR circuit 433, inverted by the NOT circuit 431, and input to the NOR circuit 432.
  • the switching signal SEL1 is input to the NAND circuit 423 and is input to the NOR circuit 432.
  • the output of the NOR circuit 432 is input to the NAND circuit 422 and the NOR circuit 433, respectively.
  • the output of the NOR circuit 433 is input to the NAND circuit 421.
  • the control unit 64 applies a reference intermediate voltage VRC to one end of the positive phase side capacitors 131 to 13i and the negative phase side capacitors 141 to 14i having a capacitance value of 32C0.
  • the amount of charge corresponding to the positive phase input voltage Vinp and the negative phase input voltage Vinm is charged to the positive phase side capacitors 131 to 13i and the negative phase side capacitors 141 to 14i, and the positive phase input voltage Vinp and the negative phase input voltage Vinm are sampled. , Is input to the comparator 20.
  • the positive phase input voltage Vinp and the negative phase input voltage Vinm input to the comparator 20 include a settling error as shown by the following equation (1).
  • VREF is a convergent voltage value of the positive phase input voltage Vimp and the negative phase input voltage Vinm, and is the absolute value of the difference between the reference intermediate voltage VRC and the reference TOP voltage VRT, or the reference intermediate voltage VRC and the reference Bottom. It corresponds to the difference from the voltage VRB.
  • C is a capacitance value of the positive phase side capacitors 131 to 13i and the negative phase side capacitors 141 to 14i.
  • R is the resistance value of the on-resistance of the switch connecting the positive-phase side capacitors 131 to 13i and the negative-phase side capacitors 141 to 14i with the reference TOP voltage VRT, the reference intermediate voltage VRC, and the reference Bottom voltage VRB. In the case of the most significant bit B0, C becomes 2048C0.
  • T is time.
  • the settling time is the time from the start of charging the positive phase side capacitors 131 to 13i and the negative phase side capacitors 141 to 14i to the desired voltage value.
  • the settling time must be shorter than the delay time for generating the internal clock in the operation of the successive approximation type AD converter 1.
  • the capacitance value C cannot be changed due to the characteristics of the CDAC10, it is necessary to adjust the time t or the resistance value R of the on-resistance of the switch. Generally, since the time t is constant, the resistance value R of the on-resistance of the switch is adjusted. However, when the on-resistance of the switch of the least significant bit for settling at the settling time t is considered to be 1, the resistance value R required for the most significant bit B0 is 1/2048, so that the size of the switch becomes large. It becomes unrealistic.
  • the delay circuit 411 that delays the internal clock so as to allocate the time that is surplus to the required settling accuracy of the low-order bits B8 to B11 having a small time constant to the time of the high-order bits B0 to B3.
  • the delay time (delay amount) of is set in advance according to the most significant bit B0, which requires the most settling time.
  • the delay time of the delay circuit 412 is set in advance according to the middle bit B4.
  • the delay time of the delay circuit 413 is set in advance according to the lower bit B8.
  • the settling time differs depending on the time constant RC of each bit B0 to B11.
  • the time constant is the largest, 2048C0 ⁇ R, so it becomes long, and in the case of the middle bit B4, the time constant is 128C0. Since it is as small as ⁇ R, it becomes shorter, and in the case of the lower bit B8, it becomes even shorter because the time constant is as small as 8C0 ⁇ R.
  • the internal clock signal input to the comparator 20 is delayed by a time corresponding to the settling time until the voltage applied to the positive phase side capacitor 131 and the negative phase side capacitor 141 converges to a desired voltage value, and is output to the comparator 20. There is a need to.
  • the switching control unit 43 controls the switching device 42 so as to select the system NL1.
  • the internal clock signal output from the NOR circuit 32 of the SAR logic unit 30 is delayed by the delay circuit 411 corresponding to the settling time, is derived by the switch 42, and is output to the comparator 20.
  • the comparator 20 inputs an L (low) level signal to the two inputs of the NOR circuit 32 in synchronization with the falling edge of the internal clock signal.
  • ⁇ Most significant bit B1 generation process> After the most significant bit B0 is generated, when the internal clock signal changes from the L (low) level to the H (high) level, the comparator 20 starts the comparison operation in synchronization with the rising edge, and the positive phase input voltage Vinp and the negative phase input are input. The magnitude relationship of the voltage Vinm is determined. This determination result is output to the data holding unit 33 and is held as the high-order bit B1.
  • the control unit 64 switches the connection destination of the positive-phase capacitor 132 having a capacitance value of 1024C0 to the reference voltage voltage VRB, for example, on the positive-phase side where the input voltage is not higher than that of the negative-phase side.
  • the connection destination of the side capacitor 142 is switched to the reference TOP voltage VRT.
  • the internal clock signal output from the NOR circuit 32 of the SAR logic unit 30 is delayed by the delay circuit 411 corresponding to the settling time, is derived by the switch 42, and is output to the comparator 20.
  • the comparator 20 inputs an L (low) level signal to the two inputs of the NOR circuit 32 in synchronization with the falling edge of the internal clock signal. After that, the same generation processing as that of the high-order bit B1 is executed for the high-order bit B2 and the high-order bit B3.
  • the switching control unit 43 controls the switching device 42 so as to select the system NL2.
  • the comparator 20 starts the comparison operation in synchronization with the rising edge, and the positive phase input voltage Vinp and the negative phase input voltage Determine the magnitude relationship of Vinm. This determination result is output to the data holding unit 33 and held as the middle bit B4.
  • the control unit 64 switches the connection destination of the positive phase capacitor 135 having a capacitance value of 128C0 to the reference voltage voltage VRB on the positive phase side where the input voltage is not higher than that of the negative phase side, and reverse phase.
  • the connection destination of the side capacitor 145 is switched to the reference TOP voltage VRT.
  • the internal clock signal input to the comparator 20 is delayed by a time corresponding to the settling time until the voltage applied to the positive phase side capacitor 135 and the negative phase side capacitor 145 converges to a desired voltage value, and is output to the comparator 20.
  • the time constant of the middle bit B4 is 128C0 ⁇ R
  • the time constant of the most significant bit B0 is 2048C0 ⁇ R
  • the time constant of the upper bit B1 is 1024C0 ⁇ R
  • the time constant of the upper bit B2 is 512C0 ⁇ R
  • the time constant of the upper bit B3 is B3.
  • the internal clock signal output from the NOR circuit 32 of the SAR logic unit 30 is delayed by the delay circuit 412 corresponding to the settling time, is derived by the switch 42, and is output to the comparator 20.
  • the comparator 20 inputs an L (low) level signal to both of the two inputs of the NOR circuit 32 in synchronization with the falling edge of the internal clock signal.
  • the comparator 20 starts the comparison operation in synchronization with the rising edge when the internal clock signal changes from the L (low) level to the H (high) level, and the positive phase input voltage Vinp and the negative phase input are input. The magnitude relationship of the voltage Vinm is determined. This determination result is output to the data holding unit 33 and held as the middle bit B5.
  • the control unit 64 switches the connection destination of the positive phase side capacitor 136 having a capacitance value of 64C0 to the reference voltage voltage VRB, for example, on the positive phase side where the input voltage is not higher than that on the negative phase side.
  • the connection destination of the phase side capacitor 146 is switched to the reference TOP voltage VRT.
  • the internal clock signal output from the NOR circuit 32 of the SAR logic unit 30 is delayed by the delay circuit 412 corresponding to the settling time, is derived by the switch 42, and is output to the comparator 20.
  • the comparator 20 inputs an L (low) level signal to both of the two inputs of the NOR circuit 32 in synchronization with the falling edge of the internal clock signal. After that, the same generation processing as that of the middle bit B5 is executed for the middle bit B6 and the middle bit B7.
  • the switching control unit 43 controls the switching device 42 so as to select the system NL3.
  • the comparator 20 starts the comparison operation in synchronization with the rising edge, and the positive phase input voltage Vinp and the negative phase input are input.
  • the magnitude relationship of the voltage Vinm is determined. This determination result is output to the data holding unit 33 and is held as the lower bit B8.
  • control unit 64 switches the connection destination of the positive phase side capacitor 139 having a capacitance value of 8C0 to the reference voltage voltage VRB on the positive phase side where the input voltage is not higher than that on the negative phase side, and reverses.
  • the connection destination of the phase side capacitor 149 is switched to the reference TOP voltage VRT.
  • the internal clock signal output from the NOR circuit 32 of the SAR logic unit 30 is delayed by the delay circuit 413, derived by the switch 42, and output to the comparator 20.
  • the time constant of the lower bit B8 is 8C0 ⁇ R, which is the smallest when compared with the time constant 2048C0 ⁇ R of the most significant bit B0 and the time constant 128C0 ⁇ R of the middle bit B4, and therefore, the delay circuit 413. Only need to have one buffer per.
  • the comparator 20 inputs an L (low) level signal to both of the two inputs of the NOR circuit 32 in synchronization with the falling edge of the internal clock signal.
  • the comparator 20 starts the comparison operation in synchronization with the rising edge when the internal clock signal changes from the L (low) level to the H (high) level, and the positive phase input voltage Vinp and the negative phase input voltage Determine the magnitude relationship of Vinm. This determination result is output to the data holding unit 33 and is held as the lower bit B9.
  • the control unit 64 switches the connection destination of the positive phase capacitor 1310 having a capacitance value of 4C0 to the reference voltage voltage VRB on the positive phase side where the input voltage is not higher than that of the negative phase side, and reverse phase.
  • the connection destination of the side capacitor 1410 is switched to the reference TOP voltage VRT.
  • the internal clock signal output from the NOR circuit 32 of the SAR logic unit 30 is delayed by the delay circuit 413, derived by the switch 42, and output to the comparator 20.
  • the comparator 20 inputs an L (low) level signal to both of the two inputs of the NOR circuit 32 in synchronization with the falling edge of the internal clock signal. After that, the same generation processing as that of the lower bit B9 is executed for the lower bit B10.
  • the comparator 20 starts the comparison operation in synchronization with the rising edge when the internal clock signal changes from the L (low) level to the H (high) level, and the positive phase input voltage Vinp and the negative phase input voltage Determine the magnitude relationship of Vinm.
  • This determination result is output to the data holding unit 33 and held as the least significant bit B11.
  • the control unit 64 switches the connection destination of the positive phase side capacitor 1312 having a capacitance value of C0 to the reference voltage voltage VRB, for example, on the positive phase side where the input voltage is not higher than that of the negative phase side.
  • the connection destination of the phase side capacitor 1412 is switched to the reference TOP voltage VRT.
  • the drive circuit 60 of the plurality of systems includes a bootstrap switch circuit 61 for connecting the intermediate voltage of the reference voltage circuit 50 and the CDAC 10, a high voltage switch 62 for connecting the high voltage of the reference voltage circuit 50, and the CDAC 10. It includes a low voltage of the reference voltage circuit 50, a low switch 63 for connecting the CDAC 10, and a control unit 64.
  • the control unit 64 comprehensively controls the entire drive circuit 60, and controls switching between the bootstrap switch circuit 61, the high-level switch 62, and the low-level switch 63, respectively.
  • the high-level side switch 62 has a P-type MOS (MeOH) configuration.
  • the low-level switch 63 has an N-type MOS (MOS FET) configuration.
  • the high-level switch 62 and the low-level switch 63 may be a bootstrap switch circuit.
  • CMOS switches have lower on-resistance than switches with only N-type MOS and P-type MOS when used at intermediate potentials, but when used with successive approximation AD converters, the on-resistance must be further reduced. It may not be.
  • the CMOS switch it is necessary to increase the size of the switch in order to reduce the on-resistance, but as a result, the area and power consumption are significantly increased.
  • the switch circuit shown in FIG. 4 is also considered.
  • the capacity C2 in order to reduce the on-resistance of the switch element M2, the capacity C2 can be charged to increase the gate voltage of the switch element M2 to be higher than the power supply voltage, but the capacity C1 is required to charge the capacity C2. As a result, the area and power increase.
  • the reference voltage circuit 50 includes a reference voltage source 51, a voltage dividing circuit 52, and buffer circuits 53 and 54.
  • the voltage dividing circuit 52 has a configuration in which resistors Ra and Rb are connected in series, and outputs a divided voltage of a reference voltage generated from the reference voltage source 51.
  • the buffer circuit 53 outputs the reference voltage generated from the reference voltage source 51 to the drive circuit 60 as the reference TOP voltage VRT.
  • the buffer circuit 54 outputs the voltage divided by the voltage dividing circuit 52 to the drive circuit 60 as a reference intermediate voltage VRC which is a medium voltage.
  • the reference TOP voltage VRT, the reference intermediate voltage VRC, and the reference Button voltage VRB are output from the reference voltage circuit 50.
  • the bootstrap switch circuit 61 is composed of switch elements M1, M2, M4, M6, M7, M8, a capacitance Cb, and clamp circuits M3, M5, M9.
  • the switch elements M1, M2, M4, M6, M7, and M8 are composed of, for example, MOSFETs.
  • the clamp circuits M3, M5, and M9 are composed of, for example, MOSFETs.
  • the clamp circuit M3 is a circuit for protecting the switch element M2 at the time of boosting.
  • the clamp circuit M5 is a circuit for protecting the switch element M4 at the time of boosting.
  • the clamp circuit M9 is a circuit for protecting the switch element M8 at the time of boosting.
  • the reference intermediate voltage VRC output from the reference voltage circuit 50 is input to the CDAC10, and the positive phase side capacitors 131 to 13i and the negative phase side capacitors 141 to 14i of the CDAC 10 are connected with low impedance. be able to.
  • CMOS switch As described above, according to the first embodiment, as a method of generating an internal clock signal, delay circuits 411, 421, 413 having different delay amounts are prepared for each system and individually selected to reduce the switch size. Because it can be done, the power can be reduced. Further, when using an intermediate potential as a reference intermediate voltage VRC, a method of using a CMOS switch having a lower on-resistance than a switch having only N-type MOS or only P-type MOS can be considered, but a CMOS switch is used. However, since the on-resistance is high, the power consumption and the area can be significantly reduced by lowering the on-resistance by boosting the voltage by the bootstrap switch circuit 61.
  • the switching signal generation unit 31 can automatically switch the delay circuits 411, 421, 413 when the bits become predetermined bits. Further, according to the first embodiment, since the bootstrap switch circuit 61 boosts the voltage above the rating, there is a risk to the reliability of the circuit, and therefore, the clamp circuits M3, M5, M9. By adding the above, it is possible to prevent the destruction and deterioration of the transistor and improve the reliability.
  • the delay circuit 411, 421, 413 may be a variable delay circuit in which the delay amount can be arbitrarily set. By doing so, the delay time can be adjusted for each individual system.
  • FIG. 7 shows the circuit configuration of the switching signal generation unit 31A as a first modification of the first embodiment of the present disclosure.
  • the same parts as those in FIG. 5 are designated by the same reference numerals, and detailed description thereof will be omitted.
  • the flip-flops FF02 and FF12 are connected to a power source to output an H (high) level signal in synchronization with the falling edge of the internal clock signal.
  • the flip-flops FF22 to FFS2 are connected to the output terminal of the previous stage in order to output an H (high) level signal in synchronization with the falling edge of the internal clock signal.
  • the H (high) level signal is held and output by the flip-flop in the subsequent stage.
  • the output of the flip-flop FF32 is output to the switching control unit 43 as a switching signal SEL0.
  • the input of the flip-flop FFS2 is output to the switching control unit 43 as a switching signal SEL1.
  • FIG. 8 shows the circuit configuration of the switching signal generation unit 31B as a second modification of the first embodiment of the present disclosure.
  • the same parts as those in FIG. 5 are designated by the same reference numerals, and detailed description thereof will be omitted.
  • the switching signal generation unit 31B connects only one system of flip-flops FF01 to FFS1 in cascade. Even in such a second modification, the same effect as that of the first embodiment can be obtained.
  • FIG. 9 shows the circuit configuration of the switching signal generation unit 31C as a third modification of the first embodiment of the present disclosure.
  • the switching signal generation unit 31C includes a counter 311 and AND circuits 312 and 313.
  • a reset signal is input to the reset terminal of the counter 311 and the counter 311 is initialized to the count value “0” for each sample.
  • the internal clock signal is input to the clock terminal of the counter 311.
  • the counter 311 counts how many times the conversion has been performed in synchronization with the rising edge of the internal clock signal, and when the count value reaches “4”, the AND circuit 312 outputs the switching signal SEL0. Further, the counter 311 outputs the switching signal SEL1 from the AND circuit 313 when the count value reaches “9”. Even in such a third modification, the same effect as that of the first embodiment can be obtained.
  • FIG. 10 shows the circuit configuration of the internal timing path unit 40A as the second embodiment of the present disclosure.
  • the internal timing path unit 40A includes delay circuits 711,712,713 provided in two systems NL2 and NL3 among the three systems NL1 to NL3, a switch 72, and a switching control unit 73.
  • the delay circuit 711 connects a buffer having a predetermined delay amount and four inverters having a delay amount corresponding to the settling time of the upper bits of the CDAC 10 in series.
  • the delay circuit 712 connects a buffer having a predetermined delay amount and two inverters having a delay amount corresponding to the settling time of the middle bit of the CDAC 10 in series.
  • the delay circuit 713 connects a buffer having a predetermined delay amount. As a result, the delay circuits 711, 712, 713 have different delay amounts from each other.
  • the switching control unit 73 switches and controls the switching device 72 so as to selectively derive the outputs of the three systems NL1 to NL3 as internal clock signals based on the truth value table 731 shown in FIG.
  • the system NL1 (timing path 1) is selected and switched.
  • the switching signal 1 indicates "0” and the switching signal 2 indicates "1”
  • the system NL2 (timing path 2) is selected
  • the switching signal 1 indicates "1”
  • the switching signal 2 indicates "1”.
  • information for selecting the system NL3 (timing path 3) is stored.
  • FIG. 12 shows the circuit configuration of the bootstrap switch circuit 61A as the third embodiment of the present disclosure.
  • the bootstrap switch circuit 61A has a polyclonal configuration, and is composed of switch elements M11, M21, M41, M61, M71, M81, a capacitance Cb1, and clamp circuits M31, M51, M91.
  • the clamp circuit M31 is a circuit that protects the switch element M21 at the time of boosting.
  • the clamp circuit M51 is a circuit that protects the switch element M41.
  • the clamp circuit M91 is a circuit that protects the switch element M81.
  • FIG. 13 shows the circuit configuration of the bootstrap switch circuit 61B as the fourth embodiment of the present disclosure.
  • the bootstrap switch circuit 61B further includes an OR circuit 91 to which a reset signal is input in an nanotube configuration.
  • the OR circuit 91 outputs the logical sum of the inverted signal of the control signal output from the control unit 64 and the reset signal to the gate electrode of the switch element M8.
  • the inverted signal of the control signal is output from the NOT circuit 614.
  • FIG. 14 shows the circuit configuration of the bootstrap switch circuit 61C as the fifth embodiment of the present disclosure.
  • the bootstrap switch circuit 61C is configured to include a NAND circuit 92 to which a reset signal is input.
  • the NAND circuit 92 outputs the logical sum of the control signal output from the control unit 64 and the reset signal to the gate electrode of the switch element M81.
  • FIG. 15 shows the circuit configuration of the bootstrap switch circuit 61D as the sixth embodiment of the present disclosure.
  • the bootstrap switch circuit 61D has an MFP configuration and does not include clamp circuits M3, M5, and M9.
  • the number of parts can be reduced because the clamp circuits M3, M5, and M9 are not provided.
  • FIG. 16 shows the circuit configuration of the bootstrap switch circuit 61E as the seventh embodiment of the present disclosure.
  • the bootstrap switch circuit 61E has a polyclonal configuration and does not include clamp circuits M31, M51, and M91.
  • ⁇ Action and effect of the seventh embodiment> As described above, in the seventh embodiment, the number of parts can be reduced because the clamp circuits M31, M51, and M91 are not provided.
  • FIG. 17 shows the circuit configuration of the bootstrap switch circuit 61F as the eighth embodiment of the present disclosure.
  • the bootstrap switch circuit 61F has an EtOAc configuration, does not include the clamp circuits M3, M5, and M9, but provides an OR circuit 91.
  • FIG. 18 shows the circuit configuration of the bootstrap switch circuit 61G as the ninth embodiment of the present disclosure.
  • the bootstrap switch circuit 61G has a polyclonal configuration, and does not include the clamp circuits M31, M51, and M91, but provides a NAND circuit 92.
  • ⁇ Action and effect of the ninth embodiment> As described above, even in the ninth embodiment, the same effect as that of the seventh embodiment can be obtained.
  • the present disclosure may also have the following structure.
  • a capacitive digital / analog converter that stores charges according to the signal level of the input analog signal and samples two analog input voltages according to the signal level of the analog signal.
  • a comparator that determines whether one of the two analog input voltages is higher than the other based on the internal clock signal.
  • a holding unit that holds and outputs a bit corresponding to the determination result output from the comparator as a digital signal, and a holding unit.
  • a signal generator that generates the internal clock signal based on the output of the comparator, A plurality of delay circuits that have different delay amounts and delay the internal clock signal output from the signal generation unit, and A successive approximation analog / digital converter including a switching circuit for selectively deriving the outputs of the plurality of delay circuits to the comparator.
  • the sequential comparison type analog / digital converter according to (1) above further comprising a switching signal generator that outputs a switching signal for switching the delay circuit to the switching circuit when the number of bits reaches a predetermined number. ..
  • a capacitive digital / analog converter that stores charges according to the signal level of the input analog signal and samples two analog input voltages according to the signal level of the analog signal.
  • a comparator that determines whether one of the two analog input voltages is higher than the other based on the internal clock signal.
  • a holding unit that holds and outputs a bit corresponding to the determination result output from the comparator as a digital signal, and a holding unit.
  • a reference voltage generator that generates a potential intermediate between the high-voltage potential and the low-voltage potential applied to the capacitance of the capacitive digital / analog converter as the reference voltage.
  • a sequential comparison analog / digital converter comprising the capacitance of the capacitive digital / analog converter and a bootstrap switch connecting the reference voltage generator.
  • the high-voltage potential generator that generates the high-voltage potential Further, a high-voltage side switch for connecting the capacitance of the capacitive digital / analog converter and the high-voltage potential generating unit is provided.
  • the low-voltage potential generator that generates the low-voltage potential, Further, a low-voltage side switch for connecting the capacitance of the capacitive digital / analog converter and the low-voltage potential generating unit is provided.
  • the bootstrap switch is the sequential comparison type analog / digital converter according to (6) above, which includes a clamp circuit.
  • a capacitive digital / analog converter that stores charges according to the signal level of the input analog signal and samples two analog input voltages according to the signal level of the analog signal.
  • a comparator that determines whether one of the two analog input voltages is higher than the other based on the internal clock signal.
  • a holding unit that holds and outputs a bit corresponding to the determination result output from the comparator as a digital signal, and a holding unit.
  • a signal generator that generates the internal clock signal based on the output of the comparator, A plurality of delay circuits that have different delay amounts and delay the internal clock signal output from the signal generation unit, and A switching circuit that selectively derives the outputs of the plurality of delay circuits to the comparator, and A reference voltage generator that generates a potential intermediate between the high-voltage potential and the low-voltage potential applied to the capacitance of the capacitive digital / analog converter as the reference voltage.
  • a sequential comparison analog / digital converter comprising the capacitance of the capacitive digital / analog converter and a bootstrap switch connecting the reference voltage generator.
  • each of the plurality of delay circuits is a variable delay circuit in which the delay amount can be arbitrarily set.
  • the high-voltage potential generator that generates the high-voltage potential, Further, a high-voltage side switch for connecting the capacitance of the capacitive digital / analog converter and the high-voltage potential generating unit is provided.
  • the bootstrap switch is the successive approximation analog / digital converter according to (12) above, which comprises a clamp circuit.
  • Sequential comparison type analog / digital converter 10 ... Capacitive digital / analog converter (CDAC), 20 ... Comparator, 30 ... SAR logic unit, 31, 31A, 31B, 31C ... Switching signal generator, 32 ... NOR Circuit, 40, 40A ... Internal timing path unit, 42, 72 ... Switch, 43, 73 ... Switching control unit, 50 ... Reference voltage circuit, 51 ... Reference voltage source, 52 ... Voltage division circuit, 53, 54 ... Buffer circuit , 60 ... Drive circuit, 61, 61A, 61B, 61C, 61D, 61E, 61F, 61G ... Bootstrap switch circuit, 62 ... Higher side switch, 63 ... Lower side switch, 64 ...
  • Control unit M3, M5, M9, M31, M51, M91 ... Clamp circuit, 84,85,431,614 ... NOT circuit, 91 ... OR circuit, 92,421,422,423,424 ... NAND circuit, 111 ... Positive phase side switch, 112 ... Reverse phase side Switch, 131 ⁇ 13i ... Positive phase side capacitor, 141 ⁇ 14i ... Reverse phase side capacitor, 311 ... Counter, 312, 313 ... AND circuit, 411, 421, 413, 711, 712, 713 ... Delay circuit, 432, 433 ... NOR circuit, 731 ... truth table, M1, M2, M4, M6, M7, M8, M11, M21, M41, M61, M71, M81 ... switch element

Landscapes

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Abstract

比較的簡易な回路構成で、遅延時間の調整を行うことができ、しかもスイッチのオン抵抗を下げ、消費電力、面積の大幅な低減が可能な逐次比較型アナログ／デジタル変換器を提供する。逐次比較型アナログ／デジタル変換器は、入力されるアナログ信号の信号レベルに応じた２つのアナログ入力電圧をサンプリングする容量性デジタル／アナログ変換器と、内部クロック信号に基づいて、２つのアナログ入力電圧の一方が他方より高いか否かを判定するコンパレータと、判定結果に応じたビットを保持する保持部と、コンパレータの出力に基づいて、内部クロック信号を生成する信号生成部と、内部クロック信号を遅延する複数系統の遅延回路と、複数系統の遅延回路の出力をコンパレータへ選択的に導出する切替回路と、容量性デジタル／アナログ変換器の容量と、参照電圧発生部とを接続するブートストラップスイッチとを備える。

Description

逐次比較型アナログ／デジタル変換器
　本開示（本技術）は、逐次比較型アナログ／デジタル変換器に関する。
　現在、比較的簡素な回路構成で実現され、比較的安価に製造できるＣＭＯＳプロセスとの整合性が高いアナログ／デジタル（ＡＤ）変換器として、逐次比較型ＡＤ変換器が知られている（例えば、特許文献１）。
　逐次比較型ＡＤ変換器は、その構成要素に、容量性Ｄ／Ａ変換器を含んでいるのが一般的である。容量性Ｄ／Ａ変換器は、１個の容量素子の容量値をＣ０とした場合、Ｃ０、２Ｃ０、４Ｃ０、・・・、２N-1×Ｃ０と２の累乗倍した容量値を持った容量素子が並列接続された容量アレイから構成され、電荷再配分の原理を利用して、デジタル信号をアナログ信号に変換する。
　ところで、容量性Ｄ／Ａ変換器は、セトリング精度が要求されるため、必要精度を得るためのセトリング時間は、参照電圧と容量性Ｄ／Ａ変換器とを接続するスイッチのオン抵抗と、容量性Ｄ／Ａ変換器の容量値で決まる時定数で決まる。よって、セトリング時間は、逐次比較型ＡＤ変換器の動作において、内部クロックを生成するための遅延時間より短くなくてはならない。
　一般的には遅延時間は一律に設定されるため、時定数が大きくセトリング時間の余裕のない場合はスイッチのオン抵抗を下げる必要がある。オン抵抗を下げる手段として、スイッチを大きくする手段がある。
　スイッチを大きくする手段では、スイッチを駆動する回路の電力が増えるため、逐次比較型ＡＤ変換器全体で電力が大幅に増加してしまう。
特開２０１１－２１１３７１号公報
　ところで、内部クロックを生成するための遅延時間を制御する手段として、上記特許文献１の遅延調整回路を用いる手段も考えられるが、制御のためにアンプが必要となり、アンプを設置する分の面積及び電力を必要としてしまう。また、上記特許文献１の遅延調整回路を用いる手段は、アナログ的に遅延時間を調整するため定常的に電流を流す必要がある。このため、遅延時間の制御を低電力で行うことが困難である。
　さらに、参照電圧と容量性Ｄ／Ａ変換器とを接続するスイッチのうち、中間電位と接続するスイッチがある。この中間電位と接続するスイッチに使用されるトランジスタは、ゲート－ソース間の電位ＶＧＳが十分にかけられないが故にオン抵抗が高い。そこで、オン抵抗を下げる手段として、昇圧によってＶＧＳを十分にかけてオン抵抗を下げる技術が存在する。しかし、昇圧により電源電圧以上の電圧が掛かると、動作時にトランジスタの破壊や劣化が起こる可能性があり、トランジスタに対して信頼性が考慮されていない。
　本開示はこのような事情に鑑みてなされたもので、比較的簡易な回路構成で、遅延時間の調整を行うことができ、しかもスイッチのオン抵抗を下げ、消費電力、面積の大幅な低減が可能な逐次比較型アナログ／デジタル変換器を提供することを目的とする。
　本開示の一態様は、入力されるアナログ信号の信号レベルに応じた電荷を蓄積して当該アナログ信号の信号レベルに応じた２つのアナログ入力電圧をサンプリングする容量性デジタル／アナログ変換器と、内部クロック信号に基づいて、前記２つのアナログ入力電圧の一方が他方より高いか否かを判定するコンパレータと、前記コンパレータから出力される判定結果に応じたビットをデジタル信号として保持して出力する保持部と、前記コンパレータの出力に基づいて、前記内部クロック信号を生成する信号生成部と、互いに遅延量が異なり、前記信号生成部から出力される内部クロック信号を遅延する複数系統の遅延回路と、前記複数系統の遅延回路の出力を前記コンパレータへ選択的に導出する切替回路とを備える逐次比較型アナログ／デジタル変換器である。
　本開示の他の一態様は、入力されるアナログ信号の信号レベルに応じた電荷を蓄積して当該アナログ信号の信号レベルに応じた２つのアナログ入力電圧をサンプリングする容量性デジタル／アナログ変換器と、内部クロック信号に基づいて、前記２つのアナログ入力電圧の一方が他方より高いか否かを判定するコンパレータと、前記コンパレータから出力される判定結果に応じたビットをデジタル信号として保持して出力する保持部と、前記容量性デジタル／アナログ変換器の容量に印加する高圧の電位と低圧の電位との中間の電位を参照電圧として発生する参照電圧発生部と、前記容量性デジタル／アナログ変換器の容量と、前記参照電圧発生部とを接続するブートストラップスイッチとを備える逐次比較型アナログ／デジタル変換器である。
　本開示の他の一態様は、入力されるアナログ信号の信号レベルに応じた電荷を蓄積して当該アナログ信号の信号レベルに応じた２つのアナログ入力電圧をサンプリングする容量性デジタル／アナログ変換器と、内部クロック信号に基づいて、前記２つのアナログ入力電圧の一方が他方より高いか否かを判定するコンパレータと、前記コンパレータから出力される判定結果に応じたビットをデジタル信号として保持して出力する保持部と、前記コンパレータの出力に基づいて、前記内部クロック信号を生成する信号生成部と、互いに遅延量が異なり、前記信号生成部から出力される内部クロック信号を遅延する複数系統の遅延回路と、前記複数系統の遅延回路の出力を前記コンパレータへ選択的に導出する切替回路と、前記容量性デジタル／アナログ変換器の容量に印加する高圧の電位と低圧の電位との中間の電位を参照電圧として発生する参照電圧発生部と、前記容量性デジタル／アナログ変換器の容量と、前記参照電圧発生部とを接続するブートストラップスイッチとを備える逐次比較型アナログ／デジタル変換器である。
本開示の第１の実施形態に係る逐次比較型アナログ／デジタル変換器の全体構成を示すブロック構成図である。 第１の実施形態におけるＣＤＡＣの回路構成図である。 比較例としてＣＭＯＳスイッチの等価回路図である。 他の比較例とするスイッチの等価回路図である。 第１の実施形態における切替信号生成部の回路構成図である。 第１の実施形態における切替制御部の回路構成図である。 本開示の第１の実施形態の第１の変形例とする切替信号生成部の回路構成図である。 本開示の第１の実施形態の第２の変形例とする切替信号生成部の回路構成図である。 本開示の第１の実施形態の第３の変形例とする切替信号生成部の回路構成図である。 本開示の第２の実施形態とする内部タイミングパス部の回路構成図である。 第２の実施形態で用いられる真理値テーブルの記憶内容の一例を示す図である。 本開示の第３の実施形態とするブートストラップスイッチ回路の回路構成図である。 本開示の第４の実施形態とするブートストラップスイッチ回路の回路構成図である。 本開示の第５の実施形態とするブートストラップスイッチ回路の回路構成図である。 本開示の第６の実施形態とするブートストラップスイッチ回路の回路構成図である。 本開示の第７の実施形態とするブートストラップスイッチ回路の回路構成図である。 本開示の第８の実施形態とするブートストラップスイッチ回路の回路構成図である。 本開示の第９の実施形態とするブートストラップスイッチ回路の回路構成図である。
　以下において、図面を参照して本開示の実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。
　なお、本明細書中に記載される効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　＜第１の実施形態＞　
　＜逐次比較型ＡＤ変換器の全体構成＞　
　本開示の第１の実施形態に係る逐次比較型ＡＤ変換器１は、図１に示すように、容量性デジタル／アナログ変換器（ＣＤＡＣ）１０と、コンパレータ２０と、逐次比較レジスタ（ＳＡＲ：Successive Approximation Register）ロジック部３０と、内部タイミングパス部４０と、参照電圧回路５０と、参照電圧回路５０から出力される電圧によってＣＤＡＣ１０を動作させるための複数系統の駆動回路６０とを備え、アナログ信号ＶｉｎをＮビット（Ｎは任意の整数）のデジタル信号に変換するものである。
　ＣＤＡＣ１０は、アナログ信号Ｖｉｎの信号レベルに応じた電荷を蓄積してアナログ信号Ｖｉｎの信号レベルに応じたアナログ電圧Ｖｓをサンプリングしてコンパレータ２０に入力する。ここで、アナログ信号Ｖｉｎは、例えば差動信号であり、正相入力電圧Ｖｉｎｐと逆相入力電圧Ｖｉｎｍとを含む。なお、アナログ信号は、差動信号でなくシングルエンド信号でもよい。この場合、ＣＤＡＣ１０には、差動信号の代わりに、シングルエンド信号と参照電圧とが入力される。コンパレータ２０は、内部クロック信号に同期して、正相入力電圧Ｖｉｎｐ及び逆相入力電圧Ｖｉｎｍを比較し、それらの一方が他方より高いか否かを判定するものである。このコンパレータ２０は、正相入力電圧Ｖｉｎｐ及び逆相入力電圧Ｖｉｎｍからなる判定結果を生成してＳＡＲロジック部３０に出力する。
　ＳＡＲロジック部３０は、切替信号生成部３１と、ＮＯＲ回路３２と、データ保持部３３とを備えている。そして、ＳＡＲロジック部３０は、コンパレータ２０から出力される判定結果をＮＯＲ回路３２に入力するとともに、データ保持部３３に入力する。ＮＯＲ回路３２は、コンパレータ２０の出力を基に比較終了判定フラグ信号を内部クロック信号として生成して切替信号生成部３１及び内部タイミングパス部４０に出力する。データ保持部３３は、切替信号生成部３１からの信号に基づいて、コンパレータ２０からの判定結果を示すビットを生成して保持するものである。データ保持部３３は、保持したビットを、複数系統の駆動回路６０の制御部６４に出力する。
　駆動回路６０は、制御部６４により生成される電圧制御信号により正相入力電圧Ｖｉｎｐ及び逆相入力電圧Ｖｉｎｍを制御するものである。
　＜ＣＤＡＣの構成＞　
　図２は、ＣＤＡＣ１０の回路構成の一例を示している。ＣＤＡＣ１０は、正相側スイッチ１１１及び逆相側スイッチ１１２と、正相側コンデンサ１３１乃至１３ｉと、逆相側コンデンサ１４１乃至１４ｉとを備える。なお、ｉは、アナログ信号ＶｉｎをＮビットのデジタル信号に変換する場合、Ｎ－１までのコンデンサの並列数となる。
　正相側スイッチ１１１は、別途提供されるサンプリングクロック信号に従って、正相入力電圧Ｖｉｎｐを正相側コンデンサ１３１乃至１３ｉに入力するものである。正相側スイッチ１１１の一端は、正相側コンデンサ１３１乃至１３ｉとコンパレータ２０の非反転入力端子とに接続される。
　逆相側スイッチ１１２は、別途提供されるサンプリングクロック信号に従って、逆相入力電圧Ｖｉｎｍを逆相側コンデンサ１４１乃至１４ｉに入力するものである。逆相側スイッチ１１２の一端は、逆相側コンデンサ１４１乃至１４ｉとコンパレータ２０の反転入力端子とに接続される。
　正相側スイッチ１１１及び逆相側スイッチ１１２は、サンプリングクロック信号に従って、端子間を開閉する。
　駆動回路６０は、制御部６４から出力される電圧制御信号に従って正相側コンデンサ１３１乃至１３ｉに、異なる３つの参照電圧のいずれかを接続するものである。低い方のリファレンスＢｏｔｔｏｍ電圧ＶＲＢとして、例えば、接地電圧と同じまたは接地電圧より高い電圧が参照される。高い方のリファレンスＴＯＰ電圧ＶＲＴとして、例えば、電源電圧と同じまたは電源電圧より低い電圧が参照される。また、電圧制御信号は、それぞれ１ビットの電圧制御信号を含む。
　また、駆動回路６０は、制御部６４から出力される電圧制御信号に従って逆相側コンデンサ１４１乃至１４ｉに、異なる３つの参照電圧のいずれかを接続するものである。
　所定の単位容量をＣ０とした場合、正相側コンデンサ１３１及び逆相側コンデンサ１４１の容量値は、例えば、２N-1×Ｃ０である。ここで、例えば、アナログ信号を１２ビットのデジタル信号に変換する場合、正相側コンデンサ１３１及び逆相側コンデンサ１４１の容量値は、２０４８Ｃ０であり、正相側コンデンサ１３２及び逆相側コンデンサ１４２の容量値は、例えば、１０２４Ｃ０であり、正相側コンデンサ１３３及び逆相側コンデンサ１４３の容量値は、例えば、５１２Ｃ０である。
　＜内部タイミングパス部の構成＞　
　内部タイミングパス部４０は、系統ＮＬ１に設けられる遅延回路４１１と、系統ＮＬ２に設けられる遅延回路４１２と、系統ＮＬ３に設けられる遅延回路４１３と、切替器４２と、切替制御部４３とを備えている。遅延回路４１１は、所定の遅延量を有する１個のバッファと、ＣＤＡＣ１０の上位ビットのセトリング時間相当の遅延量を有する４個のインバータを直列接続している。遅延回路４１２は、所定の遅延量を有する１個のバッファと、ＣＤＡＣ１０の中位ビットのセトリング時間相当の遅延量を有する２個のインバータとを直列接続している。遅延回路４１３は、所定の遅延量を有する１個のバッファを接続している。これにより、遅延回路４１１，４１２，４１３は、互いに遅延量が異なる。
　切替器４２は、４個のＮＡＮＤ回路４２１～４２４を備えている。ＮＡＮＤ回路４２１には、遅延回路４１１の出力と、切替制御部４３の出力とが入力される。ＮＡＮＤ回路４２２には、遅延回路４１２の出力と、切替制御部４３の出力とが入力される。ＮＡＮＤ回路４２３には、遅延回路４１３の出力と、切替制御部４３の出力とが入力される。ＮＡＮＤ回路４２４には、ＮＡＮＤ回路４２１～４２３それぞれの出力が入力される。
　切替制御部４３は、ＳＡＲロジック部３０の切替信号生成部３１から出力される切替信号に基づいて、３系統ＮＬ１～ＮＬ３の出力を内部クロック信号として選択的に導出するように、切替器４２を切替制御する。
　ＳＡＲロジック部３０の切替信号生成部３１は、変換回数がｍビット目になった時点で、上記切替制御部４３へ切替信号を出力する。
　＜切替信号生成部の構成＞　
　切替信号生成部３１は、図５に示すように、２系統のフリップフロップＦＦ０１～ＦＦＳ１，ＦＦ０２～ＦＦＳ２を縦続接続している。切替信号生成部３１は、ＮＯＲ回路３２から出力される内部クロック信号を２系統のフリップフロップＦＦ０１～ＦＦＳ１，ＦＦ０２～ＦＦＳ２のクロック端子に出力する。なお、フリップフロップＦＦ０２～ＦＦＳ２のクロック端子には、内部クロック信号の反転信号が入力される。
　フリップフロップＦＦ０１は、内部クロック信号の立ち上がりエッジに同期して、Ｈ（ハイ）レベルの信号を出力するために、電源に接続される。フリップフロップＦＦ１１～ＦＦＳ１は、内部クロック信号の立ち上がりエッジに同期して、Ｈ（ハイ）レベルの信号を出力するために、前段の出力端子に接続される。Ｈ（ハイ）レベルの信号は、後段のフリップフロップで保持されて出力される。そして、フリップフロップＦＦ３１の出力は、切替信号ＳＥＬ０として切替制御部４３に出力される。また、フリップフロップＦＦＳ１の入力は、切替信号ＳＥＬ１として切替制御部４３に出力される。
　＜切替制御部の構成＞　
　切替制御部４３は、図６に示すように、ＮＯＴ回路４３１と、ＮＯＲ回路４３２，４３３とを備えている。切替信号ＳＥＬ０は、ＮＯＲ回路４３３に入力されるとともに、ＮＯＴ回路４３１で反転されてＮＯＲ回路４３２に入力される。切替信号ＳＥＬ１は、ＮＡＮＤ回路４２３に入力されるとともに、ＮＯＲ回路４３２に入力される。ＮＯＲ回路４３２の出力は、ＮＡＮＤ回路４２２及びＮＯＲ回路４３３にそれぞれ入力される。ＮＯＲ回路４３３の出力は、ＮＡＮＤ回路４２１に入力される。
　＜最上位ビットＢ０の生成処理＞　
　（ＣＤＡＣの動作）　
　制御部６４は、容量値が３２Ｃ０の正相側コンデンサ１３１乃至１３ｉ及び逆相側コンデンサ１４１乃至１４ｉの一端にリファレンス中間電圧ＶＲＣを印加する。正相入力電圧Ｖｉｎｐ及び逆相入力電圧Ｖｉｎｍに応じた電荷量が正相側コンデンサ１３１乃至１３ｉ及び逆相側コンデンサ１４１乃至１４ｉに充電され、正相入力電圧Ｖｉｎｐ及び逆相入力電圧Ｖｉｎｍがサンプリングされ、コンパレータ２０に入力される。
　コンパレータ２０に入力される正相入力電圧Ｖｉｎｐ及び逆相入力電圧Ｖｉｎｍには、次式（１）で示すように、セトリング誤差が含まれる。
Figure JPOXMLDOC01-appb-M000001
 　式（１）において、ＶＲＥＦは正相入力電圧Ｖｉｎｐ及び逆相入力電圧Ｖｉｎｍの収束電圧値であり、リファレンス中間電圧ＶＲＣとリファレンスＴＯＰ電圧ＶＲＴとの差の絶対値、もしくはリファレンス中間電圧ＶＲＣとリファレンスＢｏｔｔｏｍ電圧ＶＲＢとの差に相当する。Ｃは、正相側コンデンサ１３１乃至１３ｉ及び逆相側コンデンサ１４１乃至１４ｉの容量値である。Ｒは、正相側コンデンサ１３１乃至１３ｉ及び逆相側コンデンサ１４１乃至１４ｉと、リファレンスＴＯＰ電圧ＶＲＴ、リファレンス中間電圧ＶＲＣ及びリファレンスＢｏｔｔｏｍ電圧ＶＲＢとを接続するスイッチのオン抵抗の抵抗値である。最上位ビットＢ０の場合、Ｃは２０４８Ｃ０になる。
　ｔは、時間である。時間ｔのうち、正相側コンデンサ１３１乃至１３ｉ及び逆相側コンデンサ１４１乃至１４ｉへの充電開始時から所望の電圧値になるまでの時間がセトリング時間となる。セトリング時間は、逐次比較型ＡＤ変換器１の動作において、内部クロックを生成するための遅延時間より短くなくてはならない。
　容量値Ｃは、ＣＤＡＣ１０の特性上変更ができないため、時間ｔまたはスイッチのオン抵抗の抵抗値Ｒを調整する必要がある。一般的には、時間ｔは一定であるため、スイッチのオン抵抗の抵抗値Ｒを調整することになる。しかし、セトリング時間ｔでセトリングするための最下位ビットのスイッチのオン抵抗を１と考えた場合、最上位ビットＢ０に必要な抵抗値Ｒが１／２０４８となるため、スイッチのサイズが大きくなり、非現実的となる。そこで、第１の実施形態では、時定数が小さい下位ビットＢ８～Ｂ１１の必要セトリング精度に対して余剰となる時間を上位ビットＢ０～Ｂ３の時間に振り分けるように、内部クロックを遅延する遅延回路４１１の遅延時間（遅延量）を、最もセトリング時間を要する最上位ビットＢ０に合わせて予め設定するようにしている。また、遅延回路４１２の遅延時間を、中位ビットＢ４に合わせて予め設定するようにしている。さらに、遅延回路４１３の遅延時間を、下位ビットＢ８に合わせて予め設定するようにしている。セトリング時間は、各ビットＢ０～Ｂ１１の時定数ＲＣに応じて異なり、最上位ビットＢ０の場合、時定数が２０４８Ｃ０×Ｒと最も大きいため、長くなり、中位ビットＢ４の場合、時定数が１２８Ｃ０×Ｒと小さいため、短くなり、下位ビットＢ８の場合、時定数が８Ｃ０×Ｒとさらに小さいため、さらに短くなる。
　（内部クロック信号のＬ（ロー）レベル期間）　
　コンパレータ２０は、内部クロック信号がＬ（ロー）レベルである場合、ＮＯＲ回路３２の２入力の両方にＬ（ロー）レベルの信号を入力する。
　（内部クロック信号のＨ（ハイ）レベル期間）　
　コンパレータ２０は、内部クロック信号がＬ（ロー）レベルからＨ（ハイ）レベルに変化すると、立ち上がりに同期して比較動作を開始し、正相入力電圧Ｖｉｎｐ及び逆相入力電圧Ｖｉｎｍの大小関係を判定する。この判定結果は、データ保持部３３に出力され、最上位ビットＢ０として保持される。最上位ビットＢ０生成後に制御部６４は、例えば、正相側よりも入力電圧が高くない逆相側において、容量値が２０４８Ｃ０の逆相側コンデンサ１４１の接続先をリファレンスＢｏｔｔｏｍ電圧ＶＲＢに切り替えさせ、正相側コンデンサ１３１の接続先をリファレンスＴＯＰ電圧ＶＲＴに切り替えさせる。ここで、コンパレータ２０に入力する内部クロック信号を、正相側コンデンサ１３１及び逆相側コンデンサ１４１にかかる電圧が所望の電圧値に収束するまでのセトリング時間に相当する時間遅延させてコンパレータ２０に出力する必要がある。
　そこで、切替制御部４３は、系統ＮＬ１を選択するように切替器４２を制御する。　
　ＳＡＲロジック部３０のＮＯＲ回路３２から出力される内部クロック信号は、遅延回路４１１によりセトリング時間相当に遅延され、切替器４２により導出されて、コンパレータ２０に出力される。
　コンパレータ２０は、内部クロック信号がＨ（ハイ）レベルからＬ（ロー）レベルに変化すると、その立下りに同期してＮＯＲ回路３２の２入力にＬ（ロー）レベルの信号を入力する。
　＜上位ビットＢ１の生成処理＞　
　最上位ビットＢ０生成後に、コンパレータ２０は、内部クロック信号がＬ（ロー）レベルからＨ（ハイ）レベルに変化すると、立ち上がりに同期して比較動作を開始し、正相入力電圧Ｖｉｎｐ及び逆相入力電圧Ｖｉｎｍの大小関係を判定する。この判定結果は、データ保持部３３に出力され、上位ビットＢ１として保持される。上位ビットＢ１生成後に制御部６４は、例えば、逆相側よりも入力電圧が高くない正相側において、容量値が１０２４Ｃ０の正相側コンデンサ１３２の接続先をリファレンスＢｏｔｔｏｍ電圧ＶＲＢに切り替え、逆相側コンデンサ１４２の接続先をリファレンスＴＯＰ電圧ＶＲＴに切り替えさせる。
　ＳＡＲロジック部３０のＮＯＲ回路３２から出力される内部クロック信号は、遅延回路４１１によりセトリング時間相当に遅延され、切替器４２により導出されて、コンパレータ２０に出力される。
　コンパレータ２０は、内部クロック信号がＨ（ハイ）レベルからＬ（ロー）レベルに変化すると、その立下りに同期してＮＯＲ回路３２の２入力にＬ（ロー）レベルの信号を入力する。
　以後、上位ビットＢ２及び上位ビットＢ３についても、上位ビットＢ１と同様の生成処理が実行される。
　＜中位ビットＢ４の生成処理＞　
　上位ビットＢ３生成後、切替制御部４３は、系統ＮＬ２を選択するように切替器４２を制御する。　
　上位ビットＢ３生成後に、コンパレータ２０は、内部クロック信号がＬ（ロー）レベルからＨ（ハイ）レベルに変化すると、立ち上がりに同期して比較動作を開始し、正相入力電圧Ｖｉｎｐ及び逆相入力電圧Ｖｉｎｍの大小関係を判定する。この判定結果は、データ保持部３３に出力され、中位ビットＢ４として保持される。中位ビットＢ４生成後に制御部６４は、逆相側よりも入力電圧が高くない正相側において、容量値が１２８Ｃ０の正相側コンデンサ１３５の接続先をリファレンスＢｏｔｔｏｍ電圧ＶＲＢに切り替えさせ、逆相側コンデンサ１４５の接続先をリファレンスＴＯＰ電圧ＶＲＴに切り替えさせる。
　ここで、コンパレータ２０に入力する内部クロック信号を、正相側コンデンサ１３５及び逆相側コンデンサ１４５にかかる電圧が所望の電圧値に収束するまでのセトリング時間に相当する時間遅延させてコンパレータ２０に出力する必要がある。中位ビットＢ４の時定数は１２８Ｃ０×Ｒであり、最上位ビットＢ０の時定数２０４８Ｃ０×Ｒ、上位ビットＢ１の時定数１０２４Ｃ０×Ｒ、上位ビットＢ２の時定数５１２Ｃ０×Ｒ、上位ビットＢ３の時定数２５６Ｃ０×Ｒと比較すると、小さくなり、セトリング時間は短くてすむ。
　ＳＡＲロジック部３０のＮＯＲ回路３２から出力される内部クロック信号は、遅延回路４１２によりセトリング時間相当に遅延され、切替器４２により導出されて、コンパレータ２０に出力される。
　コンパレータ２０は、内部クロック信号がＨ（ハイ）レベルからＬ（ロー）レベルに変化すると、その立下りに同期してＮＯＲ回路３２の２入力の両方にＬ（ロー）レベルの信号を入力する。
　＜中位ビットＢ５の生成処理＞　
　中位ビットＢ４生成後に、コンパレータ２０は、内部クロック信号がＬ（ロー）レベルからＨ（ハイ）レベルに変化すると、立ち上がりに同期して比較動作を開始し、正相入力電圧Ｖｉｎｐ及び逆相入力電圧Ｖｉｎｍの大小関係を判定する。この判定結果は、データ保持部３３に出力され、中位ビットＢ５として保持される。中位ビットＢ５生成後に制御部６４は、例えば、逆相側よりも入力電圧が高くない正相側において、容量値が６４Ｃ０の正相側コンデンサ１３６の接続先をリファレンスＢｏｔｔｏｍ電圧ＶＲＢに切り替え、逆相側コンデンサ１４６の接続先をリファレンスＴＯＰ電圧ＶＲＴに切り替えさせる。
　ＳＡＲロジック部３０のＮＯＲ回路３２から出力される内部クロック信号は、遅延回路４１２によりセトリング時間相当に遅延され、切替器４２により導出されて、コンパレータ２０に出力される。
　コンパレータ２０は、内部クロック信号がＨ（ハイ）レベルからＬ（ロー）レベルに変化すると、その立下りに同期してＮＯＲ回路３２の２入力の両方にＬ（ロー）レベルの信号を入力する。
　以後、中位ビットＢ６及び中位ビットＢ７についても、中位ビットＢ５と同様の生成処理が実行される。
　＜下位ビットＢ８の生成処理＞　
　中位ビットＢ７生成後、切替制御部４３は、系統ＮＬ３を選択するように切替器４２を制御する。　
　中位ビットＢ７生成後に、コンパレータ２０は、内部クロック信号がＬ（ロー）レベルからＨ（ハイ）レベルに変化すると、立ち上がりに同期して比較動作を開始し、正相入力電圧Ｖｉｎｐ及び逆相入力電圧Ｖｉｎｍの大小関係を判定する。この判定結果は、データ保持部３３に出力され、下位ビットＢ８として保持される。また、下位ビットＢ８生成後に制御部６４は、逆相側よりも入力電圧が高くない正相側において、容量値が８Ｃ０の正相側コンデンサ１３９の接続先をリファレンスＢｏｔｔｏｍ電圧ＶＲＢに切り替えさせ、逆相側コンデンサ１４９の接続先をリファレンスＴＯＰ電圧ＶＲＴに切り替えさせる。
　ＳＡＲロジック部３０のＮＯＲ回路３２から出力される内部クロック信号は、遅延回路４１３により遅延され、切替器４２により導出されて、コンパレータ２０に出力される。なお、下位ビットＢ８の時定数は８Ｃ０×Ｒであり、最上位ビットＢ０の時定数２０４８Ｃ０×Ｒ、中位ビットＢ４の時定数１２８Ｃ０×Ｒと比較すると、最も小さくなり、このため、遅延回路４１３に１個のバッファを備えるだけでよい。
　コンパレータ２０は、内部クロック信号がＨ（ハイ）レベルからＬ（ロー）レベルに変化すると、その立下りに同期してＮＯＲ回路３２の２入力の両方にＬ（ロー）レベルの信号を入力する。
　＜下位ビットＢ９の生成処理＞　
　下位ビットＢ８生成後に、コンパレータ２０は、内部クロック信号がＬ（ロー）レベルからＨ（ハイ）レベルに変化すると、立ち上がりに同期して比較動作を開始し、正相入力電圧Ｖｉｎｐ及び逆相入力電圧Ｖｉｎｍの大小関係を判定する。この判定結果は、データ保持部３３に出力され、下位ビットＢ９として保持される。下位ビットＢ９生成後に制御部６４は、例えば、逆相側よりも入力電圧が高くない正相側において、容量値が４Ｃ０の正相側コンデンサ１３１０の接続先をリファレンスＢｏｔｔｏｍ電圧ＶＲＢに切り替え、逆相側コンデンサ１４１０の接続先をリファレンスＴＯＰ電圧ＶＲＴに切り替えさせる。
　ＳＡＲロジック部３０のＮＯＲ回路３２から出力される内部クロック信号は、遅延回路４１３により遅延され、切替器４２により導出されて、コンパレータ２０に出力される。
　コンパレータ２０は、内部クロック信号がＨ（ハイ）レベルからＬ（ロー）レベルに変化すると、その立下りに同期してＮＯＲ回路３２の２入力の両方にＬ（ロー）レベルの信号を入力する。
　以後、下位ビットＢ１０についても、下位ビットＢ９と同様の生成処理が実行される。
　＜最下位ビットＢ１１の生成処理＞　
　下位ビットＢ１０生成後に、コンパレータ２０は、内部クロック信号がＬ（ロー）レベルからＨ（ハイ）レベルに変化すると、立ち上がりに同期して比較動作を開始し、正相入力電圧Ｖｉｎｐ及び逆相入力電圧Ｖｉｎｍの大小関係を判定する。この判定結果は、データ保持部３３に出力され、最下位ビットＢ１１として保持される。最下位ビットＢ１１生成後に制御部６４は、例えば、逆相側よりも入力電圧が高くない正相側において、容量値がＣ０の正相側コンデンサ１３１２の接続先をリファレンスＢｏｔｔｏｍ電圧ＶＲＢに切り替え、逆相側コンデンサ１４１２の接続先をリファレンスＴＯＰ電圧ＶＲＴに切り替えさせる。
　なお、ＡＤ変換の分解能を１２ビットとして説明したが、分解能は１２ビットに限定されない。
　＜駆動回路のスイッチの構成＞　
　複数系統の駆動回路６０には、参照電圧回路５０の中間電圧と、ＣＤＡＣ１０とを接続するブートストラップスイッチ回路６１と、参照電圧回路５０の高位電圧と、ＣＤＡＣ１０とを接続する高位側スイッチ６２と、参照電圧回路５０の低位電圧と、ＣＤＡＣ１０とを接続する低位側スイッチ６３と、制御部６４とを備えている。制御部６４は、駆動回路６０全体を統括的に制御するもので、ブートストラップスイッチ回路６１、高位側スイッチ６２、及び低位側スイッチ６３それぞれの切替制御を行う。
　高位側スイッチ６２は、Ｐ型ＭＯＳ（ＰＭＯＳ）構成である。低位側スイッチ６３は、Ｎ型ＭＯＳ（ＮＭＯＳ）構成である。なお、高位側スイッチ６２及び低位側スイッチ６３は、ブートストラップスイッチ回路であってもよい。
　＜比較例＞　
　以前では、図３に示すように、中間電位にＣＭＯＳスイッチが用いられていた。ＣＭＯＳスイッチは、中間電位で使用する場合、Ｎ型ＭＯＳのみ、Ｐ型ＭＯＳのみのスイッチよりもオン抵抗が低いが、逐次比較型ＡＤ変換器で使用する場合には、さらにオン抵抗を下げなければならない場合がある。この場合、ＣＭＯＳスイッチでは、オン抵抗を下げるために、スイッチのサイズを大きくする必要がある一方で、その結果、面積と消費電力が大幅に増加してしまう。
　一方、図４に示すスイッチ回路も考えられている。このスイッチ回路は、スイッチ素子Ｍ２のオン抵抗を下げるために、容量Ｃ２を充電してスイッチ素子Ｍ２のゲート電圧を電源電圧以上に大きくできるが、容量Ｃ２に充電するためには容量Ｃ１が必要となり、結果、面積と電力が大きくなる。
　＜第１の実施形態による対策＞　
　図１に戻って、参照電圧回路５０は、基準電圧源５１と、分圧回路５２と、バッファ回路５３，５４とを備える。分圧回路５２は、抵抗Ｒａ，Ｒｂを直列接続した構成であり、基準電圧源５１から発生する基準電圧を分圧出力する。バッファ回路５３は、基準電圧源５１から発生する基準電圧をリファレンスＴＯＰ電圧ＶＲＴとして駆動回路６０に出力する。バッファ回路５４は、分圧回路５２で分圧された電圧を中位の電圧となるリファレンス中間電圧ＶＲＣとして駆動回路６０に出力する。これにより、参照電圧回路５０からリファレンスＴＯＰ電圧ＶＲＴ、リファレンス中間電圧ＶＲＣ及びリファレンスＢｏｔｔｏｍ電圧ＶＲＢが出力されることになる。
　ブートストラップスイッチ回路６１は、スイッチ素子Ｍ１，Ｍ２，Ｍ４，Ｍ６，Ｍ７，Ｍ８と、容量Ｃｂと、クランプ回路Ｍ３，Ｍ５，Ｍ９により構成されている。スイッチ素子Ｍ１，Ｍ２，Ｍ４，Ｍ６，Ｍ７，Ｍ８は、例えばＭＯＳＦＥＴにより構成される。クランプ回路Ｍ３，Ｍ５，Ｍ９は、例えばＭＯＳＦＥＴにより構成される。クランプ回路Ｍ３は、昇圧時にスイッチ素子Ｍ２を保護するための回路である。クランプ回路Ｍ５は、昇圧時にスイッチ素子Ｍ４を保護するための回路である。クランプ回路Ｍ９は、昇圧時にスイッチ素子Ｍ８を保護するための回路である。
　制御部６４から出力される制御信号がＬ（ロー）レベルの時に、ＮＯＴ回路６１４の出力がＨ（ハイ）レベルになり、スイッチ素子Ｍ２，Ｍ７，Ｍ８がオンになり、容量Ｃｂに充電が行われる。なお、制御部６４から出力される制御信号がＬ（ロー）レベルの時、スイッチ素子Ｍ１，Ｍ４，Ｍ６はオフである。制御部６４から出力される制御信号がＨ（ハイ）レベルの時に、スイッチ素子Ｍ４，Ｍ６がオンになる。このとき、容量Ｃｂに充電された電圧分ＶＲＣを上乗せした電圧がスイッチ素子Ｍ１のゲート電極にかかるため、スイッチ素子Ｍ１のＶＧＳが電源電圧ＶＤＤとなりオン抵抗が下がる。これにより、参照電圧回路５０から出力されるリファレンンス中間電圧ＶＲＣが、ＣＤＡＣ１０に入力されることになり、ＣＤＡＣ１０の正相側コンデンサ１３１乃至１３ｉ及び逆相側コンデンサ１４１乃至１４ｉを低インピーダンスで接続することができる。
　＜第１の実施形態による作用効果＞　
　以上のように第１の実施形態によれば、内部クロック信号の生成方法として、遅延量の異なる遅延回路４１１，４１２，４１３を系統ごとに用意して個別に選択したことで、スイッチサイズを小さくすることができるので低電力化が図れる。また、中間の電位をリファレンス中間電圧ＶＲＣとして使用する場合に、Ｎ型ＭＯＳのみ、Ｐ型ＭＯＳのみのスイッチよりもオン抵抗が低いＣＭＯＳスイッチを使用する方法が考えられるが、ＣＭＯＳスイッチを使用してもオン抵抗が高いため、ブートストラップスイッチ回路６１による昇圧でオン抵抗を下げることで、消費電力及び面積の大幅な低減が可能となる。
　また、第１の実施形態によれば、切替信号生成部３１によって、予め定められたビットになった時点で、自動的に遅延回路４１１，４１２，４１３を切り替えることができる。
　さらに、第１の実施形態によれば、ブートストラップスイッチ回路６１は電圧を定格以上に昇圧するので、回路の信頼性に対しリスクが存在することになり、このため、クランプ回路Ｍ３，Ｍ５，Ｍ９を追加することで、トランジスタの破壊や劣化を防ぎ、信頼性の向上を図ることができる。
　なお、第１の実施形態において、遅延回路４１１，４１２，４１３を、遅延量を任意に設定可能な可変遅延回路としてもよい。このようにすれば、個別の系統ごとに遅延時間調整を行うことができる。
　＜第１の実施形態の第１の変形例＞　
　図７は、本開示の第１の実施形態の第１の変形例として、切替信号生成部３１Ａの回路構成を示している。図７において、上記図５と同一部分には、同一符号を付して詳細な説明を省略する。
　フリップフロップＦＦ０２，ＦＦ１２は、内部クロック信号の立ち下がりエッジに同期して、Ｈ（ハイ）レベルの信号を出力するために、電源に接続される。フリップフロップＦＦ２２～ＦＦＳ２は、内部クロック信号の立ち下がりエッジに同期して、Ｈ（ハイ）レベルの信号を出力するために、前段の出力端子に接続される。Ｈ（ハイ）レベルの信号は、後段のフリップフロップで保持されて出力される。そして、フリップフロップＦＦ３２の出力は、切替信号ＳＥＬ０として切替制御部４３に出力される。また、フリップフロップＦＦＳ２の入力は、切替信号ＳＥＬ１として切替制御部４３に出力される。
　このような第１の変形例であっても、上記第１の実施形態と同様の作用効果が得られる。
　＜第１の実施形態の第２の変形例＞　
　図８は、本開示の第１の実施形態の第２の変形例として、切替信号生成部３１Ｂの回路構成を示している。図８において、上記図５と同一部分には、同一符号を付して詳細な説明を省略する。
　切替信号生成部３１Ｂは、１系統のフリップフロップＦＦ０１～ＦＦＳ１のみを縦続接続している。
　このような第２の変形例であっても、上記第１の実施形態と同様の作用効果が得られる。
　＜第１の実施形態の第３の変形例＞　
　図９は、本開示の第１の実施形態の第３の変形例として、切替信号生成部３１Ｃの回路構成を示している。
　切替信号生成部３１Ｃは、カウンタ３１１と、ＡＮＤ回路３１２，３１３とを備えている。カウンタ３１１は、サンプル毎に、リセット信号がカウンタ３１１のリセット端子に入力されてカウント値「０」に初期化される。内部クロック信号は、カウンタ３１１のクロック端子に入力される。
　カウンタ３１１は、内部クロック信号の立ち上がりエッジに同期して、何回変換を行ったかをカウントし、カウント値「４」になった時点で、ＡＮＤ回路３１２から切替信号ＳＥＬ０を出力させる。また、カウンタ３１１は、カウント値「９」になった時点で、ＡＮＤ回路３１３から切替信号ＳＥＬ１を出力させる。
　このような第３の変形例であっても、上記第１の実施形態と同様の作用効果が得られる。
　＜第２の実施形態＞　
　図１０は、本開示の第２の実施形態として、内部タイミングパス部４０Ａの回路構成を示している。
　内部タイミングパス部４０Ａは、３系統ＮＬ１～ＮＬ３のうち２系統ＮＬ２，ＮＬ３に設けられる遅延回路７１１，７１２，７１３と、切替器７２と、切替制御部７３とを備えている。遅延回路７１１は、所定の遅延量を有するバッファと、ＣＤＡＣ１０の上位ビットのセトリング時間相当の遅延量を有する４個のインバータを直列接続している。遅延回路７１２は、所定の遅延量を有するバッファと、ＣＤＡＣ１０の中位ビットのセトリング時間相当の遅延量を有する２個のインバータを直列接続している。遅延回路７１３は、所定の遅延量を有するバッファを接続している。これにより、遅延回路７１１，７１２，７１３は、互いに遅延量が異なる。
　切替制御部７３は、図１１に示す真理値テーブル７３１に基づいて、３系統ＮＬ１～ＮＬ３の出力を内部クロック信号として選択的に導出するように、切替器７２を切替制御する。真理値テーブル７３１には、切替信号生成部３１から出力される切替信号１が「０」を示し、切替信号２が「０」を示す場合に、系統ＮＬ１（タイミングパス１）を選択させ、切替信号１が「０」を示し、切替信号２が「１」を示す場合に、系統ＮＬ２（タイミングパス２）を選択させ、切替信号１が「１」を示し、切替信号２が「１」を示す場合に、系統ＮＬ３（タイミングパス３）を選択させる情報が記憶されている。
　＜第２の実施形態の作用効果＞　
　以上のように第２の実施形態であっても、上記第１の実施形態と同様の作用効果が得られる。
　＜第３の実施形態＞　
　図１２は、本開示の第３の実施形態として、ブートストラップスイッチ回路６１Ａの回路構成を示している。
　ブートストラップスイッチ回路６１Ａは、ＰＭＯＳ構成で、スイッチ素子Ｍ１１，Ｍ２１，Ｍ４１，Ｍ６１，Ｍ７１，Ｍ８１と、容量Ｃｂ１と、クランプ回路Ｍ３１，Ｍ５１，Ｍ９１とにより構成されている。クランプ回路Ｍ３１は、昇圧時にスイッチ素子Ｍ２１を保護する回路である。また、クランプ回路Ｍ５１は、スイッチ素子Ｍ４１を保護する回路である。さらに、クランプ回路Ｍ９１は、スイッチ素子Ｍ８１を保護する回路である。
　制御部６４から出力される制御信号がＨ（ハイ）レベルの時に、ＮＯＴ回路８４，８５の出力がＬ（ロー）レベルになり、スイッチ素子Ｍ２１，Ｍ７１，Ｍ８１がオンになり、容量Ｃｂ１に充電が行われる。なお、制御部６４から出力される制御信号がＨ（ハイ）レベルの時、スイッチ素子Ｍ１１，Ｍ４１，Ｍ６１はオフである。制御部６４から出力される制御信号がＬ（ロー）レベルの時に、スイッチ素子Ｍ１１，Ｍ４１，Ｍ６１がオンになる。このとき、容量Ｃｂ１に充電された電圧分ＶＲＣを上乗せした電圧がスイッチ素子Ｍ１１のゲート電極にかかるため、スイッチ素子Ｍ１１のＶＳＧが電源電圧ＶＤＤとなりオン抵抗が下がる。
　＜第３の実施形態の作用効果＞　
　以上のように第３の実施形態であっても、上記第１の実施形態と同様の作用効果が得られる。
　＜第４の実施形態＞　
　図１３は、本開示の第４の実施形態として、ブートストラップスイッチ回路６１Ｂの回路構成を示している。図１３において、上記図１と同一部分には、同一符号を付して詳細な説明を省略する。
　ブートストラップスイッチ回路６１Ｂは、ＮＭＯＳ構成で、リセット信号が入力されるＯＲ回路９１をさらに備えている。ＯＲ回路９１は、初期時に、制御部６４から出力される制御信号の反転信号と、リセット信号との論理和をスイッチ素子Ｍ８のゲート電極に出力する。なお、制御信号の反転信号は、ＮＯＴ回路６１４から出力される。
　＜第４の実施形態の作用効果＞　
　以上のように第４の実施形態であっても、上記第１の実施形態と同様の作用効果が得られる。
　＜第５の実施形態＞　
　図１４は、本開示の第５の実施形態として、ブートストラップスイッチ回路６１Ｃの回路構成を示している。図１４において、上記図１２と同一部分には、同一符号を付して詳細な説明を省略する。
　ブートストラップスイッチ回路６１Ｃは、ＰＭＯＳ構成で、リセット信号が入力されるＮＡＮＤ回路９２をさらに備えている。ＮＡＮＤ回路９２は、初期時に、制御部６４から出力される制御信号と、リセット信号との論理和をスイッチ素子Ｍ８１のゲート電極に出力する。
　＜第５の実施形態の作用効果＞　
　以上のように第５の実施形態であっても、上記第１の実施形態と同様の作用効果が得られる。
　＜第６の実施形態＞　
　図１５は、本開示の第６の実施形態として、ブートストラップスイッチ回路６１Ｄの回路構成を示している。図１５において、上記図１と同一部分には、同一符号を付して詳細な説明を省略する。
　ブートストラップスイッチ回路６１Ｄは、ＮＭＯＳ構成で、クランプ回路Ｍ３，Ｍ５，Ｍ９を設けていない。
　＜第６の実施形態の作用効果＞　
　以上のように第６の実施形態であれば、クランプ回路Ｍ３，Ｍ５，Ｍ９が無い分、部品点数を削減できる。
　＜第７の実施形態＞　
　図１６は、本開示の第７の実施形態として、ブートストラップスイッチ回路６１Ｅの回路構成を示している。図１６において、上記図１２と同一部分には、同一符号を付して詳細な説明を省略する。
　ブートストラップスイッチ回路６１Ｅは、ＰＭＯＳ構成で、クランプ回路Ｍ３１，Ｍ５１，Ｍ９１を設けていない。
　＜第７の実施形態の作用効果＞　
　以上のように第７の実施形態であれば、クランプ回路Ｍ３１，Ｍ５１，Ｍ９１が無い分、部品点数を削減できる。
　＜第８の実施形態＞　
　図１７は、本開示の第８の実施形態として、ブートストラップスイッチ回路６１Ｆの回路構成を示している。図１７において、上記図１３と同一部分には、同一符号を付して詳細な説明を省略する。
　ブートストラップスイッチ回路６１Ｆは、ＮＭＯＳ構成で、クランプ回路Ｍ３，Ｍ５，Ｍ９を設けず、ＯＲ回路９１を設けている。
　＜第８の実施形態の作用効果＞　
　以上のように第８の実施形態であっても、上記第６の実施形態と同様の作用効果が得られる。
　＜第９の実施形態＞　
　図１８は、本開示の第９の実施形態として、ブートストラップスイッチ回路６１Ｇの回路構成を示している。図１８において、上記図１４と同一部分には、同一符号を付して詳細な説明を省略する。
　ブートストラップスイッチ回路６１Ｇは、ＰＭＯＳ構成で、クランプ回路Ｍ３１，Ｍ５１，Ｍ９１を設けず、ＮＡＮＤ回路９２を設けている。
　＜第９の実施形態の作用効果＞　
　以上のように第９の実施形態であっても、上記第７の実施形態と同様の作用効果が得られる。
　＜その他の実施形態＞　
　上記のように、本技術は第１から第９の実施形態及び第１の実施形態の第１の変形例から第３の変形例によって記載したが、この開示の一部をなす論述及び図面は本技術を限定するものであると理解すべきではない。上記の実施形態が開示する技術内容の趣旨を理解すれば、当業者には様々な代替実施形態、実施例及び運用技術が本技術に含まれ得ることが明らかとなろう。また、第１から第９の実施形態及び第１の実施形態の第１の変形例から第３の変形例がそれぞれ開示する構成を、矛盾の生じない範囲で適宜組み合わせることができる。例えば、複数の異なる実施形態がそれぞれ開示する構成を組み合わせてもよく、同一の実施形態の複数の異なる変形例がそれぞれ開示する構成を組み合わせてもよい。
　なお、本開示は以下のような構成も取ることができる。　
（１）
　入力されるアナログ信号の信号レベルに応じた電荷を蓄積して当該アナログ信号の信号レベルに応じた２つのアナログ入力電圧をサンプリングする容量性デジタル／アナログ変換器と、
　内部クロック信号に基づいて、前記２つのアナログ入力電圧の一方が他方より高いか否かを判定するコンパレータと、
　前記コンパレータから出力される判定結果に応じたビットをデジタル信号として保持して出力する保持部と、
　前記コンパレータの出力に基づいて、前記内部クロック信号を生成する信号生成部と、
　互いに遅延量が異なり、前記信号生成部から出力される内部クロック信号を遅延する複数系統の遅延回路と、
　前記複数系統の遅延回路の出力を前記コンパレータへ選択的に導出する切替回路と
を備える逐次比較型アナログ／デジタル変換器。
（２）
　予め定められたビット数になった時点で、前記遅延回路を切り替えるための切替信号を前記切替回路に出力する切替信号生成部をさらに備える
前記（１）に記載の逐次比較型アナログ／デジタル変換器。
（３）
　前記複数系統の遅延回路のそれぞれは、遅延量を任意に設定可能な可変遅延回路である前記（２）に記載の逐次比較型アナログ／デジタル変換器。
（４）
　入力されるアナログ信号の信号レベルに応じた電荷を蓄積して当該アナログ信号の信号レベルに応じた２つのアナログ入力電圧をサンプリングする容量性デジタル／アナログ変換器と、
　内部クロック信号に基づいて、前記２つのアナログ入力電圧の一方が他方より高いか否かを判定するコンパレータと、
　前記コンパレータから出力される判定結果に応じたビットをデジタル信号として保持して出力する保持部と、
　前記容量性デジタル／アナログ変換器の容量に印加する高圧の電位と低圧の電位との中間の電位を参照電圧として発生する参照電圧発生部と、
　前記容量性デジタル／アナログ変換器の容量と、前記参照電圧発生部とを接続するブートストラップスイッチと
を備える逐次比較型アナログ／デジタル変換器。
（５）
　前記高圧の電位を発生する高圧電位発生部と、
　前記前記容量性デジタル／アナログ変換器の容量と、前記高圧電位発生部とを接続する高圧側スイッチと
をさらに備え、
　前記高圧側スイッチには、Ｐ型ＭＯＳまたはブートストラップスイッチを用いる
前記（４）に記載の逐次比較型アナログ／デジタル変換器。
（６）
　前記低圧の電位を発生する低圧電位発生部と、
　前記前記容量性デジタル／アナログ変換器の容量と、前記低圧電位発生部とを接続する低圧側スイッチと
をさらに備え、
　前記低圧側スイッチには、Ｎ型ＭＯＳまたはブートストラップスイッチを用いる
前記（５）に記載の逐次比較型アナログ／デジタル変換器。
（７）
　前記ブートストラップスイッチは、クランプ回路を備える
前記（６）に記載の逐次比較型アナログ／デジタル変換器。
（８）
　入力されるアナログ信号の信号レベルに応じた電荷を蓄積して当該アナログ信号の信号レベルに応じた２つのアナログ入力電圧をサンプリングする容量性デジタル／アナログ変換器と、
　内部クロック信号に基づいて、前記２つのアナログ入力電圧の一方が他方より高いか否かを判定するコンパレータと、
　前記コンパレータから出力される判定結果に応じたビットをデジタル信号として保持して出力する保持部と、
　前記コンパレータの出力に基づいて、前記内部クロック信号を生成する信号生成部と、
　互いに遅延量が異なり、前記信号生成部から出力される内部クロック信号を遅延する複数系統の遅延回路と、
　前記複数系統の遅延回路の出力を前記コンパレータへ選択的に導出する切替回路と、
　前記容量性デジタル／アナログ変換器の容量に印加する高圧の電位と低圧の電位との中間の電位を参照電圧として発生する参照電圧発生部と、
　前記容量性デジタル／アナログ変換器の容量と、前記参照電圧発生部とを接続するブートストラップスイッチと
を備える逐次比較型アナログ／デジタル変換器。
（９）
　予め定められたビット数になった時点で、前記遅延回路を切り替えるための切替信号を前記切替回路に出力する切替信号生成部をさらに備える
前記（８）に記載の逐次比較型アナログ／デジタル変換器。
（１０）
　前記複数系統の遅延回路のそれぞれは、遅延量を任意に設定可能な可変遅延回路である前記（９）に記載の逐次比較型アナログ／デジタル変換器。
（１１）
　前記高圧の電位を発生する高圧電位発生部と、
　前記前記容量性デジタル／アナログ変換器の容量と、前記高圧電位発生部とを接続する高圧側スイッチと
をさらに備え、
　前記高圧側スイッチには、Ｐ型ＭＯＳまたはブートストラップスイッチを用いる
前記（１０）に記載の逐次比較型アナログ／デジタル変換器。
（１２）
　前記低圧の電位を発生する低圧電位発生部と、
　前記前記容量性デジタル／アナログ変換器の容量と、前記低圧電位発生部とを接続する低圧側スイッチと
をさらに備え、
　前記低圧側スイッチには、Ｎ型ＭＯＳまたはブートストラップスイッチを用いる
前記（１１）に記載の逐次比較型アナログ／デジタル変換器。
（１３）
　前記ブートストラップスイッチは、クランプ回路を備える
前記（１２）に記載の逐次比較型アナログ／デジタル変換器。
　１…逐次比較型アナログ／デジタル変換器、１０…容量性デジタル／アナログ変換器（ＣＤＡＣ）、２０…コンパレータ、３０…ＳＡＲロジック部、３１，３１Ａ，３１Ｂ，３１Ｃ…切替信号生成部、３２…ＮＯＲ回路、４０，４０Ａ…内部タイミングパス部、４２，７２…切替器、４３，７３…切替制御部、５０…参照電圧回路、５１…基準電圧源、５２…分圧回路、５３，５４…バッファ回路、６０…駆動回路、６１，６１Ａ，６１Ｂ，６１Ｃ，６１Ｄ，６１Ｅ，６１Ｆ，６１Ｇ…ブートストラップスイッチ回路、６２…高位側スイッチ、６３…低位側スイッチ、６４…制御部、Ｍ３，Ｍ５，Ｍ９，Ｍ３１，Ｍ５１，Ｍ９１…クランプ回路、８４，８５，４３１，６１４…ＮＯＴ回路、９１…ＯＲ回路、９２，４２１，４２２，４２３，４２４…ＮＡＮＤ回路、１１１…正相側スイッチ、１１２…逆相側スイッチ、１３１～１３ｉ…正相側コンデンサ、１４１～１４ｉ…逆相側コンデンサ、３１１…カウンタ、３１２，３１３…ＡＮＤ回路、４１１，４１２，４１３，７１１，７１２，７１３…遅延回路、４３２，４３３…ＮＯＲ回路、７３１…真理値テーブル、Ｍ１，Ｍ２，Ｍ４，Ｍ６，Ｍ７，Ｍ８，Ｍ１１，Ｍ２１，Ｍ４１，Ｍ６１，Ｍ７１，Ｍ８１…スイッチ素子

Claims (13)

  1. 　入力されるアナログ信号の信号レベルに応じた電荷を蓄積して当該アナログ信号の信号レベルに応じた２つのアナログ入力電圧をサンプリングする容量性デジタル／アナログ変換器と、
    　内部クロック信号に基づいて、前記２つのアナログ入力電圧の一方が他方より高いか否かを判定するコンパレータと、
    　前記コンパレータから出力される判定結果に応じたビットをデジタル信号として保持して出力する保持部と、
    　前記コンパレータの出力に基づいて、前記内部クロック信号を生成する信号生成部と、
    　互いに遅延量が異なり、前記信号生成部から出力される内部クロック信号を遅延する複数系統の遅延回路と、
    　前記複数系統の遅延回路の出力を前記コンパレータへ選択的に導出する切替回路と
    を備える逐次比較型アナログ／デジタル変換器。
  2. 　予め定められたビット数になった時点で、前記遅延回路を切り替えるための切替信号を前記切替回路に出力する切替信号生成部をさらに備える
    請求項１に記載の逐次比較型アナログ／デジタル変換器。
  3. 　前記複数系統の遅延回路のそれぞれは、遅延量を任意に設定可能な可変遅延回路である請求項２に記載の逐次比較型アナログ／デジタル変換器。
  4. 　入力されるアナログ信号の信号レベルに応じた電荷を蓄積して当該アナログ信号の信号レベルに応じた２つのアナログ入力電圧をサンプリングする容量性デジタル／アナログ変換器と、
    　内部クロック信号に基づいて、前記２つのアナログ入力電圧の一方が他方より高いか否かを判定するコンパレータと、
    　前記コンパレータから出力される判定結果に応じたビットをデジタル信号として保持して出力する保持部と、
    　前記容量性デジタル／アナログ変換器の容量に印加する高圧の電位と低圧の電位との中間の電位を参照電圧として発生する参照電圧発生部と、
    　前記容量性デジタル／アナログ変換器の容量と、前記参照電圧発生部とを接続するブートストラップスイッチと
    を備える逐次比較型アナログ／デジタル変換器。
  5. 　前記高圧の電位を発生する高圧電位発生部と、
    　前記前記容量性デジタル／アナログ変換器の容量と、前記高圧電位発生部とを接続する高圧側スイッチと
    をさらに備え、
    　前記高圧側スイッチには、Ｐ型ＭＯＳまたはブートストラップスイッチを用いる
    請求項４に記載の逐次比較型アナログ／デジタル変換器。
  6. 　前記低圧の電位を発生する低圧電位発生部と、
    　前記前記容量性デジタル／アナログ変換器の容量と、前記低圧電位発生部とを接続する低圧側スイッチと
    をさらに備え、
    　前記低圧側スイッチには、Ｎ型ＭＯＳまたはブートストラップスイッチを用いる
    請求項５に記載の逐次比較型アナログ／デジタル変換器。
  7. 　前記ブートストラップスイッチは、クランプ回路を備える
    請求項６に記載の逐次比較型アナログ／デジタル変換器。
  8. 　入力されるアナログ信号の信号レベルに応じた電荷を蓄積して当該アナログ信号の信号レベルに応じた２つのアナログ入力電圧をサンプリングする容量性デジタル／アナログ変換器と、
    　内部クロック信号に基づいて、前記２つのアナログ入力電圧の一方が他方より高いか否かを判定するコンパレータと、
    　前記コンパレータから出力される判定結果に応じたビットをデジタル信号として保持して出力する保持部と、
    　前記コンパレータの出力に基づいて、前記内部クロック信号を生成する信号生成部と、
    　互いに遅延量が異なり、前記信号生成部から出力される内部クロック信号を遅延する複数系統の遅延回路と、
    　前記複数系統の遅延回路の出力を前記コンパレータへ選択的に導出する切替回路と、
    　前記容量性デジタル／アナログ変換器の容量に印加する高圧の電位と低圧の電位との中間の電位を参照電圧として発生する参照電圧発生部と、
    　前記容量性デジタル／アナログ変換器の容量と、前記参照電圧発生部とを接続するブートストラップスイッチと
    を備える逐次比較型アナログ／デジタル変換器。
  9. 　予め定められたビット数になった時点で、前記遅延回路を切り替えるための切替信号を前記切替回路に出力する切替信号生成部をさらに備える
    請求項８に記載の逐次比較型アナログ／デジタル変換器。
  10. 　前記複数系統の遅延回路のそれぞれは、遅延量を任意に設定可能な可変遅延回路である請求項９に記載の逐次比較型アナログ／デジタル変換器。
  11. 　前記高圧の電位を発生する高圧電位発生部と、
    　前記前記容量性デジタル／アナログ変換器の容量と、前記高圧電位発生部とを接続する高圧側スイッチと
    をさらに備え、
    　前記高圧側スイッチには、Ｐ型ＭＯＳまたはブートストラップスイッチを用いる
    請求項１０に記載の逐次比較型アナログ／デジタル変換器。
  12. 　前記低圧の電位を発生する低圧電位発生部と、
    　前記前記容量性デジタル／アナログ変換器の容量と、前記低圧電位発生部とを接続する低圧側スイッチと
    をさらに備え、
    　前記低圧側スイッチには、Ｎ型ＭＯＳまたはブートストラップスイッチを用いる
    請求項１１に記載の逐次比較型アナログ／デジタル変換器。
  13. 　前記ブートストラップスイッチは、クランプ回路を備える
    請求項１２に記載の逐次比較型アナログ／デジタル変換器。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010010661A1 (ja) * 2008-07-21 2010-01-28 株式会社アドバンテスト Ａｄ変換装置
JP2011147247A (ja) * 2010-01-13 2011-07-28 Oki Semiconductor Co Ltd ブートストラップ回路及び集積回路
US10097198B1 (en) * 2017-05-02 2018-10-09 SK Hynix Inc. Sar adc

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010010661A1 (ja) * 2008-07-21 2010-01-28 株式会社アドバンテスト Ａｄ変換装置
JP2011147247A (ja) * 2010-01-13 2011-07-28 Oki Semiconductor Co Ltd ブートストラップ回路及び集積回路
US10097198B1 (en) * 2017-05-02 2018-10-09 SK Hynix Inc. Sar adc

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