JP2003258639A - アナログ−ディジタル変換器 - Google Patents
アナログ−ディジタル変換器Info
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】チャンネル端子を無駄に使用することなく、ま
た、充放電回路や放電用スイッチなどの外部機器を新た
に追加することなく、さらに、サンプリングコンデンサ
の放電電圧を所望の電圧値に設定することを可能にする
アナログ−ディジタル変換器を提供する。 【解決手段】本発明に係るＡ／Ｄ変換器１０１はＤ／Ａ
変換器１０４を内蔵しており、このＤ／Ａ変換器１０４
をＡ／Ｄ変換後にゼロスケール電圧出力に制御し、Ｄ／
Ａ変換器の出力電圧をサンプリングすることにより、Ａ
／Ｄ変換器１０１それ自体でサンプリングコンデンサ１
０７を放電する。
た、充放電回路や放電用スイッチなどの外部機器を新た
に追加することなく、さらに、サンプリングコンデンサ
の放電電圧を所望の電圧値に設定することを可能にする
アナログ−ディジタル変換器を提供する。 【解決手段】本発明に係るＡ／Ｄ変換器１０１はＤ／Ａ
変換器１０４を内蔵しており、このＤ／Ａ変換器１０４
をＡ／Ｄ変換後にゼロスケール電圧出力に制御し、Ｄ／
Ａ変換器の出力電圧をサンプリングすることにより、Ａ
／Ｄ変換器１０１それ自体でサンプリングコンデンサ１
０７を放電する。
Description
【０００１】
【発明の属する技術分野】本発明は、アナログ−ディジ
タル変換器及びアナログ−ディジタル変換方法に関し、
特に、アナログ−ディジタル変換器が備えるサンプリン
グコンデンサの残留電荷に起因する弊害を解消するアナ
ログ−ディジタル変換器及びアナログ−ディジタル変換
方法に関する。
タル変換器及びアナログ−ディジタル変換方法に関し、
特に、アナログ−ディジタル変換器が備えるサンプリン
グコンデンサの残留電荷に起因する弊害を解消するアナ
ログ−ディジタル変換器及びアナログ−ディジタル変換
方法に関する。
【０００２】
【従来の技術】一般に、センサその他の機器の電圧をア
ナログ−ディジタル変換器（以下、「Ａ／Ｄ変換器」と
略称する）によりデジタル値に変換した後に処理を行う
各種の制御装置は、複数のアナログ入力端子と、Ａ／Ｄ
変換器の入力部に設けられ、複数のアナログ入力端子か
ら一つのアナログ入力端子を選択するチャンネル選択部
と、選択されたアナログ入力端子の電圧をＡ／Ｄ変換動
作が終了するまで保持するサンプリングコンデンサと、
を備えている。
ナログ−ディジタル変換器（以下、「Ａ／Ｄ変換器」と
略称する）によりデジタル値に変換した後に処理を行う
各種の制御装置は、複数のアナログ入力端子と、Ａ／Ｄ
変換器の入力部に設けられ、複数のアナログ入力端子か
ら一つのアナログ入力端子を選択するチャンネル選択部
と、選択されたアナログ入力端子の電圧をＡ／Ｄ変換動
作が終了するまで保持するサンプリングコンデンサと、
を備えている。
【０００３】このようなＡ／Ｄ変換器がある装置に組み
込まれた状態で実際にその装置を使用している間に、何
らかの原因によりアナログ入力端子が外れ、あるいは、
配線が断線するなどのオープン故障が発生した場合、Ａ
／Ｄ変換器は放電用の回路を備えていないため、故障発
生前の時点でＡ／Ｄ変換したチャンネルの電圧がサンプ
リングコンデンサに保持されたままの状態になる。
込まれた状態で実際にその装置を使用している間に、何
らかの原因によりアナログ入力端子が外れ、あるいは、
配線が断線するなどのオープン故障が発生した場合、Ａ
／Ｄ変換器は放電用の回路を備えていないため、故障発
生前の時点でＡ／Ｄ変換したチャンネルの電圧がサンプ
リングコンデンサに保持されたままの状態になる。
【０００４】この場合、サンプリングコンデンサの残留
電圧がＡ／Ｄ変換され、Ａ／Ｄ変換された電圧が誤った
変換値として出力されることになるため、場合によって
は、そのＡ／Ｄ変換器を組み込んでいる装置の誤動作の
原因となる。
電圧がＡ／Ｄ変換され、Ａ／Ｄ変換された電圧が誤った
変換値として出力されることになるため、場合によって
は、そのＡ／Ｄ変換器を組み込んでいる装置の誤動作の
原因となる。
【０００５】このような問題の対策として、装置外部に
放電用のスイッチ回路を追加することも考えられるが、
装置構成の複雑化及びコストアップという新たな問題を
生じることとなる。
放電用のスイッチ回路を追加することも考えられるが、
装置構成の複雑化及びコストアップという新たな問題を
生じることとなる。
【０００６】また、別の対策として、各アナログ入力端
子に高抵抗を介して一定電圧を印可しておき、オープン
故障の発生時に、一定電圧に放電するという方法も考え
られる。
子に高抵抗を介して一定電圧を印可しておき、オープン
故障の発生時に、一定電圧に放電するという方法も考え
られる。
【０００７】しかし、この方法は高抵抗を使用するた
め、放電回路の時定数が大きくなり、オープン故障発生
から放電終了までにかなりの時間がかかる。このため、
この間に、誤った変換値を取り込むと、何ら対策を施し
ていないことと同じ状態になり、装置の誤動作の原因と
なる。
め、放電回路の時定数が大きくなり、オープン故障発生
から放電終了までにかなりの時間がかかる。このため、
この間に、誤った変換値を取り込むと、何ら対策を施し
ていないことと同じ状態になり、装置の誤動作の原因と
なる。
【０００８】一方、放電回路を高抵抗にしておかない
と、センサや信号源との分圧による誤差が大きくなり、
精度上の問題が発生する。
と、センサや信号源との分圧による誤差が大きくなり、
精度上の問題が発生する。
【０００９】このため、このような問題を解決する手段
として、これまでに様々な手段が提案されている。
として、これまでに様々な手段が提案されている。
【００１０】例えば、実開平７−３３０３３号公報が提
案しているアナログ−ディジタル変換器を図９に示す。
案しているアナログ−ディジタル変換器を図９に示す。
【００１１】このアナログ−ディジタル変換器は、アナ
ログ−ディジタル変換部９０１と、複数個のチャンネル
ＣＨ１（９０９）、ＣＨ２（９１０）−ＣＨｎと、各チ
ャンネルＣＨ１−ＣＨｎに接続されているスイッチ９０
６、９０７、９０８を備えるチャンネル選択部９０２
と、各スイッチ９０６、９０７、９０８に対して直列に
接続され、かつ、アナログ−ディジタル変換部９０１に
直列に接続されているスイッチ９０５と、スイッチ９０
５とグラウンドとの間に接続されているサンプリングコ
ンデンサ９０４と、を備えている。
ログ−ディジタル変換部９０１と、複数個のチャンネル
ＣＨ１（９０９）、ＣＨ２（９１０）−ＣＨｎと、各チ
ャンネルＣＨ１−ＣＨｎに接続されているスイッチ９０
６、９０７、９０８を備えるチャンネル選択部９０２
と、各スイッチ９０６、９０７、９０８に対して直列に
接続され、かつ、アナログ−ディジタル変換部９０１に
直列に接続されているスイッチ９０５と、スイッチ９０
５とグラウンドとの間に接続されているサンプリングコ
ンデンサ９０４と、を備えている。
【００１２】このアナログ−ディジタル変換器において
は、チャンネル選択部９０２の一つのチャンネルＣＨｎ
を放電用チャンネルとしてＧＮＤに接続するとともに、
他のチャンネルにおけるＡ／Ｄ変換前に、放電用チャン
ネルＣＨｎを選択してサンプリングコンデンサ９０４の
残留電圧を放電させている。
は、チャンネル選択部９０２の一つのチャンネルＣＨｎ
を放電用チャンネルとしてＧＮＤに接続するとともに、
他のチャンネルにおけるＡ／Ｄ変換前に、放電用チャン
ネルＣＨｎを選択してサンプリングコンデンサ９０４の
残留電圧を放電させている。
【００１３】また、特開平４−７９１４号公報は図１０
に示すようなサンプル・ホールド回路を提案している。
に示すようなサンプル・ホールド回路を提案している。
【００１４】このサンプル・ホールド回路は、複数個の
チャンネルＣＨ１（１００９）、ＣＨ２（１０１０）−
ＣＨｎ（１０１１）と、各チャンネルＣＨ１−ＣＨｎに
接続されているスイッチ１００６、１００７、１００８
を備えるチャンネル選択部１００２と、各スイッチ１０
０６、１００７、１００８に対して直列に接続され、か
つ、出力端子１００１に接続されているスイッチ１００
５と、スイッチ１００５とグラウンドとの間に接続され
ているサンプリングコンデンサ１００４と、スイッチ１
００５と出力端子１００１との間のノードに接続されて
いる充放電回路１０１３と、前記ノードと充放電回路１
０１３との間に設けられているスイッチ１０１２と、を
備えている。
チャンネルＣＨ１（１００９）、ＣＨ２（１０１０）−
ＣＨｎ（１０１１）と、各チャンネルＣＨ１−ＣＨｎに
接続されているスイッチ１００６、１００７、１００８
を備えるチャンネル選択部１００２と、各スイッチ１０
０６、１００７、１００８に対して直列に接続され、か
つ、出力端子１００１に接続されているスイッチ１００
５と、スイッチ１００５とグラウンドとの間に接続され
ているサンプリングコンデンサ１００４と、スイッチ１
００５と出力端子１００１との間のノードに接続されて
いる充放電回路１０１３と、前記ノードと充放電回路１
０１３との間に設けられているスイッチ１０１２と、を
備えている。
【００１５】このサンプル・ホールド回路においては、
サンプリングコンデンサ１００４に充放電回路１０１３
を追加し、サンプリング期間の前にサンプリングコンデ
ンサ１００４を充放電回路１０１３によって所定の電圧
に初期化することにより、その前にＡ／Ｄ変換したチャ
ンネルの影響を排除している。
サンプリングコンデンサ１００４に充放電回路１０１３
を追加し、サンプリング期間の前にサンプリングコンデ
ンサ１００４を充放電回路１０１３によって所定の電圧
に初期化することにより、その前にＡ／Ｄ変換したチャ
ンネルの影響を排除している。
【００１６】また、特開２０００−３３８１５９号公報
が提案しているアナログ−ディジタル変換器を図１１に
示す。
が提案しているアナログ−ディジタル変換器を図１１に
示す。
【００１７】図１１に示すアナログ−ディジタル変換器
は、複数対のチャンネル端子１１０２と、複数対のチャ
ンネル端子１１０２の各々に接続されている第一回路１
１０１と、各第一回路１１０１に対して直列に接続され
ている増幅器１１０３と、増幅器１１０３の出力端と接
続されているアナログ−ディジタル変換器１１１０と、
増幅器１１０３の二つの入力端子に並列に接続されてい
るサンプリングコンデンサＣｓと、増幅器１１０３の二
つの入力端子の間においてサンプリングコンデンサＣｓ
に並列に接続されているスイッチ放電用ＳＷｄと、を備
えている。
は、複数対のチャンネル端子１１０２と、複数対のチャ
ンネル端子１１０２の各々に接続されている第一回路１
１０１と、各第一回路１１０１に対して直列に接続され
ている増幅器１１０３と、増幅器１１０３の出力端と接
続されているアナログ−ディジタル変換器１１１０と、
増幅器１１０３の二つの入力端子に並列に接続されてい
るサンプリングコンデンサＣｓと、増幅器１１０３の二
つの入力端子の間においてサンプリングコンデンサＣｓ
に並列に接続されているスイッチ放電用ＳＷｄと、を備
えている。
【００１８】第一回路１１０１の各々は、複数対のチャ
ンネル端子１１０２にそれぞれ接続されている抵抗Ｒｉ
１、Ｒｉ２と、抵抗Ｒｉ１、Ｒｉ２のそれぞれに直列に
接続されているスイッチＳＷｉと、抵抗Ｒｉ１、Ｒｉ２
に対して並列に接続されているコンデンサＣｉと、から
なっている。
ンネル端子１１０２にそれぞれ接続されている抵抗Ｒｉ
１、Ｒｉ２と、抵抗Ｒｉ１、Ｒｉ２のそれぞれに直列に
接続されているスイッチＳＷｉと、抵抗Ｒｉ１、Ｒｉ２
に対して並列に接続されているコンデンサＣｉと、から
なっている。
【００１９】このアナログ−ディジタル変換器において
は、サンプリングコンデンサＣｓに放電用スイッチＳＷ
ｄを追加し、サンプリング期間の前に放電用スイッチＳ
ＷｄをＯＮにすることによって、サンプリングコンデン
サＣｓの残留電圧を放電させている。
は、サンプリングコンデンサＣｓに放電用スイッチＳＷ
ｄを追加し、サンプリング期間の前に放電用スイッチＳ
ＷｄをＯＮにすることによって、サンプリングコンデン
サＣｓの残留電圧を放電させている。
【００２０】
【発明が解決しようとする課題】しかしながら、これら
の従来技術には、次のような問題点があった。
の従来技術には、次のような問題点があった。
【００２１】第一の問題点は、アナログ入力チャンネル
を１チャンネル無駄にしているという点である。
を１チャンネル無駄にしているという点である。
【００２２】その理由は、図９に示すように、一つのチ
ャンネルＣＨｎを放電用チャンネルとしてＧＮＤに接続
しているからである。Ａ／Ｄ変換器を含むシステムが複
雑・高度化するに伴い、センサその他の信号源の数も増
えていくが、同時に、コスト上の面あるいは実装面積の
面などからＡ／Ｄ変換器またはＡ／Ｄ変換器を内蔵した
ＬＳＩの端子数は必要最小限にしたいという要求がある
ため、１チャンネルでも無駄にできない場合がある。
ャンネルＣＨｎを放電用チャンネルとしてＧＮＤに接続
しているからである。Ａ／Ｄ変換器を含むシステムが複
雑・高度化するに伴い、センサその他の信号源の数も増
えていくが、同時に、コスト上の面あるいは実装面積の
面などからＡ／Ｄ変換器またはＡ／Ｄ変換器を内蔵した
ＬＳＩの端子数は必要最小限にしたいという要求がある
ため、１チャンネルでも無駄にできない場合がある。
【００２３】第二の問題点は、コスト的な面あるいは消
費電流の面で不利であるということである。
費電流の面で不利であるということである。
【００２４】その理由は、図１０または図１１に示すよ
うに、サンプリングコンデンサ１００４、Ｃｓの残留電
圧を放電するために、新たに充放電回路１０１３または
放電用スイッチＳＷｄを追加する必要が生じるためであ
る。
うに、サンプリングコンデンサ１００４、Ｃｓの残留電
圧を放電するために、新たに充放電回路１０１３または
放電用スイッチＳＷｄを追加する必要が生じるためであ
る。
【００２５】第三の問題点は、サンプリングコンデンサ
の電圧をある固定電位にしか放電できないことである。
の電圧をある固定電位にしか放電できないことである。
【００２６】その理由は、一つのチャンネルＣＨｎをＧ
ＮＤに接続し（図９）、または、充放電回路（図１０）
もしくは放電用スイッチ（図１１）により放電する構成
になっているためである。
ＮＤに接続し（図９）、または、充放電回路（図１０）
もしくは放電用スイッチ（図１１）により放電する構成
になっているためである。
【００２７】信号源となるセンサにはさまざまな種類が
あり、その出力電圧特性もさまざまである。サンプリン
グコンデンサの残留電位を放電する際、場合によって
は、ＧＮＤ電位でない別の電位に放電した方がそのサン
プリングコンデンサを含む制御装置にとって適している
場合もあり得るが、図９、１０または１１に示した従来
のＡ／Ｄ変換器においては、サンプリングコンデンサの
電圧をある固定電位にしか放電することができない。
あり、その出力電圧特性もさまざまである。サンプリン
グコンデンサの残留電位を放電する際、場合によって
は、ＧＮＤ電位でない別の電位に放電した方がそのサン
プリングコンデンサを含む制御装置にとって適している
場合もあり得るが、図９、１０または１１に示した従来
のＡ／Ｄ変換器においては、サンプリングコンデンサの
電圧をある固定電位にしか放電することができない。
【００２８】本発明は、以上のような従来のアナログ−
ディジタル変換器における問題点に鑑みてなされたもの
であり、チャンネル端子を無駄に使用することなく、ま
た、充放電回路や放電用スイッチなどの外部機器を新た
に追加することなく、さらに、サンプリングコンデンサ
の放電電圧を所望の電圧値に設定することを可能にする
アナログ−ディジタル変換器及びアナログ−ディジタル
変換方法を提供することを目的とする。
ディジタル変換器における問題点に鑑みてなされたもの
であり、チャンネル端子を無駄に使用することなく、ま
た、充放電回路や放電用スイッチなどの外部機器を新た
に追加することなく、さらに、サンプリングコンデンサ
の放電電圧を所望の電圧値に設定することを可能にする
アナログ−ディジタル変換器及びアナログ−ディジタル
変換方法を提供することを目的とする。
【００２９】
【課題を解決するための手段】センサその他の機器の電
圧をＡ／Ｄ変換器によりデジタル値に変換し処理を行う
各種の制御装置において、センサの端子またはＡ／Ｄ変
換器の端子が外れる、あるいは、センサとＡ／Ｄ変換器
の間の配線が断線するといったアナログ入力部分のオー
プン故障を検出するために、従来のアナログ−ディジタ
ル変換器においては、特定のアナログ入力端子をＧＮＤ
に接続して、本来Ａ／Ｄ変換に用いるべき端子とＧＮＤ
に接続した端子とを交互にＡ／Ｄ変換に用いることによ
り、Ａ／Ｄ変換器内部のサンプリングコンデンサを毎回
放電させていた。
圧をＡ／Ｄ変換器によりデジタル値に変換し処理を行う
各種の制御装置において、センサの端子またはＡ／Ｄ変
換器の端子が外れる、あるいは、センサとＡ／Ｄ変換器
の間の配線が断線するといったアナログ入力部分のオー
プン故障を検出するために、従来のアナログ−ディジタ
ル変換器においては、特定のアナログ入力端子をＧＮＤ
に接続して、本来Ａ／Ｄ変換に用いるべき端子とＧＮＤ
に接続した端子とを交互にＡ／Ｄ変換に用いることによ
り、Ａ／Ｄ変換器内部のサンプリングコンデンサを毎回
放電させていた。
【００３０】これに対して本発明に係るＡ／Ｄ変換器に
おいては、Ａ／Ｄ変換器にＤ／Ａ変換器を内蔵させ、こ
のＤ／Ａ変換器をＡ／Ｄ変換後にゼロスケール電圧出力
に制御し、Ｄ／Ａ変換器の出力電圧をサンプリングして
Ａ／Ｄ変換器自身でサンプリングコンデンサを放電する
機能を実現した。
おいては、Ａ／Ｄ変換器にＤ／Ａ変換器を内蔵させ、こ
のＤ／Ａ変換器をＡ／Ｄ変換後にゼロスケール電圧出力
に制御し、Ｄ／Ａ変換器の出力電圧をサンプリングして
Ａ／Ｄ変換器自身でサンプリングコンデンサを放電する
機能を実現した。
【００３１】具体的には、本発明は、サンプリングコン
デンサ及びディジタル−アナログ変換器を備えるアナロ
グ−ディジタル変換器であって、前記ディジタル−アナ
ログ変換器は、前記アナログ−ディジタル変換器による
アナログ−ディジタル変換の前または後において、前記
サンプリングコンデンサの残留電圧の放電を行うもので
あるアナログ−ディジタル変換器を提供する。
デンサ及びディジタル−アナログ変換器を備えるアナロ
グ−ディジタル変換器であって、前記ディジタル−アナ
ログ変換器は、前記アナログ−ディジタル変換器による
アナログ−ディジタル変換の前または後において、前記
サンプリングコンデンサの残留電圧の放電を行うもので
あるアナログ−ディジタル変換器を提供する。
【００３２】このディジタル−アナログ変換器は、前記
サンプリングコンデンサの残留電圧の放電をゼロスケー
ル電圧、フルスケール電圧または前記ゼロスケール電圧
と前記フルスケール電圧の間の任意の電圧に設定するこ
とが可能である。
サンプリングコンデンサの残留電圧の放電をゼロスケー
ル電圧、フルスケール電圧または前記ゼロスケール電圧
と前記フルスケール電圧の間の任意の電圧に設定するこ
とが可能である。
【００３３】また、本発明は、複数のアナログ入力端子
と、前記複数のアナログ入力端子から一つのアナログ入
力端子を選択するチャンネル選択手段と、前記チャンネ
ル選択手段により選択されたアナログ入力端子の電圧が
サンプリングされるサンプリングコンデンサと、ディジ
タル−アナログ変換器と、前記ディジタル−アナログ変
換器の出力を前記サンプリングコンデンサに接続する第
一のスイッチと、前記サンプリングコンデンサの出力を
入力とする入力端子と、接地されている入力端子とを有
するコンパレータと、前記コンパレータの出力に応じ
て、前記ディジタル−アナログ変換器を制御するレジス
タと、を備え、前記ディジタル−アナログ変換器は、ア
ナログ−ディジタル変換の前または後において、前記サ
ンプリングコンデンサの残留電圧の放電を行うものであ
るアナログ−ディジタル変換器を提供する。
と、前記複数のアナログ入力端子から一つのアナログ入
力端子を選択するチャンネル選択手段と、前記チャンネ
ル選択手段により選択されたアナログ入力端子の電圧が
サンプリングされるサンプリングコンデンサと、ディジ
タル−アナログ変換器と、前記ディジタル−アナログ変
換器の出力を前記サンプリングコンデンサに接続する第
一のスイッチと、前記サンプリングコンデンサの出力を
入力とする入力端子と、接地されている入力端子とを有
するコンパレータと、前記コンパレータの出力に応じ
て、前記ディジタル−アナログ変換器を制御するレジス
タと、を備え、前記ディジタル−アナログ変換器は、ア
ナログ−ディジタル変換の前または後において、前記サ
ンプリングコンデンサの残留電圧の放電を行うものであ
るアナログ−ディジタル変換器を提供する。
【００３４】このディジタル−アナログ変換器は、前記
サンプリングコンデンサの残留電圧の放電をゼロスケー
ル電圧、フルスケール電圧または前記ゼロスケール電圧
と前記フルスケール電圧の間の任意の電圧に設定するこ
とが可能である。
サンプリングコンデンサの残留電圧の放電をゼロスケー
ル電圧、フルスケール電圧または前記ゼロスケール電圧
と前記フルスケール電圧の間の任意の電圧に設定するこ
とが可能である。
【００３５】また、本ディジタル−アナログ変換器は、
前記チャンネル選択手段により選択されたアナログ入力
端子の電圧を前記サンプリングコンデンサにサンプリン
グする第二のスイッチを備えることができる。この場
合、前記第二のスイッチをオンにすることにより、前記
チャンネル選択手段と前記サンプリングコンデンサとの
間のノードに存在する寄生容量を排除することができ
る。
前記チャンネル選択手段により選択されたアナログ入力
端子の電圧を前記サンプリングコンデンサにサンプリン
グする第二のスイッチを備えることができる。この場
合、前記第二のスイッチをオンにすることにより、前記
チャンネル選択手段と前記サンプリングコンデンサとの
間のノードに存在する寄生容量を排除することができ
る。
【００３６】本ディジタル−アナログ変換器は、アナロ
グ−ディジタル変換器の作動タイミングを制御するタイ
ミング制御手段をさらに備えることができる。この場
合、前記レジスタは、前記タイミング制御手段からのタ
イミング信号によって、アナログ−ディジタル変換終了
後において、前記サンプリングコンデンサの放電電圧を
ゼロスケール電圧またはフルスケール電圧に設定するよ
うにセットされることが可能である。例えば、８ビット
のアナログ−ディジタル変換器においては、レジスタは
００ＨまたはＦＦＨにセットされる。
グ−ディジタル変換器の作動タイミングを制御するタイ
ミング制御手段をさらに備えることができる。この場
合、前記レジスタは、前記タイミング制御手段からのタ
イミング信号によって、アナログ−ディジタル変換終了
後において、前記サンプリングコンデンサの放電電圧を
ゼロスケール電圧またはフルスケール電圧に設定するよ
うにセットされることが可能である。例えば、８ビット
のアナログ−ディジタル変換器においては、レジスタは
００ＨまたはＦＦＨにセットされる。
【００３７】本ディジタル−アナログ変換器は、外部か
らの信号を受信して、前記サンプリングコンデンサの放
電電圧をゼロスケール電圧またはフルスケール電圧のい
ずれかに設定する信号を前記レジスタに送信する選択回
路を備えることができる。
らの信号を受信して、前記サンプリングコンデンサの放
電電圧をゼロスケール電圧またはフルスケール電圧のい
ずれかに設定する信号を前記レジスタに送信する選択回
路を備えることができる。
【００３８】前記レジスタは、アナログ−ディジタル変
換終了後において、外部から入力される電荷クリア用デ
ータに応じて、前記サンプリングコンデンサの放電電位
を設定することができる。
換終了後において、外部から入力される電荷クリア用デ
ータに応じて、前記サンプリングコンデンサの放電電位
を設定することができる。
【００３９】前記コンパレータは、前記サンプリングコ
ンデンサにサンプリングされた電圧と、前記ディジタル
−アナログ変換器の出力電圧とを比較するように構成す
ることができる。
ンデンサにサンプリングされた電圧と、前記ディジタル
−アナログ変換器の出力電圧とを比較するように構成す
ることができる。
【００４０】本ディジタル−アナログ変換器は、前記チ
ャンネル選択手段により選択されたアナログ入力端子の
電圧を前記サンプリングコンデンサにサンプリングする
第二のスイッチをさらに備えることができる。この場
合、電荷クリア期間において前記第一及び第二のスイッ
チをオンにすることにより、前記ディジタル−アナログ
変換器が前記サンプリングコンデンサの残留電圧を消去
することができる。
ャンネル選択手段により選択されたアナログ入力端子の
電圧を前記サンプリングコンデンサにサンプリングする
第二のスイッチをさらに備えることができる。この場
合、電荷クリア期間において前記第一及び第二のスイッ
チをオンにすることにより、前記ディジタル−アナログ
変換器が前記サンプリングコンデンサの残留電圧を消去
することができる。
【００４１】本ディジタル−アナログ変換器において
は、アナログ−ディジタル変換開始後であって、サンプ
リング期間前に、電荷クリア期間を設けることが好まし
い。
は、アナログ−ディジタル変換開始後であって、サンプ
リング期間前に、電荷クリア期間を設けることが好まし
い。
【００４２】さらに、本発明は、サンプリングコンデン
サ及びディジタル−アナログ変換器を備えるアナログ−
ディジタル変換器において実施されるアナログ−ディジ
タル変換方法であって、アナログ−ディジタル変換を実
行する過程と、前記アナログ−ディジタル変換の前また
は後において、前記ディジタル−アナログ変換器によ
り、前記サンプリングコンデンサの残留電圧の放電を行
う過程と、を備えるアナログ−ディジタル変換方法を提
供する。
サ及びディジタル−アナログ変換器を備えるアナログ−
ディジタル変換器において実施されるアナログ−ディジ
タル変換方法であって、アナログ−ディジタル変換を実
行する過程と、前記アナログ−ディジタル変換の前また
は後において、前記ディジタル−アナログ変換器によ
り、前記サンプリングコンデンサの残留電圧の放電を行
う過程と、を備えるアナログ−ディジタル変換方法を提
供する。
【００４３】本方法は、前記サンプリングコンデンサの
残留電圧の放電をゼロスケール電圧、フルスケール電圧
または前記ゼロスケール電圧と前記フルスケール電圧の
間の任意の電圧に設定する過程を備えることが好まし
い。
残留電圧の放電をゼロスケール電圧、フルスケール電圧
または前記ゼロスケール電圧と前記フルスケール電圧の
間の任意の電圧に設定する過程を備えることが好まし
い。
【００４４】さらに、本発明は、サンプリングコンデン
サ及びディジタル−アナログ変換器を備えるアナログ−
ディジタル変換器において実施されるアナログ−ディジ
タル変換方法であって、一のアナログ入力端子の電圧を
前記サンプリングコンデンサにサンプリングする第一の
過程と、サンプリングした電圧と前記ディジタル−アナ
ログ変換器の出力電圧とを比較する第二の過程と、前記
第二の過程における出力に応じて、次に比較する電圧を
決定し、これらの動作を繰り返すことにより、アナログ
−ディジタル変換を行う第三の過程と、アナログ−ディ
ジタル変換終了後において、前記ディジタル−アナログ
変換器を制御するレジスタをリセットし、前記ディジタ
ル−アナログ変換器の出力電圧をサンプリングする第四
の過程と、前記レジスタに設定された値に応じて、前記
サンプリングコンデンサに所定の電圧がサンプリングさ
れる第五の過程と、を備えるアナログ−ディジタル変換
方法を提供する。
サ及びディジタル−アナログ変換器を備えるアナログ−
ディジタル変換器において実施されるアナログ−ディジ
タル変換方法であって、一のアナログ入力端子の電圧を
前記サンプリングコンデンサにサンプリングする第一の
過程と、サンプリングした電圧と前記ディジタル−アナ
ログ変換器の出力電圧とを比較する第二の過程と、前記
第二の過程における出力に応じて、次に比較する電圧を
決定し、これらの動作を繰り返すことにより、アナログ
−ディジタル変換を行う第三の過程と、アナログ−ディ
ジタル変換終了後において、前記ディジタル−アナログ
変換器を制御するレジスタをリセットし、前記ディジタ
ル−アナログ変換器の出力電圧をサンプリングする第四
の過程と、前記レジスタに設定された値に応じて、前記
サンプリングコンデンサに所定の電圧がサンプリングさ
れる第五の過程と、を備えるアナログ−ディジタル変換
方法を提供する。
【００４５】本方法は、前記サンプリングコンデンサに
サンプリングされる所定の電圧をゼロスケール電圧、フ
ルスケール電圧または前記ゼロスケール電圧と前記フル
スケール電圧の間の任意の電圧に設定する第六の過程を
備えることが好ましい。
サンプリングされる所定の電圧をゼロスケール電圧、フ
ルスケール電圧または前記ゼロスケール電圧と前記フル
スケール電圧の間の任意の電圧に設定する第六の過程を
備えることが好ましい。
【００４６】前記第六の過程においては、外部からの信
号に応じて、前記サンプリングコンデンサにサンプリン
グされる電圧をゼロスケール電圧またはフルスケール電
圧のいずれかに設定することができる。
号に応じて、前記サンプリングコンデンサにサンプリン
グされる電圧をゼロスケール電圧またはフルスケール電
圧のいずれかに設定することができる。
【００４７】本方法は、アナログ−ディジタル変換終了
後において、外部から入力される電荷クリア用データに
応じて、前記サンプリングコンデンサにサンプリングさ
れる電圧を設定する第七の過程を備えることが好まし
い。
後において、外部から入力される電荷クリア用データに
応じて、前記サンプリングコンデンサにサンプリングさ
れる電圧を設定する第七の過程を備えることが好まし
い。
【００４８】
【発明の実施の形態】（第一の実施形態）図１は、本発
明の第一の実施形態に係る逐次比較型のアナログ−ディ
ジタル（Ａ／Ｄ）変換器１０１のブロック図であり、図
２は、Ａ／Ｄ変換器１０１の動作を示すタイミングチャ
ートである。
明の第一の実施形態に係る逐次比較型のアナログ−ディ
ジタル（Ａ／Ｄ）変換器１０１のブロック図であり、図
２は、Ａ／Ｄ変換器１０１の動作を示すタイミングチャ
ートである。
【００４９】第一の実施形態に係るＡ／Ｄ変換器１０１
は、複数のチャンネルＣＨ１、ＣＨ２、ＣＨｎに対応す
るアナログ入力端子１１５、１１６、１１７にそれぞれ
接続されたアナログスイッチ１１１、１１２、１１３を
備え、複数のアナログ入力端子１１５、１１６、１１７
から一つのアナログ入力端子を選択するチャンネル選択
部１０２と、サンプリングコンデンサ１０７と、チャン
ネル選択部１０２により選択されたアナログ入力端子の
電圧をサンプリングコンデンサ１０７にサンプリングす
る際のオン・オフを行うアナログスイッチ１０８と、一
方の入力端子がサンプリングコンデンサ１０７に接続さ
れ、他方の入力端子がＧＮＤに接続されているコンパレ
ータ１０３と、サンプリングコンデンサ１０７のコンパ
レータ入力側の電極をＧＮＤに接続するアナログスイッ
チ１０９と、ディジタル信号をアナログ信号に変換する
ディジタル−アナログ（Ｄ／Ａ）変換器１０４と、Ｄ／
Ａ変換器１０４の出力をサンプリングコンデンサ１０７
に接続するアナログスイッチ１１４と、コンパレータ１
０３の比較結果を示す出力信号１１０を受信し、受信し
た出力信号１１０に応じてＤ／Ａ変換器を制御する逐次
比較レジスタ１０５と、Ａ／Ｄ変換器１０１全体のタイ
ミングを制御するタイミング制御部１０６と、から構成
されている。
は、複数のチャンネルＣＨ１、ＣＨ２、ＣＨｎに対応す
るアナログ入力端子１１５、１１６、１１７にそれぞれ
接続されたアナログスイッチ１１１、１１２、１１３を
備え、複数のアナログ入力端子１１５、１１６、１１７
から一つのアナログ入力端子を選択するチャンネル選択
部１０２と、サンプリングコンデンサ１０７と、チャン
ネル選択部１０２により選択されたアナログ入力端子の
電圧をサンプリングコンデンサ１０７にサンプリングす
る際のオン・オフを行うアナログスイッチ１０８と、一
方の入力端子がサンプリングコンデンサ１０７に接続さ
れ、他方の入力端子がＧＮＤに接続されているコンパレ
ータ１０３と、サンプリングコンデンサ１０７のコンパ
レータ入力側の電極をＧＮＤに接続するアナログスイッ
チ１０９と、ディジタル信号をアナログ信号に変換する
ディジタル−アナログ（Ｄ／Ａ）変換器１０４と、Ｄ／
Ａ変換器１０４の出力をサンプリングコンデンサ１０７
に接続するアナログスイッチ１１４と、コンパレータ１
０３の比較結果を示す出力信号１１０を受信し、受信し
た出力信号１１０に応じてＤ／Ａ変換器を制御する逐次
比較レジスタ１０５と、Ａ／Ｄ変換器１０１全体のタイ
ミングを制御するタイミング制御部１０６と、から構成
されている。
【００５０】チャンネル選択部１０２はタイミング制御
回路１０６から選択信号１２２を受信し、この選択信号
１２２により指定されたチャンネルＣＨ１、ＣＨ２、Ｃ
Ｈｎに対応するアナログ入力端子１１５、１１６、１１
７に接続されたアナログスイッチ１１１、１１２、１１
３だけがＯＮする。
回路１０６から選択信号１２２を受信し、この選択信号
１２２により指定されたチャンネルＣＨ１、ＣＨ２、Ｃ
Ｈｎに対応するアナログ入力端子１１５、１１６、１１
７に接続されたアナログスイッチ１１１、１１２、１１
３だけがＯＮする。
【００５１】例えば、選択信号１２２によりチャンネル
ＣＨ１が選択された場合には、アナログスイッチ１１１
だけがＯＮとなり、選択信号１２２によりチャンネルＣ
Ｈ２が選択された場合には、アナログスイッチ１１２だ
けがＯＮとなり、あるいは、選択信号１２２によりチャ
ンネルＣＨｎが選択された場合には、アナログスイッチ
１１３だけがＯＮとなる。
ＣＨ１が選択された場合には、アナログスイッチ１１１
だけがＯＮとなり、選択信号１２２によりチャンネルＣ
Ｈ２が選択された場合には、アナログスイッチ１１２だ
けがＯＮとなり、あるいは、選択信号１２２によりチャ
ンネルＣＨｎが選択された場合には、アナログスイッチ
１１３だけがＯＮとなる。
【００５２】タイミング制御回路１０６には変換開始信
号１２０とクロック１２１とが入力され、各アナログス
イッチ１１１、１１２、１１３を選択する選択信号１２
２と、逐次比較レジスタ１０５を制御する制御信号１２
３と、逐次比較レジスタ１０５をリセットするリセット
信号１２４と、を出力する。
号１２０とクロック１２１とが入力され、各アナログス
イッチ１１１、１１２、１１３を選択する選択信号１２
２と、逐次比較レジスタ１０５を制御する制御信号１２
３と、逐次比較レジスタ１０５をリセットするリセット
信号１２４と、を出力する。
【００５３】次に、図１に示した本実施形態に係る逐次
比較型Ａ／Ｄ変換器１０１の動作について、図２のタイ
ミングチャートを用いて説明する。
比較型Ａ／Ｄ変換器１０１の動作について、図２のタイ
ミングチャートを用いて説明する。
【００５４】変換開始信号１２０がハイレベルになる
と、タイミング制御回路１０６がクロック１２１に従っ
て、動作を開始し、Ａ／Ｄ変換動作が開始される。
と、タイミング制御回路１０６がクロック１２１に従っ
て、動作を開始し、Ａ／Ｄ変換動作が開始される。
【００５５】ここでは、Ａ／Ｄ変換器１０１の分解能は
８ビットとし、チャンネルＣＨ１が選択されているもの
とする。
８ビットとし、チャンネルＣＨ１が選択されているもの
とする。
【００５６】タイミング制御回路１０６によりサンプリ
ング期間に入ると、チャンネルＣＨ１に対応するアナロ
グスイッチ１１１とアナログスイッチ１０８、１０９と
がＯＮになり、チャンネルＣＨ１の電圧がサンプリング
コンデンサ１０７に充電される。
ング期間に入ると、チャンネルＣＨ１に対応するアナロ
グスイッチ１１１とアナログスイッチ１０８、１０９と
がＯＮになり、チャンネルＣＨ１の電圧がサンプリング
コンデンサ１０７に充電される。
【００５７】タイミング制御回路１０６が所定のサンプ
リング期間をカウントすると、タイミング制御回路１０
６はアナログスイッチ１０８、１０９をＯＦＦとし、サ
ンプリングした電圧を保持する。
リング期間をカウントすると、タイミング制御回路１０
６はアナログスイッチ１０８、１０９をＯＦＦとし、サ
ンプリングした電圧を保持する。
【００５８】続いてコンパレート期間に入ると、アナロ
グスイッチ１１４がＯＮとなり、サンプリングした電圧
とＤ／Ａ変換器１０４の出力電圧とがコンパレータ１０
３に入力され、コンパレータ１０３はこの二つの電圧を
比較する。
グスイッチ１１４がＯＮとなり、サンプリングした電圧
とＤ／Ａ変換器１０４の出力電圧とがコンパレータ１０
３に入力され、コンパレータ１０３はこの二つの電圧を
比較する。
【００５９】コンパレータ１０３は比較結果を示す出力
信号１１０を逐次比較レジスタ１０５に送信し、逐次比
較レジスタ１０５は、出力信号１１０が示す比較結果に
より、次に比較する電圧を決定し、その電圧を示す制御
信号１１８をＤ／Ａ変換器１０４に出力する。
信号１１０を逐次比較レジスタ１０５に送信し、逐次比
較レジスタ１０５は、出力信号１１０が示す比較結果に
より、次に比較する電圧を決定し、その電圧を示す制御
信号１１８をＤ／Ａ変換器１０４に出力する。
【００６０】この一連の動作を所定回数繰り返し（８ビ
ットＡ／Ｄの場合は８回）、逐次比較レジスタ１０５は
Ａ／Ｄ変換結果を示す信号１１９を出力する。
ットＡ／Ｄの場合は８回）、逐次比較レジスタ１０５は
Ａ／Ｄ変換結果を示す信号１１９を出力する。
【００６１】Ａ／Ｄ変換動作終了後、タイミング制御回
路１０６はアナログスイッチ１１１をＯＦＦにし、さら
に、チャンネル選択部１０２の他の全てのアナログスイ
ッチ１１２、１１３をＯＦＦにする。
路１０６はアナログスイッチ１１１をＯＦＦにし、さら
に、チャンネル選択部１０２の他の全てのアナログスイ
ッチ１１２、１１３をＯＦＦにする。
【００６２】次いで、タイミング制御回路１０６は逐次
比較レジスタ１０５にリセット信号１２４を送信し、こ
のリセット信号１２４により、逐次比較レジスタ１０５
を００Ｈにリセットし、さらに、アナログスイッチ１０
８、１０９、１１４をＯＮにする。この状態において
は、Ｄ／Ａ変換器１０４の出力電圧をサンプリングする
状態になる。
比較レジスタ１０５にリセット信号１２４を送信し、こ
のリセット信号１２４により、逐次比較レジスタ１０５
を００Ｈにリセットし、さらに、アナログスイッチ１０
８、１０９、１１４をＯＮにする。この状態において
は、Ｄ／Ａ変換器１０４の出力電圧をサンプリングする
状態になる。
【００６３】逐次比較レジスタ１０５は００Ｈにリセッ
トされているため、Ｄ／Ａ変換器１０４からはゼロスケ
ール電圧が出力されており、図２の電荷クリア期間に示
すように、サンプリングコンデンサ１０７にはゼロスケ
ール電圧がサンプリングされる。
トされているため、Ｄ／Ａ変換器１０４からはゼロスケ
ール電圧が出力されており、図２の電荷クリア期間に示
すように、サンプリングコンデンサ１０７にはゼロスケ
ール電圧がサンプリングされる。
【００６４】すなわち、サンプリングコンデンサ１０７
がゼロスケール電圧をサンプリングする前にＡ／Ｄ変換
したチャンネルＣＨ１の電圧はクリアされている。
がゼロスケール電圧をサンプリングする前にＡ／Ｄ変換
したチャンネルＣＨ１の電圧はクリアされている。
【００６５】また、ノード１２６にはチャンネル選択部
１０２内の全てのアナログスイッチ１１１、１１２、１
１３が接続しているため、ノード１２６に存在する寄生
容量は小さくない。
１０２内の全てのアナログスイッチ１１１、１１２、１
１３が接続しているため、ノード１２６に存在する寄生
容量は小さくない。
【００６６】ノード１２６に存在する寄生容量も一種の
サンプリングコンデンサとして機能するが、アナログス
イッチ１０８もＯＮになっているため、ノード１２６に
存在する寄生容量の残留電圧もサンプリングコンデンサ
１０７の残留電圧と同時にクリアすることができる。
サンプリングコンデンサとして機能するが、アナログス
イッチ１０８もＯＮになっているため、ノード１２６に
存在する寄生容量の残留電圧もサンプリングコンデンサ
１０７の残留電圧と同時にクリアすることができる。
【００６７】次に、チャンネルＣＨ２が選択された場合
を想定する。この場合、チャンネルＣＨ２に対応するア
ナログ入力端子１１６が外れるというオープン故障が発
生した場合を考えると、サンプリング期間に入った後に
アナログスイッチ１１２、１０８、１０９をＯＮにして
も、サンプリングコンデンサ１０７への充電は行われな
い。
を想定する。この場合、チャンネルＣＨ２に対応するア
ナログ入力端子１１６が外れるというオープン故障が発
生した場合を考えると、サンプリング期間に入った後に
アナログスイッチ１１２、１０８、１０９をＯＮにして
も、サンプリングコンデンサ１０７への充電は行われな
い。
【００６８】従って、その前に行った電荷のクリア動作
により、ゼロスケール電圧がサンプリングされたままの
状態になっているので、逐次比較レジスタ１０５が出力
するＡ／Ｄ変換結果を示す信号１１９はゼロスケール電
圧に近い電圧を示す。
により、ゼロスケール電圧がサンプリングされたままの
状態になっているので、逐次比較レジスタ１０５が出力
するＡ／Ｄ変換結果を示す信号１１９はゼロスケール電
圧に近い電圧を示す。
【００６９】仮に、電荷のクリアをしていなかったとす
ると、サンプリングコンデンサ１０７はチャンネルＣＨ
１の電圧をサンプリングしたままの状態であるので、チ
ャンネルＣＨ１の電圧に近い電圧がチャンネルＣＨ２の
Ａ／Ｄ変換結果として得られ、場合によっては、誤処理
を引き起こす可能性がある。しかしながら、サンプリン
グコンデンサ１０７の残留電圧がクリアされているた
め、このような誤処理の発生を防ぐことができる。
ると、サンプリングコンデンサ１０７はチャンネルＣＨ
１の電圧をサンプリングしたままの状態であるので、チ
ャンネルＣＨ１の電圧に近い電圧がチャンネルＣＨ２の
Ａ／Ｄ変換結果として得られ、場合によっては、誤処理
を引き起こす可能性がある。しかしながら、サンプリン
グコンデンサ１０７の残留電圧がクリアされているた
め、このような誤処理の発生を防ぐことができる。
【００７０】さらには、アナログスイッチ１０８をＯＦ
Ｆにしたまま、サンプリングコンデンサ１０７の残留電
圧だけをクリアしていた場合、ノード１２６の寄生容量
にはチャンネルＣＨ１の電圧が保持されたままの状態で
あるため、チャンネルＣＨ２の電圧のＡ／Ｄ変換動作の
際に、サンプリングコンデンサ１０７とノード１２６の
寄生容量とで容量分圧が起こる。
Ｆにしたまま、サンプリングコンデンサ１０７の残留電
圧だけをクリアしていた場合、ノード１２６の寄生容量
にはチャンネルＣＨ１の電圧が保持されたままの状態で
あるため、チャンネルＣＨ２の電圧のＡ／Ｄ変換動作の
際に、サンプリングコンデンサ１０７とノード１２６の
寄生容量とで容量分圧が起こる。
【００７１】ノード１２６の寄生容量の大きさによって
は、サンプリングコンデンサ１０７の残留電圧をクリア
した効果があまり得られない場合もある。
は、サンプリングコンデンサ１０７の残留電圧をクリア
した効果があまり得られない場合もある。
【００７２】しかしながら、本実施形態に係るＡ／Ｄ変
換器１０１においては、アナログスイッチ１０８もＯＮ
にしてノード１２６の寄生容量の残留電圧も同時にクリ
アしているため、このような問題は起こらない。
換器１０１においては、アナログスイッチ１０８もＯＮ
にしてノード１２６の寄生容量の残留電圧も同時にクリ
アしているため、このような問題は起こらない。
【００７３】また、チャンネルＣＨ２に接続されたセン
サ（図示せず）がゼロスケール付近の電圧を出力するこ
とがないセンサである場合には、Ａ／Ｄ変換結果として
得られたゼロスケール付近の電圧は異常電圧と判定する
ことができ、何らかの故障が起こっていると判定するこ
とができる。このため、直ちに、その故障に対する処理
を行うことができる。
サ（図示せず）がゼロスケール付近の電圧を出力するこ
とがないセンサである場合には、Ａ／Ｄ変換結果として
得られたゼロスケール付近の電圧は異常電圧と判定する
ことができ、何らかの故障が起こっていると判定するこ
とができる。このため、直ちに、その故障に対する処理
を行うことができる。
【００７４】以上のように、本実施形態に係るＡ／Ｄ変
換器１０１によれば、アナログ入力部分のオープン故障
が起こった場合であっても、誤処理の発生を防止するこ
とができ、さらには、故障が起こったことを判定するこ
とができ、Ａ／Ｄ変換器１０１を搭載した装置の信頼性
を高めることができる。
換器１０１によれば、アナログ入力部分のオープン故障
が起こった場合であっても、誤処理の発生を防止するこ
とができ、さらには、故障が起こったことを判定するこ
とができ、Ａ／Ｄ変換器１０１を搭載した装置の信頼性
を高めることができる。
【００７５】以下に、本実施形態に係るＡ／Ｄ変換器１
０１により得られる効果を具体的に説明する。
０１により得られる効果を具体的に説明する。
【００７６】第一の効果は、Ａ／Ｄ変換器１０１を含む
装置の信頼性を高めることができるということである。
装置の信頼性を高めることができるということである。
【００７７】その理由は、Ａ／Ｄ変換器１０１によっ
て、Ａ／Ｄ変換後にサンプリングコンデンサ１０７及び
それに関連する内部ノード１２６の電荷をクリアされる
からである。
て、Ａ／Ｄ変換後にサンプリングコンデンサ１０７及び
それに関連する内部ノード１２６の電荷をクリアされる
からである。
【００７８】このように、アナログ入力部分のオープン
故障が発生した場合でも、故障発生以前にＡ／Ｄ変換し
たチャンネルの電圧はクリアされているため、故障発生
以前にＡ／Ｄ変換したチャンネルの電圧を再度Ａ／Ｄ変
換することに起因して誤った変換結果を得て、誤った処
理に入ることを防ぐことができる。
故障が発生した場合でも、故障発生以前にＡ／Ｄ変換し
たチャンネルの電圧はクリアされているため、故障発生
以前にＡ／Ｄ変換したチャンネルの電圧を再度Ａ／Ｄ変
換することに起因して誤った変換結果を得て、誤った処
理に入ることを防ぐことができる。
【００７９】第二の効果は、アナログ入力端子を１端子
も無駄にする必要がないということである。
も無駄にする必要がないということである。
【００８０】その理由は、図１に示した本実施形態に係
るＡ／Ｄ変換器１０１のブロック図から明らかであるよ
うに、サンプリングコンデンサ１０７に保持された電圧
をクリアするために特定のアナログ入力端子をＧＮＤに
接続する必要がないからである。
るＡ／Ｄ変換器１０１のブロック図から明らかであるよ
うに、サンプリングコンデンサ１０７に保持された電圧
をクリアするために特定のアナログ入力端子をＧＮＤに
接続する必要がないからである。
【００８１】第三の効果は、図１０に示した充放電回路
１０１３のような特別な充放電回路を設ける必要がない
という点である。これにより、消費電流の増加も防ぐこ
とが可能である。
１０１３のような特別な充放電回路を設ける必要がない
という点である。これにより、消費電流の増加も防ぐこ
とが可能である。
【００８２】その理由は、サンプリングコンデンサ１０
７に保持された電圧を、充放電回路ではなく、内蔵した
Ｄ／Ａ変換器１０４を使用してクリアすることができる
からである。
７に保持された電圧を、充放電回路ではなく、内蔵した
Ｄ／Ａ変換器１０４を使用してクリアすることができる
からである。
【００８３】第四の効果は、サンプリングコンデンサ１
０７に保持された電圧をクリアする際のクリアの仕方を
任意に設定できることである。これにより、使用するセ
ンサの特性に合わせて、ゼロスケール側にクリアするの
か、あるいは、フルスケール側にクリアするのかを決め
ることが可能になる。
０７に保持された電圧をクリアする際のクリアの仕方を
任意に設定できることである。これにより、使用するセ
ンサの特性に合わせて、ゼロスケール側にクリアするの
か、あるいは、フルスケール側にクリアするのかを決め
ることが可能になる。
【００８４】その理由は、Ａ／Ｄ変換終了後の電荷クリ
ア期間に設定する逐次比較レジスタ１０５の値をゼロス
ケールに、あるいは、フルスケールに、あるいは、ゼロ
スケールとフルスケールとの間の任意の値に設定するこ
とが可能であるように構成されているためである。 （第二の実施形態）図３は、本発明の第二の実施形態に
係るＡ／Ｄ変換器２０１の構造を示すブロック図であ
り、図４は、Ａ／Ｄ変換器２０１の動作を示すタイミン
グチャートである。
ア期間に設定する逐次比較レジスタ１０５の値をゼロス
ケールに、あるいは、フルスケールに、あるいは、ゼロ
スケールとフルスケールとの間の任意の値に設定するこ
とが可能であるように構成されているためである。 （第二の実施形態）図３は、本発明の第二の実施形態に
係るＡ／Ｄ変換器２０１の構造を示すブロック図であ
り、図４は、Ａ／Ｄ変換器２０１の動作を示すタイミン
グチャートである。
【００８５】本実施形態に係るＡ／Ｄ変換器２０１は、
図１に示した第一の実施形態に係るＡ／Ｄ変換器１０１
と同一の構造を有しているが、以下に述べるように、本
実施形態に係るＡ／Ｄ変換器２０１においては、サンプ
リングコンデンサ１０７の放電電圧の値が第一の実施形
態に係るＡ／Ｄ変換器１０１における値とは異なってい
る。
図１に示した第一の実施形態に係るＡ／Ｄ変換器１０１
と同一の構造を有しているが、以下に述べるように、本
実施形態に係るＡ／Ｄ変換器２０１においては、サンプ
リングコンデンサ１０７の放電電圧の値が第一の実施形
態に係るＡ／Ｄ変換器１０１における値とは異なってい
る。
【００８６】すなわち、第一の実施形態に係るＡ／Ｄ変
換器１０１においては、サンプリングコンデンサ１０７
の放電電圧をゼロスケール側に設定していたのに対し
て、本実施形態に係るＡ／Ｄ変換器２０１においては、
サンプリングコンデンサ１０７の放電電圧をフルスケー
ル側に設定する。
換器１０１においては、サンプリングコンデンサ１０７
の放電電圧をゼロスケール側に設定していたのに対し
て、本実施形態に係るＡ／Ｄ変換器２０１においては、
サンプリングコンデンサ１０７の放電電圧をフルスケー
ル側に設定する。
【００８７】具体的には、第一の実施形態に係るＡ／Ｄ
変換器１０１においては、タイミング制御回路１０６が
逐次比較レジスタ１０５にリセット信号１２４を出力し
ていたのに対して、本実施形態に係るＡ／Ｄ変換器２０
１においては、タイミング制御回路１０６が逐次比較レ
ジスタ１０５にセット信号２２３を出力している。この
ため、図４のタイミングチャートに示すように、Ａ／Ｄ
変換終了後において、逐次比較レジスタ１０５はＦＦＨ
にセットされ、サンプリングコンデンサ１０７はフルス
ケール側にクリアされる。 （第三の実施形態）図５は、本発明の第三の実施形態に
係るＡ／Ｄ変換器３０１の構造を示すブロック図であ
る。
変換器１０１においては、タイミング制御回路１０６が
逐次比較レジスタ１０５にリセット信号１２４を出力し
ていたのに対して、本実施形態に係るＡ／Ｄ変換器２０
１においては、タイミング制御回路１０６が逐次比較レ
ジスタ１０５にセット信号２２３を出力している。この
ため、図４のタイミングチャートに示すように、Ａ／Ｄ
変換終了後において、逐次比較レジスタ１０５はＦＦＨ
にセットされ、サンプリングコンデンサ１０７はフルス
ケール側にクリアされる。 （第三の実施形態）図５は、本発明の第三の実施形態に
係るＡ／Ｄ変換器３０１の構造を示すブロック図であ
る。
【００８８】本実施形態に係るＡ／Ｄ変換器３０１は、
図１に示した第一の実施形態に係るＡ／Ｄ変換器１０１
と比較して、選択回路３２７を追加的に備えている。
図１に示した第一の実施形態に係るＡ／Ｄ変換器１０１
と比較して、選択回路３２７を追加的に備えている。
【００８９】選択回路３２７は二つのＡＮＤ回路３２７
ａ、３２７ｂからなっており、それぞれにはタイミング
制御回路１０６からの出力信号と、外部信号としてのモ
ード信号３２６が入力される。ＡＮＤ回路３２７ａ、３
２７ｂはこれら二つの信号に基づく論理演算を行い、選
択回路３２７は、ＡＮＤ回路３２７ａから逐次比較レジ
スタ１０５にリセット信号３２４を送信するか、あるい
は、ＡＮＤ回路３２７ｂから逐次比較レジスタ１０５に
セット信号３２５を送信する。
ａ、３２７ｂからなっており、それぞれにはタイミング
制御回路１０６からの出力信号と、外部信号としてのモ
ード信号３２６が入力される。ＡＮＤ回路３２７ａ、３
２７ｂはこれら二つの信号に基づく論理演算を行い、選
択回路３２７は、ＡＮＤ回路３２７ａから逐次比較レジ
スタ１０５にリセット信号３２４を送信するか、あるい
は、ＡＮＤ回路３２７ｂから逐次比較レジスタ１０５に
セット信号３２５を送信する。
【００９０】第三の実施形態に係るＡ／Ｄ変換器３０１
によれば、選択回路３２７が受信するモード信号３２６
に応じて、逐次比較レジスタ１０５をセットするか、あ
るいは、リセットするかを選択することが可能である。
これにより、サンプリングコンデンサ１０７をゼロスケ
ール側にクリアするか、あるいは、フルスケール側にク
リアするかを選択することができる。 （第四の実施形態）図６は、本発明の第四の実施形態に
係るＡ／Ｄ変換器４０１の構造を示すブロック図であ
る。
によれば、選択回路３２７が受信するモード信号３２６
に応じて、逐次比較レジスタ１０５をセットするか、あ
るいは、リセットするかを選択することが可能である。
これにより、サンプリングコンデンサ１０７をゼロスケ
ール側にクリアするか、あるいは、フルスケール側にク
リアするかを選択することができる。 （第四の実施形態）図６は、本発明の第四の実施形態に
係るＡ／Ｄ変換器４０１の構造を示すブロック図であ
る。
【００９１】本実施形態に係るＡ／Ｄ変換器４０１は、
図１に示した第一の実施形態に係るＡ／Ｄ変換器１０１
と比較して、逐次比較レジスタ４０５の構造が第一の実
施形態における逐次比較レジスタ１０５の構造と異なっ
ている。逐次比較レジスタ４０５以外の構造は、第一の
実施形態に係るＡ／Ｄ変換器１０１の構造と同一であ
る。
図１に示した第一の実施形態に係るＡ／Ｄ変換器１０１
と比較して、逐次比較レジスタ４０５の構造が第一の実
施形態における逐次比較レジスタ１０５の構造と異なっ
ている。逐次比較レジスタ４０５以外の構造は、第一の
実施形態に係るＡ／Ｄ変換器１０１の構造と同一であ
る。
【００９２】具体的には、本実施形態における逐次比較
レジスタ４０５には外部から電荷クリア用データ６２５
が入力されるようになっている。逐次比較レジスタ４０
５の値は、Ａ／Ｄ変換終了後、電荷クリア用データ４２
５が示す値に設定される。このため、使用するセンサの
特性に合わせて、サンプリングコンデンサ１０７の電位
を任意の電位に設定することができる。
レジスタ４０５には外部から電荷クリア用データ６２５
が入力されるようになっている。逐次比較レジスタ４０
５の値は、Ａ／Ｄ変換終了後、電荷クリア用データ４２
５が示す値に設定される。このため、使用するセンサの
特性に合わせて、サンプリングコンデンサ１０７の電位
を任意の電位に設定することができる。
【００９３】このように、本実施形態に係るＡ／Ｄ変換
器４０１によれば、電荷クリア期間における逐次比較レ
ジスタ４０５の値を任意に設定することが可能である。 （第五の実施形態）図７は、本発明の第五の実施形態に
係るＡ／Ｄ変換器５０１の構造を示すブロック図であ
る。
器４０１によれば、電荷クリア期間における逐次比較レ
ジスタ４０５の値を任意に設定することが可能である。 （第五の実施形態）図７は、本発明の第五の実施形態に
係るＡ／Ｄ変換器５０１の構造を示すブロック図であ
る。
【００９４】本実施形態に係るＡ／Ｄ変換器５０１は、
図１に示した第一の実施形態に係るＡ／Ｄ変換器１０１
と比較して、以下の点においてのみ相違し、以下の点以
外の構造は第一の実施形態に係るＡ／Ｄ変換器１０１と
同一である。
図１に示した第一の実施形態に係るＡ／Ｄ変換器１０１
と比較して、以下の点においてのみ相違し、以下の点以
外の構造は第一の実施形態に係るＡ／Ｄ変換器１０１と
同一である。
【００９５】第一の相違点は、本実施形態に係るＡ／Ｄ
変換器５０１は第一の実施形態に係るＡ／Ｄ変換器１０
１が備えていたようなスイッチ１０９は備えておらず、
それに代わって、本実施形態におけるサンプリングコン
デンサ５０７は一端において常にＧＮＤに接続されてい
る点である。
変換器５０１は第一の実施形態に係るＡ／Ｄ変換器１０
１が備えていたようなスイッチ１０９は備えておらず、
それに代わって、本実施形態におけるサンプリングコン
デンサ５０７は一端において常にＧＮＤに接続されてい
る点である。
【００９６】第二の相違点は、Ｄ／Ａ変換器７０４の出
力電圧が常にコンパレータ１０３に直接入力される点で
ある。
力電圧が常にコンパレータ１０３に直接入力される点で
ある。
【００９７】本実施形態に係るＡ／Ｄ変換器５０１にお
いては、サンプリングコンデンサ５０７にサンプリング
した電圧とＤ／Ａ変換器７０４の出力電圧はともにコン
パレータ１０３に直接入力され、コンパレータ１０３に
おいて比較される。この場合においても、電荷クリア期
間にアナログスイッチ１０８、１１４をＯＮさせること
により、Ｄ／Ａ変換器７０４により、サンプリングコン
デンサ５０７の残留電圧をクリアすることができる。 （第六の実施形態）図８は、本実施形態に係るＡ／Ｄ変
換器の動作を示すタイミングチャートである。
いては、サンプリングコンデンサ５０７にサンプリング
した電圧とＤ／Ａ変換器７０４の出力電圧はともにコン
パレータ１０３に直接入力され、コンパレータ１０３に
おいて比較される。この場合においても、電荷クリア期
間にアナログスイッチ１０８、１１４をＯＮさせること
により、Ｄ／Ａ変換器７０４により、サンプリングコン
デンサ５０７の残留電圧をクリアすることができる。 （第六の実施形態）図８は、本実施形態に係るＡ／Ｄ変
換器の動作を示すタイミングチャートである。
【００９８】図１から図７に示した第一乃至第五の実施
形態に係るＡ／Ｄ変換器１０１、２０１、３０１、４０
１、５０１においては、Ａ／Ｄ変換終了後に、電荷クリ
ア期間が設けられていたが、図８に示すように、Ａ／Ｄ
変換開始信号が入力された直後に電荷クリア期間を経
て、サンプリング期間に入るように制御しても、第一乃
至第五の実施形態と同様の効果を得ることができる。
形態に係るＡ／Ｄ変換器１０１、２０１、３０１、４０
１、５０１においては、Ａ／Ｄ変換終了後に、電荷クリ
ア期間が設けられていたが、図８に示すように、Ａ／Ｄ
変換開始信号が入力された直後に電荷クリア期間を経
て、サンプリング期間に入るように制御しても、第一乃
至第五の実施形態と同様の効果を得ることができる。
【００９９】
【発明の効果】以上のように、本発明に係るアナログ−
ディジタル変換器及びアナログ−ディジタル変換方法に
よれば、次のような効果を得ることができる。
ディジタル変換器及びアナログ−ディジタル変換方法に
よれば、次のような効果を得ることができる。
【０１００】第一に、本発明に係るＡ／Ｄ変換器を適用
した装置の信頼性を高めることができる。
した装置の信頼性を高めることができる。
【０１０１】本発明に係るＡ／Ｄ変換器によれば、アナ
ログ入力部分のオープン故障が発生した場合であって
も、故障発生以前にＡ／Ｄ変換したチャンネルの電圧は
クリアされる。このため、故障発生以前にＡ／Ｄ変換し
たチャンネルの電圧を再度Ａ／Ｄ変換することに起因す
る誤った変換結果の出力ひいては誤処理を防止すること
ができる。
ログ入力部分のオープン故障が発生した場合であって
も、故障発生以前にＡ／Ｄ変換したチャンネルの電圧は
クリアされる。このため、故障発生以前にＡ／Ｄ変換し
たチャンネルの電圧を再度Ａ／Ｄ変換することに起因す
る誤った変換結果の出力ひいては誤処理を防止すること
ができる。
【０１０２】第二に、アナログ入力端子を無駄にする必
要がなくなる。
要がなくなる。
【０１０３】従来のアナログ−ディジタル変換器におい
ては、サンプリングコンデンサに保持された電圧をクリ
アするために特定のアナログ入力端子をＧＮＤに接続す
る必要があったが、本発明に係るＡ／Ｄ変換器において
は、Ａ／Ｄ変換器に内蔵されたＤ／Ａ変換器により、サ
ンプリングコンデンサの残存電荷をクリアするため、特
定のアナログ入力端子をＧＮＤに接続する必要性はなく
なった。
ては、サンプリングコンデンサに保持された電圧をクリ
アするために特定のアナログ入力端子をＧＮＤに接続す
る必要があったが、本発明に係るＡ／Ｄ変換器において
は、Ａ／Ｄ変換器に内蔵されたＤ／Ａ変換器により、サ
ンプリングコンデンサの残存電荷をクリアするため、特
定のアナログ入力端子をＧＮＤに接続する必要性はなく
なった。
【０１０４】第三に、従来のＡ／Ｄ変換器が有していた
充放電回路のような特別な充放電回路を設ける必要がな
い。
充放電回路のような特別な充放電回路を設ける必要がな
い。
【０１０５】これに伴って、充放電回路を駆動するため
の電流を低減することができるので、消費電流の増加を
防ぐことも可能である。
の電流を低減することができるので、消費電流の増加を
防ぐことも可能である。
【０１０６】第四に、Ａ／Ｄ変換終了後の電荷クリア期
間に設定する逐次比較レジスタの値をゼロスケールに、
あるいは、フルスケールに、あるいは、ゼロスケールと
フルスケールとの間の任意の値に設定することが可能で
ある。
間に設定する逐次比較レジスタの値をゼロスケールに、
あるいは、フルスケールに、あるいは、ゼロスケールと
フルスケールとの間の任意の値に設定することが可能で
ある。
【０１０７】このため、使用するセンサの特性に合わせ
て、ゼロスケール側にクリアするのか、あるいは、フル
スケール側にクリアするのかを決めることが可能にな
る。
て、ゼロスケール側にクリアするのか、あるいは、フル
スケール側にクリアするのかを決めることが可能にな
る。
【図１】本発明の第一の実施形態に係るアナログ−ディ
ジタル変換器の構造を示すブロック図である。
ジタル変換器の構造を示すブロック図である。
【図２】図１に示した本発明の第一の実施形態に係るア
ナログ−ディジタル変換器の動作を示すタイミングチャ
ートである。
ナログ−ディジタル変換器の動作を示すタイミングチャ
ートである。
【図３】本発明の第二の実施形態に係るアナログ−ディ
ジタル変換器の構造を示すブロック図である。
ジタル変換器の構造を示すブロック図である。
【図４】図３に示した本発明の第二の実施形態に係るア
ナログ−ディジタル変換器の動作を示すタイミングチャ
ートである。
ナログ−ディジタル変換器の動作を示すタイミングチャ
ートである。
【図５】本発明の第三の実施形態に係るアナログ−ディ
ジタル変換器の構造を示すブロック図である。
ジタル変換器の構造を示すブロック図である。
【図６】本発明の第四の実施形態に係るアナログ−ディ
ジタル変換器の構造を示すブロック図である。
ジタル変換器の構造を示すブロック図である。
【図７】本発明の第五の実施形態に係るアナログ−ディ
ジタル変換器の構造を示すブロック図である。
ジタル変換器の構造を示すブロック図である。
【図８】本発明の第六の実施形態に係るアナログ−ディ
ジタル変換器の動作を示すタイミングチャートである。
ジタル変換器の動作を示すタイミングチャートである。
【図９】第一の従来のアナログ−ディジタル変換器の構
造を示すブロック図である。
造を示すブロック図である。
【図１０】第二の従来のアナログ−ディジタル変換器の
構造を示すブロック図である。
構造を示すブロック図である。
【図１１】第三の従来のアナログ−ディジタル変換器の
構造を示すブロック図である。
構造を示すブロック図である。
１０１ 第一の実施形態に係るＡ／Ｄ変換器
１０２ チャンネル選択部
１０３ コンパレータ
１０４ ディジタル−アナログ（Ｄ／Ａ）変換器
１０５ 逐次比較レジスタ
１０６ タイミング制御部
１０７、５０７ サンプリングコンデンサ
１０８、１０９、１１４ アナログスイッチ
１１５、１１６、１１７ アナログ入力端子
２０１ 第二の実施形態に係るＡ／Ｄ変換器
３０１ 第三の実施形態に係るＡ／Ｄ変換器
３２７ 選択回路
４０１ 第四の実施形態に係るＡ／Ｄ変換器
５０１ 第五の実施形態に係るＡ／Ｄ変換器
Claims (17)
- 【請求項１】 サンプリングコンデンサ及びディジタル
−アナログ変換器を備えるアナログ−ディジタル変換器
であって、 前記ディジタル−アナログ変換器は、前記アナログ−デ
ィジタル変換器によるアナログ−ディジタル変換の前ま
たは後において、前記サンプリングコンデンサの残留電
圧の放電を行うものであるアナログ−ディジタル変換
器。 - 【請求項２】 前記ディジタル−アナログ変換器は、前
記サンプリングコンデンサの残留電圧の放電をゼロスケ
ール電圧、フルスケール電圧または前記ゼロスケール電
圧と前記フルスケール電圧の間の任意の電圧に設定でき
ることを特徴とする請求項１に記載のアナログ−ディジ
タル変換器。 - 【請求項３】 複数のアナログ入力端子と、 前記複数のアナログ入力端子から一つのアナログ入力端
子を選択するチャンネル選択手段と、 前記チャンネル選択手段により選択されたアナログ入力
端子の電圧がサンプリングされるサンプリングコンデン
サと、 ディジタル−アナログ変換器と、 前記ディジタル−アナログ変換器の出力を前記サンプリ
ングコンデンサに接続する第一のスイッチと、 前記サンプリングコンデンサの出力を入力とする入力端
子と、接地されている入力端子とを有するコンパレータ
と、 前記コンパレータの出力に応じて、前記ディジタル−ア
ナログ変換器を制御するレジスタと、 を備え、 前記ディジタル−アナログ変換器は、アナログ−ディジ
タル変換の前または後において、前記サンプリングコン
デンサの残留電圧の放電を行うものであるアナログ−デ
ィジタル変換器。 - 【請求項４】 前記ディジタル−アナログ変換器は、前
記サンプリングコンデンサの残留電圧の放電をゼロスケ
ール電圧、フルスケール電圧または前記ゼロスケール電
圧と前記フルスケール電圧の間の任意の電圧に設定でき
ることを特徴とする請求項３に記載のアナログ−ディジ
タル変換器。 - 【請求項５】 前記チャンネル選択手段により選択され
たアナログ入力端子の電圧を前記サンプリングコンデン
サにサンプリングする第二のスイッチを備えており、前
記第二のスイッチをオンにすることにより、前記チャン
ネル選択手段と前記サンプリングコンデンサとの間のノ
ードに存在する寄生容量を排除することができることを
特徴とする請求項３または４に記載のアナログ−ディジ
タル変換器。 - 【請求項６】 アナログ−ディジタル変換器の作動タイ
ミングを制御するタイミング制御手段をさらに備えてお
り、 前記レジスタは、前記タイミング制御手段からのタイミ
ング信号によって、アナログ−ディジタル変換終了後に
おいて、前記サンプリングコンデンサの放電電圧をゼロ
スケール電圧またはフルスケール電圧に設定するように
セットされることを特徴とする請求項３または４に記載
のアナログ−ディジタル変換器。 - 【請求項７】 外部からの信号を受信して、前記サンプ
リングコンデンサの放電電圧をゼロスケール電圧または
フルスケール電圧のいずれかに設定する信号を前記レジ
スタに送信する選択回路を備えていることを特徴とする
請求項３または４に記載のアナログ−ディジタル変換
器。 - 【請求項８】 前記レジスタは、アナログ−ディジタル
変換終了後において、外部から入力される電荷クリア用
データに応じて、前記サンプリングコンデンサの放電電
位を設定するものであることを特徴とする請求項３また
は４に記載のアナログ−ディジタル変換器。 - 【請求項９】 前記コンパレータは、前記サンプリング
コンデンサにサンプリングされた電圧と、前記ディジタ
ル−アナログ変換器の出力電圧とを比較することを特徴
とする請求項３に記載のアナログ−ディジタル変換器。 - 【請求項１０】 前記チャンネル選択手段により選択さ
れたアナログ入力端子の電圧を前記サンプリングコンデ
ンサにサンプリングする第二のスイッチをさらに備えて
おり、 電荷クリア期間において前記第一及び第二のスイッチを
オンにすることにより、前記ディジタル−アナログ変換
器が前記サンプリングコンデンサの残留電圧を消去する
ことを特徴とする請求項９に記載のアナログ−ディジタ
ル変換器。 - 【請求項１１】 アナログ−ディジタル変換開始後であ
って、サンプリング期間前に、電荷クリア期間を設けた
ことを特徴とする請求項３乃至１０の何れか一項に記載
のアナログ−ディジタル変換器。 - 【請求項１２】 サンプリングコンデンサ及びディジタ
ル−アナログ変換器を備えるアナログ−ディジタル変換
器において実施されるアナログ−ディジタル変換方法で
あって、 アナログ−ディジタル変換を実行する過程と、 前記アナログ−ディジタル変換の前または後において、
前記ディジタル−アナログ変換器により、前記サンプリ
ングコンデンサの残留電圧の放電を行う過程と、 を備えるアナログ−ディジタル変換方法。 - 【請求項１３】 前記サンプリングコンデンサの残留電
圧の放電をゼロスケール電圧、フルスケール電圧または
前記ゼロスケール電圧と前記フルスケール電圧の間の任
意の電圧に設定する過程を備えることを特徴とする請求
項１２に記載のアナログ−ディジタル変換方法。 - 【請求項１４】 サンプリングコンデンサ及びディジタ
ル−アナログ変換器を備えるアナログ−ディジタル変換
器において実施されるアナログ−ディジタル変換方法で
あって、 一のアナログ入力端子の電圧を前記サンプリングコンデ
ンサにサンプリングする第一の過程と、 サンプリングした電圧と前記ディジタル−アナログ変換
器の出力電圧とを比較する第二の過程と、 前記第二の過程における出力に応じて、次に比較する電
圧を決定し、これらの動作を繰り返すことにより、アナ
ログ−ディジタル変換を行う第三の過程と、 アナログ−ディジタル変換終了後において、前記ディジ
タル−アナログ変換器を制御するレジスタをリセット
し、前記ディジタル−アナログ変換器の出力電圧をサン
プリングする第四の過程と、 前記レジスタに設定された値に応じて、前記サンプリン
グコンデンサに所定の電圧がサンプリングされる第五の
過程と、 を備えるアナログ−ディジタル変換方法。 - 【請求項１５】 前記サンプリングコンデンサにサンプ
リングされる所定の電圧をゼロスケール電圧、フルスケ
ール電圧または前記ゼロスケール電圧と前記フルスケー
ル電圧の間の任意の電圧に設定する第六の過程を備える
ことを特徴とする請求項１４に記載のアナログ−ディジ
タル変換方法。 - 【請求項１６】 前記第六の過程においては、外部から
の信号に応じて、前記サンプリングコンデンサにサンプ
リングされる電圧をゼロスケール電圧またはフルスケー
ル電圧のいずれかに設定することを特徴とする請求項１
５に記載のアナログ−ディジタル変換方法。 - 【請求項１７】 アナログ−ディジタル変換終了後にお
いて、外部から入力される電荷クリア用データに応じ
て、前記サンプリングコンデンサにサンプリングされる
電圧を設定する第七の過程を備えることを特徴とする請
求項１４に記載のアナログ−ディジタル変換方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002050998A JP2003258639A (ja) | 2002-02-27 | 2002-02-27 | アナログ−ディジタル変換器 |
| EP03004090A EP1341312A1 (en) | 2002-02-27 | 2003-02-25 | Analog-digital converter and method for converting data of the same |
| US10/374,342 US6750800B2 (en) | 2002-02-27 | 2003-02-26 | Analog-digital converter and method for converting data of the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002050998A JP2003258639A (ja) | 2002-02-27 | 2002-02-27 | アナログ−ディジタル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003258639A true JP2003258639A (ja) | 2003-09-12 |
Family
ID=27678503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002050998A Pending JP2003258639A (ja) | 2002-02-27 | 2002-02-27 | アナログ−ディジタル変換器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6750800B2 (ja) |
| EP (1) | EP1341312A1 (ja) |
| JP (1) | JP2003258639A (ja) |
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