JP2000338159A - アナログ入力装置及びその断線検出方法 - Google Patents
アナログ入力装置及びその断線検出方法Info
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- JP2000338159A JP2000338159A JP11148285A JP14828599A JP2000338159A JP 2000338159 A JP2000338159 A JP 2000338159A JP 11148285 A JP11148285 A JP 11148285A JP 14828599 A JP14828599 A JP 14828599A JP 2000338159 A JP2000338159 A JP 2000338159A
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Abstract
(57)【要約】
【課題】アナログ入力精度を維持して、入力部の断線検
出を高速化する。 【解決手段】サンプリング点（＃）からのアナログ信号
を取り込む入力回路に、サンプリングコンデンサＣｓと
放電用スイッチＳＷｄを付設する。サンプリング動作の
前に、ＳＷｄのみをＯＮしてＣｓを０に放電する。次
に、サンプリングスイッチＳＷｉをＯＮしてサンプリン
グを開始し、Ｃｓと入力コンデンサＣｉが接続される
と、Ｃｉの信号電圧Ｖｓが瞬時放電、Ｃｓが瞬時充電さ
れるので、アンプ９に入力されるサンプリング信号は、
瞬時にＣｉ、Ｃｓの分圧比による電圧Ｖｄとなる。その
後、Ｃｉはサンプリング点から回路時定数τに従って再
充電されるので、サンプリング信号はＶｓに整定する。
しかし、サンプリング点の信号線２が短絡していると、
Ｃｉの再充電が行われないので、サンプリング信号はＶ
ｄのままとなる。このサンプリング動作をサンプリング
点毎に２回連続して行えば、断線の場合のサンプリング
信号はＣｉ、Ｃｓの分圧比に応じて低下する。
出を高速化する。 【解決手段】サンプリング点（＃）からのアナログ信号
を取り込む入力回路に、サンプリングコンデンサＣｓと
放電用スイッチＳＷｄを付設する。サンプリング動作の
前に、ＳＷｄのみをＯＮしてＣｓを０に放電する。次
に、サンプリングスイッチＳＷｉをＯＮしてサンプリン
グを開始し、Ｃｓと入力コンデンサＣｉが接続される
と、Ｃｉの信号電圧Ｖｓが瞬時放電、Ｃｓが瞬時充電さ
れるので、アンプ９に入力されるサンプリング信号は、
瞬時にＣｉ、Ｃｓの分圧比による電圧Ｖｄとなる。その
後、Ｃｉはサンプリング点から回路時定数τに従って再
充電されるので、サンプリング信号はＶｓに整定する。
しかし、サンプリング点の信号線２が短絡していると、
Ｃｉの再充電が行われないので、サンプリング信号はＶ
ｄのままとなる。このサンプリング動作をサンプリング
点毎に２回連続して行えば、断線の場合のサンプリング
信号はＣｉ、Ｃｓの分圧比に応じて低下する。
Description
【０００１】
【発明の属する技術分野】本発明は、温度センサ等のア
ナログ入力装置に関し、特に入力部の断線検出方式に関
する。
ナログ入力装置に関し、特に入力部の断線検出方式に関
する。
【０００２】
【従来の技術】アナログ入力装置の断線検出回路は、一
定電圧を高抵抗を介して入力回路に印加しておき、断線
発生時に、Ａ／Ｄ変換データをスケールアウトさせるバ
ーンアウト方式が知られている。バーンアウト電圧の印
加用抵抗として高抵抗を使用する理由は、入力信号源イ
ンピーダンスと電圧印加用抵抗との分圧による誤差を回
避するためで、通常数百ｋΩ〜数MΩの抵抗を使用して
いる。
定電圧を高抵抗を介して入力回路に印加しておき、断線
発生時に、Ａ／Ｄ変換データをスケールアウトさせるバ
ーンアウト方式が知られている。バーンアウト電圧の印
加用抵抗として高抵抗を使用する理由は、入力信号源イ
ンピーダンスと電圧印加用抵抗との分圧による誤差を回
避するためで、通常数百ｋΩ〜数MΩの抵抗を使用して
いる。
【０００３】
【発明が解決しようとする課題】バーンアウト方式によ
る断線検出方法は高抵抗を用いるため、バーンアウト回
路の時定数が大きくなり、断線からＡ／Ｄ変換データが
スケールアウトするまでに数秒〜数分の時間がかかり、
この間に誤データを取り込むと、例えばプラント制御シ
ステムを誤制御してしまう等の危険があった。
る断線検出方法は高抵抗を用いるため、バーンアウト回
路の時定数が大きくなり、断線からＡ／Ｄ変換データが
スケールアウトするまでに数秒〜数分の時間がかかり、
この間に誤データを取り込むと、例えばプラント制御シ
ステムを誤制御してしまう等の危険があった。
【０００４】この断線検出時間を高速化する手段とし
て、特開平１０−２３９１６６号の「温測定装置の断線
検出回路」では、入力フィルタ回路の前段に第２の増幅
器を追加し、断線時に第２の増幅器の出力を瞬時にスケ
ールアウトさせる。入力回路に追加の増幅器を置くこと
は高価となる。特に、多数のアナログ入力点数を有する
アナログ入力装置においては、システムのコストを大幅
に引上げ、実装効率も悪い。
て、特開平１０−２３９１６６号の「温測定装置の断線
検出回路」では、入力フィルタ回路の前段に第２の増幅
器を追加し、断線時に第２の増幅器の出力を瞬時にスケ
ールアウトさせる。入力回路に追加の増幅器を置くこと
は高価となる。特に、多数のアナログ入力点数を有する
アナログ入力装置においては、システムのコストを大幅
に引上げ、実装効率も悪い。
【０００５】本発明の目的は、従来技術の問題点に鑑
み、バーンアウト方式によらず、高速且つ高信頼に検出
できるアナログ入力装置の断線検出方法、また、多数の
アナログ入力点数を有する場合に、高速の断線検出を安
価に実現できるアナログ入力装置を提供することにあ
る。
み、バーンアウト方式によらず、高速且つ高信頼に検出
できるアナログ入力装置の断線検出方法、また、多数の
アナログ入力点数を有する場合に、高速の断線検出を安
価に実現できるアナログ入力装置を提供することにあ
る。
【０００６】
【課題を解決するための手段】上記目的を達成する本発
明は、外部の信号入力線からのアナログ信号をサンプリ
ング周期で取り込むアナログ入力装置の断線検出方法に
おいて、前記信号入力線間にそれぞれ並列接続した第１
コンデンサと第２コンデンサの間に設けた第１スイッチ
を、サンプリング期間だけオンして第１コンデンサの信
号電圧を第２コンデンサに移し、該第２コンデンサの電
圧をサンプリング信号として検出するサンプリング動作
の前に、前記第２のコンデンサのみを一旦、放電するよ
うにし、前記サンプリング期間に、前記サンプリング信
号がサンプリング初期の瞬時的変化の後に一定値となる
場合に、前記信号入力線の断線を検出することを特徴と
する。なお、前記一定値が０でないものとする。
明は、外部の信号入力線からのアナログ信号をサンプリ
ング周期で取り込むアナログ入力装置の断線検出方法に
おいて、前記信号入力線間にそれぞれ並列接続した第１
コンデンサと第２コンデンサの間に設けた第１スイッチ
を、サンプリング期間だけオンして第１コンデンサの信
号電圧を第２コンデンサに移し、該第２コンデンサの電
圧をサンプリング信号として検出するサンプリング動作
の前に、前記第２のコンデンサのみを一旦、放電するよ
うにし、前記サンプリング期間に、前記サンプリング信
号がサンプリング初期の瞬時的変化の後に一定値となる
場合に、前記信号入力線の断線を検出することを特徴と
する。なお、前記一定値が０でないものとする。
【０００７】または、前記第２コンデンサの放電とその
後に続く前記サンプリング動作を、前記信号入力線に対
し少なくとも２回続けて行い、前記サンプリング信号が
サンプリング順に一定率で低下する場合に、前記信号入
力線の断線を検出することを特徴とする。この一定率
は、前記第１及び第２コンデンサの容量比となる。
後に続く前記サンプリング動作を、前記信号入力線に対
し少なくとも２回続けて行い、前記サンプリング信号が
サンプリング順に一定率で低下する場合に、前記信号入
力線の断線を検出することを特徴とする。この一定率
は、前記第１及び第２コンデンサの容量比となる。
【０００８】また、１回目のサンプリング信号に対する
２回目の信号の低下が前記一定率を上回り、且つ、２回
目のサンプリング信号が０の場合に、前記信号入力線の
断線を検出することを特徴とする。これにより、１回目
のアナログ信号が低値で、２回目の信号が０レベルとな
って、見かけの低下率が高くなる場合にも断線の検出が
可能になる。
２回目の信号の低下が前記一定率を上回り、且つ、２回
目のサンプリング信号が０の場合に、前記信号入力線の
断線を検出することを特徴とする。これにより、１回目
のアナログ信号が低値で、２回目の信号が０レベルとな
って、見かけの低下率が高くなる場合にも断線の検出が
可能になる。
【０００９】または、第２コンデンサの電圧をサンプリ
ング信号として検出するサンプリング動作の前に、前記
第２のコンデンサのみを一旦、基準電圧まで放電するよ
うにし、前記第２のコンデンサの放電とその後に続く前
記サンプリング動作を、前記信号入力線に対し少なくと
も２回続けて行い、前記サンプリング信号がサンプリン
グ初期の瞬時的変化の後はサンプリング期間中一定値と
なるか、前記サンプリング信号がサンプリング順に一定
率で低下するか、または、サンプリング順に前後のサン
プリング信号が共に前記基準電圧となる場合に、前記信
号入力線の断線を検出することを特徴とする。これによ
れば、アナログ損号が断線により０となる場合に、サン
プリング信号が基準電圧となるので、装置故障による０
出力との区別が可能になる。
ング信号として検出するサンプリング動作の前に、前記
第２のコンデンサのみを一旦、基準電圧まで放電するよ
うにし、前記第２のコンデンサの放電とその後に続く前
記サンプリング動作を、前記信号入力線に対し少なくと
も２回続けて行い、前記サンプリング信号がサンプリン
グ初期の瞬時的変化の後はサンプリング期間中一定値と
なるか、前記サンプリング信号がサンプリング順に一定
率で低下するか、または、サンプリング順に前後のサン
プリング信号が共に前記基準電圧となる場合に、前記信
号入力線の断線を検出することを特徴とする。これによ
れば、アナログ損号が断線により０となる場合に、サン
プリング信号が基準電圧となるので、装置故障による０
出力との区別が可能になる。
【００１０】以上の本発明の方法によれば、従来と同等
のアナログ信号の検出精度を維持しながら、検出時間を
高速化できる。すなわち、本発明のアナログ入力回路は
バーンアウト断線検出方式によらないので電圧印加用の
高抵抗が不要となり、入力回路時定数を大幅に減少で
き、その分だけサンプリング時間を短縮できる。
のアナログ信号の検出精度を維持しながら、検出時間を
高速化できる。すなわち、本発明のアナログ入力回路は
バーンアウト断線検出方式によらないので電圧印加用の
高抵抗が不要となり、入力回路時定数を大幅に減少で
き、その分だけサンプリング時間を短縮できる。
【００１１】上記目的を達成する本発明のアナログ入力
装置は、複数の信号点のアナログ信号をそれぞれ信号入
力線を通じて、サンプリング周期で入力するアナログ入
力回路と、取り込んだアナログ信号をデジタルデータに
変換するＡ／Ｄ変換器と、Ａ／Ｄ変換値を信号点毎に格
納する記憶回路と、前記アナログ入力回路のサンプリン
グ動作を制御するタイミング制御回路を備え、さらに、
前記信号点毎に信号入力線に接続され、アナログ信号電
圧に充電される入力コンデンサと、該入力コンデンサと
各信号点共通の前記Ａ／Ｄ変換器をサンプリング期間だ
け接続するサンプリングスイッチと、該サンプリングス
イッチと前記Ａ／Ｄ変換器の間に前記入力コンデンサに
対し並列で各信号点共通のサンプリングコンデンサと、
該サンプリングコンデンサを放電するための放電スイッ
チを有して前記アナログ入力回路を構成し、且つ、各信
号点にサイクリックに指定されるサンプリング周期に、
該当のサンプリングスイッチをサンプリング期間だけオ
ンさせるサンプリングスイッチ制御信号と、該制御信号
の出力前に、前記放電スイッチを一定時間だけオンする
放電スイッチ制御信号を出力するタイミング制御回路
と、サンプリング期間のＡ／Ｄ変換値が開始初期を除き
一定値となる場合および／または前記信号点毎のサンプ
リング周期に２回続けて実行したサンプリングの前後の
Ａ／Ｄ変換値の低下が一定率となる場合に、前記信号入
力線の断線と判定する演算回路を設けたことを特徴とす
る。
装置は、複数の信号点のアナログ信号をそれぞれ信号入
力線を通じて、サンプリング周期で入力するアナログ入
力回路と、取り込んだアナログ信号をデジタルデータに
変換するＡ／Ｄ変換器と、Ａ／Ｄ変換値を信号点毎に格
納する記憶回路と、前記アナログ入力回路のサンプリン
グ動作を制御するタイミング制御回路を備え、さらに、
前記信号点毎に信号入力線に接続され、アナログ信号電
圧に充電される入力コンデンサと、該入力コンデンサと
各信号点共通の前記Ａ／Ｄ変換器をサンプリング期間だ
け接続するサンプリングスイッチと、該サンプリングス
イッチと前記Ａ／Ｄ変換器の間に前記入力コンデンサに
対し並列で各信号点共通のサンプリングコンデンサと、
該サンプリングコンデンサを放電するための放電スイッ
チを有して前記アナログ入力回路を構成し、且つ、各信
号点にサイクリックに指定されるサンプリング周期に、
該当のサンプリングスイッチをサンプリング期間だけオ
ンさせるサンプリングスイッチ制御信号と、該制御信号
の出力前に、前記放電スイッチを一定時間だけオンする
放電スイッチ制御信号を出力するタイミング制御回路
と、サンプリング期間のＡ／Ｄ変換値が開始初期を除き
一定値となる場合および／または前記信号点毎のサンプ
リング周期に２回続けて実行したサンプリングの前後の
Ａ／Ｄ変換値の低下が一定率となる場合に、前記信号入
力線の断線と判定する演算回路を設けたことを特徴とす
る。
【００１２】また、前記放電スイッチと直列に所定電圧
の電源を接続し、前記放電スイッチのオンによる前記サ
ンプリングコンデンサの放電レベルが前記所定電圧に維
持されるように構成したことを特徴とする。
の電源を接続し、前記放電スイッチのオンによる前記サ
ンプリングコンデンサの放電レベルが前記所定電圧に維
持されるように構成したことを特徴とする。
【００１３】また、前記タイミング制御回路は信号点毎
のサンプリング周期に、１回目のサンプリング期間には
２回のＡ／Ｄ変換を指示し、２回目のサンプリング期間
には１回のＡ／Ｄ変換を指示し、該２回目のサンプリン
グ期間の残り期間に前記演算回路が断線の判定を行うよ
うに構成したことを特徴とする。
のサンプリング周期に、１回目のサンプリング期間には
２回のＡ／Ｄ変換を指示し、２回目のサンプリング期間
には１回のＡ／Ｄ変換を指示し、該２回目のサンプリン
グ期間の残り期間に前記演算回路が断線の判定を行うよ
うに構成したことを特徴とする。
【００１４】なお、断線検出時にＡ／Ｄ変換値に断線検
出ビットを付加したデータ形式で、前記記憶装置に格納
するようにしてもよい。
出ビットを付加したデータ形式で、前記記憶装置に格納
するようにしてもよい。
【００１５】本発明のアナログ入力装置によれば、バー
ンアウト断線検出方式によらないので高抵抗やアンプの
追加の必要がなく、アナログ入力点が多数となる場合の
装置価格を低減でき、且つ、コンパクトに構成できる。
ンアウト断線検出方式によらないので高抵抗やアンプの
追加の必要がなく、アナログ入力点が多数となる場合の
装置価格を低減でき、且つ、コンパクトに構成できる。
【００１６】
【発明の実施の形態】以下、本発明の実施形態を図面に
より詳細に説明する。図１は、本発明の一実例となるア
ナログ入力装置の構成を示す。本アナログ入力装置は、
計算機を用いて多数のアナログ入力点数をサンプリング
する構成で、プラント制御装置のＡＩ（アナログ入力）
装置等に適用される。
より詳細に説明する。図１は、本発明の一実例となるア
ナログ入力装置の構成を示す。本アナログ入力装置は、
計算機を用いて多数のアナログ入力点数をサンプリング
する構成で、プラント制御装置のＡＩ（アナログ入力）
装置等に適用される。
【００１７】本アナログ入力装置は、各点（＃０＃〜１
５）のアナログ入力信号を信号取り込み回路１のサンプ
リングスイッチ（ＳＷｉ）４で順次選択する。ＳＷｉの
ＯＮ／ＯＦＦはタイミング制御回路７から制御される。
ＳＷｉのＯＮにより、選択されたアナログ入力信号はオ
ペアンプ９で増幅される。この信号取り込み回路１から
オペアンプ９までがアナログ入力回路を形成する。
５）のアナログ入力信号を信号取り込み回路１のサンプ
リングスイッチ（ＳＷｉ）４で順次選択する。ＳＷｉの
ＯＮ／ＯＦＦはタイミング制御回路７から制御される。
ＳＷｉのＯＮにより、選択されたアナログ入力信号はオ
ペアンプ９で増幅される。この信号取り込み回路１から
オペアンプ９までがアナログ入力回路を形成する。
【００１８】オペアンプ９で増幅されたアナログ入力信
号は、Ａ／Ｄ変換器１０でディジタルデータに変換され
る。Ａ／Ｄ変換データ１２はＡ／Ｄ変換データ記憶回路
６に一旦格納され、その後、演算回路８においてＡ／Ｄ
変換データをもとに断線の有無を判定後、Ａ／Ｄ変換デ
ータに断線検出ビット１１を付加した形式で再度、Ａ／
Ｄ変換データ記憶回路６に出力用データとして格納され
る。この出力用データは、外部機器からの読み出し要求
に応じて外部接続回路１３を介して、例えば、図示して
いないプラント制御装置に出力される。
号は、Ａ／Ｄ変換器１０でディジタルデータに変換され
る。Ａ／Ｄ変換データ１２はＡ／Ｄ変換データ記憶回路
６に一旦格納され、その後、演算回路８においてＡ／Ｄ
変換データをもとに断線の有無を判定後、Ａ／Ｄ変換デ
ータに断線検出ビット１１を付加した形式で再度、Ａ／
Ｄ変換データ記憶回路６に出力用データとして格納され
る。この出力用データは、外部機器からの読み出し要求
に応じて外部接続回路１３を介して、例えば、図示して
いないプラント制御装置に出力される。
【００１９】本実施例のアナログ入力回路では、信号取
り込み回路１とオペアンプ９の間に、サンプリングコン
デンサ（Ｃｓ）２と放電用スイッチ（ＳＷｄ）３を設け
ている。そして、信号取り込み回路１の入力コンデンサ
（Ｃｉ）５をサンプリングスイッチ４のＯＮによりＣｓ
と接続するサンプリング動作の前に、必ず放電用スイッ
チ２をＯＮしてＣｓを放電する。スイッチ２のＯＮ／Ｏ
ＦＦも、タイミング制御回路７により制御される。
り込み回路１とオペアンプ９の間に、サンプリングコン
デンサ（Ｃｓ）２と放電用スイッチ（ＳＷｄ）３を設け
ている。そして、信号取り込み回路１の入力コンデンサ
（Ｃｉ）５をサンプリングスイッチ４のＯＮによりＣｓ
と接続するサンプリング動作の前に、必ず放電用スイッ
チ２をＯＮしてＣｓを放電する。スイッチ２のＯＮ／Ｏ
ＦＦも、タイミング制御回路７により制御される。
【００２０】サンプリング動作で、ＳＷｉがＯＮする
と、Ｃｉの電圧ＶｓがＣｓを経由して瞬時に放電し、そ
の後、回路時定数に従って信号電圧Ｖｓまで再充電され
るので、アンプ９の入力電圧はＶｓになる。一方、入力
ケーブル１４が断線していると、ＳＷｉＯＮによるＣｉ
の放電後、信号電圧Ｖｓによる再充電が行われないの
で、断線前のＣｉの電圧Ｖｓを分圧したＣｓの電圧Ｖｄ
がアンプ９の入力電圧となり、この電圧Ｖｄはサンプリ
ングの度に低下して０に収斂する。本実施例では、アナ
ログ入力信号の断線時の減衰特性を利用して、アナログ
信号入力部の断線を検出する。
と、Ｃｉの電圧ＶｓがＣｓを経由して瞬時に放電し、そ
の後、回路時定数に従って信号電圧Ｖｓまで再充電され
るので、アンプ９の入力電圧はＶｓになる。一方、入力
ケーブル１４が断線していると、ＳＷｉＯＮによるＣｉ
の放電後、信号電圧Ｖｓによる再充電が行われないの
で、断線前のＣｉの電圧Ｖｓを分圧したＣｓの電圧Ｖｄ
がアンプ９の入力電圧となり、この電圧Ｖｄはサンプリ
ングの度に低下して０に収斂する。本実施例では、アナ
ログ入力信号の断線時の減衰特性を利用して、アナログ
信号入力部の断線を検出する。
【００２１】図２は本実施例の断線検出方法の説明図
で、（ａ）に１点（＃０）のアナログ信号入力回路、
（ｂ）に入力回路の動作タイムチャートを示す。サンプ
リングスイッチＳＷｉは１サンプリング周期Ｔにサンプ
リング時間ｔｓのＯＮ／ＯＦＦ動作（周期Ｔ１）を２回
繰り返している。また、放電スイッチＳＷｄはＳＷｉが
ＯＮとなる直前に、放電時間ｔｄのＯＮ／ＯＦＦ動作
（周期Ｔ１）を繰り返している。
で、（ａ）に１点（＃０）のアナログ信号入力回路、
（ｂ）に入力回路の動作タイムチャートを示す。サンプ
リングスイッチＳＷｉは１サンプリング周期Ｔにサンプ
リング時間ｔｓのＯＮ／ＯＦＦ動作（周期Ｔ１）を２回
繰り返している。また、放電スイッチＳＷｄはＳＷｉが
ＯＮとなる直前に、放電時間ｔｄのＯＮ／ＯＦＦ動作
（周期Ｔ１）を繰り返している。
【００２２】アンプ９に入力されるサンプリング信号
（Ｃｓの充電電圧）は、ＳＷｄのＯＮで一旦、０に放電
される。その後、サンプリング開始でＳＷｉがＯＮする
と（ＳＷｄはＯＦＦ）、ＣｉとＣｓの短絡回路が一時的
に形成されるので、Ｃｉの信号電圧Ｖs1がＣｓを経由し
て瞬時に放電し、一方、ＣｓはＶd1まで瞬時に充電され
る。Ｖs1とＶd1の関係は数１によって表される。
（Ｃｓの充電電圧）は、ＳＷｄのＯＮで一旦、０に放電
される。その後、サンプリング開始でＳＷｉがＯＮする
と（ＳＷｄはＯＦＦ）、ＣｉとＣｓの短絡回路が一時的
に形成されるので、Ｃｉの信号電圧Ｖs1がＣｓを経由し
て瞬時に放電し、一方、ＣｓはＶd1まで瞬時に充電され
る。Ｖs1とＶd1の関係は数１によって表される。
【００２３】
【数１】Ｖｄ１＝Ｖｓ１・Ｃｉ／（Ｃｉ＋Ｃｓ） その後、Ｃｉは瞬時放電した分だけアナログ入力点＃０
から、入力回路時定数τに従ってＶs1まで再充電される
ので、アンプ９に入力するサンプリング信号はＶs1とな
る。なお、サンプリング時間ｔｓは、例えばｔｓ＞５τ
として、サンプリング信号が整定するようにしている。
なお、時定数τは数２より求まる。
から、入力回路時定数τに従ってＶs1まで再充電される
ので、アンプ９に入力するサンプリング信号はＶs1とな
る。なお、サンプリング時間ｔｓは、例えばｔｓ＞５τ
として、サンプリング信号が整定するようにしている。
なお、時定数τは数２より求まる。
【００２４】
【数２】τ＝（Ｒi1＋Ｒi2）・（Ｃｉ＋Ｃｓ） 一方、アナログ入力点＃０かからの信号線１４が断線し
ていると、サンプリング信号（アンプ９の入力電圧）
は、断線前のＣｉの信号電圧Ｖs1によりＶd1まで上昇し
た後、Ｃｉの再充電（Ｖs1までの充電）がないため、サ
ンプリング期間中の信号変化は生じない。つまり、Ｃ
ｉ、Ｃｓの電圧はＶd1のままである。
ていると、サンプリング信号（アンプ９の入力電圧）
は、断線前のＣｉの信号電圧Ｖs1によりＶd1まで上昇し
た後、Ｃｉの再充電（Ｖs1までの充電）がないため、サ
ンプリング期間中の信号変化は生じない。つまり、Ｃ
ｉ、Ｃｓの電圧はＶd1のままである。
【００２５】次のサンプリング周期の開始前にＳＷｄが
ＯＮして、ＣｓがＶd1⇒０に放電される。そして、次の
サンプリング周期が開始すると、ＣｉのＶd1が瞬時放電
し、ＣｓがＶd2まで瞬時充電する。Ｖd1とＶd2の関係は
数３によって表される。
ＯＮして、ＣｓがＶd1⇒０に放電される。そして、次の
サンプリング周期が開始すると、ＣｉのＶd1が瞬時放電
し、ＣｓがＶd2まで瞬時充電する。Ｖd1とＶd2の関係は
数３によって表される。
【００２６】
【数３】Ｖｄ２＝Ｖｄ１・Ｃｉ／（Ｃｉ＋Ｃｓ） よって、Ｖd1からＶd2への変化率ηは数４により求ま
る。
る。
【００２７】
【数４】η＝（Ｖｄ１−Ｖｄ２）／Ｖｄ１＝Ｃｓ／（Ｃ
ｉ＋Ｃｓ） 仮に、アナログ入力回路の入力コンデンサＣｉの値を１
μF、サンプリングコンデンサＣｓの値を０．１μFとす
ると、数４から断線時の信号変化率は約９％となる。ま
た、入力抵抗Ｒi1，Ｒi2の値を１ＫΩとすると、入力回
路時定数τは数２から２．２msとなり、サンプリング時
間ｔｓは１１ｍｓ程度を確保すればよい。
ｉ＋Ｃｓ） 仮に、アナログ入力回路の入力コンデンサＣｉの値を１
μF、サンプリングコンデンサＣｓの値を０．１μFとす
ると、数４から断線時の信号変化率は約９％となる。ま
た、入力抵抗Ｒi1，Ｒi2の値を１ＫΩとすると、入力回
路時定数τは数２から２．２msとなり、サンプリング時
間ｔｓは１１ｍｓ程度を確保すればよい。
【００２８】本実施例のアナログ入力回路によれば、断
線時の信号減衰特性がサンプリング順に一定率ηで低下
する。また、同一サンプリング期間においては信号値の
変化を生じない。そこで、アンプ９の出力またはＡ／Ｄ
変換器１０の出力データに基づいて、数５の断線検出論
理を演算回路８に適用することで、アナログ信号入力部
（センサや入力信号線）の断線を検出することができ
る。
線時の信号減衰特性がサンプリング順に一定率ηで低下
する。また、同一サンプリング期間においては信号値の
変化を生じない。そこで、アンプ９の出力またはＡ／Ｄ
変換器１０の出力データに基づいて、数５の断線検出論
理を演算回路８に適用することで、アナログ信号入力部
（センサや入力信号線）の断線を検出することができ
る。
【００２９】
【数５】断線検出論理：〔サンプリング順に前後の信号
変化率ηが一定〕and/or 〔同一サンプリング期間の信
号変化なし〕 本実施例では、数５の断線検出論理を実現するために、
タイミング制御回路７が１サンプリング点に対し周期Ｔ
１のサンプリングを２回連続して行うように、アナログ
入力回路の各スイッチを制御する。また、Ａ／Ｄ変換器
１０に対し、１回のサンプリング期間に所定間隔で２回
のＡ／Ｄ変換を行うように指示する。
変化率ηが一定〕and/or 〔同一サンプリング期間の信
号変化なし〕 本実施例では、数５の断線検出論理を実現するために、
タイミング制御回路７が１サンプリング点に対し周期Ｔ
１のサンプリングを２回連続して行うように、アナログ
入力回路の各スイッチを制御する。また、Ａ／Ｄ変換器
１０に対し、１回のサンプリング期間に所定間隔で２回
のＡ／Ｄ変換を行うように指示する。
【００３０】図３に、タイミング制御回路の動作説明図
を示す。図示はポイントアドレス＃０データ処理サイク
ルにおいて、２回の信号サンプリングを行っている例
で、図１の構成においては＃０〜＃１５の処理サイクル
が繰り返される。各データ処理サイクルはＡ／D変換サ
イクルと演算サイクルに別れており、上記２回のサンプ
リングはＡ／Ｄ変換サイクルにおいて行う。
を示す。図示はポイントアドレス＃０データ処理サイク
ルにおいて、２回の信号サンプリングを行っている例
で、図１の構成においては＃０〜＃１５の処理サイクル
が繰り返される。各データ処理サイクルはＡ／D変換サ
イクルと演算サイクルに別れており、上記２回のサンプ
リングはＡ／Ｄ変換サイクルにおいて行う。
【００３１】ポイントアドレス＃０のデータ処理サイク
ルは、サンプリングコンデンサＣｓと入力コンデンサＣ
ｉを接続するサンプリング動作の前に、ＣｓをＣｉと切
り離した状態で放電させるように、サンプリングスイッ
チＳＷｉの制御信号CH0SWiと放電用スイッチＳＷｄの制
御信号SWdを図示のタイミングでＯＮする。
ルは、サンプリングコンデンサＣｓと入力コンデンサＣ
ｉを接続するサンプリング動作の前に、ＣｓをＣｉと切
り離した状態で放電させるように、サンプリングスイッ
チＳＷｉの制御信号CH0SWiと放電用スイッチＳＷｄの制
御信号SWdを図示のタイミングでＯＮする。
【００３２】１回目のサンプリングでは、同一サンプリ
ング期間中の信号変化を確認するために第１Ａ／Ｄ変換
と第２Ａ／Ｄ変換を行い、２回目のサンプリングでは１
回目のサンプリング信号との変化を確認するために第３
Ａ／Ｄ変換を行う。Ａ／Ｄ変換はA/DSTART信号により起
動される。変換結果のＡ／Ｄ変換データは、Ａ／Ｄ変換
データ記憶回路６に対し、RAMWRITE信号によって書き込
まれる。ちなみに、第１Ａ／Ｄ変換と第２Ａ／Ｄ変換の
データはＶs11（断線時Ｖd1）、Ｖs22（断線時Ｖd1）
で、第３Ａ／Ｄ変換のデータはＶs21（断線時Ｖd2）と
なる。
ング期間中の信号変化を確認するために第１Ａ／Ｄ変換
と第２Ａ／Ｄ変換を行い、２回目のサンプリングでは１
回目のサンプリング信号との変化を確認するために第３
Ａ／Ｄ変換を行う。Ａ／Ｄ変換はA/DSTART信号により起
動される。変換結果のＡ／Ｄ変換データは、Ａ／Ｄ変換
データ記憶回路６に対し、RAMWRITE信号によって書き込
まれる。ちなみに、第１Ａ／Ｄ変換と第２Ａ／Ｄ変換の
データはＶs11（断線時Ｖd1）、Ｖs22（断線時Ｖd1）
で、第３Ａ／Ｄ変換のデータはＶs21（断線時Ｖd2）と
なる。
【００３３】演算サイクルでは、Ａ／Ｄ変換データ記憶
回路６に格納してある第１、第２、第３Ａ／Ｄ変換サイ
クルに対応したＡ／Ｄ変換データを読み出し、各データ
間の変化特性より断線検出論理から断線を検出した場合
には、Ａ／Ｄ変換データに断線検出ビッット１１を付加
したデータ形式で、Ａ／Ｄ変換データ記憶回路６に再び
書き込みを行う。
回路６に格納してある第１、第２、第３Ａ／Ｄ変換サイ
クルに対応したＡ／Ｄ変換データを読み出し、各データ
間の変化特性より断線検出論理から断線を検出した場合
には、Ａ／Ｄ変換データに断線検出ビッット１１を付加
したデータ形式で、Ａ／Ｄ変換データ記憶回路６に再び
書き込みを行う。
【００３４】図４に、本実施例による断線検出時間の説
明図を示す。断線検出時間ｔｃはアナログ入力装置のデ
ータ更新周期Ｔｄによって決まり、データ更新周期Ｔｄ
はポイントデータ処理時間ｔｐ×ポイント数で決まる。
ａ時点で、ポイントアドレス＃０に断線が発生した場合
はｂ時点で断線を検出するが、断線の発生するタイミン
グによって断線検出時間ｔｃは変動し、断線検出時間ｔ
ｃ≦データ更新周期Ｔｄとなる。
明図を示す。断線検出時間ｔｃはアナログ入力装置のデ
ータ更新周期Ｔｄによって決まり、データ更新周期Ｔｄ
はポイントデータ処理時間ｔｐ×ポイント数で決まる。
ａ時点で、ポイントアドレス＃０に断線が発生した場合
はｂ時点で断線を検出するが、断線の発生するタイミン
グによって断線検出時間ｔｃは変動し、断線検出時間ｔ
ｃ≦データ更新周期Ｔｄとなる。
【００３５】本実施例ではポイント数が１６点あり、上
述のように１回のサンプリング時間に１１mｓ必要とす
ると、各ポイントデータを処理するのに２回のサンプリ
ングを行うと、ポイントデータ処理時間ｔｐは１１mｓ
×２＝２２ｍｓとなる。
述のように１回のサンプリング時間に１１mｓ必要とす
ると、各ポイントデータを処理するのに２回のサンプリ
ングを行うと、ポイントデータ処理時間ｔｐは１１mｓ
×２＝２２ｍｓとなる。
【００３６】したがってデータ更新周期Ｔｄ＝１６×２
２ms＝３５２msとなり、断線検出時間ｔｃ≦データ更新
周期Ｔｄ＝３５２msとなる。この値は、従来数秒〜数分
かかっていた値に対して、十分に高速化されている。
２ms＝３５２msとなり、断線検出時間ｔｃ≦データ更新
周期Ｔｄ＝３５２msとなる。この値は、従来数秒〜数分
かかっていた値に対して、十分に高速化されている。
【００３７】図５に、演算回路における断線検出処理の
一例を示す。本処理は、演算回路８の内部ロジックであ
るＡ／Ｄ変換データの変化率検出部と断線検出論理部に
よって行われる。
一例を示す。本処理は、演算回路８の内部ロジックであ
るＡ／Ｄ変換データの変化率検出部と断線検出論理部に
よって行われる。
【００３８】まず、第１Ａ／Ｄ変換データと第２Ａ／Ｄ
変換データを比較し、同一（誤差範囲は許容）か否かを
判定する（ｓ１０１）。これらのデータは同一サンプリ
ング期間中のＡ／Ｄ変換結果であり、断線が発生してい
る場合は期間中の充放電動作がないためほぼ等しい値と
なる。従って、第１Ａ／Ｄ変換データと第２Ａ／Ｄ変換
データが等しい場合には断線の可能性ありとして、第３
Ａ／Ｄ変換データと第２Ａ／Ｄ変換データの変化率を求
め（ｓ１０２）、変化率が数４による変化率ηに一致
（誤差範囲は許容）しているか判定し（ｓ１０３）、一
致している場合は断線と判断し、断線検出ビット１１を
出力する（ｓ１０４）。
変換データを比較し、同一（誤差範囲は許容）か否かを
判定する（ｓ１０１）。これらのデータは同一サンプリ
ング期間中のＡ／Ｄ変換結果であり、断線が発生してい
る場合は期間中の充放電動作がないためほぼ等しい値と
なる。従って、第１Ａ／Ｄ変換データと第２Ａ／Ｄ変換
データが等しい場合には断線の可能性ありとして、第３
Ａ／Ｄ変換データと第２Ａ／Ｄ変換データの変化率を求
め（ｓ１０２）、変化率が数４による変化率ηに一致
（誤差範囲は許容）しているか判定し（ｓ１０３）、一
致している場合は断線と判断し、断線検出ビット１１を
出力する（ｓ１０４）。
【００３９】一方、ｓ１０３の変化率がηに一致してい
ない場合、第１サンプリングのＡ／Ｄデータが元々０に
近く、第２サンプリングデータが０になっているケース
がある。そこで、第３Ａ／Ｄ変換データが０か判定し
（ｓ１０５）、０の場合は断線とみなして、ｓ１０４の
処理に移行する。
ない場合、第１サンプリングのＡ／Ｄデータが元々０に
近く、第２サンプリングデータが０になっているケース
がある。そこで、第３Ａ／Ｄ変換データが０か判定し
（ｓ１０５）、０の場合は断線とみなして、ｓ１０４の
処理に移行する。
【００４０】上記ロジックに対する種々の代案の実現が
可能である。例えば、ｓ１０１の第１，第２Ａ／Ｄ変換
データ同一に、データが０でないというＡＮＤ条件を加
えればより信頼性を向上できる。従って、これのみによ
って断線検出と判断することも可能である。また、ｓ１
０１を第１，第２サンプリングのＡ／Ｄデータが共に０
でないかの判定に代替して、ｓ１０２、ｓ１０３を経て
断線検出を行うようにしてもよい。この場合、１サンプ
リングのＡ／Ｄ変換は１回ですむ。
可能である。例えば、ｓ１０１の第１，第２Ａ／Ｄ変換
データ同一に、データが０でないというＡＮＤ条件を加
えればより信頼性を向上できる。従って、これのみによ
って断線検出と判断することも可能である。また、ｓ１
０１を第１，第２サンプリングのＡ／Ｄデータが共に０
でないかの判定に代替して、ｓ１０２、ｓ１０３を経て
断線検出を行うようにしてもよい。この場合、１サンプ
リングのＡ／Ｄ変換は１回ですむ。
【００４１】さらに、第１サンプリングの２つのＡ／Ｄ
変換データ、あるいは第１，第２サンプリングの２つの
Ａ／Ｄ変換データが共に０の場合、アナログ信号入力部
の断線またはアナログ入力装置内での故障が発生してい
ると見られるので、その旨をアラーム出力する。
変換データ、あるいは第１，第２サンプリングの２つの
Ａ／Ｄ変換データが共に０の場合、アナログ信号入力部
の断線またはアナログ入力装置内での故障が発生してい
ると見られるので、その旨をアラーム出力する。
【００４２】次に、本発明の他の実施例を説明する。図
６に、上述と異なるアナログ入力回路による断線検出方
法の説明図を示す。図２との相違は、放電スイッチＳＷ
ｄに基準電圧Ｖｒｅｆの電源１７を接続し、ＳＷｄのＯ
ＮによるサンプリングコンデンサＣｓの放電時に０ｖで
はなく、Ｖｒｅｆの充電レベルを確保している。
６に、上述と異なるアナログ入力回路による断線検出方
法の説明図を示す。図２との相違は、放電スイッチＳＷ
ｄに基準電圧Ｖｒｅｆの電源１７を接続し、ＳＷｄのＯ
ＮによるサンプリングコンデンサＣｓの放電時に０ｖで
はなく、Ｖｒｅｆの充電レベルを確保している。
【００４３】本例のアナログ入力回路でのサンプリング
動作は、アンプ９の入力電圧であるサンプリング信号が
ＶｒｅｆからＶｓ（断線時はＶｄ）まで変化し、それ以
外は図２の場合と同様になる。従って、図５やその代案
で説明した断線検出処理のロジックが基本的に適用可能
である。ただし、Ａ／Ｄ変換データが０かの判定は、す
べてＡ／Ｄ変換データはＶｒｅｆかに置き換えられる。
動作は、アンプ９の入力電圧であるサンプリング信号が
ＶｒｅｆからＶｓ（断線時はＶｄ）まで変化し、それ以
外は図２の場合と同様になる。従って、図５やその代案
で説明した断線検出処理のロジックが基本的に適用可能
である。ただし、Ａ／Ｄ変換データが０かの判定は、す
べてＡ／Ｄ変換データはＶｒｅｆかに置き換えられる。
【００４４】これによれば、サンプリング信号がＶｒｅ
ｆだけ引き上げられているので、通常の装置故障による
出力０と区別できる。つまり、Ａ／Ｄ変換データがとも
にＶｒｅｆの場合は、アナログ信号入力部の断線または
アナログ入力回路の故障に限定でき、広くみればアナロ
グ入力の断線と判定しても問題なくなる。ただし、サン
プリング信号が一定レベル以上であれば１〜２サンプリ
ングでＶｒｅｆとなることはないので、高速検出のため
には上述のｓ１０１やｓ１０３の判定条件と組合せるこ
とは必須である。
ｆだけ引き上げられているので、通常の装置故障による
出力０と区別できる。つまり、Ａ／Ｄ変換データがとも
にＶｒｅｆの場合は、アナログ信号入力部の断線または
アナログ入力回路の故障に限定でき、広くみればアナロ
グ入力の断線と判定しても問題なくなる。ただし、サン
プリング信号が一定レベル以上であれば１〜２サンプリ
ングでＶｒｅｆとなることはないので、高速検出のため
には上述のｓ１０１やｓ１０３の判定条件と組合せるこ
とは必須である。
【００４５】
【発明の効果】本発明の断線検出によれば、アナログ入
力信号の取り込み精度を悪化させること無く、断線検出
を高速化できる効果がある。また、従来のバーンアウト
方式に比べて、追加の増幅器やバーンアウト電圧印加用
高抵抗が不要となるので、入力点数が多数となるアナロ
グ入力装置を安価に、また、コンパクトに構成できる効
果がある。
力信号の取り込み精度を悪化させること無く、断線検出
を高速化できる効果がある。また、従来のバーンアウト
方式に比べて、追加の増幅器やバーンアウト電圧印加用
高抵抗が不要となるので、入力点数が多数となるアナロ
グ入力装置を安価に、また、コンパクトに構成できる効
果がある。
【図１】本発明の一実施例となるアナログ入力装置の構
成図。
成図。
【図２】アナログ入力回路の一実施例とその回路動作を
示す説明図。
示す説明図。
【図３】アナログ入力装置の各部の信号を示すタイムチ
ャート。
ャート。
【図４】本実施例による断線検出時間の説明図。
【図５】断線検出ロジックの処理手順を示すフローチャ
ート。
ート。
【図６】本発明の他の実施例となるアナログ入力回路と
その動作を示す説明図。
その動作を示す説明図。
１…信号取り込み回路、２…アナログ信号入力線、Ｒｉ
１，Ｒｉ２…入力抵抗、Ｃｉ…入力コンデンサ、ＳＷｉ
…サンプリングスイッチ、Ｃｓ…サンプリングコンデン
サ、ＳＷｄ…放電用スイッチ、３…オペアンプ、４…電
源、５…アナログ入力回路、６…Ａ／Ｄ変換データ記憶
回路、７…タイミング制御回路、８…演算回路、１０…
Ａ／Ｄ変換器、１１…断線検出ビット、１２…Ａ／Ｄ変
換データ、１３…外部接続回路。
１，Ｒｉ２…入力抵抗、Ｃｉ…入力コンデンサ、ＳＷｉ
…サンプリングスイッチ、Ｃｓ…サンプリングコンデン
サ、ＳＷｄ…放電用スイッチ、３…オペアンプ、４…電
源、５…アナログ入力回路、６…Ａ／Ｄ変換データ記憶
回路、７…タイミング制御回路、８…演算回路、１０…
Ａ／Ｄ変換器、１１…断線検出ビット、１２…Ａ／Ｄ変
換データ、１３…外部接続回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大谷 英雄 茨城県日立市大みか町五丁目２番１号 日 立プロセスコンピュータエンジニアリング 株式会社内 (72)発明者 梅田 弘樹 茨城県日立市大みか町五丁目２番１号 日 立プロセスコンピュータエンジニアリング 株式会社内 (72)発明者 栗栖 与文 茨城県日立市大みか町五丁目２番１号 株 式会社日立製作所大みか工場内 Ｆターム(参考） 2G014 AA02 AB25 AC19
Claims (9)
- 【請求項１】 外部の信号入力線からのアナログ信号を
サンプリング周期で取り込むアナログ入力装置の断線検
出方法において、 前記信号入力線間にそれぞれ並列接続した第１コンデン
サと第２コンデンサの間に設けた第１スイッチを、サン
プリング期間だけオンして第１コンデンサの信号電圧を
第２コンデンサに移し、該第２コンデンサの電圧をサン
プリング信号として検出するサンプリング動作の前に、
前記第２のコンデンサのみを一旦、放電するようにし、 前記サンプリング期間に、前記サンプリング信号がサン
プリング初期の瞬時的変化の後に一定値となる場合に、
前記信号入力線の断線を検出することを特徴とするアナ
ログ入力装置の断線検出方法。 - 【請求項２】 請求項１において、 前記一定値が０ではないアナログ入力装置の断線検出方
法。 - 【請求項３】 外部の信号入力線からのアナログ信号を
サンプリング周期で取り込むアナログ入力装置の断線検
出方法において、 前記信号入力線間にそれぞれ並列接続した第１コンデン
サと第２コンデンサの間に設けた第１スイッチを、サン
プリング期間だけオンして第１コンデンサの信号電圧を
第２コンデンサに移し、該第２コンデンサの電圧をサン
プリング信号として検出するサンプリング動作の前に、
前記第２のコンデンサのみを一旦、放電するようにし、 前記第２のコンデンサの放電とその後に続く前記サンプ
リング動作を、前記信号入力線に対し少なくとも２回続
けて行い、前記サンプリング信号がサンプリング順に一
定率で低下する場合に、前記信号入力線の断線を検出す
ることを特徴とするアナログ入力装置の断線検出方法。 - 【請求項４】 請求項３において、 １回目のサンプリング信号に対する２回目の信号の低下
が前記一定率を上回り、且つ、２回目のサンプリング信
号が０の場合に、前記信号入力線の断線を検出すること
を特徴とするアナログ入力装置の断線検出方法。 - 【請求項５】 外部の信号入力線からのアナログ信号を
サンプリング周期で取り込むアナログ入力装置の断線検
出方法において、 前記信号入力線間にそれぞれ並列接続した第１コンデン
サと第２コンデンサの間に設けた第１スイッチを、サン
プリング期間だけオンして第１コンデンサの信号電圧を
第２コンデンサに移し、該第２コンデンサの電圧をサン
プリング信号として検出するサンプリング動作の前に、
前記第２のコンデンサのみを一旦、放電するようにし、 前記第２のコンデンサの放電とその後に続く前記サンプ
リング動作を、前記信号入力線に対し少なくとも２回続
けて行い、前記サンプリング信号がサンプリング順に一
定率で低下し、且つ、サンプリング初期の瞬時的変化の
後はサンプリング期間中一定値となる場合に、前記信号
入力線の断線を検出することを特徴とするアナログ入力
装置の断線検出方法。 - 【請求項６】 外部の信号入力線からのアナログ信号を
サンプリング周期で取り込むアナログ入力装置の断線検
出方法において、 前記信号入力線間にそれぞれ並列接続した第１コンデン
サと第２コンデンサの間に設けた第１スイッチを、サン
プリング期間だけオンして第１コンデンサの信号電圧を
第２コンデンサに移し、該第２コンデンサの電圧をサン
プリング信号として検出するサンプリング動作の前に、
前記第２のコンデンサのみを一旦、基準電圧まで放電す
るようにし、 前記第２のコンデンサの放電とその後に続く前記サンプ
リング動作を、前記信号入力線に対し少なくとも２回続
けて行い、前記サンプリング信号がサンプリング初期の
瞬時的変化の後はサンプリング期間中一定値となるか、
前記サンプリング信号がサンプリング順に一定率で低下
するか、または、サンプリング順に前後のサンプリング
信号が共に前記基準電圧となる場合に、前記信号入力線
の断線を検出することを特徴とするアナログ入力装置の
断線検出方法。 - 【請求項７】 複数の信号点のアナログ信号をそれぞれ
信号入力線を通じて、サンプリング周期で入力するアナ
ログ入力回路と、取り込んだアナログ信号をデジタルデ
ータに変換するＡ／Ｄ変換器と、Ａ／Ｄ変換値を信号点
毎に格納する記憶回路と、前記アナログ入力回路のサン
プリング動作を制御するタイミング制御回路を備えるア
ナログ入力装置において、 前記信号点毎に信号入力線に接続され、アナログ信号電
圧に充電される入力コンデンサと、該入力コンデンサと
各信号点共通の前記Ａ／Ｄ変換器をサンプリング期間だ
け接続するサンプリングスイッチと、該サンプリングス
イッチと前記Ａ／Ｄ変換器の間に前記入力コンデンサに
対し並列で各信号点共通のサンプリングコンデンサと、
該サンプリングコンデンサを放電するための放電スイッ
チを有して前記アナログ入力回路を構成し、 かつ、各信号点にサイクリックに指定されるサンプリン
グ周期に、該当のサンプリングスイッチをサンプリング
期間だけオンさせるサンプリングスイッチ制御信号と、
該制御信号の出力前に、前記放電スイッチを一定時間だ
けオンする放電スイッチ制御信号を出力するタイミング
制御回路と、サンプリング期間のＡ／Ｄ変換値が開始初
期を除き一定値である場合および／または前記信号点毎
のサンプリング周期に２回続けて実行したサンプリング
の前後のＡ／Ｄ変換値の低下が一定率である場合に前記
信号入力線の断線と判定する演算回路を設けたことを特
徴とするアナログ入力装置。 - 【請求項８】 請求項７において、 前記放電スイッチと直列に所定電圧の電源を接続し、前
記放電スイッチのオンによる前記サンプリングコンデン
サの放電レベルが前記所定電圧に維持されるように構成
したことを特徴とするアナログ入力装置。 - 【請求項９】 請求項７または８において、 前記タイミング制御回路は信号点毎のサンプリング周期
に、１回目のサンプリング期間には２回のＡ／Ｄ変換を
指示し、２回目のサンプリング期間には１回のＡ／Ｄ変
換を指示し、該２回目のサンプリング期間の残り期間に
前記演算回路が断線の判定を行うように構成したことを
特徴とするアナログ入力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11148285A JP2000338159A (ja) | 1999-05-27 | 1999-05-27 | アナログ入力装置及びその断線検出方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11148285A JP2000338159A (ja) | 1999-05-27 | 1999-05-27 | アナログ入力装置及びその断線検出方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000338159A true JP2000338159A (ja) | 2000-12-08 |
Family
ID=15449360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11148285A Pending JP2000338159A (ja) | 1999-05-27 | 1999-05-27 | アナログ入力装置及びその断線検出方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000338159A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6750800B2 (en) | 2002-02-27 | 2004-06-15 | Nec Electronics Corporation | Analog-digital converter and method for converting data of the same |
| JP2007225484A (ja) * | 2006-02-24 | 2007-09-06 | Matsushita Electric Ind Co Ltd | 積層電圧計測装置およびそれを使用した断線検知方法 |
| JP2008304240A (ja) * | 2007-06-06 | 2008-12-18 | Nec Electronics Corp | 断線検出装置 |
| JP2009156643A (ja) * | 2007-12-25 | 2009-07-16 | Panasonic Corp | 故障検出システム及び集積回路 |
| US8237424B2 (en) | 2006-01-18 | 2012-08-07 | Freescale Semiconductor, Inc. | Regulated voltage system and method of protection therefor |
| CN112684374A (zh) * | 2020-11-11 | 2021-04-20 | 大唐水电科学技术研究院有限公司 | 同塔四回线同相跨线断线的故障分析方法 |
-
1999
- 1999-05-27 JP JP11148285A patent/JP2000338159A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6750800B2 (en) | 2002-02-27 | 2004-06-15 | Nec Electronics Corporation | Analog-digital converter and method for converting data of the same |
| US8237424B2 (en) | 2006-01-18 | 2012-08-07 | Freescale Semiconductor, Inc. | Regulated voltage system and method of protection therefor |
| JP2007225484A (ja) * | 2006-02-24 | 2007-09-06 | Matsushita Electric Ind Co Ltd | 積層電圧計測装置およびそれを使用した断線検知方法 |
| JP4605047B2 (ja) * | 2006-02-24 | 2011-01-05 | パナソニック株式会社 | 積層電圧計測装置 |
| JP2008304240A (ja) * | 2007-06-06 | 2008-12-18 | Nec Electronics Corp | 断線検出装置 |
| JP2009156643A (ja) * | 2007-12-25 | 2009-07-16 | Panasonic Corp | 故障検出システム及び集積回路 |
| CN112684374A (zh) * | 2020-11-11 | 2021-04-20 | 大唐水电科学技术研究院有限公司 | 同塔四回线同相跨线断线的故障分析方法 |
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