JP2017118180A - Ａ／ｄ変換装置 - Google Patents

Abstract

【課題】Ａ／Ｄ変換誤差を極力抑制しながら極力短時間でＡ／Ｄ変換処理できるようにしたＡ／Ｄ変換装置を提供する。【解決手段】保持部６は、マルチプレクサ５により切替えられた複数のチャンネルのアナログ入力信号をサンプリング時間にサンプリングコンデンサＣHOLDに入力して保持電圧を変化させて保持する。Ａ／Ｄ変換部７はアナログ入力信号を入力しサンプリング時間だけ待機入力された保持部の保持電圧をＡ／Ｄ変換処理する。出力差算出部１０は、Ａ／Ｄ変換部７により連続してＡ／Ｄ変換処理された前回の第１チャンネルのＡ／Ｄ変換出力ＡＤOUTと前回の第２チャンネルのＡ／Ｄ変換出力ＡＤOUTとの差を算出する。サンプリング時間設定部１１ａは、出力差算出部１０により算出される出力差ＤＯ１に応じて、今回の第１チャンネルのＡ／Ｄ変換処理後から第２チャンネルのＡ／Ｄ変換処理に移行するときの、第２チャンネルのサンプリング時間Ｔｓを設定する。【選択図】図１

Description

本発明は、複数のチャンネルのアナログ入力信号をＡ／Ｄ変換処理するＡ／Ｄ変換装置に関する。

従来、Ａ／Ｄ変換装置は様々な用途で開発が進められている。この中で、複数のチャンネルのアナログ入力信号を入力切替えしながら連続してＡ／Ｄ変換処理する技術が供されている（例えば、特許文献１参照）。この種の技術を用いると、サンプリングコンデンサの充電電圧が各チャンネルの入力電圧に応じて様々に変化する。このため、各チャンネルの入力電圧が大きく異なるときには、サンプリングコンデンサの充放電電圧が大きく変化し、サンプリングするまでに要する時間（以下、サンプリング時間と称す）に長時間を要してしまう。また、十分なサンプリング時間を確保できないときには、サンプリングコンデンサの充電電圧が適切な電圧に到達する前にサンプリングしてしまうことになり、オフセット誤差が大きくなってしまう。

特許文献１記載の技術によれば、サンプリングコンデンサの高電位側の端子をＧＮＤに接続する回路を設けており、Ａ／Ｄ変換処理終了時にサンプルホールド回路のホールド電圧を放電させ、次のアナログ入力信号をサンプルホールド回路に入力させている。これにより、直前のチャンネルから入力された信号のＡＤ変換時にサンプルホールド回路に残留した容量成分の影響を受けないようにすることができる。また、特許文献２記載の技術によれば、今回のチャンネルのデジタル信号を直前のチャンネルのデジタル信号との差分値に基づいて補正している。

特開２００９−１８８７３６号公報 特開２０１３−２０１５９８号公報

例えば、特許文献１記載の技術を用いると、サンプリングコンデンサが放電するための放電回路を設けなくてはならないため、回路構成が複雑になり、しかも放電回路をサンプリングコンデンサに近接して設けなければならなくなり、リーク電流が大きくなる虞がある。また、最悪値を想定してサンプリング時間を設定しなければならず、さらにＡ／Ｄ変換処理の度にサンプリングコンデンサを放電しなければならず、処理時間が長くなってしまう。また、例えば特許文献２記載の技術を用いても処理時間が長くなってしまう虞がある。

本発明の目的は、複数のチャンネルのアナログ入力信号を切替えてＡ／Ｄ変換処理する装置において、Ａ／Ｄ変換処理時間を長くすることなくＡ／Ｄ変換誤差を極力抑制することができるＡ／Ｄ変換装置を提供することにある。

請求項１記載の発明によれば、次のように作用する。切替部は複数のチャンネルのアナログ入力信号を切り替え、保持部はこの切り替えられたアナログ入力信号をサンプリング時間中にサンプリングコンデンサに入力し、サンプリングコンデンサは、サンプリング時間の間、アナログ入力信号により充電され、サンプリング時間経過後はその電圧を保持する。Ａ／Ｄ変換部は、所定の基準電圧と基準グランドの範囲内の電圧を量子化可能に構成されており、アナログ入力信号を入力し、サンプリング時間だけ待機入力された保持部の保持電圧をＡ／Ｄ変換処理する。出力差算出部は、Ａ／Ｄ変換部により連続してＡ／Ｄ変換処理された前回の第１チャンネルのＡ／Ｄ変換出力と前回の第２チャンネルのＡ／Ｄ変換出力との差を算出する。サンプリング時間設定部は、出力差算出部により算出される出力差に応じて、Ａ／Ｄ変換部による今回の第１チャンネルのＡ／Ｄ変換処理後から第２チャンネルのＡ／Ｄ変換処理に移行するときの保持部のサンプリング時間を演算して設定する。

この請求項１記載の発明によれば、サンプリング時間設定部が前回の第１チャンネルのＡ／Ｄ変換出力と前回の第２チャンネルのＡ／Ｄ変換出力との差に応じて今回の第１チャンネルのＡ／Ｄ変換処理後から第２チャンネルのＡ／Ｄ変換処理に移行するときのサンプリング時間を演算して設定するため、内部回路を追加することなくオフセット誤差を極力低減できる。しかもサンプリング時間を長時間とする必要がなくなる。これにより、Ａ／Ｄ変換誤差を極力抑制しながら、極力短時間でＡ／Ｄ変換処理できる。

第１実施形態におけるＡ／Ｄ変換装置を概略的に示す電気的構成図 アナログ入力信号の時間変化例を概略的に説明する説明図 前回の第１チャンネルの変換出力と前回の第２チャンネルの変換出力との出力差に応じた今回の第１チャンネルの変換後の第２チャンネルのサンプリング時間を示す関係図 動作を概略的に説明するタイミングチャート 第２実施形態におけるＡ／Ｄ変換装置を概略的に示す電気的構成図 前回の第１チャンネルの変換出力と前回の第２チャンネルの変換出力との出力差に応じた今回の第１チャンネルの変換後の第２チャンネルのサンプリング時間を示す関係図 第３実施形態における動作を概略的に示すタイミングチャート 第４実施形態における動作を概略的に示すタイミングチャート 第５実施形態における動作を概略的に示すタイミングチャート 第６実施形態におけるＡ／Ｄ変換装置を概略的に示す電気的構成図 動作を概略的に示すタイミングチャート 第７実施形態における動作を概略的に示すタイミングチャート 第８実施形態における動作を概略的に示すタイミングチャート 第９実施形態における動作を概略的に示すタイミングチャート 第１０実施形態における動作を概略的に示すタイミングチャート

以下、Ａ／Ｄ変換装置の幾つかの実施形態について図面を参照しながら説明する。以下に説明する各実施形態において、同一又は類似の動作を行う構成については、同一又は類似の符号を付して必要に応じて説明を省略する。

（第１実施形態）
図１から図４は第１実施形態の説明図を示す。Ａ／Ｄ変換装置３は、複数のチャンネルＣＨ．Ａ、ＣＨ．Ｂ、ＣＨ．Ｃのアナログ入力信号ＶINA、ＶINB、ＶINCを、Ａ／Ｄ変換装置外部に設置されたＲＣフィルタ回路４を介して入力し、Ａ／Ｄ変換処理するように構成されている。以下、「チャンネルＣＨ．Ａ」、「チャンネルＣＨ．Ｂ」、「チャンネルＣＨ．Ｃ」の３チャンネルの形態について説明するが、２以上のチャンネルを備えていれば適用可能である。

このＡ／Ｄ変換装置３は、切替部としてのマルチプレクサ５、保持部６、Ａ／Ｄ変換部７、出力差算出部１０、及び、Ａ／Ｄ制御部１１を備える。Ａ／Ｄ制御部１１は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭなどの非遷移的実体的記録媒体となるメモリを備えて構成され、このメモリに記憶されたプログラムを実行することで、プログラムに対応する方法を実行する。Ａ／Ｄ制御部１１は論理的に動作するロジック回路により構成しても良く、このハードウェア構成を用いて各種制御を行うように構成することもできる。

ＲＣフィルタ回路４は、抵抗ＲA、ＲB、ＲC、及びコンデンサＣA、ＣB、ＣCをそれぞれ入力端子とグランドとの間に接続して構成され、高周波ノイズを除去すると共に、Ａ／Ｄ変換処理用の電圧をコンデンサＣA、ＣB、ＣCに充電して保持する。このＲＣフィルタ回路４は、これらのコンデンサＣA、ＣB、ＣCの充電電圧をＡ／Ｄ変換入力電圧ＶADA、ＶADB、ＶADCとしてマルチプレクサ５の入力端子に出力する。このうち、抵抗ＲA、ＲB、ＲCやコンデンサＣA、ＣB、ＣC、ＣHOLDなどの各値の一例を挙げる。抵抗ＲA、ＲB、ＲCは例えば数１００Ω〜数十ｋΩ程度のもので構成されており、コンデンサＣA、ＣB、ＣCはその容量値が例えば１ｎＦ〜１μＦ程度のもので構成される。そして、コンデンサＣHOLDはその容量値が例えば数ｐＦ程度のもので構成される。

マルチプレクサ５は、Ａ／Ｄ制御部１１の制御に応じてＡ／Ｄ変換入力電圧ＶADA、ＶADB、ＶADCを切替えて電圧Ｖｎとして出力する。本実施形態では、Ａ／Ｄ制御部１１は、例えばマルチプレクサ５の入力をチャンネルＣＨ．Ａ→Ｂ→Ｃ→Ａ→Ｂ→Ｃ→…のように予め定められた順序で順次切り替える。マルチプレクサ５の出力電圧Ｖｎは保持部６に入力される。保持部６は、制御スイッチ１２及びサンプリングコンデンサ（以下コンデンサと略す）ＣHOLDを備える。制御スイッチ１２は、Ａ／Ｄ制御部１１によりオンオフ切替制御可能に構成され、Ａ／Ｄ制御部１１によりオンされるとマルチプレクサ５の出力電圧ＶｎをコンデンサＣHOLDに入力させる。制御スイッチ１２とコンデンサＣHOLDとの共通接続ノードをＮｎとすると、保持部６のコンデンサＣHOLDはこのノードＮｎの電圧ＶHOLDを保持する。このとき、この電圧ＶHOLDはＡ／Ｄ変換部７に入力される。

Ａ／Ｄ変換部７は、例えば逐次比較型又はΔΣ型などのタイプで構成される。Ａ／Ｄ変換部７は、予め定められた所定の基準電圧ＶREF（例えば５Ｖ）と基準グランドＶGND（例えば０Ｖ）の範囲の電圧を量子化可能に構成され、制御スイッチ１２がオフからオンに切替えられた後の電圧Ｖｎをサンプリング時間設定部１１ａにより設定されたサンプリング時間Ｔｓだけ待機入力し、その電圧ＶHOLDをサンプリングホールドしてＡ／Ｄ変換処理する。Ａ／Ｄ変換出力ＡＤOUTはＡ／Ｄ変換装置外部へ出力されるとともに、出力差算出部１０に出力される。

出力差算出部１０は、直近の第１チャンネルと第２チャンネル、例えばチャンネルＣＨ．Ａ→Ｂ→Ｃ→…の順序で変換される場合、例えばチャンネルＣＨ．Ｂの変換完了時においては、チャンネルＣＨ．ＡとＣＨ．ＢのＡ／Ｄ変換出力ＡＤOUTを保持し、第１チャンネルのＡ／Ｄ変換出力ＡＤOUTと第２チャンネルのＡ／Ｄ変換出力ＡＤOUTとにより、２つのチャンネルの出力差ＤＯ１を算出し、この出力差ＤＯ１をＡ／Ｄ制御部１１に出力する。

Ａ／Ｄ制御部１１は、サンプリング時間設定部１１ａ、初期サンプリング時間記憶部１１ｂ、及びサンプリング時間記憶部１１ｃを備える。初期サンプリング時間記憶部１１ｂ及びサンプリング時間記憶部１１ｃは、例えば記録用レジスタ又はＲＡＭなどによるメモリにより構成される。初期サンプリング時間記憶部１１ｂは、初期段階におけるデフォルトのサンプリング時間Ｔsdefを記憶する。サンプリング時間記憶部１１ｃは、２回目以降のＡ／Ｄ変換処理時において、サンプリング時間設定部１１ａにより算出されたサンプリング時間Ｔｓを記憶する。

サンプリング時間設定部１１ａは、初期段階ではデフォルトのサンプリング時間Ｔsdefをサンプリング時間Ｔｓに設定し、初期段階以外の通常時においては出力差算出部１０により算出された出力差ＤＯ１に応じてサンプリング時間Ｔｓを設定する。

図２（ａ）〜図２（ｄ）は、アナログ入力信号ＶINA、ＶINB、ＶINCの内容の一例を示している。この図２（ａ）〜図２（ｄ）に示すように、各チャンネルＣＨ．Ａ、ＣＨ．Ｂ、ＣＨ．Ｃのアナログ入力信号ＶINA、ＶINB、ＶINCは、（ａ）単調増加の特性Ｔ１、（ｂ）単調減少の特性Ｔ２、（ｃ）変動関数（例えば三角関数）の特性Ｔ３、（ｄ）所定電圧範囲に収まる一定電圧の特性Ｔ４、等のように、時間ｔに応じて各チャンネルＡ、Ｂ、Ｃ毎に例えば規則的又は非規則的に変動する特性を示す。

前記の構成における作用を説明する。ＲＣフィルタ回路４は、抵抗ＲA、ＲB、ＲCとコンデンサＣA、ＣB、ＣCとに応じて予め定められる時定数に応じて、コンデンサＣA、ＣB、ＣCに各チャンネルのアナログ入力信号ＶINA、ＶINB、ＶINCを充電する。このコンデンサＣA、ＣB、ＣCの充電電圧は、それぞれＡ／Ｄ変換入力電圧ＶADA、ＶADB、ＶADCとしてマルチプレクサ５に入力される。

Ａ／Ｄ制御部１１が、チャンネルＣＨ．ＡのＡ／Ｄ変換入力電圧ＶADAをコンデンサＣHOLDに充電制御するときには、チャンネルＣＨ．ＡのＡ／Ｄ変換入力端子と出力端子との間を接続するようにマルチプレクサ５を切替制御すると共に、チャンネルＣＨ．Ｂ、ＣＨ．ＣのＡ／Ｄ変換入力端子と出力端子との間を切断するようにマルチプレクサ５を切替制御する。すなわち、マルチプレクサ５が、チャンネルＣＨ．Ａに入力を切り替えて当該チャンネルＡのＡ／Ｄ変換入力電圧ＶADAをコンデンサＣHOLDに充電するときには、ＲＣフィルタ回路４は、チャンネルＣＨ．Ｂ及びＣＨ．Ｃのアナログ入力信号ＶINB、ＶINCを、抵抗ＲB、ＲC及びコンデンサＣB、ＣCによりＲＣフィルタ処理しつつ独立して充電できる。

その次に、Ａ／Ｄ制御部１１は、チャンネルＣＨ．Ｂに入力を切り替えて当該チャンネルＢのＡ／Ｄ変換入力電圧ＶADBをコンデンサＣHOLDに充電するときには、チャンネルＣＨ．ＢのＡ／Ｄ変換入力端子と出力端子との間を接続するようにマルチプレクサ５を切替制御すると共に、チャンネルＣＨ．Ａ、ＣＨ．ＣのＡ／Ｄ変換入力端子と出力端子との間を切断するようにマルチプレクサ５を切替制御する。

このとき、ＲＣフィルタ回路４は、チャンネルＣＨ．Ａ、ＣＨ．Ｃのアナログ入力信号ＶINA、ＶINCを抵抗ＲA、ＲC及びコンデンサＣA、ＣCによりＲＣフィルタ処理しつつ独立して充電する。これにより、複数のチャンネルのアナログ入力信号ＶINA、ＶINB、ＶINCをＲＣフィルタ回路４に充電しつつ、一のチャンネルのＡ／Ｄ変換入力電圧（例えばＶADA）をコンデンサＣHOLDに充電できる。

図２（ａ）〜図２（ｄ）に示すように、複数のチャンネルＣＨ．Ａ、ＣＨ．Ｂ、ＣＨ．Ｃのアナログ入力信号ＶINA、ＶINB、ＶINCは独立した時間変化特性を示す。このため、例えばＡ／Ｄ変換装置３が、チャンネルＣＨ．Ａ→Ｂ→Ｃ→Ａ→…、の順にＡ／Ｄ変換処理を入れ替えて行うときには、連続したチャンネルＣＨ．Ａ、ＣＨ．Ｂ、ＣＨ．Ｃのサンプリング電圧が大きく異なったり、逆に同じ電圧となったりすることがある。そこで、本実施形態では、サンプリング時間設定部１１ａが前回の第１チャンネルのＡ／Ｄ変換出力ＡＤOUTと前回の第２チャンネルのＡ／Ｄ変換出力ＡＤOUTとの差に応じて、今回、第１チャンネルのＡ／Ｄ変換処理後から第２チャンネルのＡ／Ｄ変換処理に移行するときのサンプリング時間Ｔｓを演算して設定することを特徴の一つとしている。

図３は前回の第１チャンネルと前回の第２チャンネルとのＡ／Ｄ変換出力差ＤＯ１と、今回の第１チャンネルのＡ／Ｄ変換処理後から第２チャンネルのＡ／Ｄ変換処理に移行するときのサンプリング時間Ｔｓと、の関係の一例を示している。

この図３に示すように、Ａ／Ｄ変換出力差ＤＯ１が最小値Ｖrminから最大値Ｖrmaxに増加するに従って、サンプリング時間設定部１１ａは、今回のサンプリング時間を最小値Ｔsminから最大値Ｔsmaxに上昇するように設定する。

この図３に示す例では、前回の第１チャンネルと今回の第２チャンネルのＡ／Ｄ変換出力差ＤＯ１が最小値Ｖrminから最大値Ｖrmaxまで増加するときには、サンプリング時間設定部１１ａは最小値Ｔsminから最大値Ｔsmaxまで線形的にサンプリング時間を長く設定する。ここで、最小値Ｖrminは、前回の第１チャンネルのＡ／Ｄ変換出力ＡＤOUTと前回の第２チャンネルのＡ／Ｄ変換出力ＡＤOUTとが一致することに相当し、例えばＶrmin＝０である。また、最大値Ｖrmaxは、前回の第１チャンネルのＡ／Ｄ変換出力ＡＤOUTと前回の第２チャンネルのＡ／Ｄ変換出力ＡＤOUTとが基準電圧ＶREFと基準グランドＶGNDの差分だけ離れている場合に相当し、例えば、基準電圧ＶREF＝５Ｖ、基準グランドＶGND＝０Ｖならば、Ｖrmax＝５Ｖである。

本実施形態では、サンプリング時間設定部１１ａは、図３に示すように例えば線形的に変化するようにサンプリング時間Ｔｓを演算して設定する。この線形性は、前回の第１チャンネルと第２チャンネルのＡ／Ｄ変換出力差をＤＯ１とし、今回のサンプリング時間Ｔｓとしたときに、次の（１）式のように示される。

Ｔｓ ＝ Ｋ１ ＋ ＤＯ１×（Ｔsmax−Ｔsmin）／（Ｖrmax−Ｖrmin）…（１）
ただし、Ｋ１＝Ｔsmin−Ｖrmin×（Ｔsmax−Ｔsmin）／（Ｖrmax−Ｖrmin）である。この図３に示すように、前回の第１チャンネルと第２チャンネルのＡ／Ｄ変換出力差ＤＯ１が大きいほど、サンプリング時間設定部１１ａはサンプリング時間Ｔｓを長く設定することが望ましい。

このとき、図３に示すように例えば線形的に変化するように演算して設定しても良いが、例えば２次関数などを用いて非線形的に変化するように演算して設定しても良い。この演算、設定方法は前述の（１）式に限られるものではなく、この（１）式を変形した数式を適用しても良いし、様々な形態に適用可能となる。

また、Ａ／Ｄ変換出力差ＤＯ１が最小値Ｖrminであるときには、サンプリング時間設定部１１ａは次回のサンプリング時間Ｔｓを最小値Ｔsminとすることが望ましい。また、Ａ／Ｄ変換出力差ＤＯ１が最大値Ｖrmaxであるときには、サンプリング時間設定部１１ａは今回のサンプリング時間を最大値Ｔsmaxとすることが望ましい。

図４は本実施形態の要部の動作をタイミングチャートで概略的に示している。説明の便宜上、図４に示すように、例えば、チャンネルＣＨ．Ａのアナログ入力信号ＶINAが一定の電圧値Ｖ１であり、チャンネルＣＨ．Ｂのアナログ入力信号ＶINBが一定の電圧値Ｖ２であるときの例を示している。また、図４には、Ａ／Ｄ制御部１１が制御スイッチ１２をオフに制御しており、チャンネルＣＨ．ＡのＡ／Ｄ変換入力電圧ＶADAがコンデンサＣHOLDに充電されており、Ａ／Ｄ変換部７がサンプリングホールド電圧ＶHOLDをＡ／Ｄ変換処理するタイミングから図示している。

また、図４において、時間ＴＤＡはチャンネルＣＨ．Ａのサンプリングホールド電圧ＶHOLDをアナログ／デジタル変換して量子化する時間を示しており、時間ＴＯＡはチャンネルＣＨ．Ａの変換結果のエラーをオフセット補正して出力差算出部１０およびＡ／Ｄ変換装置３の外部へＡ／Ｄ変換出力する時間を示している。

また、時間ＴＳＢは、マルチプレクサ５がチャンネルＣＨ．ＡからＣＨ．ＢのＡ／Ｄ変換入力電圧ＶADBに切替え、Ａ／Ｄ変換入力電圧ＶADBをコンデンサＣHOLDに充放電する時間を示している。また、時間ＴＤＢはチャンネルＣＨ．Ｂのサンプリングホールド電圧ＶHOLDをアナログ／デジタル変換して量子化する時間を示しており、時間ＴＯＢはチャンネルＣＨ．Ｂの変換結果のエラーをオフセット補正して出力差算出部１０およびＡ／Ｄ変換装置３の外部へＡ／Ｄ変換出力する時間を示している。また、図４に示すその後の時間ＴＤＡ２、ＴＯＡ２、ＴＳＢ２、ＴＤＢ２、ＴＯＢ２は、前述した各時間ＴＤＡ、ＴＯＡ、ＴＳＢ、ＴＤＢ、ＴＯＢに対応して実行される２回目の時間を示している。

初期段階では、第１チャンネルＣＨ．ＡのＡ／Ｄ変換出力ＡＤOUTと第２チャンネルＣＨ．ＢのＡ／Ｄ変換出力ＡＤOUTとの関係は出力差算出部１０に保持されていない。このため、出力差算出部１０はＡ／Ｄ制御部１１に出力差ＤＯ１を出力しない。このとき、Ａ／Ｄ制御部１１は、初期サンプリング時間記憶部１１ｂに予め記憶された初期サンプリング時間Ｔsdefを読出し、サンプリング時間設定部１１ａがデフォルトの初期サンプリング時間Ｔsdefを時間ＴＳＢに設定する。

デフォルトの初期サンプリング時間Ｔsdefは、Ａ／Ｄ変換精度を高めるためには最大値Ｔsmaxを用いることが望ましく、時間短縮又は削減のためには最小値Ｔsminを用いることが望ましく、標準値を用いるのであればこの中間値（Ｔsmin＋Ｔsmax）／２を用いることが望ましい。Ａ／Ｄ制御部１１は、例えばマルチプレクサ５の出力をチャネルＣＨ．ＢのＡ／Ｄ変換入力電圧ＶADBに切替えた後、設定されたチャンネルＣＨ．Ｂのサンプリング時間Ｔsdefだけ制御スイッチ１２をオンにする。

このときコンデンサＣHOLDは、このサンプリング時間Ｔsdefの時間をかけて電圧値Ｖ１から電圧値Ｖ２まで充電又は放電されることになる。図４の例では、電圧値Ｖ１＞電圧値Ｖ２であるため、コンデンサＣHOLDの充電電荷が放電されることで、電圧ＶHOLDは今回のチャンネルＣＨ．Ｂのアナログ入力信号ＶINBに近接することになる。このとき、図４に示すように予め定められたサンプリング時間Ｔsdefだけ待機することになるため、適正時間だけ待機した後にサンプリング処理できる。

Ａ／Ｄ制御部１１は、サンプリング時間Ｔsdefを経過した時点において、制御スイッチ１２をオフ制御し、Ａ／Ｄ変換部７にＡ／Ｄ変換指令し、これによりＡ／Ｄ変換部７が時間ＴＤＢにおいて、サンプリングホールド電圧ＶHOLDをＡ／Ｄ変換処理および変換結果のエラー補正を実行する。そして、Ａ／Ｄ変換部７は、時間ＴＯＢにおいてＡ／Ｄ変換出力ＡＤOUTを出力差算出部１０およびＡ／Ｄ変換装置３の外部へＡ／Ｄ変換出力する。

このように、チャンネルＣＨ．Ａ、ＣＨ．ＢのＡ／Ｄ変換出力ＡＤOUTが連続的に出力されると、これらの連続したチャンネルＣＨ．Ａ、ＣＨ．ＢのＡ／Ｄ変換出力ＡＤOUTは、第１チャンネルのＡ／Ｄ変換出力ＡＤOUT、第２チャンネルのＡ／Ｄ変換出力ＡＤOUTとして出力差算出部１０に保持される。２つの連続するチャンネルのＡ／Ｄ変換出力ＡＤOUTが出力差算出部１０に保持されると、出力差算出部１０は、その２つのチャンネルの出力差ＤＯ１を演算し、Ａ／Ｄ制御部１１に出力する。Ａ／Ｄ制御部１１のサンプリング時間設定部１１ａは、その２つのチャンネルの出力差ＤＯ１に応じて、チャンネルＣＨ．ＡのＡ／Ｄ変換後にチャンネルＣＨ．ＢのＡ／Ｄ変換が行われる場合の、チャンネルＣＨ．ＢのＡ／Ｄ変換処理におけるサンプリング時間Ｔｓを算出し、サンプリング時間記憶部１１ｃに記憶する。

その後、時間ＴＤＡ２、ＴＯＡ２、ＴＳＢ２、ＴＤＢ２、ＴＯＢ２において、再度、Ａ／Ｄ変換部７が、チャンネルＣＨ．ＡのＡ／Ｄ変換入力電圧ＶADAをＡ／Ｄ変換出力した後に、チャンネルＣＨ．ＢのＡ／Ｄ変換入力電圧ＶADBをＡ／Ｄ変換出力する時、サンプリング時間設定部１１ａは、前回の変換時にサンプリング時間記憶部１１ｃに記憶したチャンネルＣＨ．Ｂのサンプリング時間ＴsABを時間ＴＳＢ２に設定する。

サンプリング時間設定部１１ａが、チャンネルＣＨ．Ｂのサンプリング時間ＴsABを設定するまではチャンネルＣＨ．ＢのＡ／Ｄ変換シーケンスを開始しない。これにより、チャンネルＣＨ．Ｂのサンプリング時間ＴsABが定められていない状態で、今回のＡ／Ｄ変換シーケンスを開始することはない。

サンプリング時間設定部１１ａが、チャンネルＣＨ．Ｂのサンプリング時間ＴsABを設定した後、Ａ／Ｄ制御部１１は、設定されたチャンネルＣＨ．Ｂのサンプリング時間ＴsABだけ制御スイッチ１２をオンにする。

このとき、コンデンサＣHOLDは、このサンプリング時間ＴsABをかけて電圧値Ｖ１から電圧値Ｖ２まで充電又は放電されることになる。図４の例では、電圧値Ｖ１＞電圧値Ｖ２であるため、コンデンサＣHOLDの充電電荷が放電されることで、電圧ＶHOLDは今回のチャンネルＣＨ．ＢのＡ／Ｄ変換入力電圧ＶADBに近接することになる。

Ａ／Ｄ制御部１１は、サンプリング時間ＴsABを経過した時点において、制御スイッチ１２をオフ制御し、Ａ／Ｄ変換部７にＡ／Ｄ変換指令し、これによりＡ／Ｄ変換部７が時間ＴＤＢ２においてサンプリングホールド電圧ＶHOLDをＡ／Ｄ変換処理し、この変換結果のエラー補正を実行する。そして、Ａ／Ｄ変換部７は、時間ＴＯＢ２においてＡ／Ｄ変換出力ＡＤOUTを出力差算出部１０およびＡ／Ｄ変換装置３の外部へＡ／Ｄ変換出力する。この後の処理は、前述説明の内容を繰り返すことになるため説明を省略する。

このようにして、サンプリング時間設定部１１ａは、ＣＨ．ＡからＣＨ．Ｂ、ＣＨ．ＢからＣＨ．Ｃ、ＣＨ．ＣからＣＨ．Ａ、…に移行するときの各チャンネル間のＡ／Ｄ変換出力差ＤＯ１に応じた最適なサンプリング時間Ｔｓを設定できる。

本実施形態によれば、サンプリング時間設定部１１ａが前回のチャンネルＣＨ．ＡのＡ／Ｄ変換出力ＡＤOUTと前回のチャンネルＣＨ．ＢのＡ／Ｄ変換出力ＡＤOUTとの出力差ＤＯ１に応じて今回のチャンネルＣＨ．ＡのＡ／Ｄ変換処理後からチャンネルＣＨ．ＢのＡ／Ｄ変換処理に移行するときのサンプリング時間ＴsABを演算して設定するようにした。この結果、内部回路を追加することなくオフセット誤差を極力低減できる。しかもサンプリング時間ＴsABを必要以上に長くしなくてよくなる。これにより、Ａ／Ｄ変換処理時間を長くすることなくＡ／Ｄ変換誤差を極力抑制できる。

なお、例えば図４において、今回チャンネルＣＨ．ＡのＡ／Ｄ変換処理後にチャンネルＣＨ．ＢをＡ／Ｄ変換処理する際、チャンネルＣＨ．Ｂのサンプリング時間ＴsABは、前回チャンネルＣＨ．ＢのＡ／Ｄ変換処理完了後から、今回チャンネルＣＨ．Ａの変換完了後までに算出され、サンプリング時間記憶部１１ｃに記憶される。これにより、今回チャンネルＣＨ．ＢのＡ／Ｄ変換処理がサンプリング時間ＴsABの算出のために待機させられることはなく、今回チャンネルＣＨ．Ａの変換完了後に速やかにＡ／Ｄ変換処理を開始できるようになる。

サンプリング時間設定部１１ａは、Ａ／Ｄ変換部７によるＡ／Ｄ変換出力ＡＤOUTの演算処理に並行してサンプリング時間Ｔｓの演算処理を行うようにしても良い。この場合、処理を並行して行うことができるため、処理時間を削減できる。

（第２実施形態）
図５及び図６は第２実施形態の追加説明図を示している。前述実施形態と同一又は類似部分については同一又は類似の符号を付して説明を省略する。図５に示すＡ／Ｄ変換装置２０３はＡ／Ｄ制御部２１１を主として備えると共に比較基準設定部９をさらに備える。Ａ／Ｄ制御部２１１は、サンプリング時間設定部１１ａ、初期サンプリング時間記憶部１１ｂおよびサンプリング時間記憶部１１ｃを備える。比較基準設定部９は比較基準Ｖrcomp1、Ｖrcomp2、Ｖrcomp3、Ｖrcomp4を設定するブロックを示しており、この比較基準Ｖrcomp1、Ｖrcomp2、Ｖrcomp3、Ｖrcomp4により５つの区間に分割している。ただし、設定する区間数は５つに限らない。

図６は、図３に代わる今回の第１チャンネルのＡ／Ｄ変換後の第２チャンネルのサンプリング時間Ｔｓと、前回の第１及び第２チャンネルのＡ／Ｄ変換出力差ＤＯ１との関係の一例を示している。

比較基準Ｖrcomp1、Ｖrcomp2、Ｖrcomp3、Ｖrcomp4は、図６に示すように、Ａ／Ｄ変換部７の基準電圧ＶREFと基準グランドＶGNDの範囲内に予め定められる基準デジタル値を示している。比較基準Ｖrcomp1、Ｖrcomp2、Ｖrcomp3、Ｖrcomp4は、ＶGND＝Ｖrmin＜Ｖrcomp1＜Ｖrcomp2＜Ｖrcomp3＜Ｖrcomp4＜Ｖrmax＝ＶREFの関係を満たすように設定されている。例えば基準電圧ＶREFを５［Ｖ］とし、基準グランドＶGNDを０［Ｖ］とした場合、これらの比較基準Ｖrcomp1、Ｖrcomp2、Ｖrcomp3、Ｖrcomp4は、それぞれ、この間の例えば１．０［Ｖ］、２．０［Ｖ］、３．０［Ｖ］、４．０［Ｖ］に対応するデジタル値に設定されている。これらの比較基準Ｖrcomp1、Ｖrcomp2、Ｖrcomp3、Ｖrcomp4は、サンプリング時間設定部１１ａがサンプリング時間を設定するために予め定められるデジタル値である。

この第２実施形態において、サンプリング時間設定部１１ａは、出力差算出部１０により算出される前回のチャンネル間（例えばＣＨ．ＡとＣＨ．Ｂとの間）のＡ／Ｄ変換出力差ＤＯ１と比較基準Ｖrcomp1、Ｖrcomp2、Ｖrcomp3、Ｖrcomp4との差に応じて次回のサンプリング時間Ｔｓを設定する。したがって、サンプリング時間設定部１１ａは、前回の第１及び第２チャンネル間のＡ／Ｄ変換出力差ＤＯ１がこれらの比較基準Ｖrcomp1、Ｖrcomp2、Ｖrcomp3、Ｖrcomp4で規定される何れの区間に入っているかを判定する。

このとき、サンプリング時間設定部１１ａは、出力差算出部１０により算出される第１及び第２チャンネル間のＡ／Ｄ変換出力差ＤＯ１が最小値Ｖrminと比較基準Ｖrcomp1とで規定される範囲に入っているときには、サンプリング時間Ｔｓを最小値Ｔsminとする。特に、Ａ／Ｄ変換出力差ＤＯ１が最小値Ｖrminに一致するときにはサンプリング時間Ｔｓも最小値Ｔsminとすることが望ましい。

また、サンプリング時間設定部１１ａは、出力差算出部１０により算出される前回の第１及び第２チャンネル間のＡ／Ｄ変換出力差ＤＯ１が比較基準Ｖrcomp4と最大値Ｖrmaxとで規定される範囲に入っているときには、サンプリング時間Ｔｓを最大値Ｔsmaxとする。特に、Ａ／Ｄ変換出力差ＤＯ１が最大値Ｖrmaxに一致するときにはサンプリング時間Ｔｓも最大値Ｔsmaxとすることが望ましい。

また、図６に示すように、前回の第１及び第２チャンネル間のＡ／Ｄ変換出力差ＤＯ１がＶrcomp1以上Ｖrcomp2以下となるときには、サンプリング時間設定部１１ａは最大値Ｔsmaxと最小値Ｔsminとの間に予め定められたサンプリング時間Ｔs1を今回のサンプリング時間として設定する。また、前回の第１及び第２チャンネル間のＡ／Ｄ変換出力差ＤＯ１がＶrcomp2以上Ｖrcomp3以下となるときには、サンプリング時間設定部１１ａは最大値Ｔsmaxと最小値Ｔsminとの間に予め定められたサンプリング時間Ｔs2を今回のサンプリング時間として設定する。但し、例えばサンプリング時間Ｔs2はＴs1を超える時間に設定される。

また、前回の第１及び第２チャンネル間のＡ／Ｄ変換出力差ＤＯ１がＶrcomp3以上Ｖrcomp4以下となるときには、サンプリング時間設定部１１ａは最大値Ｔsmaxと最小値Ｔsminとの間に予め定められたサンプリング時間Ｔs3を今回のサンプリング時間として設定する。但し、例えばサンプリング時間Ｔs3はＴs2を超えＴsmaxを下回る時間に設定される。

また、サンプリング時間設定部１１ａは、出力差算出部１０により前回のチャンネル間のＡ／Ｄ変換出力差ＤＯ１が比較基準Ｖrcomp1、Ｖrcomp2、Ｖrcomp3、Ｖrcomp4に一致すると判定されたときには隣接する区間の何れかのサンプリング時間を設定する。例えば、出力差算出部１０により前回のチャンネル間のＡ／Ｄ変換出力差ＤＯ１が比較基準Ｖrcomp1と一致すると判定されたときには、ＴsminまたはＴs1の何れかが設定される。

本実施形態によれば、比較基準設定部９が設定する比較基準Ｖrcomp1、Ｖrcomp2、Ｖrcomp3、Ｖrcomp4を複数設け、サンプリング時間設定部１１ａは、前回のチャンネル間のＡ／Ｄ変換出力差ＤＯ１が比較基準Ｖrmin〜Ｖrcomp1、Ｖrcomp1〜Ｖrcomp2、Ｖrcomp2〜Ｖrcomp3、Ｖrcomp3〜Ｖrcomp4、Ｖrcomp4〜Ｖrmaxの複数の区間の何れかに入っているときに、これらの複数の区間毎に予め定められた一定のサンプリング時間Ｔsmin、Ｔs1、Ｔs2、Ｔs3、Ｔsmaxを設定するようにした。

この結果、サンプリング時間設定部１１ａは、条件判断処理に応じて複数のサンプリング時間Ｔsmin、Ｔs1、Ｔs2、Ｔs3、Ｔsmaxの何れかを選択的に設定する処理をするだけでよくなり、例えば第１実施形態の図３に示したように線形的に変化する特性を備えている場合に比較してサンプリング時間Ｔｓを演算する必要がなくなる。

（第３実施形態）
図７は第３実施形態の追加説明図を示す。前述実施形態と同一又は類似部分については同一又は類似の符号を付して説明を省略する。図８は図４に代わるタイミングチャートを示す。構成は第１、第２実施形態と同一であるため説明は省略する。

前述実施形態に示したＡ／Ｄ制御部１１、２１１は、本実施形態においてＡ／Ｄ変換装置３の外部からリセット信号RESETを入力可能になっている。このリセット信号RESETは図７に示すように例えば単パルスによるものであり、Ａ／Ｄ変換装置３の外側のモジュール、例えば監視ＩＣ、又は、Ａ／Ｄ変換装置３がマイコンに含まれる場合はマイコンのリセット制御ユニットが、何らかの異常を検出したときに発生する。

図７に示すように、Ａ／Ｄ制御部１１、２１１は、このリセット信号RESETを受付けると、サンプリング時間記憶部１１ｃに記憶されたサンプリング時間を無効とし、サンプリング時間設定部１１ａはサンプリング時間ＴsAB2を演算する。これにより、サンプリング時間記憶部１１ｃに記憶されるサンプリング時間はＴsAB2に更新される。これ以降は、リセット信号RESETが再び入力されるまで、サンプリング時間ＴsAB2がチャンネルＣＨ．Ａの後にチャンネルＣＨ．Ｂが変換される際のチャンネルＣＨ．Ｂのサンプリング時間として適用される。Ａ／Ｄ制御部１１、２１１はこのサンプリング時間ＴsAB2を時間ＴＳＢ３に設定する。

本実施形態では、リセット信号RESETが入力されるまでは、サンプリング時間設定部１１ａにより設定されたサンプリング時間ＴsAB1をサンプリング時間記憶部１１ｃに記憶している。これにより演算処理時間を削減できる。リセット信号RESETが入力されると、サンプリング時間ＴsAB1をＴsAB2に更新できる。

（第４実施形態）
図８は第４実施形態の追加説明図を示す。前述実施形態と同一又は類似部分については同一又は類似の符号を付して説明を省略する。図８は図４、図７に代わるタイミングチャートを示す。本実施形態では、Ａ／Ｄ制御部１１、２１１は、例えばタイマを備えており所定時間Ｔａが経過したか否かを判定したり、所定回数のＡ／Ｄ変換サイクルが行われたか否かを判定したりすることができる。

図８に示すように、Ａ／Ｄ制御部１１、２１１は、例えば時間ＴＯＢにおいてチャンネルＣＨ．ＢのＡ／Ｄ変換処理を終了したタイミングからタイマの計測を開始し、この経過時間が所定時間Ｔａに達したか否かを判定し、この判定が正しい、すなわち是であると判定されると、サンプリング時間記憶部１１ｃに記憶されているサンプリング時間（例えばＴsAB1）を無効とする。

このとき、サンプリング時間設定部１１ａは、所定時間Ｔａを経過したタイミングにおいて、サンプリング時間ＴsAB1をＴsAB2に更新してサンプリング時間記憶部１１ｃに記憶させる。また、この所定時間Ｔａの条件に代えて、各チャンネルＣＨ．Ａ、ＣＨ．Ｂ、ＣＨ．Ｃの所定回数のＡ／Ｄ変換サイクルを完了したか否かを判定し、Ａ／Ｄ制御部１１、２１１はこの判定結果を是であるとしたタイミングにおいて、サンプリング時間設定部１１ａがサンプリング時間ＴsAB1をＴsAB2に更新するようにしても良い。

本実施形態では、所定時間Ｔａが経過するまで、あるいは、所定回数のＡ／Ｄ変換サイクルを完了するまでは、サンプリング時間設定部１１ａにより設定されたサンプリング時間ＴsAB1をサンプリング時間記憶部１１ｃに記憶している。これにより演算処理時間を削減できる。また、所定時間Ｔａが経過するまで、あるいは、所定回数のＡ／Ｄ変換サイクルを完了した後には、サンプリング時間ＴsAB1をＴsAB2に更新できる。

（第５実施形態）
図９は第５実施形態の追加説明図を示す。前述実施形態と同一又は類似部分については同一又は類似の符号を付して説明を省略する。図９は図４、図７、図８に代わるタイミングチャートを示す。図９に示すように、第３実施形態のリセット信号RESETに代えて、外部から入力されるトリガ信号を用いても良い。

前述実施形態に示したＡ／Ｄ変換装置３、２０３のＡ／Ｄ制御部１１、２１１は、本実施形態ではＡ／Ｄ変換装置３、２０３の外部からトリガ信号を入力可能になっている。サンプリング時間設定部１１ａは、このトリガ信号をトリガとしてサンプリング時間を更新するようにしても良い。

（第６実施形態）
図１０及び図１１は第６実施形態の追加説明図を示す。前述実施形態と同一又は類似部分については同一又は類似の符号を付して説明を省略する。図１０は図１に代わるシステム構成を概略的に示し、図１１は、図４、図７〜図９に代わるタイミングチャートを示す。

図１０に示すように、本実施形態のＡ／Ｄ変換装置３０３は、Ａ／Ｄ変換出力記憶部３０８、出力差算出部３１０、及び、Ａ／Ｄ制御部３１１を備えている。Ａ／Ｄ変換部７はＡ／Ｄ変換出力ＡＤOUTをＡ／Ｄ変換装置３０３の外部に出力すると共にＡ／Ｄ変換出力記憶部３０８に記憶させる。出力差算出部３１０は、任意の２つのチャンネルのＡ／Ｄ変換出力ＡＤOUTを読み出し、その出力差ＤＯ１をＡ／Ｄ制御部３１１に出力する。

Ａ／Ｄ制御部３１１のサンプリング時間設定部１１ａは、この出力差算出部３１０により算出される出力差に応じて、後に変換するチャンネルのサンプリング時間Ｔｓを設定し、このサンプリング時間Ｔｓの経過後にＡ／Ｄ変換部７にＡ／Ｄ変換処理させる。

図１１に示すように、Ａ／Ｄ変換部７が、各チャンネルＣＨ．Ａ、ＣＨ．Ｂ、ＣＨ．ＣのＡ／Ｄ変換入力電圧ＶADA、ＶADB、ＶADCを初めてＡ／Ｄ変換処理するとき、時間ＴＯＡ、ＴＯＢ、ＴＯＣにおいてＡ／Ｄ変換出力ＡＤOUTをＡ／Ｄ変換出力記憶部３０８に記憶させる。その後、例えばチャンネルＣＨ．Ａの後にＣＨ．ＢのＡ／Ｄ変換処理するときには、Ａ／Ｄ制御部３１１の制御に応じて、出力差算出部３１０がＡ／Ｄ変換出力記憶部３０８に記憶されているチャンネルＣＨ．Ａ、ＣＨ．ＢのＡ／Ｄ変換出力ＡＤOUTを読出し、これらの出力差ＤＯ１を算出する。そしてサンプリング時間設定部１１ａが、この出力差ＤＯ１に応じてサンプリング時間ＴsABを算出し、時間ＴＳＢ２に設定する。

また、その後、チャンネルＣＨ．Ｃの後にＣＨ．ＢのＡ／Ｄ変換処理するときには、出力差算出部３１０がＡ／Ｄ変換出力記憶部３０８に記憶されているチャンネルＣＨ．Ｃ、ＣＨ．ＢのＡ／Ｄ変換出力ＡＤOUTを読出し、これらの出力差ＤＯ１を算出し、サンプリング時間設定部１１ａが、この出力差ＤＯ１に応じてサンプリング時間ＴsABを演算し、時間ＴＳＢ３に設定する。

このような形態によれば、例えば固定されたＡ／Ｄ変換順序（例えばＣＨ．Ａ→Ｂ→Ｃ→Ａ→Ｂ→…）に限らず、ランダムなＡ／Ｄ変換順序（例えばＣＨ．Ａ→Ｂ→Ａ→Ｂ→Ｃ→Ｂ→Ｃ→Ａ…）にも容易に対応できる。実際のＡ／Ｄ変換処理においては、一部のチャンネルに優先権が設定されている場合があり、その優先権を持ったチャンネルのＡ／Ｄ変換の要求がなされた場合は、予め設定されたＡ／Ｄ変換順序の途中に、優先権を持ったチャンネルのＡ／Ｄ変換が割り込むことになる。このため、ここでいう「ランダムなＡ／Ｄ変換順序」とは、結果として、各チャンネルのＡ／Ｄ変換がランダムに行われているように見える場合を指している。

本実施形態では、図１１に示すように、Ａ／Ｄ制御部３１１は、例えばチャンネルＣＨ．ＢのＡ／Ｄ変換入力電圧ＶADBをＡ／Ｄ変換処理する直前に何れのチャンネル（例えばＣＨ．Ａ、ＣＨ．Ｃ）をＡ／Ｄ変換処理していたかを確認できる。このとき、出力差算出部３１０は、Ａ／Ｄ制御部３１１の制御に基づいて、対象となる２つのチャンネルのＡ／Ｄ変換出力ＡＤOUTをＡ／Ｄ変換出力記憶部３０８から読出し、これらの出力差ＤＯ１を算出し、サンプリング時間設定部１１ａは、この出力差ＤＯ１に応じてサンプリング時間Ｔｓを設定する。

（第７実施形態）
図１２は第７実施形態の追加説明図を示す。第６実施形態と同一又は類似部分については同一又は類似の符号を付して説明を省略する。図１２は図１１に代わるタイミングチャートを示す。システム構成は図１０と同様の構成であり、動作も第６実施形態と同様であるため基本的な説明を省略する。

本実施形態においては、図１２に示すように、リセット信号RESETがＡ／Ｄ変換装置３０３の外部からＡ／Ｄ制御部３１１に入力されるまで、Ａ／Ｄ変換出力記憶部３０８は各チャンネルのＡ／Ｄ変換出力ＡＤOUTを保持するようにしても良い。リセット信号RESETがＡ／Ｄ制御部３１１に入力されると、Ａ／Ｄ変換出力記憶部３０８に記憶された各チャネルのＡ／Ｄ変換出力ＡＤOUTは、リセット信号RESETの入力後に初めてＡ／Ｄ変換部７により変換処理された値に更新される。これにより、サンプリング時間設定部１１ａにより設定されるサンプリング時間ＴsAB1、ＴsBC1もＴsAB2、ＴsBC2にそれぞれ更新される。

本実施形態によれば、Ａ／Ｄ制御部３１１は、リセット信号RESETが入力されるとＡ／Ｄ変換出力記憶部３０８に記憶されたＡ／Ｄ変換出力ＡＤOUTを更新する。これにより、第３実施形態と同様の作用効果を奏する。

（第８実施形態）
図１３は第８実施形態の追加説明図を示す。前述実施形態と同一又は類似部分については同一又は類似の符号を付して説明を省略する。図１３は図４、図７〜図９、図１２に代わるタイミングチャートを示す。システム構成は図１０と同様の構成であるため説明を省略する。

本実施形態におけるＡ／Ｄ制御部３１１は、第４実施形態と同様に、所定時間Ｔａが経過したか否かを判定したり、所定回数のＡ／Ｄ変換サイクルが行われたか否かを判定したりできる。この場合、Ａ／Ｄ制御部３１１が所定時間Ｔａだけ経過した、または、所定回数のＡ／Ｄ変換処理サイクルを行ったと判断したときに、Ａ／Ｄ変換出力記憶部３０８に記憶されるＡ／Ｄ変換出力ＡＤOUTを更新するようにしても良い。これにより、サンプリング時間設定部１１ａに設定されるサンプリング時間ＴsAB1、ＴsBC1もＴsAB2、ＴsBC2に更新されることになり、前述実施形態と同様の作用効果を奏する。

（第９実施形態）
図１４は第９実施形態の追加説明図を示す。前述実施形態と同一又は類似部分については同一又は類似の符号を付して説明を省略する。図１４は図４、図７〜図９、図１２、図１３に代わるタイミングチャートを示す。

Ａ／Ｄ制御部３１１は今回のＡ／Ｄ変換出力ＡＤOUTと今回の直前の前回のＡ／Ｄ変換出力ＡＤOUTとを比較し、今回のＡ／Ｄ変換出力ＡＤOUTと今回の直前の前回のＡ／Ｄ変換出力ＡＤOUTとの差が所定値以上となったとき、すなわち、あるチャンネルのＡ／Ｄ変換出力ＡＤOUTが所定値以上変化したとき、Ａ／Ｄ変換出力記憶部３０８に記憶されるＡ／Ｄ変換出力ＡＤOUTを更新するようにしても良い。これは、Ａ／Ｄ変換出力ＡＤOUTが大きく変化すると、適切なサンプリング時間も変化するために行われる処理である。この場合、あるチャンネルのＡ／Ｄ変換出力ＡＤOUTが大きく変化した場合でも、その後のサンプリング時間Ｔｓを適切に設定できる。

図１４に示す時間ＴＤＡ〜ＴＯＣ、ＴＤＡ２〜ＴＯＣ２においては、チャンネルＣＨ．Ａの後でチャンネルＣＨ．Ｂを変換する際のチャンネルＣＨ．Ｂのサンプリング時間ＴsAB1は変化せず、チャンネルＣＨ．Ｂの後でチャンネルＣＨ．Ｃを変換するときのチャンネルＣＨ．Ｃのサンプリング時間ＴsBC1も変化しない。

しかし、時間ＴＯＣ２においては、チャンネルＣＨ．ＣのＡ／Ｄ変換出力ＡＤOUTが大きく変化することになる。この場合、チャンネルＣＨ．Ａ、ＣＨ．ＢのＡ／Ｄ変換出力ＡＤOUTは更新されないものの、チャンネルＣＨ．ＣのＡ／Ｄ変換出力ＡＤOUTは更新される。

このため、図１４の時間ＴＯＣ２の後の時間ＴＯＢ３〜ＴＯＣ３に示すように、サンプリング時間設定部１１ａは、時間ＴＯＢ３において再度チャンネルＣＨ．ＢからＣＨ．ＣのＡ／Ｄ変換処理に移行するときのサンプリング時間ＴsBC1を例えばＴsBC2に更新する。これにより、時間ＴＳＣ３にはサンプリング時間ＴsBC2が設定される。

本実施形態の構成をまとめると以下に示すようになる。Ａ／Ｄ制御部３１１は、Ａ／Ｄ変換部７がチャンネルＣＨ．ＣのＡ／Ｄ変換出力ＡＤOUTを複数回出力したときに、当該チャンネルＣＨ．Ｃの複数のＡ／Ｄ変換出力ＡＤOUTが、Ａ／Ｄ変換出力記憶部３０８に記憶されたチャンネルＣＨ．ＣのＡ／Ｄ変換出力ＡＤOUTに対して所定値以上変化したか否かを判定する。Ａ／Ｄ制御部３１１により是であると判定されると、サンプリング時間設定部１１ａは、Ａ／Ｄ変換出力記憶部３０８に記憶されたＡ／Ｄ変換出力ＡＤOUTを更新する。これにより、サンプリング時間設定部１１ａにより設定されるサンプリング時間も更新されるようになり、前述実施形態と同様の作用効果を奏する。

（第１０実施形態）
図１５は第１０実施形態の追加説明図を示す。前述実施形態と同一又は類似部分については同一又は類似の符号を付して説明を省略する。図１５は図４、図７〜図９、図１２、図１３、図１４に代わるタイミングチャートを示す。図１５に示すように、第７実施形態のリセット信号RESETに代えて、Ａ／Ｄ変換装置３０３の外部から入力されるトリガ信号を用いても良い。

前述実施形態に示したＡ／Ｄ変換装置３０３のＡ／Ｄ制御部３１１は、Ａ／Ｄ変換装置３０３の外部からトリガ信号を入力可能になっている。サンプリング時間設定部１１ａは、このトリガ信号をトリガとして、Ａ／Ｄ変換出力記憶部３０８に記憶された各チャンネルのＡ／Ｄ変換出力ＡＤOUTを更新するようにしても良い。これにより、サンプリング時間設定部１１ａにより設定されるサンプリング時間ＴsAB1、ＴsBC1もＴsAB2、ＴsBC2に更新されるようになり、前述実施形態と同様の作用効果を奏する。

（他の実施形態）
本発明は、前述した実施形態に限定されるものではなく、種々変形して実施することができ、その要旨を逸脱しない範囲で種々の実施形態に適用可能である。第１から第１１の実施形態の構成は適宜組み合わせて構成することができる。切替部はマルチプレクサ３に限られるものではない。保持部はコンデンサＣHOLDに限られるものではない。チャンネルは複数であれば２チャンネルに限られず３チャンネル以上でも良い。車両搭載用に適用したがこれに限られない。

なお、特許請求の範囲に記載した括弧内の符号は、本発明の一つの態様として前述する実施形態に記載の具体的手段との対応関係を示すものであって、本発明の技術的範囲を限定するものではない。

図面中、３、２０３、３０３はＡ／Ｄ変換装置、５はマルチプレクサ（切替部）、６は保持部、７はＡ／Ｄ変換部、３０８はＡ／Ｄ変換出力記憶部、１０は出力差算出部、１１、２１１、３１１はＡ／Ｄ制御部、１１ａはサンプリング時間設定部、１１ｂは初期サンプリング時間記憶部、１１ｃはサンプリング時間記憶部、ＣHOLDはコンデンサ（サンプリングコンデンサ）、を示す。

Claims (17)

1. 複数のチャンネルのアナログ入力信号をデジタル変換するＡ／Ｄ変換装置（３、２０３、３０３）であって、
   前記複数のチャンネルのアナログ入力信号を切り替える切替部（５）と、
   前記切替部により切替えられた複数のチャンネルのアナログ入力信号をサンプリング時間だけサンプリングコンデンサ（ＣHOLD）に入力して電圧を変化させて保持する保持部（６）と、
   所定の基準電圧（ＶREF）と基準グランド（ＶGND）との範囲の電圧を量子化可能に構成され、前記アナログ入力信号を入力し前記サンプリング時間だけ待機入力され、前記保持部に保持された電圧をＡ／Ｄ変換処理するＡ／Ｄ変換部（７）と、
   前記Ａ／Ｄ変換部により連続してＡ／Ｄ変換処理された前回の第１チャンネルのＡ／Ｄ変換出力と前回の第２チャンネルのＡ／Ｄ変換出力との出力差を算出する出力差算出部（１０）と、
   前記出力差算出部により算出される出力差（ＤＯ１）に応じて、前記Ａ／Ｄ変換部による今回の前記第１チャンネルのＡ／Ｄ変換処理後から前記第２チャンネルのＡ／Ｄ変換処理に移行するときの前記保持部のサンプリング時間（Ｔｓ）を設定するサンプリング時間設定部（１１ａ）と、を備えるＡ／Ｄ変換装置。
2. 請求項１記載のＡ／Ｄ変換装置において、
   前記サンプリング時間設定部は、前記出力差算出部により算出される出力差が大きいほど前記保持部のサンプリング時間を大きく設定するＡ／Ｄ変換装置。
3. 請求項１または２記載のＡ／Ｄ変換装置において、
   前記基準電圧の範囲の間に比較基準を設定することで前記出力差算出部による差の範囲を複数の区間に規定する比較基準設定部（９）を備え、
   前記サンプリング時間設定部（１１ａ）は、前記出力差算出部により算出される出力差が複数の区間の何れかに入っていると判定すると、前記複数の区間で互いに異なるように予め定められた一定のサンプリング時間を設定するＡ／Ｄ変換装置。
4. 請求項１から３の何れか一項に記載のＡ／Ｄ変換装置において、
   前記サンプリング時間設定部は、前記出力差算出部により算出される出力差が前記Ａ／Ｄ変換部の最大値（Ｖrmax）であるときには前記サンプリング時間を所定の最大値（Ｔsmax）に設定し、前記出力差算出部により算出される出力差が最小値（Ｖrmin）であるときには前記サンプリング時間を所定の最小値（Ｔsmin）に設定するＡ／Ｄ変換装置。
5. 請求項１から４の何れか一項に記載のＡ／Ｄ変換装置において、
   初期サンプリング時間（Ｔsdef）を記憶する初期サンプリング時間記憶部（１１ｂ）を備え、
   前記サンプリング時間設定部は、各チャンネルのアナログ入力信号を初めてＡ／Ｄ変換処理するときには前記初期サンプリング時間記憶部に記憶された初期サンプリング時間をサンプリング時間として設定するＡ／Ｄ変換装置。
6. 請求項１から５の何れか一項に記載のＡ／Ｄ変換装置において、
   前記サンプリング時間設定部が、前記出力差算出部により算出される出力差に応じて今回の第２チャンネルのサンプリング時間を設定した後、
   前記切替部、前記保持部、及び前記Ａ／Ｄ変換部は、今回の第２チャンネルのＡ／Ｄ変換処理に係る処理に移行するＡ／Ｄ変換装置。
7. 請求項１から６の何れか一項に記載のＡ／Ｄ変換装置において、
   前記サンプリング時間設定部は、前記Ａ／Ｄ変換部によるＡ／Ｄ変換出力の演算処理に並行して前記サンプリング時間の演算処理を行うＡ／Ｄ変換装置。
8. 請求項１から７の何れか一項に記載のＡ／Ｄ変換装置において、
   前記サンプリング時間設定部により前記第１チャンネルから第２チャンネルの処理に移行するときに設定されたサンプリング時間を記憶するサンプリング時間記憶部（１１ｃ）をさらに備え、
   前記サンプリング時間設定部は、２回目以降に前記第１チャンネルから前記第２チャンネルの処理に移行するときには前記設定された前記サンプリング時間を用いるＡ／Ｄ変換装置。
9. 請求項１から８の何れか一項に記載のＡ／Ｄ変換装置において、
   Ａ／Ｄ変換装置の外部で発生するリセット信号を入力可能に構成され、
   前記サンプリング時間設定部により設定されたサンプリング時間を記憶するサンプリング時間記憶部（１１ｃ）をさらに備え、
   前記サンプリング時間設定部は、前記リセット信号が入力されると前記サンプリング時間記憶部に記憶されたサンプリング時間を無効とし前記サンプリング時間を更新するＡ／Ｄ変換装置。
10. 請求項１から８の何れか一項に記載のＡ／Ｄ変換装置において、
    前記サンプリング時間設定部により設定されたサンプリング時間を記憶するサンプリング時間記憶部（１１ｃ）と、
    前記切替部、前記保持部及び前記Ａ／Ｄ変換部による所定回数のＡ／Ｄ変換処理サイクルが行われたか、又は、所定時間だけ経過したか、否かを判定するＡ／Ｄ制御部（１１、２１１）と、をさらに備え、
    前記サンプリング時間設定部は、前記Ａ／Ｄ制御部により是であると判定されると前記サンプリング時間記憶部に記憶されたサンプリング時間を無効とし、前記サンプリング時間を更新するＡ／Ｄ変換装置。
11. 請求項１から８の何れか一項に記載のＡ／Ｄ変換装置において、
    Ａ／Ｄ変換装置の外部で発生するトリガ信号を入力可能に構成され、
    前記サンプリング時間設定部により設定された複数の各チャンネルのサンプリング時間を記憶するサンプリング時間記憶部（１１ｃ）をさらに備え、
    前記サンプリング時間設定部は、前記トリガ信号が入力されると前記サンプリング時間記憶部に記憶されたサンプリング時間を無効とし、前記サンプリング時間を更新するＡ／Ｄ変換装置。
12. 請求項１から５の何れか一項に記載のＡ／Ｄ変換装置において、
    前記Ａ／Ｄ変換部によるＡ／Ｄ変換出力を記憶するＡ／Ｄ変換出力記憶部（３０８）をさらに備え、
    前記出力差算出部は、前記Ａ／Ｄ変換出力記憶部から前記第１チャンネルのＡ／Ｄ変換出力と前記第２チャンネルのＡ／Ｄ変換出力とを読み出して差を算出するＡ／Ｄ変換装置。
13. 請求項１２に記載のＡ／Ｄ変換装置において、
    前記サンプリング時間設定部は、前記第１チャンネルの処理から第２チャンネルの処理に移行するときに前記出力差算出部による第１チャンネルのＡ／Ｄ変換出力と第２チャンネルのＡ／Ｄ変換出力との差に応じて次回の前記サンプリング時間の演算処理を行い、その後に前記第１チャンネルから前記第２チャンネルの処理に移行するときには前記演算処理で算出された前記サンプリング時間を用いるように構成されるＡ／Ｄ変換装置。
14. 請求項１２記載のＡ／Ｄ変換装置において、
    内部又は外部で発生するリセット信号を入力可能に構成され、
    前記Ａ／Ｄ変換部は、前記リセット信号が入力されると前記Ａ／Ｄ変換出力記憶部に記憶されたＡ／Ｄ変換出力を無効とし前記Ａ／Ｄ変換出力記憶部のＡ／Ｄ変換出力を更新するＡ／Ｄ変換装置。
15. 請求項１２記載のＡ／Ｄ変換装置において、
    所定時間だけ経過したか否かを判定するＡ／Ｄ制御部（３１１）をさらに備え、
    前記Ａ／Ｄ変換部は、前記Ａ／Ｄ制御部により是であると判定されると前記Ａ／Ｄ変換出力記憶部に記憶されたＡ／Ｄ変換出力を無効とし前記Ａ／Ｄ変換出力記憶部のＡ／Ｄ変換出力を更新するＡ／Ｄ変換装置。
16. 請求項１２記載のＡ／Ｄ変換装置において、
    前記Ａ／Ｄ変換部が前記チャンネルのＡ／Ｄ変換出力を複数回出力したときに、当該チャンネルの複数のＡ／Ｄ変換出力が所定値以上変化したか否かを判定するＡ／Ｄ制御部（３１１）、をさらに備え、
    前記サンプリング時間設定部は、前記Ａ／Ｄ制御部により是であると判定されると前記Ａ／Ｄ変換出力記憶部に記憶されたＡ／Ｄ変換出力を無効とし前記Ａ／Ｄ変換出力記憶部のＡ／Ｄ変換出力を更新するＡ／Ｄ変換装置。
17. 請求項１２記載のＡ／Ｄ変換装置において、
    外部で発生するトリガ信号を入力可能に構成され、
    前記サンプリング時間設定部は、前記トリガ信号が入力されると前記Ａ／Ｄ変換出力記憶部に記憶されたＡ／Ｄ変換出力を無効とし前記Ａ／Ｄ変換出力記憶部のＡ／Ｄ変換出力を更新するＡ／Ｄ変換装置。

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