JP2000353958A - サンプルホールド回路 - Google Patents
サンプルホールド回路Info
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- JP2000353958A JP2000353958A JP11163928A JP16392899A JP2000353958A JP 2000353958 A JP2000353958 A JP 2000353958A JP 11163928 A JP11163928 A JP 11163928A JP 16392899 A JP16392899 A JP 16392899A JP 2000353958 A JP2000353958 A JP 2000353958A
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- G11C27/026—Sample-and-hold arrangements using a capacitive memory element associated with an amplifier
Abstract
(57)【要約】
【課題】 ＭＯＳスイッチによるアナログ入力信号のサ
ンプリング時、入力信号電位に依存してオン抵抗値Ｒが
変化し、スイッチ出力信号に歪みが生じ、Ａ／Ｄコンバ
ータのＳ／Ｎ比が劣化するという課題があった。 【解決手段】 複数の異なる参照電圧ＶｒｅｆＮを設定
し、アナログ入力信号（１）の電圧が、各参照電圧を越
えたら対応する単位スイッチ（１１ｅ）をオンさせるこ
とで、アナログ入力信号（１）の電圧値に応じて、各比
較回路（１３ｅ）からの比較結果を基にして、対応する
単位スイッチ（１１ｅ）をオンさせ、オン抵抗値に対す
るアナログ入力信号の電圧の依存性を緩和する。
ンプリング時、入力信号電位に依存してオン抵抗値Ｒが
変化し、スイッチ出力信号に歪みが生じ、Ａ／Ｄコンバ
ータのＳ／Ｎ比が劣化するという課題があった。 【解決手段】 複数の異なる参照電圧ＶｒｅｆＮを設定
し、アナログ入力信号（１）の電圧が、各参照電圧を越
えたら対応する単位スイッチ（１１ｅ）をオンさせるこ
とで、アナログ入力信号（１）の電圧値に応じて、各比
較回路（１３ｅ）からの比較結果を基にして、対応する
単位スイッチ（１１ｅ）をオンさせ、オン抵抗値に対す
るアナログ入力信号の電圧の依存性を緩和する。
Description
【０００１】
【発明の属する技術分野】この発明は、アナログ入力信
号が入力されるスイッチのオン抵抗Ｒを変化させること
で、出力信号の歪みを低減可能な低歪みスイッチを用い
たサンプルホールド回路に関するものである。
号が入力されるスイッチのオン抵抗Ｒを変化させること
で、出力信号の歪みを低減可能な低歪みスイッチを用い
たサンプルホールド回路に関するものである。
【０００２】
【従来の技術】図１２は、従来のサンプルホールド回路
を示す回路図であり、図において、１２１はＭＯＳスイ
ッチ、１２２はサンプルホールド処理部である。このよ
うに、従来のサンプルホールド回路は、アナログ入力を
サンプリングするＭＯＳスイッチ１２１とそれ以外のサ
ンプルホールド処理部１２２から構成される。
を示す回路図であり、図において、１２１はＭＯＳスイ
ッチ、１２２はサンプルホールド処理部である。このよ
うに、従来のサンプルホールド回路は、アナログ入力を
サンプリングするＭＯＳスイッチ１２１とそれ以外のサ
ンプルホールド処理部１２２から構成される。
【０００３】次に動作について説明する。従来のサンプ
ルホールド回路において、アナログ入力をサンプリング
する際に、ＭＯＳスイッチ１２１のオン抵抗値Ｒは、Ｍ
ＯＳスイッチ１２１のゲート端子Ｇとソース端子Ｓとの
間の電位差ＶGSから、スイッチのしきい値電圧Ｖthを引
いた値の逆数に比例しており、例えば、以下の式（１）
で表される。
ルホールド回路において、アナログ入力をサンプリング
する際に、ＭＯＳスイッチ１２１のオン抵抗値Ｒは、Ｍ
ＯＳスイッチ１２１のゲート端子Ｇとソース端子Ｓとの
間の電位差ＶGSから、スイッチのしきい値電圧Ｖthを引
いた値の逆数に比例しており、例えば、以下の式（１）
で表される。
【０００４】 Ｒ＝ １／｛β（ＶGS−Ｖth）｝ （１） ここで、β＝ μ0 Ｗ／Ｌ、μ0 ：ゲイン係数、Ｗ：チ
ャネル幅、Ｌ：チャネル長である。
ャネル幅、Ｌ：チャネル長である。
【０００５】従って、入力信号であるアナログ入力信号
を、ＭＯＳスイッチ１２１を介してサンプリングすると
き、入力信号の入力電位に依存してＭＯＳスイッチ１２
１のオン抵抗値Ｒが変化する。従って、ホールドされる
ＭＯＳスイッチ１２１の出力信号に歪みが生じ、Ａ／Ｄ
コンバータの性能指標であるＳ／Ｎ比が劣化してしまう
という課題があった。
を、ＭＯＳスイッチ１２１を介してサンプリングすると
き、入力信号の入力電位に依存してＭＯＳスイッチ１２
１のオン抵抗値Ｒが変化する。従って、ホールドされる
ＭＯＳスイッチ１２１の出力信号に歪みが生じ、Ａ／Ｄ
コンバータの性能指標であるＳ／Ｎ比が劣化してしまう
という課題があった。
【０００６】ＭＯＳスイッチ１２１の出力波形の歪みを
改善する方策として、従来では、以下に示す対策が行わ
れていた。第一の方法は、ＭＯＳスイッチ１２１のゲー
ト端子Ｇに入力されるクロックＣＬＫの電圧振幅Ｖｄｄ
を大きく設定する方法である。これにより、ＭＯＳスイ
ッチ１２１のオン抵抗値Ｒの入力電圧依存性は、クロッ
クＣＬＫの電圧振幅Ｖｄｄの２乗値、即ちＶｄｄ2 の逆
数に比例する。従って、出力波形の歪みは小さくなる。
改善する方策として、従来では、以下に示す対策が行わ
れていた。第一の方法は、ＭＯＳスイッチ１２１のゲー
ト端子Ｇに入力されるクロックＣＬＫの電圧振幅Ｖｄｄ
を大きく設定する方法である。これにより、ＭＯＳスイ
ッチ１２１のオン抵抗値Ｒの入力電圧依存性は、クロッ
クＣＬＫの電圧振幅Ｖｄｄの２乗値、即ちＶｄｄ2 の逆
数に比例する。従って、出力波形の歪みは小さくなる。
【０００７】第二の方法は、ＭＯＳスイッチ１２１のゲ
ート端子Ｇとソース端子Ｓの電位差ＶＧＳが一定になる
ように、ＭＯＳスイッチ１２１のゲート端子Ｇに供給す
るクロック信号ＣＬＫに、入力信号を重畳させる回路を
用いる方法である。
ート端子Ｇとソース端子Ｓの電位差ＶＧＳが一定になる
ように、ＭＯＳスイッチ１２１のゲート端子Ｇに供給す
るクロック信号ＣＬＫに、入力信号を重畳させる回路を
用いる方法である。
【０００８】第三の方法は、ＭＯＳスイッチ１２１のサ
イズを大きくする方法であり、上記した式（１）におい
て、βが大きくなることに対応する。スイッチのオン抵
抗値Ｒの入力電圧依存性はβに反比例するので出力波形
の歪みは小さくなる。第四の方法はスイッチのしきい値
電圧Ｖthを小さくする方法である。
イズを大きくする方法であり、上記した式（１）におい
て、βが大きくなることに対応する。スイッチのオン抵
抗値Ｒの入力電圧依存性はβに反比例するので出力波形
の歪みは小さくなる。第四の方法はスイッチのしきい値
電圧Ｖthを小さくする方法である。
【０００９】従来では、上記の第１〜第４の方法を単
独、又は組み合わせることにより、サンプルホールド回
路内のＭＯＳスイッチの出力波形の歪みが低減されてい
た。
独、又は組み合わせることにより、サンプルホールド回
路内のＭＯＳスイッチの出力波形の歪みが低減されてい
た。
【００１０】
【発明が解決しようとする課題】従来のサンプルホール
ド回路は以上のように構成されているので、ＭＯＳトラ
ンジスタの微細化に伴い、ゲートの耐電圧特性の点か
ら、０．５μｍプロセスでは電源電圧が５Ｖ、０．３５
μｍプロセスでは電源電圧が３Ｖ程度であったが、０．
２μｍプロセス以下では、電源電圧がさらに２Ｖ以下へ
と低下し、即ち、電源電圧が低電源電圧化する傾向があ
る。
ド回路は以上のように構成されているので、ＭＯＳトラ
ンジスタの微細化に伴い、ゲートの耐電圧特性の点か
ら、０．５μｍプロセスでは電源電圧が５Ｖ、０．３５
μｍプロセスでは電源電圧が３Ｖ程度であったが、０．
２μｍプロセス以下では、電源電圧がさらに２Ｖ以下へ
と低下し、即ち、電源電圧が低電源電圧化する傾向があ
る。
【００１１】このとき、サンプルホールド回路内のＭＯ
Ｓスイッチのオン抵抗による出力信号の歪みの影響はさ
らに増加し、ＡＤコンバータで許容される歪みの入力電
圧範囲が大幅に減少するといった課題があった。上記し
た様な低電源電圧化の状況では、ゲートの耐電圧特性で
は、上記した従来技術における第１の方法および第２の
方法による歪み改善方策を実行することが不可能とな
る。さらに、第３および第４の方法においても、低電源
電圧を用いて、サンプルホールド回路内のスイッチを動
作させた場合、サンプルホールド回路内におけるＭＯＳ
スイッチの出力波形の歪みの影響は無視できなくなると
いった課題があった。
Ｓスイッチのオン抵抗による出力信号の歪みの影響はさ
らに増加し、ＡＤコンバータで許容される歪みの入力電
圧範囲が大幅に減少するといった課題があった。上記し
た様な低電源電圧化の状況では、ゲートの耐電圧特性で
は、上記した従来技術における第１の方法および第２の
方法による歪み改善方策を実行することが不可能とな
る。さらに、第３および第４の方法においても、低電源
電圧を用いて、サンプルホールド回路内のスイッチを動
作させた場合、サンプルホールド回路内におけるＭＯＳ
スイッチの出力波形の歪みの影響は無視できなくなると
いった課題があった。
【００１２】この発明は上記のような課題を解決するた
めになされたもので、電源電圧を低減化した場合におい
ても、出力信号の歪みを十分に低減可能なスイッチを用
いたサンプルホールド回路を得ることを目的とする。
めになされたもので、電源電圧を低減化した場合におい
ても、出力信号の歪みを十分に低減可能なスイッチを用
いたサンプルホールド回路を得ることを目的とする。
【００１３】
【課題を解決するための手段】この発明に係るサンプル
ホールド回路は、アナログ入力信号と所定の電位値を持
つ参照信号とを比較する入力電圧判定部と、前記アナロ
グ入力信号を入力するスイッチのオン抵抗値が、前記入
力電圧判定部の判定結果に応じて、前記アナログ入力信
号の電位に依存しない一定の値を持つように処理する抵
抗値一定スイッチとを有する低歪みアナログスイッチ部
と、前記低歪みアナログスイッチ部から出力された前記
アナログ入力信号をサンプリングするサンプルホールド
処理部とを備えたことを特徴とするものである。
ホールド回路は、アナログ入力信号と所定の電位値を持
つ参照信号とを比較する入力電圧判定部と、前記アナロ
グ入力信号を入力するスイッチのオン抵抗値が、前記入
力電圧判定部の判定結果に応じて、前記アナログ入力信
号の電位に依存しない一定の値を持つように処理する抵
抗値一定スイッチとを有する低歪みアナログスイッチ部
と、前記低歪みアナログスイッチ部から出力された前記
アナログ入力信号をサンプリングするサンプルホールド
処理部とを備えたことを特徴とするものである。
【００１４】この発明に係るサンプルホールド回路で
は、入力電圧判定部は、それぞれが所定の電圧値を持つ
複数の参照電圧を供給する参照電圧系と、前記複数の参
照電圧に対応して設けられ、アナログ入力信号と前記複
数の参照電圧の各々とを比較する複数の比較回路から構
成される比較ブロックと、前記複数の比較回路に対応し
て設けられた複数のブロックからなるスイッチオフブロ
ックとを有する。また、抵抗値一定スイッチは、１個の
ベーススイッチと前記複数の比較回路に対応して設けら
れた複数の単位スイッチとを有する単位スイッチ系とか
ら構成され、前記複数の参照電圧の各々には重み付けが
なされており、前記抵抗値一定スイッチがオン状態であ
る場合、前記アナログ入力信号の入力電圧と前記複数の
参照電圧のそれぞれとを、前記複数の比較回路で比較
し、前記アナログ入力信号の入力電位に応じて、前記ベ
ーススイッチのオン抵抗と前記複数の単位スイッチとの
オン抵抗の合成オン抵抗が一定になるように、前記複数
の比較回路から出力される比較結果と低歪みアナログス
イッチ部に供給されるクロック信号との間の論理積で得
られる出力信号を、前記複数の単位スイッチの各々のゲ
ート端子に入力して、前記複数の単位スイッチを選択的
にオンさせることを特徴とするものである。
は、入力電圧判定部は、それぞれが所定の電圧値を持つ
複数の参照電圧を供給する参照電圧系と、前記複数の参
照電圧に対応して設けられ、アナログ入力信号と前記複
数の参照電圧の各々とを比較する複数の比較回路から構
成される比較ブロックと、前記複数の比較回路に対応し
て設けられた複数のブロックからなるスイッチオフブロ
ックとを有する。また、抵抗値一定スイッチは、１個の
ベーススイッチと前記複数の比較回路に対応して設けら
れた複数の単位スイッチとを有する単位スイッチ系とか
ら構成され、前記複数の参照電圧の各々には重み付けが
なされており、前記抵抗値一定スイッチがオン状態であ
る場合、前記アナログ入力信号の入力電圧と前記複数の
参照電圧のそれぞれとを、前記複数の比較回路で比較
し、前記アナログ入力信号の入力電位に応じて、前記ベ
ーススイッチのオン抵抗と前記複数の単位スイッチとの
オン抵抗の合成オン抵抗が一定になるように、前記複数
の比較回路から出力される比較結果と低歪みアナログス
イッチ部に供給されるクロック信号との間の論理積で得
られる出力信号を、前記複数の単位スイッチの各々のゲ
ート端子に入力して、前記複数の単位スイッチを選択的
にオンさせることを特徴とするものである。
【００１５】この発明に係るサンプルホールド回路で
は、入力電圧判定部は、それぞれが所定の電圧値を持つ
複数の参照電圧を供給する参照電圧系と、前記複数の参
照電圧に対応して設けられ、アナログ入力信号と前記複
数の参照電圧の各々とを比較する複数の比較回路から構
成される比較ブロックと、前記複数の比較回路に対応し
て設けられた複数のブロックからなるスイッチオフブロ
ックとを有する。また、抵抗値一定スイッチは、１個の
ベーススイッチと前記複数の比較回路に対応して設けら
れた複数の単位スイッチとを有する単位スイッチ系とか
ら構成され、前記単位スイッチの各々は重み付けがなさ
れており、前記抵抗値一定スイッチがオン状態である場
合、前記アナログ入力信号の入力電位と前記複数の参照
電圧とを、前記複数の比較回路で比較し、前記アナログ
入力信号の入力電圧に応じて、前記ベーススイッチのオ
ン抵抗と前記複数の単位スイッチとのオン抵抗の合成オ
ン抵抗が一定になるように、前記複数の比較回路から出
力される比較結果と低歪みアナログスイッチ部に供給さ
れるクロック信号との間の論理積で得られる出力信号
を、前記複数の単位スイッチの各々のゲート端子に入力
して、前記複数の単位スイッチを選択的にオンさせるこ
とを特徴とするものである。
は、入力電圧判定部は、それぞれが所定の電圧値を持つ
複数の参照電圧を供給する参照電圧系と、前記複数の参
照電圧に対応して設けられ、アナログ入力信号と前記複
数の参照電圧の各々とを比較する複数の比較回路から構
成される比較ブロックと、前記複数の比較回路に対応し
て設けられた複数のブロックからなるスイッチオフブロ
ックとを有する。また、抵抗値一定スイッチは、１個の
ベーススイッチと前記複数の比較回路に対応して設けら
れた複数の単位スイッチとを有する単位スイッチ系とか
ら構成され、前記単位スイッチの各々は重み付けがなさ
れており、前記抵抗値一定スイッチがオン状態である場
合、前記アナログ入力信号の入力電位と前記複数の参照
電圧とを、前記複数の比較回路で比較し、前記アナログ
入力信号の入力電圧に応じて、前記ベーススイッチのオ
ン抵抗と前記複数の単位スイッチとのオン抵抗の合成オ
ン抵抗が一定になるように、前記複数の比較回路から出
力される比較結果と低歪みアナログスイッチ部に供給さ
れるクロック信号との間の論理積で得られる出力信号
を、前記複数の単位スイッチの各々のゲート端子に入力
して、前記複数の単位スイッチを選択的にオンさせるこ
とを特徴とするものである。
【００１６】この発明に係るサンプルホールド回路で
は、スイッチオフブロックを構成する各ブロックはＭＯ
Ｓトランジスタからなる選択回路で構成され、抵抗値一
定スイッチを構成する複数の単位スイッチのオンオフ
を、前記選択回路からの出力信号に基づいて行うことを
特徴とするものである。
は、スイッチオフブロックを構成する各ブロックはＭＯ
Ｓトランジスタからなる選択回路で構成され、抵抗値一
定スイッチを構成する複数の単位スイッチのオンオフ
を、前記選択回路からの出力信号に基づいて行うことを
特徴とするものである。
【００１７】この発明に係るサンプルホールド回路で
は、入力電圧判定部内の比較ブロックとスイッチオフブ
ロックとは、差動アンプ又はチョッパ型比較回路を用い
た複数の比較回路から構成され、抵抗値一定スイッチを
構成する複数の単位スイッチのオンオフは、前記複数の
比較回路の各々から出力される信号に基づいて実行され
ることを特徴とするものである。
は、入力電圧判定部内の比較ブロックとスイッチオフブ
ロックとは、差動アンプ又はチョッパ型比較回路を用い
た複数の比較回路から構成され、抵抗値一定スイッチを
構成する複数の単位スイッチのオンオフは、前記複数の
比較回路の各々から出力される信号に基づいて実行され
ることを特徴とするものである。
【００１８】この発明に係るサンプルホールド回路で
は、単位スイッチ系を構成する単位スイッチの各々は、
ｎチャネルＭＯＳトランジスタ、ｐチャネルＭＯＳトラ
ンジスタ、およびＣＭＯＳトランジスタのいずれかで構
成されていることを特徴とするものである。
は、単位スイッチ系を構成する単位スイッチの各々は、
ｎチャネルＭＯＳトランジスタ、ｐチャネルＭＯＳトラ
ンジスタ、およびＣＭＯＳトランジスタのいずれかで構
成されていることを特徴とするものである。
【００１９】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は、この発明回路の実施の形態１に
よるサンプルホールド回路を含むアナログ／デジタル
（Ａ／Ｄ）コンバータを示すブロック図であり、図にお
いて、６はサンプルホールド回路、４は低歪みアナログ
スイッチ部、５はサンプルホールド処理部である。低歪
みアナログスイッチ部４は、入力電圧判定部３，および
抵抗値一定スイッチ２から構成されている。サンプルホ
ールド処理部５は、低歪みアナログスイッチ４内の抵抗
値一定スイッチ２からの出力を受けて、サンプルホール
ド処理を行う。
説明する。 実施の形態１．図１は、この発明回路の実施の形態１に
よるサンプルホールド回路を含むアナログ／デジタル
（Ａ／Ｄ）コンバータを示すブロック図であり、図にお
いて、６はサンプルホールド回路、４は低歪みアナログ
スイッチ部、５はサンプルホールド処理部である。低歪
みアナログスイッチ部４は、入力電圧判定部３，および
抵抗値一定スイッチ２から構成されている。サンプルホ
ールド処理部５は、低歪みアナログスイッチ４内の抵抗
値一定スイッチ２からの出力を受けて、サンプルホール
ド処理を行う。
【００２０】サンプルホールド回路６は、低歪みアナロ
グスイッチ部４およびサンプルホールド処理部５から構
成されている。Ａ／Ｄコンバータ７は、サンプルホール
ド回路６を備えている。
グスイッチ部４およびサンプルホールド処理部５から構
成されている。Ａ／Ｄコンバータ７は、サンプルホール
ド回路６を備えている。
【００２１】図２は、図１に示したＡ／Ｄコンバータ７
を構成するサンプルホールド回路６の詳細な構成を示す
回路図である。図２に示すように、図１に示したサンプ
ルホールド回路６内の入力電圧判定部３は、ラダー抵抗
等で構成された参照電圧系９、比較ブロック部１３、ス
イッチオフブロック１４から構成される。参照電圧系９
は、所定値数の複数の参照電圧ＶｒｅｆＮ（Ｎは正の整
数）を比較ブロック１３へ供給する。参照電圧Ｖｒｅｆ
Ｎの数は、使用プロセスに依存する。参照電圧Ｖｒｅｆ
Ｎの数を決定する際には、許容されるスイッチの歪みに
より、スイッチに対してどの程度のオン抵抗の変化が許
容されるかで決定される。この許容値を満足させるよう
に、スイッチのサイズや参照電圧ＶｒｅｆＮの数（即
ち、比較回路１３ｅの数、単位スイッチ１１ｅの数）が
決定される。
を構成するサンプルホールド回路６の詳細な構成を示す
回路図である。図２に示すように、図１に示したサンプ
ルホールド回路６内の入力電圧判定部３は、ラダー抵抗
等で構成された参照電圧系９、比較ブロック部１３、ス
イッチオフブロック１４から構成される。参照電圧系９
は、所定値数の複数の参照電圧ＶｒｅｆＮ（Ｎは正の整
数）を比較ブロック１３へ供給する。参照電圧Ｖｒｅｆ
Ｎの数は、使用プロセスに依存する。参照電圧Ｖｒｅｆ
Ｎの数を決定する際には、許容されるスイッチの歪みに
より、スイッチに対してどの程度のオン抵抗の変化が許
容されるかで決定される。この許容値を満足させるよう
に、スイッチのサイズや参照電圧ＶｒｅｆＮの数（即
ち、比較回路１３ｅの数、単位スイッチ１１ｅの数）が
決定される。
【００２２】比較ブロック１３を構成する比較回路１３
ｅのそれぞれは、各参照電圧ＶｒｅｆＮに対応して設け
られている。スイッチオフブロック１４は、比較回路１
３ｅの各々に対応して設けられ、比較結果とクロック信
号ＣＬＫとのＡＮＤ演算を実行して、演算結果を抵抗値
一定スイッチ２へ出力する。
ｅのそれぞれは、各参照電圧ＶｒｅｆＮに対応して設け
られている。スイッチオフブロック１４は、比較回路１
３ｅの各々に対応して設けられ、比較結果とクロック信
号ＣＬＫとのＡＮＤ演算を実行して、演算結果を抵抗値
一定スイッチ２へ出力する。
【００２３】抵抗値一定スイッチ２は、１個のｎチャネ
ルベーススイッチ１０と、多数個のｎチャネル単位スイ
ッチ１１ｅで構成される単位スイッチ系１１で構成され
る。サンプルホールド処理部５は、ホールドキャパシタ
５１とバッファ回路５２で構成されている。
ルベーススイッチ１０と、多数個のｎチャネル単位スイ
ッチ１１ｅで構成される単位スイッチ系１１で構成され
る。サンプルホールド処理部５は、ホールドキャパシタ
５１とバッファ回路５２で構成されている。
【００２４】次に動作について説明する。先ず、外部か
らＡ／Ｄコンバータ７へ入力されたアナログ入力信号１
は、低歪みアナログスイッチ部４内の入力電圧判定部３
において、所定の基準信号の参照電位レベルＶｒｅｆＮ
とが比較され、比較結果をＡＮＤ回路１４ｅへ出力す
る。
らＡ／Ｄコンバータ７へ入力されたアナログ入力信号１
は、低歪みアナログスイッチ部４内の入力電圧判定部３
において、所定の基準信号の参照電位レベルＶｒｅｆＮ
とが比較され、比較結果をＡＮＤ回路１４ｅへ出力す
る。
【００２５】即ち、ラダー抵抗等で構成された参照電圧
系９から供給される各参照電位レベルＶｒｅｆＮ（Ｎ
は、正の整数）を基にして、アナログ入力信号１の入力
電位レベルは、参照電位レベルＶｒｅｆＮのそれぞれに
対応して設けられた比較回路１３ｅにより構成された比
較ブロック１３内で比較される。
系９から供給される各参照電位レベルＶｒｅｆＮ（Ｎ
は、正の整数）を基にして、アナログ入力信号１の入力
電位レベルは、参照電位レベルＶｒｅｆＮのそれぞれに
対応して設けられた比較回路１３ｅにより構成された比
較ブロック１３内で比較される。
【００２６】比較ブロック１３での比較結果は、複数の
ＡＮＤ回路から構成されるＡＮＤ回路１４ｅにより、ク
ロック信号ＣＬＫ１２との間でＡＮＤ演算を実行され、
演算結果は、抵抗値一定スイッチ２へ出力される。
ＡＮＤ回路から構成されるＡＮＤ回路１４ｅにより、ク
ロック信号ＣＬＫ１２との間でＡＮＤ演算を実行され、
演算結果は、抵抗値一定スイッチ２へ出力される。
【００２７】比較ブロック１３で得られた比較結果は、
抵抗値一定スイッチ２を構成する単位スイッチ系１１の
各単位スイッチ１１ｅのゲート端子Ｇへ入力されるた
め、アナログ入力信号１の入力電位レベルに応じて、単
位スイッチ系１１の各単位スイッチ１１ｅがオン状態と
なる個数は異なる。
抵抗値一定スイッチ２を構成する単位スイッチ系１１の
各単位スイッチ１１ｅのゲート端子Ｇへ入力されるた
め、アナログ入力信号１の入力電位レベルに応じて、単
位スイッチ系１１の各単位スイッチ１１ｅがオン状態と
なる個数は異なる。
【００２８】抵抗値一定スイッチ２をオフ状態にする場
合、即ち、ベーススイッチ１０と他の全ての単位スイッ
チ１１ｅとをオフするためには、比較ブロック１３内の
比較回路１３ｅのそれぞれの出力と、クロック信号（Ｃ
ＬＫ）１２との間のＡＮＤ演算（論理積）を実行する。
合、即ち、ベーススイッチ１０と他の全ての単位スイッ
チ１１ｅとをオフするためには、比較ブロック１３内の
比較回路１３ｅのそれぞれの出力と、クロック信号（Ｃ
ＬＫ）１２との間のＡＮＤ演算（論理積）を実行する。
【００２９】抵抗値一定スイッチ２は、スイッチオフブ
ロック１４内のＡＮＤ回路１４ｅのそれぞれから供給さ
れる演算結果に応じて、各単位スイッチ１１ｅのオン抵
抗値Ｒが、アナログ入力信号１の電位に依存しない一定
の値をとるように処理し、アナログ入力信号１の処理結
果をサンプルホールド処理部５へ出力する。
ロック１４内のＡＮＤ回路１４ｅのそれぞれから供給さ
れる演算結果に応じて、各単位スイッチ１１ｅのオン抵
抗値Ｒが、アナログ入力信号１の電位に依存しない一定
の値をとるように処理し、アナログ入力信号１の処理結
果をサンプルホールド処理部５へ出力する。
【００３０】上記した抵抗値一定スイッチ２での処理に
より、サンプルホールド処理部５がアナログ入力信号１
をサンプルホールド処理するときの出力信号の歪みが低
減される。
より、サンプルホールド処理部５がアナログ入力信号１
をサンプルホールド処理するときの出力信号の歪みが低
減される。
【００３１】図８は、低歪みアナログスイッチ部４へ供
給され使用されるクロック信号（ＣＬＫ）１２を示す説
明図である。クロック信号（ＣＬＫ）１２がハイレベル
（以下、Ｈレベルと略称する）の時は、低歪みアナログ
スイッチ部４はオンする。一方、クロック信号（ＣＬ
Ｋ）１２がロウレベル（以下、Ｌレベルと略称する）の
時は、低歪みアナログスイッチ部４はオフする。
給され使用されるクロック信号（ＣＬＫ）１２を示す説
明図である。クロック信号（ＣＬＫ）１２がハイレベル
（以下、Ｈレベルと略称する）の時は、低歪みアナログ
スイッチ部４はオンする。一方、クロック信号（ＣＬ
Ｋ）１２がロウレベル（以下、Ｌレベルと略称する）の
時は、低歪みアナログスイッチ部４はオフする。
【００３２】クロック信号（ＣＬＫ）１２がＬレベルで
あり、即ち、低歪みアナログスイッチ部４がオフしてい
る時、抵抗値一定スイッチ２内のベーススイッチ１０お
よび各単位スイッチ１１ｅの全てはオフしている。
あり、即ち、低歪みアナログスイッチ部４がオフしてい
る時、抵抗値一定スイッチ２内のベーススイッチ１０お
よび各単位スイッチ１１ｅの全てはオフしている。
【００３３】図３は、抵抗値一定スイッチ２内のベース
スイッチ１０と各単位スイッチ１１ｅで構成されたサイ
ズ可変スイッチのオン抵抗値Ｒの入力電圧依存性を示す
説明図である。以下では、クロック信号（ＣＬＫ）１２
がＨレベルで、即ち、低歪みアナログスイッチ部４がオ
ンしている時の動作について、図３を参照しながら説明
する。
スイッチ１０と各単位スイッチ１１ｅで構成されたサイ
ズ可変スイッチのオン抵抗値Ｒの入力電圧依存性を示す
説明図である。以下では、クロック信号（ＣＬＫ）１２
がＨレベルで、即ち、低歪みアナログスイッチ部４がオ
ンしている時の動作について、図３を参照しながら説明
する。
【００３４】ここで、ベーススイッチ１０および各単位
スイッチ１１ｅを構成する各ＭＯＳトランジスタのゲー
ト端子Ｇへ供給されるクロック信号ＣＬＫがＨレベルの
時の電圧はＶｄｄである。各ベーススイッチ１０および
各単位スイッチ１１ｅを構成するＭＯＳトランジスタの
しきい値は電圧Ｖth、βを決めるμ，ε，ｔｏｘ，Ｗ，
Ｌ等の値はすベて同一であるとする。尚、これらの特性
値および変数値β，μ，ε，ｔｏｘ，Ｗ，Ｌ等は、ＭＯ
ＳトランジスタのＩ−Ｖ特性を示す式で使用されるもの
と同じものであり、一般的であるのでここでは詳細な説
明を省略する。
スイッチ１１ｅを構成する各ＭＯＳトランジスタのゲー
ト端子Ｇへ供給されるクロック信号ＣＬＫがＨレベルの
時の電圧はＶｄｄである。各ベーススイッチ１０および
各単位スイッチ１１ｅを構成するＭＯＳトランジスタの
しきい値は電圧Ｖth、βを決めるμ，ε，ｔｏｘ，Ｗ，
Ｌ等の値はすベて同一であるとする。尚、これらの特性
値および変数値β，μ，ε，ｔｏｘ，Ｗ，Ｌ等は、ＭＯ
ＳトランジスタのＩ−Ｖ特性を示す式で使用されるもの
と同じものであり、一般的であるのでここでは詳細な説
明を省略する。
【００３５】ベーススイッチ１０に加えて単位スイッチ
系１１を構成する単位スイッチ１１ｅが、１個毎に増加
してオンしたと仮定した場合における合成オン抵抗値の
入力電圧依存性が、図３の曲線〜に示されている。
系１１を構成する単位スイッチ１１ｅが、１個毎に増加
してオンしたと仮定した場合における合成オン抵抗値の
入力電圧依存性が、図３の曲線〜に示されている。
【００３６】各ＭＯＳスイッチ１０，１１ｅの合成オン
抵抗値Ｒを一定にするため、アナログ入力信号１の入力
電圧と参照電圧系９の各参照電圧ＶｒｅｆＮとの比較に
おいて、以下のように各参照電圧間隔毎に重み付けを行
う。
抵抗値Ｒを一定にするため、アナログ入力信号１の入力
電圧と参照電圧系９の各参照電圧ＶｒｅｆＮとの比較に
おいて、以下のように各参照電圧間隔毎に重み付けを行
う。
【００３７】例えば、アナログ入力信号１の電圧Ｖｉｎ
の電位レベルが、参照電圧Ｖｒｅｆ１とＶｒｅｆ３との
間にある場合では、ベーススイッチ１０と単位スイッチ
系１１内の１個のみの単位スイッチ１１ｅがオンして、
スイッチのオン抵抗値は図３に示す曲線に従う。
の電位レベルが、参照電圧Ｖｒｅｆ１とＶｒｅｆ３との
間にある場合では、ベーススイッチ１０と単位スイッチ
系１１内の１個のみの単位スイッチ１１ｅがオンして、
スイッチのオン抵抗値は図３に示す曲線に従う。
【００３８】また、アナログ入力信号１の電圧Ｖｉｎの
電位レベルが、参照電圧Ｖｒｅｆ２とＶｒｅｆ３との間
にある場合では、ベーススイッチ１０と単位スイッチ系
１１内の２個の単位スイッチ１１ｅがオンして、スイッ
チのオン抵抗値は図３に示す曲線に従う。
電位レベルが、参照電圧Ｖｒｅｆ２とＶｒｅｆ３との間
にある場合では、ベーススイッチ１０と単位スイッチ系
１１内の２個の単位スイッチ１１ｅがオンして、スイッ
チのオン抵抗値は図３に示す曲線に従う。
【００３９】同様にして、アナログ入力信号１の電圧Ｖ
ｉｎの電位レベルが、参照電圧Ｖｒｅｆ１からＶｒｅｆ
５まで変化した場合では、スイッチのオン抵抗値の変化
は曲線Ａに従う。
ｉｎの電位レベルが、参照電圧Ｖｒｅｆ１からＶｒｅｆ
５まで変化した場合では、スイッチのオン抵抗値の変化
は曲線Ａに従う。
【００４０】一方、従来のＡ／Ｄコンバータはベースス
イッチ１個のみで構成されており、アナログ入力信号１
の電圧Ｖｉｎの電位レベルが、参照電圧Ｖｒｅｆ１から
Ｖｒｅｆ５まで変化した場合、スイッチのオン抵抗値の
変化は曲線Ｂに従う。
イッチ１個のみで構成されており、アナログ入力信号１
の電圧Ｖｉｎの電位レベルが、参照電圧Ｖｒｅｆ１から
Ｖｒｅｆ５まで変化した場合、スイッチのオン抵抗値の
変化は曲線Ｂに従う。
【００４１】図３で明らかなように、本発明の場合を示
す曲線Ａでは入力電圧依存性が小さくなっており、従来
例を示す曲線Ｂと比較して、抵抗値一定スイッチ２を構
成するサイズ可変スイッチのオン抵抗値の入力電圧依存
性による変化を小さくできることが分かる。
す曲線Ａでは入力電圧依存性が小さくなっており、従来
例を示す曲線Ｂと比較して、抵抗値一定スイッチ２を構
成するサイズ可変スイッチのオン抵抗値の入力電圧依存
性による変化を小さくできることが分かる。
【００４２】尚、図２では、サンプルホールド処理部５
の構成は、ホールドキャパシタ５１とバッファ回路５２
で構成された場合を示したが、例えば、アナログ入力信
号１に対して、直列にホールドキャパシタを組み込み
（キャパシタ直列接続）サンプリングするような構成を
持つサンプルホールド処理部を用いてもよい。
の構成は、ホールドキャパシタ５１とバッファ回路５２
で構成された場合を示したが、例えば、アナログ入力信
号１に対して、直列にホールドキャパシタを組み込み
（キャパシタ直列接続）サンプリングするような構成を
持つサンプルホールド処理部を用いてもよい。
【００４３】以上のように、この実施の形態１によれ
ば、複数の異なる参照電圧ＶｒｅｆＮを設定し、アナロ
グ入力信号１の電圧値が、各参照電圧を越える毎にオン
されるところの、各参照電圧対応して設けられた単位ス
イッチ１１ｅの数を増加させて構成したので、アナログ
入力信号１の電圧値に応じて、各比較回路１３ｅからの
比較結果を基にして、対応する単位スイッチ１１ｅをオ
ンさせるので、オン抵抗値に対するアナログ入力信号１
の電圧の依存性を緩和させることができるという効果が
ある。
ば、複数の異なる参照電圧ＶｒｅｆＮを設定し、アナロ
グ入力信号１の電圧値が、各参照電圧を越える毎にオン
されるところの、各参照電圧対応して設けられた単位ス
イッチ１１ｅの数を増加させて構成したので、アナログ
入力信号１の電圧値に応じて、各比較回路１３ｅからの
比較結果を基にして、対応する単位スイッチ１１ｅをオ
ンさせるので、オン抵抗値に対するアナログ入力信号１
の電圧の依存性を緩和させることができるという効果が
ある。
【００４４】実施の形態２．実施の形態２におけるＡ／
Ｄコンバータの構成は、図１および図２に示した実施の
形態１のものと同じなので、同一の参照符号を用いて説
明する。
Ｄコンバータの構成は、図１および図２に示した実施の
形態１のものと同じなので、同一の参照符号を用いて説
明する。
【００４５】次に動作について説明する。実施の形態１
のサンプルホールド回路における参照電圧系９を構成す
る参照電圧ＶｒｅｆＮの電圧レベルは、重み付けが為さ
れており、各参照電圧ＶｒｅｆＮ間の電位差は同じでは
なかった。
のサンプルホールド回路における参照電圧系９を構成す
る参照電圧ＶｒｅｆＮの電圧レベルは、重み付けが為さ
れており、各参照電圧ＶｒｅｆＮ間の電位差は同じでは
なかった。
【００４６】一方、実施の形態２のサンプルホールド回
路６では、図２に示す参照電圧系９内の各参照電圧Ｖｒ
ｅｎＮ間の電位差が等間隔に設定されている。また、単
位スイッチ１１ｅのそれぞれを構成するトランジスタは
異なるβ値を有している。
路６では、図２に示す参照電圧系９内の各参照電圧Ｖｒ
ｅｎＮ間の電位差が等間隔に設定されている。また、単
位スイッチ１１ｅのそれぞれを構成するトランジスタは
異なるβ値を有している。
【００４７】図４は、この発明の実施の形態２によるサ
ンプルホールド回路６内のベーススイッチ１０と単位ス
イッチ系１１で構成された抵抗値一定スイッチ２、即
ち、サイズ可変スイッチのオン抵抗値の入力電圧依存性
を示す説明図である。
ンプルホールド回路６内のベーススイッチ１０と単位ス
イッチ系１１で構成された抵抗値一定スイッチ２、即
ち、サイズ可変スイッチのオン抵抗値の入力電圧依存性
を示す説明図である。
【００４８】実施の形態２では、単位スイッチ系１１を
構成する各単位スイッチ１１ｅのＭＯＳトランジスタの
βに対して、抵抗値一定スイッチ２であるサイズ可変ス
イッチのオン抵抗値Ｒの入力電圧依存性が小さくなるよ
うに、それぞれ重み付けが行われている。また、上記し
たように、参照電圧Ｖｒｅｆ１〜ＶｒｅｆＮは電圧値が
等間隔に設定されている。
構成する各単位スイッチ１１ｅのＭＯＳトランジスタの
βに対して、抵抗値一定スイッチ２であるサイズ可変ス
イッチのオン抵抗値Ｒの入力電圧依存性が小さくなるよ
うに、それぞれ重み付けが行われている。また、上記し
たように、参照電圧Ｖｒｅｆ１〜ＶｒｅｆＮは電圧値が
等間隔に設定されている。
【００４９】例えば、アナログ入力信号１の電圧Ｖｉｎ
の電位レベルが、参照電圧Ｖｒｅｆ１とＶｒｅｆ２との
間にある場合、ベーススイッチ１０と他とβの異なる単
位スイッチ１１ｅの１個がオンして、スイッチのオン抵
抗値は曲線に従う。
の電位レベルが、参照電圧Ｖｒｅｆ１とＶｒｅｆ２との
間にある場合、ベーススイッチ１０と他とβの異なる単
位スイッチ１１ｅの１個がオンして、スイッチのオン抵
抗値は曲線に従う。
【００５０】また、アナログ入力信号１の電圧Ｖｉｎの
電位レベルが、参照電圧Ｖｒｅｆ２とＶｒｅｆ３との間
にある場合、ベーススイッチ１０とβの異なる単位スイ
ッチ１１ｅの２個がオンして、スイッチのオン抵抗値は
曲線に従う。
電位レベルが、参照電圧Ｖｒｅｆ２とＶｒｅｆ３との間
にある場合、ベーススイッチ１０とβの異なる単位スイ
ッチ１１ｅの２個がオンして、スイッチのオン抵抗値は
曲線に従う。
【００５１】同様に、アナログ入力信号１の電圧Ｖｉｎ
の電位レベルが、参照電圧Ｖｒｅｆ１からＶｒｅｆ７ま
で変化した場合、スイッチのオン抵抗値の変化は曲線Ｃ
に従う。
の電位レベルが、参照電圧Ｖｒｅｆ１からＶｒｅｆ７ま
で変化した場合、スイッチのオン抵抗値の変化は曲線Ｃ
に従う。
【００５２】一方、従来例の場合では、ベーススイッチ
１０のみで抵抗値一定スイッチが構成されているので、
アナログ入力信号１の電圧Ｖｉｎの電位レベルが、参照
電圧Ｖｒｅｆ１からＶｒｅｆ７まで変化した場合、スイ
ッチのオン抵抗値の変化は曲線Ｄに従う。
１０のみで抵抗値一定スイッチが構成されているので、
アナログ入力信号１の電圧Ｖｉｎの電位レベルが、参照
電圧Ｖｒｅｆ１からＶｒｅｆ７まで変化した場合、スイ
ッチのオン抵抗値の変化は曲線Ｄに従う。
【００５３】曲線Ｃで示される実施の形態２の場合と、
曲線Ｄで示される従来例の場合とを比較すると、従来例
を示す曲線Ｄに比ベて、実施の形態２を示す曲線Ｃの入
力電圧依存性は小さくなっている。従って、ベーススイ
ッチ１０のみの構成である従来例と比較して、実施の形
態２のサンプルホールド回路６内の抵抗値一定スイッチ
２（即ち、サイズ可変スイッチ）のオン抵抗値の、アナ
ログ入力信号１の電圧依存性による変化を低減して小さ
くすることができる。
曲線Ｄで示される従来例の場合とを比較すると、従来例
を示す曲線Ｄに比ベて、実施の形態２を示す曲線Ｃの入
力電圧依存性は小さくなっている。従って、ベーススイ
ッチ１０のみの構成である従来例と比較して、実施の形
態２のサンプルホールド回路６内の抵抗値一定スイッチ
２（即ち、サイズ可変スイッチ）のオン抵抗値の、アナ
ログ入力信号１の電圧依存性による変化を低減して小さ
くすることができる。
【００５４】以上のように、この実施の形態２によれ
ば、実施の形態１のサンプルホールド回路の場合と同様
の効果を得ることができ、また、実施の形態１および実
施の形態２のサンプルホールド回路の構成を適宜組み合
わせて用いれば、サイズ可変スイッチのオン抵抗値の入
力電圧依存性による変化をより小さくすることができ
る。
ば、実施の形態１のサンプルホールド回路の場合と同様
の効果を得ることができ、また、実施の形態１および実
施の形態２のサンプルホールド回路の構成を適宜組み合
わせて用いれば、サイズ可変スイッチのオン抵抗値の入
力電圧依存性による変化をより小さくすることができ
る。
【００５５】実施の形態３．図５は、この発明の実施の
形態３によるサンプルホールド回路を示す図であり、図
において、５０は実施の形態３のサンプルホールド回
路、５４は低歪みアナログスイッチ部、５３はスイッチ
オフブロックである。
形態３によるサンプルホールド回路を示す図であり、図
において、５０は実施の形態３のサンプルホールド回
路、５４は低歪みアナログスイッチ部、５３はスイッチ
オフブロックである。
【００５６】スイッチオフブロック５３は、低歪みアナ
ログスイッチ部５４の動作をオフするものである。実施
の形態１および２のスイッチオフブロック１４は論理積
回路（ＡＮＤ回路１４ｅ）から構成されている。そし
て、実施の形態１および２におけるスイッチオフブロッ
ク１４を、ＮＡＮＤ回路及びインバータ回路で構成した
場合は、６個のＭＯＳトランジスタで構成することがで
きる。
ログスイッチ部５４の動作をオフするものである。実施
の形態１および２のスイッチオフブロック１４は論理積
回路（ＡＮＤ回路１４ｅ）から構成されている。そし
て、実施の形態１および２におけるスイッチオフブロッ
ク１４を、ＮＡＮＤ回路及びインバータ回路で構成した
場合は、６個のＭＯＳトランジスタで構成することがで
きる。
【００５７】一方、実施の形態３のサンプルホールド回
路５０内の低歪みアナログスイッチ部５４では、低歪み
アナログスイッチ部５４のサイズをさらに小サイズ化す
るため、図５に示す様に、スイッチオフブロック５３を
構成する各ブロック５３ｅを３個のＭＯＳトランジスタ
（選択回路）で構成している。尚、その他の構成要素
は、実施の形態１および２の場合と同じなので、同一の
参照符号を用いてそれらの説明を省略する。
路５０内の低歪みアナログスイッチ部５４では、低歪み
アナログスイッチ部５４のサイズをさらに小サイズ化す
るため、図５に示す様に、スイッチオフブロック５３を
構成する各ブロック５３ｅを３個のＭＯＳトランジスタ
（選択回路）で構成している。尚、その他の構成要素
は、実施の形態１および２の場合と同じなので、同一の
参照符号を用いてそれらの説明を省略する。
【００５８】次に動作について説明する。スイッチオフ
ブロック５３内の各ブロック５３ｅは、クロック信号Ｃ
ＬＫとこのクロック信号ＣＬＫの反転信号であるクロッ
ク信号／ＣＬＫに従って、動作する。尚、スイッチオフ
ブロック５３内の各ブロック回路５３ｅへ供給されるク
ロック制御信号ＣＬＫおよびその反転信号／ＣＬＫは、
図８に示したクロック制御信号ＣＬＫおよびその反転信
号／ＣＬＫと同一である。また、／ＣＬＫは図中ではバ
ーＣＬＫで示している。
ブロック５３内の各ブロック５３ｅは、クロック信号Ｃ
ＬＫとこのクロック信号ＣＬＫの反転信号であるクロッ
ク信号／ＣＬＫに従って、動作する。尚、スイッチオフ
ブロック５３内の各ブロック回路５３ｅへ供給されるク
ロック制御信号ＣＬＫおよびその反転信号／ＣＬＫは、
図８に示したクロック制御信号ＣＬＫおよびその反転信
号／ＣＬＫと同一である。また、／ＣＬＫは図中ではバ
ーＣＬＫで示している。
【００５９】クロック信号ＣＬＫがＨレベルの時、各比
較回路１３ｅでの比較結果である出力信号が、各単位ス
イッチ１１ｅのトランジスタのゲート端子Ｇに与えら
れ、クロック信号ＣＬＫがＬレベルの時は、接地電圧の
電位０Ｖが、各単位スイッチ１１ｅのトランジスタのゲ
ート端子Ｇへ与えられる。その後の動作は、実施の形態
１および２の場合と同様である。
較回路１３ｅでの比較結果である出力信号が、各単位ス
イッチ１１ｅのトランジスタのゲート端子Ｇに与えら
れ、クロック信号ＣＬＫがＬレベルの時は、接地電圧の
電位０Ｖが、各単位スイッチ１１ｅのトランジスタのゲ
ート端子Ｇへ与えられる。その後の動作は、実施の形態
１および２の場合と同様である。
【００６０】以上のように、この実施の形態３によれ
ば、低歪みアナログスイッチ部５４内のスイッチオフブ
ロック５３を構成する各ブロック５３ｅを３個のＭＯＳ
トランジスタで構成したので、低歪みアナログスイッチ
部５４のサイズを減少することができ、サンプルホール
ド回路のサイズをさらに削減できるという効果がある。
ば、低歪みアナログスイッチ部５４内のスイッチオフブ
ロック５３を構成する各ブロック５３ｅを３個のＭＯＳ
トランジスタで構成したので、低歪みアナログスイッチ
部５４のサイズを減少することができ、サンプルホール
ド回路のサイズをさらに削減できるという効果がある。
【００６１】実施の形態４．図６は、この発明の実施の
形態４によるサンプルホールド回路を示す図であり、図
において、６０は実施の形態３のサンプルホールド回
路、６４は低歪みアナログスイッチ部、６３は比較ブロ
ックである。この比較ブロック６３内の各ブロックであ
る比較回路６３ｅは、実施の形態１〜３におけるスイッ
チオフブロック１４、５３の機能を、比較ブロック６３
内に組み込んだ構成を有してる。
形態４によるサンプルホールド回路を示す図であり、図
において、６０は実施の形態３のサンプルホールド回
路、６４は低歪みアナログスイッチ部、６３は比較ブロ
ックである。この比較ブロック６３内の各ブロックであ
る比較回路６３ｅは、実施の形態１〜３におけるスイッ
チオフブロック１４、５３の機能を、比較ブロック６３
内に組み込んだ構成を有してる。
【００６２】比較ブロック６３を構成する各比較回路６
３ｅは、差動アンプで構成されている。図７は、比較回
路６３ｅを示す回路図であり、（ａ）は差動アンプを示
しており、（ｂ）はチョッパ型比較回路を示している。
このチョッパ型比較器については実施の形態５で詳細に
説明する。
３ｅは、差動アンプで構成されている。図７は、比較回
路６３ｅを示す回路図であり、（ａ）は差動アンプを示
しており、（ｂ）はチョッパ型比較回路を示している。
このチョッパ型比較器については実施の形態５で詳細に
説明する。
【００６３】次に動作について説明する。実施の形態４
のサンプルホールド回路６０では、低歪みアナログスイ
ッチ部６４のサイズを、実施の形態１〜３のサンプルホ
ールド回路よりさらに小サイズ化・低消費電力化するた
め、スイッチオフブロックの機能を比較ブロック６３内
に組み込んでいる。
のサンプルホールド回路６０では、低歪みアナログスイ
ッチ部６４のサイズを、実施の形態１〜３のサンプルホ
ールド回路よりさらに小サイズ化・低消費電力化するた
め、スイッチオフブロックの機能を比較ブロック６３内
に組み込んでいる。
【００６４】実施の形態４のサンプルホールド回路６０
は、実施の形態１〜３のサンプルホールド回路よりさら
にサイズを削減している。比較ブロック６３を構成する
各比較ブロック６３ｅは、図７の（ａ）に示されている
差動アンプで構成されている。差動アンプの定電流源６
３ａ１に直列にトランジスタ６３ａ２を配置している。
は、実施の形態１〜３のサンプルホールド回路よりさら
にサイズを削減している。比較ブロック６３を構成する
各比較ブロック６３ｅは、図７の（ａ）に示されている
差動アンプで構成されている。差動アンプの定電流源６
３ａ１に直列にトランジスタ６３ａ２を配置している。
【００６５】比較ブロック６３内の各比較回路６３ｅを
構成する差動アンプは、クロック信号ＣＬＫ１２がＬレ
ベルで、低歪みアナログスイッチ部６４がオフしている
期間において、比較回路６３ｅである差動アンプ内の定
電流源６３ａ１に直列に配置されたトランジスタ６３ａ
２のゲート端子Ｇに供給されるクロック信号ＣＬＫ１２
はＬレベルなので、定電流源６３ａ１に電流が流れず、
この期間における各比較回路６３ｅの消費電力を削減す
ることができる。
構成する差動アンプは、クロック信号ＣＬＫ１２がＬレ
ベルで、低歪みアナログスイッチ部６４がオフしている
期間において、比較回路６３ｅである差動アンプ内の定
電流源６３ａ１に直列に配置されたトランジスタ６３ａ
２のゲート端子Ｇに供給されるクロック信号ＣＬＫ１２
はＬレベルなので、定電流源６３ａ１に電流が流れず、
この期間における各比較回路６３ｅの消費電力を削減す
ることができる。
【００６６】以上のように、この実施の形態４によれ
ば、低歪みアナログスイッチ部６４内の比較ブロック６
３を構成する各比較回路６３ｅ内に、実施の形態１〜３
におけるスイッチオフブロックの機能を組み込んだの
で、スイッチオフブロック分のレイアウト面積を削減す
ることができ、サンプルホールド回路の小サイズ化を図
ることができるという効果がある。また、比較回路６３
ｅを差動アンプで構成することで、低歪みアナログスイ
ッチ部６４がオフしている期間における差動アン内の定
電流電流をカットし、その分の消費電力を削減すること
ができるという効果がある。
ば、低歪みアナログスイッチ部６４内の比較ブロック６
３を構成する各比較回路６３ｅ内に、実施の形態１〜３
におけるスイッチオフブロックの機能を組み込んだの
で、スイッチオフブロック分のレイアウト面積を削減す
ることができ、サンプルホールド回路の小サイズ化を図
ることができるという効果がある。また、比較回路６３
ｅを差動アンプで構成することで、低歪みアナログスイ
ッチ部６４がオフしている期間における差動アン内の定
電流電流をカットし、その分の消費電力を削減すること
ができるという効果がある。
【００６７】実施の形態５．図６は、この発明の実施の
形態５によるサンプルホールド回路を示す図であり、実
施の形態４の場合と同じ構成を有する。実施の形態５の
サンプルホールド回路６０において、比較ブロック６３
を構成する各比較回路６３ｅは、図７の（ｂ）に示すチ
ョッパ型比較回路で構成されている。尚、その他の構成
は実施の形態４と同じなので、同一の参照符号を用い
て、ここではそれらの説明を省略する。
形態５によるサンプルホールド回路を示す図であり、実
施の形態４の場合と同じ構成を有する。実施の形態５の
サンプルホールド回路６０において、比較ブロック６３
を構成する各比較回路６３ｅは、図７の（ｂ）に示すチ
ョッパ型比較回路で構成されている。尚、その他の構成
は実施の形態４と同じなので、同一の参照符号を用い
て、ここではそれらの説明を省略する。
【００６８】次に動作について説明する。実施の形態５
のサンプルホールド回路６０では、低歪みアナログスイ
ッチ部６４のサイズを、実施の形態１〜３のサンプルホ
ールド回路よりさらに小サイズ化・低消費電力化するた
め、スイッチオフブロックの機能を比較ブロック６３内
に組み込んでいる。従って、実施の形態５のサンプルホ
ールド回路６０は、実施の形態１〜３のサンプルホール
ド回路よりさらにサイズが削減されている。
のサンプルホールド回路６０では、低歪みアナログスイ
ッチ部６４のサイズを、実施の形態１〜３のサンプルホ
ールド回路よりさらに小サイズ化・低消費電力化するた
め、スイッチオフブロックの機能を比較ブロック６３内
に組み込んでいる。従って、実施の形態５のサンプルホ
ールド回路６０は、実施の形態１〜３のサンプルホール
ド回路よりさらにサイズが削減されている。
【００６９】図９は、実施の形態５のサンプルホールド
回路６０内の比較ブロック６３を構成する各比較回路６
３ｅ、即ち、チョッパ型比較器の動作を制御する制御ク
ロック信号ＣＬＫ，ＣＬＫ１，ＣＬＫ２，ＣＬＫ３を示
す説明図である。
回路６０内の比較ブロック６３を構成する各比較回路６
３ｅ、即ち、チョッパ型比較器の動作を制御する制御ク
ロック信号ＣＬＫ，ＣＬＫ１，ＣＬＫ２，ＣＬＫ３を示
す説明図である。
【００７０】図９に示されるように、低歪みアナログス
イッチ部６４がオフしている期間に、オートゼロ動作す
るインバータ６３ｂ１のオートゼロ期間を短縮するよう
に、つまり、オートゼロ用クロックＣＬＫ１がＨレベル
である期間を短くするように、チョッパ型比較器を動作
させる。
イッチ部６４がオフしている期間に、オートゼロ動作す
るインバータ６３ｂ１のオートゼロ期間を短縮するよう
に、つまり、オートゼロ用クロックＣＬＫ１がＨレベル
である期間を短くするように、チョッパ型比較器を動作
させる。
【００７１】以上のように、この実施の形態５によれ
ば、低歪みアナログスイッチ部６４内の比較ブロック６
３を構成する各比較回路６３ｅ内に、実施の形態１〜３
におけるスイッチオフブロックの機能を組み込んだの
で、スイッチオフブロック分のレイアウト面積を削減す
ることができ、サンプルホールド回路の小サイズ化を図
ることができるという効果がある。また、比較回路６３
ｅをチョッパ型比較回路で構成することで、低歪みアナ
ログスイッチ部６４がオンしている期間における消費電
力を削除でき、さらに低歪みアナログスイッチ部６４が
オフしている期間における、チョッパ型比較器内のイン
バータ６３ｂ１の貫通電流が流れている期間を短くする
ことで、その分の消費電力を削減することができるとい
う効果がある。
ば、低歪みアナログスイッチ部６４内の比較ブロック６
３を構成する各比較回路６３ｅ内に、実施の形態１〜３
におけるスイッチオフブロックの機能を組み込んだの
で、スイッチオフブロック分のレイアウト面積を削減す
ることができ、サンプルホールド回路の小サイズ化を図
ることができるという効果がある。また、比較回路６３
ｅをチョッパ型比較回路で構成することで、低歪みアナ
ログスイッチ部６４がオンしている期間における消費電
力を削除でき、さらに低歪みアナログスイッチ部６４が
オフしている期間における、チョッパ型比較器内のイン
バータ６３ｂ１の貫通電流が流れている期間を短くする
ことで、その分の消費電力を削減することができるとい
う効果がある。
【００７２】実施の形態６．この発明の実施の形態１〜
５によるサンプルホールド回路のそれぞれでは、単位ス
イッチ系１１を構成する各単位スイッチ１１ｅは、ｎチ
ャネルＭＯＳトランジスタを使用し、このＭＯＳトラン
ジスタに適合するように、比較回路やスイッチオフブロ
ックを構成していた。
５によるサンプルホールド回路のそれぞれでは、単位ス
イッチ系１１を構成する各単位スイッチ１１ｅは、ｎチ
ャネルＭＯＳトランジスタを使用し、このＭＯＳトラン
ジスタに適合するように、比較回路やスイッチオフブロ
ックを構成していた。
【００７３】図１０は、この発明の実施の形態６による
サンプルホールド回路内の単位スイッチ系を示すブロッ
ク図であり、図において、１００は単位スイッチ系、１
００ｅは単位スイッチ系を構成する単位スイッチとして
のｐチャネルＭＯＳトランジスタである。尚、図１０に
は図示していないが、ベーススイッチも同様にｐチャネ
ルＭＯＳトランジスタで構成する。
サンプルホールド回路内の単位スイッチ系を示すブロッ
ク図であり、図において、１００は単位スイッチ系、１
００ｅは単位スイッチ系を構成する単位スイッチとして
のｐチャネルＭＯＳトランジスタである。尚、図１０に
は図示していないが、ベーススイッチも同様にｐチャネ
ルＭＯＳトランジスタで構成する。
【００７４】また、図１１は、この発明の実施の形態６
によるサンプルホールド回路内の単位スイッチ系を示す
ブロック図であり、図において、１１０は単位スイッチ
系、１１０ｅは単位スイッチ系を構成する単位スイッチ
としてのＣＭＯＳトランジスタである。尚、図１１には
図示していないが、ベーススイッチも同様にＣＭＯＳト
ランジスタで構成する。
によるサンプルホールド回路内の単位スイッチ系を示す
ブロック図であり、図において、１１０は単位スイッチ
系、１１０ｅは単位スイッチ系を構成する単位スイッチ
としてのＣＭＯＳトランジスタである。尚、図１１には
図示していないが、ベーススイッチも同様にＣＭＯＳト
ランジスタで構成する。
【００７５】図１０および図１１に示すように、実施の
形態６のサンプルホールド回路は、単位スイッチ系１０
０を構成する各単位スイッチ１００ｅとして、ｐチャネ
ルＭＯＳトランジスタまたはＣＭＯＳトランジスタを使
用し、それに適合するように比較回路やスイッチオフブ
ロックを構成している。尚、その他の構成要素、例え
ば、参照電圧系、比較ブロック、スイッチオフブロック
等の構成は、実施の形態１〜５のものと同じなので、同
一の参照符号を用いて、それらの説明を省略する。
形態６のサンプルホールド回路は、単位スイッチ系１０
０を構成する各単位スイッチ１００ｅとして、ｐチャネ
ルＭＯＳトランジスタまたはＣＭＯＳトランジスタを使
用し、それに適合するように比較回路やスイッチオフブ
ロックを構成している。尚、その他の構成要素、例え
ば、参照電圧系、比較ブロック、スイッチオフブロック
等の構成は、実施の形態１〜５のものと同じなので、同
一の参照符号を用いて、それらの説明を省略する。
【００７６】次に動作について説明する。ベーススイッ
チ１０や単位スイッチ系１００，１１０を構成する各ト
ランジスタがｐチャネルＭＯＳトランジスタの場合に
は、ｐチャネルＭＯＳトランジスタのベース端子にイン
バータを接続する。ただし、ｐチャネルＭＯＳトランジ
スタとｎチャネルＭＯＳトランジスタのしきい値電圧Ｖ
ｔｈの大きさと、その入力電圧依存性を比較し、しきい
値電圧Ｖｔｈの絶対値が小さく入力電圧依存性の小さい
ものを単位スイッチ系の単位スイッチとして使用する方
が効果がある。
チ１０や単位スイッチ系１００，１１０を構成する各ト
ランジスタがｐチャネルＭＯＳトランジスタの場合に
は、ｐチャネルＭＯＳトランジスタのベース端子にイン
バータを接続する。ただし、ｐチャネルＭＯＳトランジ
スタとｎチャネルＭＯＳトランジスタのしきい値電圧Ｖ
ｔｈの大きさと、その入力電圧依存性を比較し、しきい
値電圧Ｖｔｈの絶対値が小さく入力電圧依存性の小さい
ものを単位スイッチ系の単位スイッチとして使用する方
が効果がある。
【００７７】また、単位スイッチとして図１０に示すｐ
チャネルトランジスタを使用した場合、ｐチャネルＭＯ
Ｓスイッチのオン抵抗値Ｒが小さくなる領域、すなわち
オン状態にあるスイッチのゲート端子Ｇに入力するクロ
ック信号（ＣＬＫ）の電位に対して入力信号の電位が近
い領域にある入力信号を使用する方が効果がある。
チャネルトランジスタを使用した場合、ｐチャネルＭＯ
Ｓスイッチのオン抵抗値Ｒが小さくなる領域、すなわち
オン状態にあるスイッチのゲート端子Ｇに入力するクロ
ック信号（ＣＬＫ）の電位に対して入力信号の電位が近
い領域にある入力信号を使用する方が効果がある。
【００７８】以上のように、この実施の形態６によれ
ば、サンプルホールド回路において、ベーススイッチや
単位スイッチ系を構成する単位スイッチをｐチャネルＭ
ＯＳトランジスタ、あるいはＣＭＯＳトランジスタで構
成し、実施の形態１〜５の構成と組み合わせた場合であ
っても実施の形態１〜５の場合と同様の効果を得ること
ができる。
ば、サンプルホールド回路において、ベーススイッチや
単位スイッチ系を構成する単位スイッチをｐチャネルＭ
ＯＳトランジスタ、あるいはＣＭＯＳトランジスタで構
成し、実施の形態１〜５の構成と組み合わせた場合であ
っても実施の形態１〜５の場合と同様の効果を得ること
ができる。
【００７９】
【発明の効果】以上のように、この発明によれば、複数
の異なる参照電圧ＶｒｅｆＮを設定し、アナログ入力信
号の電圧値が、各参照電圧を越える毎にオンされるとこ
ろの、各参照電圧に対応して設けられた単位スイッチの
数を増加させるようにサンプルホールド回路を構成した
ので、アナログ入力信号の電圧値に応じて、各比較回路
からの比較結果を基にして、対応する単位スイッチをオ
ンさせることができ、オン抵抗値に対するアナログ入力
信号の電圧の依存性を緩和させることができるという効
果がある。
の異なる参照電圧ＶｒｅｆＮを設定し、アナログ入力信
号の電圧値が、各参照電圧を越える毎にオンされるとこ
ろの、各参照電圧に対応して設けられた単位スイッチの
数を増加させるようにサンプルホールド回路を構成した
ので、アナログ入力信号の電圧値に応じて、各比較回路
からの比較結果を基にして、対応する単位スイッチをオ
ンさせることができ、オン抵抗値に対するアナログ入力
信号の電圧の依存性を緩和させることができるという効
果がある。
【００８０】また、この発明によれば、低歪みアナログ
スイッチ部のスイッチオフブロックを構成する各ブロッ
クをＭＯＳトランジスタ（選択回路）で構成したので、
低歪みアナログスイッチ部のサイズを減少し、結果とし
て、サンプルホールド回路のサイズをさらに削減できる
という効果がある。
スイッチ部のスイッチオフブロックを構成する各ブロッ
クをＭＯＳトランジスタ（選択回路）で構成したので、
低歪みアナログスイッチ部のサイズを減少し、結果とし
て、サンプルホールド回路のサイズをさらに削減できる
という効果がある。
【００８１】また、この発明によれば、低歪みアナログ
スイッチ部内の比較ブロックを構成する各比較回路内
に、スイッチオフブロックの機能を組み込んだので、ス
イッチオフブロック分のレイアウト面積を削減すること
ができ、サンプルホールド回路の小サイズ化を図ること
ができるという効果がある。また、比較回路を差動アン
プまたはチョッパ型比較回路を用いて構成することで、
低歪みアナログスイッチ部がオフしている期間における
差動アンプ内の定電流電流をカットし、あるいは、低歪
みアナログスイッチ部がオンしている期間及びオフして
いる期間におけるチョッパ型比較器内のインバータの貫
通電流による消費電力を低減し、その分の消費電力を削
減することができるという効果がある。
スイッチ部内の比較ブロックを構成する各比較回路内
に、スイッチオフブロックの機能を組み込んだので、ス
イッチオフブロック分のレイアウト面積を削減すること
ができ、サンプルホールド回路の小サイズ化を図ること
ができるという効果がある。また、比較回路を差動アン
プまたはチョッパ型比較回路を用いて構成することで、
低歪みアナログスイッチ部がオフしている期間における
差動アンプ内の定電流電流をカットし、あるいは、低歪
みアナログスイッチ部がオンしている期間及びオフして
いる期間におけるチョッパ型比較器内のインバータの貫
通電流による消費電力を低減し、その分の消費電力を削
減することができるという効果がある。
【００８２】また、この発明によれば、サンプルホール
ド回路において、ベーススイッチや単位スイッチ系を構
成する単位スイッチをｐチャネルＭＯＳトランジスタ、
あるいはＣＭＯＳトランジスタで構成した場合であって
も、上記したこの発明の効果と同様の効果を得ることが
できる。
ド回路において、ベーススイッチや単位スイッチ系を構
成する単位スイッチをｐチャネルＭＯＳトランジスタ、
あるいはＣＭＯＳトランジスタで構成した場合であって
も、上記したこの発明の効果と同様の効果を得ることが
できる。
【図１】 この発明の実施の形態１〜６のサンプルホー
ルド回路を組み込んだＡ／Ｄコンバータを示すブロック
図である。
ルド回路を組み込んだＡ／Ｄコンバータを示すブロック
図である。
【図２】 この発明の実施の形態１によるサンプルホー
ルド回路を示す回路図である。
ルド回路を示す回路図である。
【図３】 この発明の実施の形態１における抵抗値一定
スイッチ内のベーススイッチと単位スイッチ系で構成さ
れたサイズ可変スイッチのオン抵抗値の入力電圧依存性
を示す説明図である。
スイッチ内のベーススイッチと単位スイッチ系で構成さ
れたサイズ可変スイッチのオン抵抗値の入力電圧依存性
を示す説明図である。
【図４】 この発明の実施の形態２によるサンプルホー
ルド回路内のベーススイッチと単位スイッチ系で構成さ
れた抵抗値一定スイッチ、即ち、サイズ可変スイッチの
オン抵抗値の入力電圧依存性を示す説明図である。
ルド回路内のベーススイッチと単位スイッチ系で構成さ
れた抵抗値一定スイッチ、即ち、サイズ可変スイッチの
オン抵抗値の入力電圧依存性を示す説明図である。
【図５】 この発明の実施の形態３によるサンプルホー
ルド回路を示す回路図である。
ルド回路を示す回路図である。
【図６】 この発明の実施の形態４および５によるサン
プルホールド回路を示す回路図である。
プルホールド回路を示す回路図である。
【図７】 比較ブロック内の各比較回路を示す回路図で
あり、（ａ）は差動アンプ、（ｂ）はチョッパ型比較回
路を示す回路図である。
あり、（ａ）は差動アンプ、（ｂ）はチョッパ型比較回
路を示す回路図である。
【図８】 低歪みアナログスイッチ部へ供給されるクロ
ック信号（ＣＬＫ）を示す説明図である。
ック信号（ＣＬＫ）を示す説明図である。
【図９】 チョッパ型比較器の動作を制御する制御信号
を示す説明図である。
を示す説明図である。
【図１０】 この発明の実施の形態６によるサンプルホ
ールド回路内の単位スイッチを示すブロック図である。
ールド回路内の単位スイッチを示すブロック図である。
【図１１】 この発明の実施の形態６によるサンプルホ
ールド回路内の単位スイッチを示すブロック図である。
ールド回路内の単位スイッチを示すブロック図である。
【図１２】 従来のサンプルホールド回路を示す回路図
である。
である。
１ アナログ入力信号、２ 抵抗値一定スイッチ、３
入力電圧判定部、４，５４，６４ 低歪みアナログスイ
ッチ部、５ サンプルホールド処理部、６，５０，６０
サンプルホールド回路、９ 参照電圧系、１１，１０
０，１１０ 単位スイッチ系、１１ｅ 単位スイッチ、
１３ 比較ブロック、１３ｅ 比較回路、１４，５３
スイッチオフブロック、１４ｅ アンド回路、５３ｅ
ＭＯＳトランジスタ（選択回路）、６３ｅ 比較回路
（差動アンプ、チョッパ型比較回路）、１００ｅ ｐチ
ャネルＭＯＳトランジスタ、１１０ｅ ＣＭＯＳトラン
ジスタ、ＶｒｅｆＮ 参照電圧。
入力電圧判定部、４，５４，６４ 低歪みアナログスイ
ッチ部、５ サンプルホールド処理部、６，５０，６０
サンプルホールド回路、９ 参照電圧系、１１，１０
０，１１０ 単位スイッチ系、１１ｅ 単位スイッチ、
１３ 比較ブロック、１３ｅ 比較回路、１４，５３
スイッチオフブロック、１４ｅ アンド回路、５３ｅ
ＭＯＳトランジスタ（選択回路）、６３ｅ 比較回路
（差動アンプ、チョッパ型比較回路）、１００ｅ ｐチ
ャネルＭＯＳトランジスタ、１１０ｅ ＣＭＯＳトラン
ジスタ、ＶｒｅｆＮ 参照電圧。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 熊本 敏雄 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5J022 BA01 CA10 CB02 CF01 CF02 CF07 5J039 DA10 DA12 DD03 KK28 KK29 MM01 MM08
Claims (6)
- 【請求項１】 アナログ入力信号と所定の電位値を持つ
参照信号とを比較する入力電圧判定部と、前記アナログ
入力信号を入力するスイッチのオン抵抗値が、前記入力
電圧判定部の判定結果に応じて前記アナログ入力信号の
電位に依存しない一定の値を持つように処理する抵抗値
一定スイッチとを有する低歪みアナログスイッチ部と、 前記低歪みアナログスイッチ部から出力された前記アナ
ログ入力信号をサンプリングするサンプルホールド処理
部とを備えたことを特徴とするサンプルホールド回路。 - 【請求項２】 入力電圧判定部は、それぞれが所定の電
圧値を持つ複数の参照電圧を供給する参照電圧系と、前
記複数の参照電圧に対応して設けられ、アナログ入力信
号と前記複数の参照電圧の各々とを比較する複数の比較
回路から構成される比較ブロックと、前記複数の比較回
路に対応して設けられた複数のブロックからなるスイッ
チオフブロックとを有し、 抵抗値一定スイッチは、１個のベーススイッチと前記複
数の比較回路に対応して設けられた複数の単位スイッチ
とを有する単位スイッチ系とから構成され、 前記複数の参照電圧の各々には重み付けがなされてお
り、 前記抵抗値一定スイッチがオン状態である場合、前記ア
ナログ入力信号の入力電圧と前記複数の参照電圧のそれ
ぞれとを、前記複数の比較回路で比較し、 前記アナログ入力信号の入力電位に応じて、前記ベース
スイッチのオン抵抗と前記複数の単位スイッチとのオン
抵抗の合成オン抵抗が一定になるように、前記複数の比
較回路から出力される比較結果と低歪みアナログスイッ
チ部に供給されるクロック信号との間の論理積で得られ
る出力信号を、前記複数の単位スイッチの各々のゲート
端子に入力して、前記複数の単位スイッチを選択的にオ
ンさせることを特徴とする請求項１記載のサンプルホー
ルド回路。 - 【請求項３】 入力電圧判定部は、それぞれが所定の電
圧値を持つ複数の参照電圧を供給する参照電圧系と、前
記複数の参照電圧に対応して設けられ、前記アナログ入
力信号と前記複数の参照電圧の各々とを比較する複数の
比較回路から構成される比較ブロックと、前記複数の比
較回路に対応して設けられた複数のブロックからなるス
イッチオフブロックとを有し、 抵抗値一定スイッチは、１個のベーススイッチと前記複
数の比較回路に対応して設けられた複数の単位スイッチ
とを有する単位スイッチ系とから構成され、 前記単位スイッチの各々は重み付けがなされており、 前記抵抗値一定スイッチがオン状態である場合、前記ア
ナログ入力信号の入力電位と前記複数の参照電圧とを、
前記複数の比較回路で比較し、 前記アナログ入力信号の入力電圧に応じて、前記ベース
スイッチのオン抵抗と前記複数の単位スイッチとのオン
抵抗の合成オン抵抗が一定になるように、前記複数の比
較回路から出力される比較結果と低歪みアナログスイッ
チ部に供給されるクロック信号との間の論理積で得られ
る出力信号を、前記複数の単位スイッチの各々のゲート
端子に入力して、前記複数の単位スイッチを選択的にオ
ンさせることを特徴とする請求項１記載のサンプルホー
ルド回路。 - 【請求項４】 スイッチオフブロックを構成する各ブロ
ックはＭＯＳトランジスタからなる選択回路で構成さ
れ、抵抗値一定スイッチを構成する複数の単位スイッチ
のオンオフを、前記選択回路からの出力信号に基づいて
行うことを特徴とする請求項２又は請求項３記載のサン
プルホールド回路。 - 【請求項５】 入力電圧判定部内の比較ブロックとスイ
ッチオフブロックとは、差動アンプ又はチョッパ型比較
回路を用いた複数の比較回路から構成され、抵抗値一定
スイッチを構成する複数の単位スイッチのオンオフは、
前記複数の比較回路の各々から出力される信号に基づい
て実行されることを特徴とする請求項２又は請求項３記
載のサンプルホールド回路。 - 【請求項６】 単位スイッチ系を構成する単位スイッチ
の各々は、ｎチャネルＭＯＳトランジスタ、ｐチャネル
ＭＯＳトランジスタ、およびＣＭＯＳトランジスタのい
ずれかで構成されていることを特徴とする請求項１から
請求項５のうちのいずれか１項記載のサンプルホールド
回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16392899A JP4117976B2 (ja) | 1999-06-10 | 1999-06-10 | サンプルホールド回路 |
| US09/413,751 US6232804B1 (en) | 1999-06-10 | 1999-10-06 | Sample hold circuit having a switch |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16392899A JP4117976B2 (ja) | 1999-06-10 | 1999-06-10 | サンプルホールド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000353958A true JP2000353958A (ja) | 2000-12-19 |
| JP4117976B2 JP4117976B2 (ja) | 2008-07-16 |
Family
ID=15783498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16392899A Expired - Fee Related JP4117976B2 (ja) | 1999-06-10 | 1999-06-10 | サンプルホールド回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6232804B1 (ja) |
| JP (1) | JP4117976B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013535943A (ja) * | 2010-08-17 | 2013-09-12 | 日本テキサス・インスツルメンツ株式会社 | 調整可能な帯域幅を備えたトラックアンドホールドアーキテクチャ |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005252816A (ja) * | 2004-03-05 | 2005-09-15 | Sanyo Electric Co Ltd | サンプルホールド回路 |
| US7891570B2 (en) * | 2007-02-28 | 2011-02-22 | Microvision, Inc. | Photodiode with improved performance in ambient light |
| EP2977989B1 (en) | 2014-07-25 | 2019-05-08 | IMEC vzw | Sample-and-hold circuit for an interleaved analog-to-digital converter |
| JP2021186455A (ja) * | 2020-06-03 | 2021-12-13 | パナソニック株式会社 | 脈拍検出装置及び脈拍検出方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5375735A (en) * | 1976-12-16 | 1978-07-05 | Hajime Sangyo | Information processor |
| JPS6130121A (ja) | 1984-07-20 | 1986-02-12 | Nec Corp | アナログ−デイジタル変換器 |
| DK158168C (da) * | 1985-06-19 | 1990-09-17 | Risoe Forsoegsanlaeg | Kobling til behandling af signaler fra en nuklear detektor |
| JPS63191730A (ja) | 1987-01-23 | 1988-08-09 | 麒麟麦酒株式会社 | アンケ−サ− |
| JPH07212202A (ja) | 1994-01-20 | 1995-08-11 | Yokogawa Electric Corp | 多点信号入力装置 |
| US5500612A (en) | 1994-05-20 | 1996-03-19 | David Sarnoff Research Center, Inc. | Constant impedance sampling switch for an analog to digital converter |
| JP3819986B2 (ja) * | 1997-02-24 | 2006-09-13 | 株式会社ルネサステクノロジ | アナログ／ディジタル変換器制御方法 |
| US5861829A (en) * | 1997-04-28 | 1999-01-19 | Marvell Technology Group, Ltd. | High-speed, low power, medium resolution analog-to-digital converter and method of stabilization |
-
1999
- 1999-06-10 JP JP16392899A patent/JP4117976B2/ja not_active Expired - Fee Related
- 1999-10-06 US US09/413,751 patent/US6232804B1/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013535943A (ja) * | 2010-08-17 | 2013-09-12 | 日本テキサス・インスツルメンツ株式会社 | 調整可能な帯域幅を備えたトラックアンドホールドアーキテクチャ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4117976B2 (ja) | 2008-07-16 |
| US6232804B1 (en) | 2001-05-15 |
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