JP2005252816A - サンプルホールド回路 - Google Patents

Abstract

【課題】サンプリングした電圧を低下させることなくホールドすることが可能なサンプルホールド回路を提供する。
【解決手段】一方の電圧と他方の電圧との大小を比較する比較回路と、予め定められた期間、前記比較回路の比較出力に応じて、当該比較出力と対応するデジタル値をアナログ値に変換し、前記予め定められた期間の経過時の前記アナログ値を保持し、当該アナログ値を前記一方の電圧に対応する前記他方の電圧として出力する変換回路と、前記予め定められた期間、前記変換回路によるデジタル値からアナログ値への変換動作を可能とする制御回路と、を備える。
【選択図】 図１

Description

本発明はサンプルホールド回路に関する。

サンプルホールド回路は、被サンプル電圧をサンプリングし、サンプリングした電圧をホールドするという２つの動作を行う。このサンプリングおよびホールドには、例えばコンデンサが使用されている（例えば特許文献１参照）。なお、そのサンプルホールド回路を集積化する場合、コンデンサを集積回路内に内蔵する内蔵型と、集積回路の外部に設ける外付け型のサンプルホールド回路が存在する。

図５は、コンデンサを使用する従来のサンプルホールド回路の一例を示す回路図である。図中の一点鎖線より左側は集積回路の内部を示し、一点鎖線より右側は集積回路の外部を示している。
従来のサンプルホールド回路５００は、ＰＮＰ型バイポーラトランジスタ（以下、ＰＮＰトランジスタと称す）Ｑ１〜Ｑ４と、ＮＰＮ型バイポーラトランジスタ（以下、ＮＰＮトランジスタと称す）Ｑ５〜Ｑ１０と、電流源Ｉ７、Ｉ８と、抵抗Ｒ２０〜Ｒ２７とを有している。

ＰＮＰトランジスタＱ４、Ｑ３は、共にダイオード接続されるとともに、ＰＮＰトランジスタＱ１、Ｑ２とそれぞれ電流ミラー接続され、ＰＮＰトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４のエミッタは、抵抗Ｒ２０、Ｒ２１、Ｒ２２、Ｒ２３をそれぞれ介して電源電圧（ＶＣＣ）に接続されている。

ＰＮＰトランジスタＱ１のコレクタは、ＮＰＮトランジスタＱ５のコレクタと接続され、ＰＮＰトランジスタＱ２のコレクタは、ＮＰＮトランジスタＱ６のコレクタと接続される。また、ＮＰＮトランジスタＱ６はダイオード接続されるとともに、ＮＰＮトランジスタＱ５と電流ミラー接続されている。ＮＰＮトランジスタＱ５、Ｑ６のエミッタは、それぞれ抵抗Ｒ２６、Ｒ２７を介して接地（ＶＳＳ）されている。

ＰＮＰトランジスタＱ１とＮＰＮトランジスタＱ５間には、抵抗Ｒ２４を介して外付けのコンデンサＣの一方の電極が接続されている。コンデンサＣの他方の電極は接地（ＶＳＳ）されている。

また、コンデンサＣと接続される抵抗Ｒ２４の一端には、抵抗Ｒ２５を介してＮＰＮトランジスタＱ７のベースが接続されている。ＮＰＮトランジスタＱ７とＮＰＮトランジスタＱ８はダーリントン接続されており、それぞれのコレクタは、電源電圧（ＶＣＣ）と接続されている。ＮＰＮトランジスタＱ８のエミッタは、電流源Ｉ８の非接地側の一端と接続されるとともにＮＰＮトランジスタＱ９のベースと接続され、電流源Ｉ８の非接地側の一端に出力電圧ＶＯＵＴを出力する。

ＮＰＮトランジスタＱ９、Ｑ１０は差動回路となっていて、コレクタはそれぞれＰＮＰトランジスタＱ３、Ｑ４のコレクタと接続され、エミッタはスイッチＳＷ８を介して電流源Ｉ７の非接地側の一端と接続されている。なお、ＮＰＮトランジスタ１０のベースには入力電圧ＶＩＮが印加される。

以上の構成により、サンプリングを実行する後述のサンプル期間Ａでは、スイッチＳＷ８がオンとなる。よって、ＮＰＮトランジスタＱ９、Ｑ１０のベース電圧、すなわち入力電圧ＶＩＮと出力電圧ＶＯＵＴが等しくなるように、コンデンサＣの充電または放電が行われる。

例えば入力電圧ＶＩＮ＞出力電圧ＶＯＵＴの場合には、ＰＮＰトランジスタＱ１のコレクタ電流＞ＮＰＮトランジスタＱ５のコレクタ電流となりコンデンサＣに充電が行われる（図５実線矢印）。また入力電圧ＶＩＮ＜出力電圧ＶＯＵＴの場合には、ＰＮＰトランジスタＱ１のコレクタ電流＜ＮＰＮトランジスタＱ５のコレクタ電流となりコンデンサＣの放電が行われる（図５点線矢印）。コンデンサＣの充放電により入力電圧ＶＩＮと等しいＶＯＵＴを出力することができる。

一方、ホールドを実行するホールド期間には、スイッチＳＷ８がオフとなる。よってＰＮＰトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４、ＮＰＮトランジスタＱ５、Ｑ６、Ｑ９、Ｑ１０はオフとなる。コンデンサＣにはサンプリングによって充電されたホールド直前の電圧が保持される。ホールド期間ではコンデンサＣ、抵抗Ｒ２５、ＮＰＮトランジスタＱ７、Ｑ８、電流源Ｉ８という経路の電流が流れ、サンプリングした電圧が出力電圧ＶＯＵＴとして出力される。

なお、図５ではコンデンサＣを集積回路の外部に外付けする場合を示したが、集積化可能な容量であれば前述したように集積回路内にコンデンサＣを内蔵してもよい。
特開２０００−２９３９９７号公報

以上、説明したような従来のサンプルホールド回路では、コンデンサに充電された電圧は長時間のホールドによって放電する。例えば、サンプルホールド回路５００においてコンデンサＣの端子電圧は、電流源Ｉ８から見て、ＮＰＮトランジスタＱ７、Ｑ８の電流増幅率の積（１／ｈＦＥ×１／ｈＦＥ）に従って減少する。このように、時間の経過と共にサンプリングした電圧が低下してしまい出力電圧ＶＯＵＴのためのホールド電圧として使用できなくなるという問題点があった。

また、サンプリングした電圧をホールドするのにコンデンサを使用するので、長時間ホールドするには、大容量のコンデンサが必要であった。よってコンデンサを集積回路内に内蔵する場合にはチップ面積大きくなるという問題があり、コンデンサを外付けする場合には端子数が増加するという問題点があった。

本発明は、サンプリングした電圧を低下させることなくホールドすることが可能なサンプルホールド回路を提供することを目的とする。

本発明に係る主たる発明は、一方の電圧と他方の電圧との大小を比較する比較回路と、予め定められた期間、前記比較回路の比較出力に応じて、当該比較出力と対応するデジタル値をアナログ値に変換し、前記予め定められた期間の経過時の前記アナログ値を保持し、当該アナログ値を前記一方の電圧に対応する前記他方の電圧として出力する変換回路と、前記予め定められた期間、前記変換回路によるデジタル値からアナログ値への変換動作を可能とする制御回路と、を備えたことを特徴とする。

本発明の他の特徴については、添付図面及び本明細書の記載により明らかとなる。

本発明によれば、サンプリングした電圧を低下させることなくホールドすることができる。

＝＝＝サンプルホールド回路の適用例＝＝＝
以下、本発明のサンプルホールド回路をテレビジョン受像機に適用した場合について説明する。

図４は、ＳＥＣＡＭ方式の信号のデコードを行う場合について説明するためのブロック図である。ＳＥＣＡＭ方式とは、フランスなどのカラーテレビジョン受信機の標準規格であり、２つの色差信号を走査線毎に周波数変調して多重化する方式である。

このＳＥＣＡＭ方式の周波数調整回路は、サンプルホールド回路１００、Ｂｅｌｌフィルタ２００、ＳＥＣＡＭ色復調回路３００、検波回路４００、Ｂｅｌｌフィルタ２００への入力を切り換えるスイッチＳＷ７を備えている。

テレビジョン受像機においての垂直期間ではＳＥＣＡＭ方式の色信号処理が行われる。このときスイッチＳＷ７はＳＥＣＡＭ ＶＩＤＥＯ側に切り換えられ、ＳＥＣＡＭ ＶＩＤＥＯ信号（『テレビジョン信号』）がＢｅｌｌフィルタ（『フィルタ』）２００に入力される。Ｂｅｌｌフィルタ２００とは、センタが４．２８６ＭＨｚのバンドパスフィルタである。ＳＥＣＡＭ ＶＩＤＥＯ信号からＢｅｌｌフィルタ２００によって抜き取られたＳＥＣＡＭの色信号は、ＳＥＣＡＭ色復調回路３００に入力される。

しかし、ＳＥＣＡＭ方式のテレビジョン受像機では製造上このＢｅｌｌフィルタ２００のセンタ周波数にバラツキがある。しかし、このＢｅｌｌフィルタ２００のセンタ周波数は、ＳＥＣＡＭ方式と同じ走査線数、フィールド数を有するＰＡＬ方式に用いられるｆｓｃクロック（サブキャリア周波数）（『所定の信号』）の４．４３ＭＨｚのサイン波を利用することによって、調整することが可能である。

この調整は、映像信号の無い垂直帰線期間にｆｓｃクロックの信号を検波し、その検波結果の電圧からセンタ周波数を合わせることによって行われる。図４において垂直帰線期間が開始すると、スイッチＳＷ７がｆｓｃクロック側に切り換えられる。そして、Ｂｅｌｌフィルタ２００を通過したｆｓｃクロックのサイン波と、Ｂｅｌｌフィルタ２００を通過していないｆｓｃクロックのサイン波との検波が検波回路４００にて行われる。検波回路４００の検波結果である電圧は、サンプルホールド回路１００の入力電圧ＶＩＮ（『一方の電圧』）として供給され、サンプルホールド回路１００の出力電圧ＶＯＵＴ（『他方の電圧』）をＢｅｌｌフィルタ２００にセンタ周波数調整信号としてフィードバックする。以上の構成によって、Ｂｅｌｌフィルタ２００のセンタ周波数の自動調整を行うことができる。

この周波数調整では、サンプリングを行うサンプル期間である垂直帰線期間に対し、ホールドを行うホールド期間が１垂直期間（約１６ｍｓｅｃ）と長いので、次の垂直帰線期間までホールドを行うには、ホールド電圧の低下のないサンプルホールド回路１００が必要である。そこで、本発明のサンプルホールド回路１００を、このＳＥＣＡＭ方式の信号のデコード処理に適用すると、電圧の低下のないホールドを行うことができる。

＝＝＝サンプルホールド回路１００の構成＝＝＝
図１は、本発明のサンプルホールド回路１００の回路ブロック図の一例である。
本発明のサンプルホールド回路１００は、比較回路２０、タイミングパルス発生回路１０、Ｄ／Ａ変換回路３０、選択回路４０、制御回路７０を備えている。

タイミングパルス発生回路１０には、基準クロックであるＣＬＫ１と、サンプリングを開始するための信号であるＳＴＡＲＴ信号が入力される。そして、タイミングパルス発生回路１０は、サンプル期間とホールド期間とを切り換える信号であるＳ／Ｈ信号と、Ｄ／Ａ変換開始を示す信号であるＨ＿ＳＴＡＲＴ信号とを出力する。Ｓ／Ｈ信号は“ＬＯＷ”でサンプル期間を示し“ＨＩＧＨ”でホールド期間を示す信号である。

比較回路２０は、例えばコンデンサを有するサンプルホールド回路（『保持回路』）を備えている。このサンプルホールド回路としては、例えばコンデンサＣを用いた従来のサンプルホールド回路５００を用いることが可能である。その場合、コンデンサＣは、後述するＤ／Ａ変換期間Ｂの短時間の間ホールドできればよいので、例えば５０ｐＦ程度の小容量でよい。よって、図１のサンプルホールド回路１００全体を集積化することが可能となる。

比較回路２０内ではタイミングパルス発生回路１０から入力されるＳ／Ｈ信号が、図３におけるサンプル期間Ａ（『所定期間』）で“ＬＯＷ”になる期間に、入力電圧ＶＩＮとコンデンサＣの電圧とが等しくなるように、コンデンサＣに充電あるいは放電が行われる。

また、比較回路２０は、Ｓ／Ｈ信号が“ＨＩＧＨ”のホールド期間に、コンデンサＣにサンプリングされた値をホールドするとともに、Ｄ／Ａ変換回路３０から出力されるＤＡ＿ＯＵＴ（『他方の電圧』）と入力電圧ＶＩＮとの大小の比較を行い、“ＨＩＧＨ”または“ＬＯＷ”の比較結果ＣＯＭＰ信号として出力する。なお、コンデンサＣによるサンプルホールド電圧は、Ｓ＿ＯＵＴとして出力される。

制御回路７０は、入力されるＣＬＫ２とＨ＿ＳＴＡＲＴ信号に応じて、Ｄ／Ａ変換回路３０の動作制御を行う。ＣＬＫ２は、Ｄ／Ａ変換回路３０の動作クロックであり、ＣＬＫ１に同期した高周波数、例えばＣＬＫ１の８倍の周波数のクロックである。

また、制御回路７０は、ＤＨ発生部８０を備えている、ＤＨ発生部８０は、Ｈ＿ＳＴＡＲＴ信号に基づいてＤ／Ａ変換を行う期間（『予め定められた期間』）を示すＤＨ信号（『制御出力』）を出力する。ＤＨ信号は、“ＬＯＷ”のときＤ／Ａ変換回路３０においてＤ／Ａ変換動作を可能とする信号である。

Ｄ／Ａ変換回路（『変換回路』）３０は、Ｄ／Ａコンバータ（請求項１０の『アナログ変換回路』および『アナログ保持回路』）５０と、コンバータコントローラ（『設定回路』）６０とを備えている。

コンバータコントローラ６０は、ＤＨ信号が“ＬＯＷ”である期間、比較回路２０の出力ＣＯＭＰ信号をＤ／Ａコンバータ５０のビット数に応じたデジタル値、例えば６ビットの場合デジタル値Ｄ１〜Ｄ６に設定し、Ｄ／Ａコンバータ５０に出力する。この比較回路２０とコンバータコントローラ６０とによる構成（『検出回路』）により、入力電圧ＶＩＮと等しいアナログ値に対するデジタル値を検出することができる。

Ｄ／Ａコンバータ５０は、コンバータコントローラ６０の出力であるデジタル値Ｄ１〜Ｄ６をアナログ値に変換し、ＤＡ＿ＯＵＴとして出力する。なお、比較回路２０において全ビットの比較が終了し、デジタル値Ｄ１〜Ｄ６が確定すると、この値をレジスタなどで保持しておくことによりＤ／Ａコンバータ５０でアナログ値ＤＡ＿ＯＵＴの出力を保持することができる。

選択回路４０は、ＤＨ信号が“ＨＩＧＨ”の期間にＳ＿ＯＵＴを、ＤＨ信号が“ＬＯＷ”の期間にＤＡ＿ＯＵＴを選択し出力電圧ＶＯＵＴとして出力する。

＝＝＝Ｄ／Ａコンバータ５０の構成例＝＝＝
図２は、本発明のサンプルホールド回路１００に使用されるＤ／Ａコンバータ５０の構成を示す図である。なお、本実施の形態ではデジタル値が６ビットである場合について説明する。Ｄ／Ａコンバータ５０は、抵抗Ｒ１〜Ｒ１１、スイッチＳＷ１〜ＳＷ６、電流源Ｉ１〜Ｉ６によって構成されている。

図２に示すように、電源電圧（ＶＣＣ）とＤＡ＿ＯＵＴ間に、抵抗Ｒ１、Ｒ３、Ｒ５、Ｒ７、Ｒ９、Ｒ１１と抵抗Ｒ２、Ｒ４、Ｒ６、Ｒ８、Ｒ１０が、はしご型に接続されている。抵抗Ｒ２、Ｒ４、Ｒ６、Ｒ８、Ｒ１０の両端にはそれぞれスイッチＳＷ１〜ＳＷ６を介して電流源Ｉ１〜Ｉ６の非接地側の一端が接続されている。このスイッチＳＷ１〜ＳＷ６のオン、オフは、コンバータコントローラ６０から入力されるデジタル値Ｄ１〜Ｄ６の“ＨＩＧＨ”、“ＬＯＷ”に応じて切り換えられる。例えば、デジタル値（Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６）が（１、０、０、０、０、０）の場合には、ＳＷ１がオンとなり、ＳＷ２〜６がオフとなる。このデジタル値Ｄ１〜Ｄ６は、コンバータコントローラ６０から、例えば上位ビット側から順次１ビット毎に変更されて、入力される。

ＤＡ＿ＯＵＴは、スイッチＳＷ１〜６のオン、オフに応じて出力されるアナログ値の電圧である。このアナログ値は、電源電圧（ＶＣＣ）から所定の抵抗Ｒ１〜Ｒ１１分だけ電圧降下した値であり、スイッチＳＷ１〜６のオン、オフにより２の６乗通り（６４通り）の組み合わせとなる。

出力されたＤＡ＿ＯＵＴは、比較回路２０で入力電圧ＶＩＮとの比較が行われる。その大小の比較結果に基づいてデジタル値Ｄ１〜Ｄ６は変更され、再度Ｄ／Ａコンバータ５０に入力される。このように、スイッチＳＷ１〜ＳＷ６のオン、オフにより出力されるＤＡ＿ＯＵＴを入力電圧ＶＩＮと比較し、その大小の結果を入力されるデジタル信号Ｄ１〜Ｄ６の値に反映させる。

比較回路２０での大小の比較は、デジタル値Ｄ１〜Ｄ６に相当するビット数、すなわち６回行われ、全ビット数の比較が終了するとＤＡ＿ＯＵＴが入力電圧ＶＩＮと等しくなるデジタル値Ｄ１〜Ｄ６が得られる。この全ビットの比較が終了した結果のデジタル値Ｄ１〜Ｄ６を保持しておくことによって、サンプリングしたアナログ値をＤ／Ａコンバータ５０から低下することなく出力することが可能である。つまりＤ／Ａコンバータ５０は、不定のデジタル値Ｄ１〜Ｄ６を対応するアナログ値に変換するとともに、デジタル値Ｄ１〜Ｄ６が決定すると、アナログ値ＤＡ＿ＯＵＴの出力を保持することができる。

以上の構成により、Ｄ／Ａ変換中には、ＤＡ＿ＯＵＴと入力電圧ＶＩＮとを同じ値に近づけるサンプリングを行い、Ｄ／Ａ変換後には、サンプリング結果のデジタル値Ｄ１〜Ｄ６を保持することで、ＤＡ＿ＯＵＴをホールドすることができる。デジタル値が６ビット以外、例えば８ビットの場合には、デジタル値をＤ１〜Ｄ８とし、それぞれに対応するスイッチと抵抗を設けることによって同様にＤ／Ａ変換を行うことができる。

＝＝＝サンプルホールド回路１００の動作＝＝＝
図３は、サンプルホールド回路１００の動作を説明するためのタイムチャートである。まず、タイミングパルス発生回路１０に基準となるクロックＣＬＫ１とサンプリングを開始するための信号である、ＳＴＡＲＴ信号が入力される。図４に示したサンプルホールド回路１００の使用例の場合では、クロックＣＬＫ１は、例えば周波数ｆＨの水平同期信号Ｈｓｙｎｃであり、ＳＴＡＲＴ信号は垂直同期信号Ｖｓｙｎｃとなる。

このＣＬＫ１の立ち上がりとＳＴＡＲＴ信号の“ＬＯＷ”に基づいて、Ｓ／Ｈ信号が“ＬＯＷ”となりサンプル期間となる。例えば図３においてサンプル期間Ａはサンプリング開始からの３ｆＨであり、それ以外はホールド期間である。

サンプル期間Ａの間、比較回路２０内のコンデンサＣによってサンプリングが行われる。Ｓ＿ＯＵＴは、比較回路２０から出力されるコンデンサＣのサンプルホールド電圧である。サンプル期間ＡにおいてコンデンサＣの電圧が入力電圧より低い場合には、入力電圧ＶＩＮと等しくなるようにコンデンサＣに充電が行われる（図の実線部）。一方、コンデンサＣの電圧が入力電圧より高い場合には、入力電圧ＶＩＮと等しくなるように放電が行われる（図の点線部）。

３ｆＨのサンプル期間Ａが終了すると、Ｓ／Ｈ信号が“ＨＩＧＨ”となりホールド期間となる。比較回路２０内のサンプルホールド回路５００ではホールドが行われる。なお、この場合コンデンサＣを使用してサンプルホールドを行っているので、サンプルホールド電圧を示すＳ＿ＯＵＴは時間とともに低下する。

また、サンプル期間Ａの終了すなわちＳ／Ｈ信号の立ち上がりと同時に、タイミングパルス発生回路１０からＤ／Ａ変換開始を示すＨ＿ＳＴＡＲＴのパルスが制御回路７０に出力される。

制御回路７０は、Ｈ＿ＳＴＡＲＴのパルスを入力することで、ＤＨ発生部８０から出力されるＤＨ信号を“ＬＯＷ”とする。このＤＨ信号が“ＬＯＷ”の期間、すなわち図３におけるＤ／Ａ変換期間Ｂの間にＤ／Ａ変換回路３０で、Ｄ／Ａ変換を用いたサンプリングが行われる。このＤ／Ａ変換は、ＣＬＫ２のクロックに応じてデジタル信号Ｄ１〜Ｄ６を１ビットずつ変更して行われる。つまり、デジタル信号Ｄ１〜Ｄ６が６ビットの場合、Ｄ／Ａ変換期間ＢはＣＬＫ２の６クロック分となる。

ＤＡ＿ＯＵＴは、Ｄ／Ａコンバータ５０から出力されるアナログ値である。Ｄ／Ａ変換期間Ｂでは、ＤＡ＿ＯＵＴと入力電圧ＶＩＮとの大小比較が1ビット毎に６ビット分繰り返されることにより、入力電圧ＶＩＮと等しくなるまでＤＡ＿ＯＵＴが階段状に増減する。図３では、Ｄ／Ａ変換期間Ｂ開始時にＤＡ＿ＯＵＴが入力電圧ＶＩＮより低いので、ＤＡ＿ＯＵＴは階段状に増加している。逆にＤ／Ａ変換期間Ｂ開始時にＤＡ＿ＯＵＴが入力電圧ＶＩＮより高い場合には、ＤＡ＿ＯＵＴは階段状に減少する。

Ｄ／Ａ変換期間Ｂが終了、すなわちＤＨ信号が“ＨＩＧＨ”となると、ＤＡ＿ＯＵＴはＤ／Ａ変換期間Ｂ終了前の値でホールドされる。

ＶＯＵＴは、選択回路４０から出力される出力電圧である。このＶＯＵＴは、ＤＨ信号によって切り換えられる。選択回路４０は、ＤＨ信号が“ＬＯＷ”すなわちＤ／Ａ変換期間ＢではＤＡ＿ＯＵＴが確定していないので、Ｓ＿ＯＵＴを出力し、ＤＨ信号が“ＨＩＧＨ”となったところでＤＡ＿ＯＵＴを出力する。

このように、本発明のサンプルホールド回路１００は、サンプル期間Ａでは比較回路２０内のコンデンサＣを用いたサンプルホールド回路を用いてサンプリングを行う。そしてサンプル期間Ａ終了後には、コンデンサＣにおいてホールドを行うとともに、入力電圧ＶＩＮと所定のアナログ値との大小に対応したデジタル値のＤ／Ａ変換を用いたサンプリングを行う。そしてＤ／Ａ変換後、確定したデジタル値に対応するアナログ値ＤＡ＿ＯＵＴをコンデンサＣによってサンプルホールドされたＳ＿ＯＵＴと切り換えて出力する。

以上説明したように、本発明のサンプルホールド回路１００は、Ｄ／Ａ変換を利用してサンプルホールド動作を行うので、低下することの無いホールド電圧を得ることができる。これにより、ホールド電圧を使用する回路では、バラツキのない信号出力を得ることができる。このＤ／Ａ変換によるサンプリングはデジタル値を上位ビット側から順次変更することにより効果的に行うことができる。

また、Ｄ／Ａ変換回路３０として、“ＨＩＧＨ”又は“ＬＯＷ”の信号を対応するデジタル値に変換するコンバータコントローラ６０と、そのデジタル値をアナログ値に変換するＤ／Ａコンバータ５０とを用いるため、簡素な構成で効果的にホールド電圧の低下をなくす事ができる。

さらに、アナログ値と入力電圧ＶＩＮとの大小の比較結果をデジタル値の設定に用いることにより、入力電圧ＶＩＮと等しいアナログ値に対応するデジタル値を検出することができる。

また、Ｄ／Ａ変換中の出力ＶＯＵＴを補間する保持回路により、Ｄ／Ａ変換回路３０の不定な値を出力することを防止できる。

なお、補間する保持回路には、コンデンサＣを使用する従来のサンプルホールド回路５００を使えるので、本発明のサンプルホールド回路１００を簡素化して実現できる。この場合Ｄ／Ａ変換中のみホールドできればよいので、小容量のコンデンサＣを使用でき、チップ面積を大きくすることなく、サンプルホールド回路１００全体を集積化することができる。

また、本発明のサンプルホールド回路１００を、Ｂｅｌｌフィルタ２００の周波数調整用に使用することにより、垂直帰線期間でサンプリングした電圧を低下することなく次の垂直帰線期間までホールドしておくことができるので、Ｂｅｌｌフィルタのセンタ周波数を効果的に自動調整することができる。

以上、本発明の実施の形態について、その実施の形態に基づき具体的に説明したが、これに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、比較回路２０に備えられるサンプルホールド回路は、コンデンサＣを使用せずサンプルホールドの動作を可能とした構成としてもよいし、コンデンサＣを使用したとしても従来のサンプルホールド回路５００以外の構成としてもよい。

本発明のサンプルホールド回路を説明するための回路ブロック図である。 本発明のサンプルホールド回路に使用されるＤ／Ａコンバータの構成を示す図である。 本発明のサンプルホールド回路の動作を説明するためのタイムチャートである。 本発明のサンプルホールド回路をＳＥＣＡＭ方式の信号のデコードに適用した場合のブロック図である。 従来のサンプルホールド回路について説明するための回路図である。

符号の説明

１０ タイミングパルス発生回路
２０ 比較回路
３０ Ｄ／Ａ変換回路
４０ 選択回路
５０ Ｄ／Ａコンバータ
６０ コンバータコントローラ
７０ 制御回路
８０ ＤＨ発生部
１００、５００ サンプルホールド回路
２００ Ｂｅｌｌフィルタ
３００ ＳＥＣＡＭ色復調回路
４００ 検波回路

Claims (12)

1. 一方の電圧と他方の電圧との大小を比較する比較回路と、
   予め定められた期間、前記比較回路の比較出力に応じて、当該比較出力と対応するデジタル値をアナログ値に変換し、前記予め定められた期間の経過時の前記アナログ値を保持し、当該アナログ値を前記一方の電圧に対応する前記他方の電圧として出力する変換回路と、
   前記予め定められた期間、前記変換回路によるデジタル値からアナログ値への変換動作を可能とする制御回路と、
   を備えたことを特徴とするサンプルホールド回路。
2. 前記変換回路は、
   前記比較回路の比較出力を対応する前記デジタル値に設定する設定回路と、
   前記デジタル値を前記アナログ値に変換するＤ／Ａコンバータと、
   を有することを特徴とする請求項１に記載のサンプルホールド回路。
3. 前記予め定められた期間より前の所定期間において、前記一方の電圧をサンプルホールドする保持回路と、
   前記制御回路の制御出力に応じて、前記予め定められた期間、前記変換回路の出力の代わりに前記保持回路によるサンプルホールド電圧を出力する選択回路と、
   を備えたことを特徴とする請求項１または２に記載のサンプルホールド回路。
4. 前記保持回路は、
   前記一方の電圧をサンプルホールドするためのコンデンサを有することを特徴とする請求項３に記載のサンプルホールド回路。
5. テレビジョン信号と所定の信号とを垂直帰線期間に切り換えて入力するフィルタを通過した前記所定の信号と、前記フィルタを通過しない前記所定の信号と、を検波する検波回路の出力結果を前記一方の電圧とし、前記他方の電圧を前記フィルタの周波数調整用信号として前記フィルタに供給することを特徴とする請求項１乃至４の何れかに記載のサンプルホールド回路。
6. 一方の電圧と他方の電圧との大小を比較する比較回路と、
   前記比較回路の比較出力に基づいて、複数ビットからなるデジタル値の各ビットの値を上位ビット側から順次設定して出力する設定回路と、
   前記設定回路から出力された前記デジタル値を対応するアナログ値にＤ／Ａ変換し前記他方の電圧として出力するＤ／Ａコンバータと、
   を備え、前記比較回路において前記複数ビットの回数比較が終了した後の、前記他方の電圧を保持することを特徴とするサンプルホールド回路。
7. 予め定められた期間、前記設定回路および前記Ｄ／Ａコンバータの動作を可能とする制御回路と、
   前記予め定められた期間より前の所定期間において、前記一方の電圧をサンプルホールドする保持回路と、
   前記制御回路の制御出力に応じて、前記予め定められた期間、前記他方の電圧の代わりに前記保持回路によるサンプルホールド電圧を出力する選択回路と、
   を備えたことを特徴とする請求項６に記載のサンプルホールド回路。
8. 前記保持回路は、
   前記一方の電圧をサンプルホールドするためのコンデンサを有することを特徴とする請求項７に記載のサンプルホールド回路。
9. テレビジョン信号と所定の信号とを垂直帰線期間に切り換えて入力するフィルタを通過した前記所定の信号と、前記フィルタを通過しない前記所定の信号と、を検波する検波回路の出力結果を前記一方の電圧とし、前記他方の電圧を前記フィルタの周波数調整用信号として前記フィルタに供給することを特徴とする請求項６乃至８の何れかに記載のサンプルホールド回路。
10. デジタル値を対応するアナログ値に変換して出力するアナログ変換回路と、
    前記デジタル値を変更して出力するとともに、サンプルされるべき入力電圧と前記アナログ値とが等しくなる前記デジタル値を検出する検出回路と、
    検出された前記デジタル値に対応する前記アナログ値を保持するアナログ保持回路と、
    を備えることを特徴とするサンプルホールド回路。
11. 前記検出回路は、
    前記入力電圧と前記アナログ値との大小を比較する比較回路と、
    前記比較回路の比較出力を対応する前記デジタル値に設定し前記アナログ変換回路に出力する設定回路と、
    を有することを特徴とする請求項１０に記載のサンプルホールド回路。
12. テレビジョン信号と所定の信号とを垂直帰線期間に切り換えて入力するフィルタを通過した前記所定の信号と、前記フィルタを通過しない前記所定の信号と、を検波する検波回路の出力結果を前記入力電圧とし、前記アナログ値を前記フィルタの周波数調整用信号として前記フィルタに供給することを特徴とする請求項１０または１１に記載のサンプルホールド回路。
    
    

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