JPH0661858A - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
- Publication number
- JPH0661858A JPH0661858A JP4209883A JP20988392A JPH0661858A JP H0661858 A JPH0661858 A JP H0661858A JP 4209883 A JP4209883 A JP 4209883A JP 20988392 A JP20988392 A JP 20988392A JP H0661858 A JPH0661858 A JP H0661858A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- signal
- amplifier
- input terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Picture Signal Circuits (AREA)
- Analogue/Digital Conversion (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】
【目的】映像信号をＡ／Ｄ変換する際のビット数を削減
したり、又はＡ／Ｄ変換後のディジタル映像信号のビッ
ト伸張を行うにあたり、消費電力およびコストの低減を
計る。 【構成】映像信号ＡＩＮをＳＨ回路１でザンプリング
し、その出力とリファレンス信号ＡＲＩを比較回路２で
比較する。また、ＳＨ回路１の出力は増幅回路４で種々
の利得で増幅し、比較回路２の出力によりある利得の増
幅信号を選択回路５で選択する。この選択回路５の出力
と１倍の映像信号とをスクランブル回路６でスクランブ
ルして時間軸多重を行う。その出力は、Ａ／Ｄ変換部７
でＡ／Ｄ変換され、スクランブル信号を分周する。さら
に、１倍信号とリファレンス信号によりシフト制御回路
１１でシフト数を決定し、その決定された出力に応じて
ビットシフト回路１０は増幅された映像信号を上位方向
にビットシフトする。
したり、又はＡ／Ｄ変換後のディジタル映像信号のビッ
ト伸張を行うにあたり、消費電力およびコストの低減を
計る。 【構成】映像信号ＡＩＮをＳＨ回路１でザンプリング
し、その出力とリファレンス信号ＡＲＩを比較回路２で
比較する。また、ＳＨ回路１の出力は増幅回路４で種々
の利得で増幅し、比較回路２の出力によりある利得の増
幅信号を選択回路５で選択する。この選択回路５の出力
と１倍の映像信号とをスクランブル回路６でスクランブ
ルして時間軸多重を行う。その出力は、Ａ／Ｄ変換部７
でＡ／Ｄ変換され、スクランブル信号を分周する。さら
に、１倍信号とリファレンス信号によりシフト制御回路
１１でシフト数を決定し、その決定された出力に応じて
ビットシフト回路１０は増幅された映像信号を上位方向
にビットシフトする。
Description
【０００１】
【産業上の利用分野】本発明はＡ／Ｄ変換器に関し、特
に映像信号処理装置におけるアナログ処理部またはビデ
オカメラ部の撮像装置における撮像部から導出されるア
ナログ映像信号に対してディジタル信号処理を行う際の
ビット削減やビット伸長を実現するＡ／Ｄ変換器に関す
る。
に映像信号処理装置におけるアナログ処理部またはビデ
オカメラ部の撮像装置における撮像部から導出されるア
ナログ映像信号に対してディジタル信号処理を行う際の
ビット削減やビット伸長を実現するＡ／Ｄ変換器に関す
る。
【０００２】
【従来の技術】従来、映像信号処理回路においては、ア
ナログ映像信号の入力に対して種々の信号処理がなされ
るが、昨今においては、映像信号処理回路においても、
ディジタル処理が採用されるようになっている。例えば
アナログ映像信号をディジタル化し信号処理をディジタ
ル回路として実現するためには、Ａ／Ｄ変換器が使用さ
れている。
ナログ映像信号の入力に対して種々の信号処理がなされ
るが、昨今においては、映像信号処理回路においても、
ディジタル処理が採用されるようになっている。例えば
アナログ映像信号をディジタル化し信号処理をディジタ
ル回路として実現するためには、Ａ／Ｄ変換器が使用さ
れている。
【０００３】図１０は従来の一例を示すＡ／Ｄ変換器の
ブロック図である。図１１に示すように、従来のＡ／Ｄ
変換器は、アナログ入力端子ＡＩＮに接続されたゲイン
制御回路２２と、この制御回路２２の出力をＡ／Ｄ変換
するＡ／Ｄ変換部７と、このＡ／Ｄ変換された信号をデ
ィジタル化し且つその信号をディジタル出力端子ＤＯＵ
Ｔに出力するディジタル処理回路２３とを有する。かか
るＡ／Ｄ変換器において、アナログ信号処理部から導出
されたアナログ映像信号（Ａｖ）がアナログ入力端子Ａ
ＩＮに供給されると、ゲイン制御回路２２を経てＡ／Ｄ
変換部７に供給される。このＡ／Ｄ変換部７は、アナロ
グ映像信号をＡ／Ｄ変換してディジタル信号Ｄ１を出力
する。更に、Ａ／Ｄ変換部７からのディジタル信号Ｄ１
は、ディジタル処理回路２３において種々の処理がなさ
れ、ディジタル信号Ｄ２としてディジタル出力端子ＤＯ
ＵＴから出力される。
ブロック図である。図１１に示すように、従来のＡ／Ｄ
変換器は、アナログ入力端子ＡＩＮに接続されたゲイン
制御回路２２と、この制御回路２２の出力をＡ／Ｄ変換
するＡ／Ｄ変換部７と、このＡ／Ｄ変換された信号をデ
ィジタル化し且つその信号をディジタル出力端子ＤＯＵ
Ｔに出力するディジタル処理回路２３とを有する。かか
るＡ／Ｄ変換器において、アナログ信号処理部から導出
されたアナログ映像信号（Ａｖ）がアナログ入力端子Ａ
ＩＮに供給されると、ゲイン制御回路２２を経てＡ／Ｄ
変換部７に供給される。このＡ／Ｄ変換部７は、アナロ
グ映像信号をＡ／Ｄ変換してディジタル信号Ｄ１を出力
する。更に、Ａ／Ｄ変換部７からのディジタル信号Ｄ１
は、ディジタル処理回路２３において種々の処理がなさ
れ、ディジタル信号Ｄ２としてディジタル出力端子ＤＯ
ＵＴから出力される。
【０００４】
【発明が解決しようとする課題】上述した従来の映像信
号処理用Ａ／Ｄ変換器は、アナログ映像信号をゲイン制
御回路を経てＡ／Ｄ変換部でディジタル信号に変換する
が、その際アナログ映像信号が一般に比較的広いダイナ
ミックレンジを有していること及び昨今の映像機器にお
ける高画質化の要求の高まりによる高Ｓ／Ｎの必要性が
あることなどから、アナログ映像信号をディジタル信号
に変換するＡ／Ｄ変換部は、アナログ映像信号の比較的
広いダイナミックレンジに対処でき且つ高Ｓ／Ｎのディ
ジタル信号処理が実現できるようにするために、ディジ
タル信号（Ｄ１）を８ビット以上のビット数のディジタ
ルデータとして形成される。すなわち、Ａ／Ｄ変換部は
扱いビット数が８ビット以上とされているが、このよう
に扱いビット数が８ビット以上のＡ／Ｄ変換部は高価な
ものとなり、また消費電力も大きくなる。従って、従来
のＡ／Ｄ変換器はコスト高になるとともに、消費電力の
面で不利になるという欠点がある。
号処理用Ａ／Ｄ変換器は、アナログ映像信号をゲイン制
御回路を経てＡ／Ｄ変換部でディジタル信号に変換する
が、その際アナログ映像信号が一般に比較的広いダイナ
ミックレンジを有していること及び昨今の映像機器にお
ける高画質化の要求の高まりによる高Ｓ／Ｎの必要性が
あることなどから、アナログ映像信号をディジタル信号
に変換するＡ／Ｄ変換部は、アナログ映像信号の比較的
広いダイナミックレンジに対処でき且つ高Ｓ／Ｎのディ
ジタル信号処理が実現できるようにするために、ディジ
タル信号（Ｄ１）を８ビット以上のビット数のディジタ
ルデータとして形成される。すなわち、Ａ／Ｄ変換部は
扱いビット数が８ビット以上とされているが、このよう
に扱いビット数が８ビット以上のＡ／Ｄ変換部は高価な
ものとなり、また消費電力も大きくなる。従って、従来
のＡ／Ｄ変換器はコスト高になるとともに、消費電力の
面で不利になるという欠点がある。
【０００５】本発明の目的は、かかるコスト及び消費電
力を低減することのできるＡ／Ｄ変換器を提供すること
にある。
力を低減することのできるＡ／Ｄ変換器を提供すること
にある。
【０００６】
【課題を解決するための手段】本発明のＡ／Ｄ変換器
は、アナログ入力端子からのアナログ信号をサンプルホ
ールドするサンプンルホールド回路と、前記サンプルホ
ールド回路の出力を増幅し１倍信号およびＸ倍信号を出
力する増幅回路と、前記Ｘ倍信号のうち１つを選択する
選択回路と、前記サンプルホールド回路の出力およびリ
ファレンスレベル入力端子群からの基準電圧を比較する
比較回路と、前記比較回路の出力により前記選択回路を
制御する制御回路と、前記増幅回路の１倍信号および前
記選択回路の出力をスクランブルするスクランブル回路
と、前記スクランブル回路の出力をディジタル変換する
Ａ／Ｄ変換部と、前記Ａ／Ｄ変換部の出力を保持する第
１および第２のデータラッチと、ディジタルリファレン
ス入力端子群からのリファレンス信号により前記第２の
データラッチの出力をシフト制御するシフト制御回路
と、前記シフト制御回路の出力により前記第１のデータ
ラッチの出力をビットシフトして出力端子にディジタル
信号を出力するビットシフト回路とを有して構成され
る。
は、アナログ入力端子からのアナログ信号をサンプルホ
ールドするサンプンルホールド回路と、前記サンプルホ
ールド回路の出力を増幅し１倍信号およびＸ倍信号を出
力する増幅回路と、前記Ｘ倍信号のうち１つを選択する
選択回路と、前記サンプルホールド回路の出力およびリ
ファレンスレベル入力端子群からの基準電圧を比較する
比較回路と、前記比較回路の出力により前記選択回路を
制御する制御回路と、前記増幅回路の１倍信号および前
記選択回路の出力をスクランブルするスクランブル回路
と、前記スクランブル回路の出力をディジタル変換する
Ａ／Ｄ変換部と、前記Ａ／Ｄ変換部の出力を保持する第
１および第２のデータラッチと、ディジタルリファレン
ス入力端子群からのリファレンス信号により前記第２の
データラッチの出力をシフト制御するシフト制御回路
と、前記シフト制御回路の出力により前記第１のデータ
ラッチの出力をビットシフトして出力端子にディジタル
信号を出力するビットシフト回路とを有して構成され
る。
【０００７】また、本発明のＡ／Ｄ変換器は、アナログ
入力端子からのアナログ信号をサンプルホールドするサ
ンプルホールド回路と、前記サンプルホールド回路の出
力を増幅し複数種類の出力を得る増幅回路と、前記増幅
回路の複数の出力のうち１つを選択する選択回路と、前
記サンプルホールド回路の出力およびリファレンスレベ
ル入力端子群からの基準電圧を比較する比較回路と、前
記比較回路の出力により前記選択回路を制御する制御回
路と、前記選択回路の出力をディジタル変換するＡ／Ｄ
変換部と、前記Ａ／Ｄ変換部の出力を保持するデータラ
ッチと、前記制御回路の出力によりシフト制御を行うシ
フト制御回路と、前記シフト制御回路の出力に基づき前
記データラッチの出力をビットシフトして出力端子にデ
ィジタル信号を出力するビットシフト回路とを有して構
成される。
入力端子からのアナログ信号をサンプルホールドするサ
ンプルホールド回路と、前記サンプルホールド回路の出
力を増幅し複数種類の出力を得る増幅回路と、前記増幅
回路の複数の出力のうち１つを選択する選択回路と、前
記サンプルホールド回路の出力およびリファレンスレベ
ル入力端子群からの基準電圧を比較する比較回路と、前
記比較回路の出力により前記選択回路を制御する制御回
路と、前記選択回路の出力をディジタル変換するＡ／Ｄ
変換部と、前記Ａ／Ｄ変換部の出力を保持するデータラ
ッチと、前記制御回路の出力によりシフト制御を行うシ
フト制御回路と、前記シフト制御回路の出力に基づき前
記データラッチの出力をビットシフトして出力端子にデ
ィジタル信号を出力するビットシフト回路とを有して構
成される。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の第１の実施例を示すＡ／Ｄ
変換器の構成図である。図１に示すように、本実施例は
アナログ入力端子ＡＩＮからのアナログ信号をサンプリ
ングし且つホールドするサンプルホールド回路（ＳＨ）
１と、このＳＨ１の出力を増幅する増幅回路４と、リフ
ァレンスレベル入力端子群ＡＲＩからの基準電圧および
ＳＨ１の出力を比較する比較回路２と、増幅回路４の出
力を選択する選択回路５と、比較回路２の出力に基づき
選択回路５を制御する制御回路３とを有する。また、本
実施例は増幅回路４の１倍出力および選択回路５の出力
を混合するスクランブル回路６と、このスクランブル回
路６の出力をＡ／Ｄ変換するＡ／Ｄ変換部７と、このＡ
／Ｄ変換部７の出力をラッチするデータラッチ８および
９と、データラッチ８の出力に対しビットシフトを行い
ディジタル出力端子ＤＯＵＴに出力するビットシフト回
路１０と、データラッチ９の出力を入力し且つディジタ
ルリファレンス入力端子群ＤＲＩからのディジタルデー
タに基づきビットシフト回路１０を制御するシフト制御
回路１１とを有する。
て説明する。図１は本発明の第１の実施例を示すＡ／Ｄ
変換器の構成図である。図１に示すように、本実施例は
アナログ入力端子ＡＩＮからのアナログ信号をサンプリ
ングし且つホールドするサンプルホールド回路（ＳＨ）
１と、このＳＨ１の出力を増幅する増幅回路４と、リフ
ァレンスレベル入力端子群ＡＲＩからの基準電圧および
ＳＨ１の出力を比較する比較回路２と、増幅回路４の出
力を選択する選択回路５と、比較回路２の出力に基づき
選択回路５を制御する制御回路３とを有する。また、本
実施例は増幅回路４の１倍出力および選択回路５の出力
を混合するスクランブル回路６と、このスクランブル回
路６の出力をＡ／Ｄ変換するＡ／Ｄ変換部７と、このＡ
／Ｄ変換部７の出力をラッチするデータラッチ８および
９と、データラッチ８の出力に対しビットシフトを行い
ディジタル出力端子ＤＯＵＴに出力するビットシフト回
路１０と、データラッチ９の出力を入力し且つディジタ
ルリファレンス入力端子群ＤＲＩからのディジタルデー
タに基づきビットシフト回路１０を制御するシフト制御
回路１１とを有する。
【０００９】また、図２は図１に示す比較回路の構成図
であり、図３は図１に示す増幅回路の構成図である。図
２に示すように、比較回路２は比較回路入力端子（ＳＨ
１の出力）ＣＩＮおよびＡＲＩ端子からの入力をそれぞ
れ比較するＮ個の比較器１２を有し、それらの出力は共
に比較回路出力端子ＣＯＵＴに接続される。
であり、図３は図１に示す増幅回路の構成図である。図
２に示すように、比較回路２は比較回路入力端子（ＳＨ
１の出力）ＣＩＮおよびＡＲＩ端子からの入力をそれぞ
れ比較するＮ個の比較器１２を有し、それらの出力は共
に比較回路出力端子ＣＯＵＴに接続される。
【００１０】次に図３に示すように、増幅回路４は増幅
回路入力端子１７に接続された１倍アンプ１３と、２倍
から２N 倍までのＮ種類のアンプ群１４，１５，…，１
６とを備え、１倍信号出力端子１８には１倍アンプ１３
の出力を、ｘ倍信号出力端子群１９には全アンプ１３〜
１６を接続して構成される。
回路入力端子１７に接続された１倍アンプ１３と、２倍
から２N 倍までのＮ種類のアンプ群１４，１５，…，１
６とを備え、１倍信号出力端子１８には１倍アンプ１３
の出力を、ｘ倍信号出力端子群１９には全アンプ１３〜
１６を接続して構成される。
【００１１】次に、図１乃至図３を参照して、回路動作
を説明する。まず、アナログ入力端子ＡＩＮに入力され
たアナログ映像信号（Ｓｖ）は、サンプルホールド回路
１に入力され、クロックＦＳでサンプルアンドホールド
された後、増幅回路４と比較回路２に供給される。この
比較回路２のリファレンスレベル入力端子群ＡＲＩに設
定されたＮ種類のリファレンス信号ＲＥＦ１，ＲＥＦ２
〜ＲＥＦＮはそれぞれＮ個の比較器１２の一方の入力端
子に供給され、またサンプルホールド回路１の出力は比
較回路２の比較回路入力端子ＣＩＮを経てＮ個の比較器
１２の他方の入力端子に供給され、それぞれ比較器１２
で比較される。
を説明する。まず、アナログ入力端子ＡＩＮに入力され
たアナログ映像信号（Ｓｖ）は、サンプルホールド回路
１に入力され、クロックＦＳでサンプルアンドホールド
された後、増幅回路４と比較回路２に供給される。この
比較回路２のリファレンスレベル入力端子群ＡＲＩに設
定されたＮ種類のリファレンス信号ＲＥＦ１，ＲＥＦ２
〜ＲＥＦＮはそれぞれＮ個の比較器１２の一方の入力端
子に供給され、またサンプルホールド回路１の出力は比
較回路２の比較回路入力端子ＣＩＮを経てＮ個の比較器
１２の他方の入力端子に供給され、それぞれ比較器１２
で比較される。
【００１２】一方、サンプルホールド回路１の出力は、
増幅回路４の増幅回路入力端子１７を経て、１倍アンプ
１３，２倍アンプ１４，２2 倍アンプ１５，…，２N 倍
アンプ１６のＮ＋１種類のアンプのそれぞれの入力に供
給され、１倍，２倍，２2 倍，…，２N 倍される。特
に、１倍アンプ１３の出力（Ｓ１）は１倍信号出力端子
１８を経てスクランブル回路６に供給され、更に１倍ア
ンプ１３の出力（Ｓ１）と２〜２N 倍アンプ１４，１
５，…，１６の出力（Ｓ２），（Ｓ４）〜（Ｓ２N）は
ｘ倍信号出力端子１９を経て選択回路５にそれぞれ供給
される。
増幅回路４の増幅回路入力端子１７を経て、１倍アンプ
１３，２倍アンプ１４，２2 倍アンプ１５，…，２N 倍
アンプ１６のＮ＋１種類のアンプのそれぞれの入力に供
給され、１倍，２倍，２2 倍，…，２N 倍される。特
に、１倍アンプ１３の出力（Ｓ１）は１倍信号出力端子
１８を経てスクランブル回路６に供給され、更に１倍ア
ンプ１３の出力（Ｓ１）と２〜２N 倍アンプ１４，１
５，…，１６の出力（Ｓ２），（Ｓ４）〜（Ｓ２N）は
ｘ倍信号出力端子１９を経て選択回路５にそれぞれ供給
される。
【００１３】また、前述した比較回路２の出力は、比較
回路出力端子群ＣＯＵＴを経て制御回路３に入力され
る。例えばリファレンスレベル端子群ＡＲＩに入力され
たＮ種類のリファレンス信号ＲＥＦ１からＲＥＦＮは、 ＲＥＦ１＜ＲＥＦ２＜…＜ＲＥＦＮ の関係にあるとすると、制御回路３は比較回路２の出力
を基にしてサンプルホールド回路１の出力（Ｓｖｓ）と
リファレンス信号との関係、すなわち、 Ｓｖｓ≦ＲＥＦ１ ＲＥＦ１＜Ｓｖｓ≦ＲＥＦ２ ・ ・ ・ ＲＥＦＮ＜Ｓｖｓ を判断し、この関係に応じた制御出力（ＳＥＬ）を選択
回路５に供給する。
回路出力端子群ＣＯＵＴを経て制御回路３に入力され
る。例えばリファレンスレベル端子群ＡＲＩに入力され
たＮ種類のリファレンス信号ＲＥＦ１からＲＥＦＮは、 ＲＥＦ１＜ＲＥＦ２＜…＜ＲＥＦＮ の関係にあるとすると、制御回路３は比較回路２の出力
を基にしてサンプルホールド回路１の出力（Ｓｖｓ）と
リファレンス信号との関係、すなわち、 Ｓｖｓ≦ＲＥＦ１ ＲＥＦ１＜Ｓｖｓ≦ＲＥＦ２ ・ ・ ・ ＲＥＦＮ＜Ｓｖｓ を判断し、この関係に応じた制御出力（ＳＥＬ）を選択
回路５に供給する。
【００１４】かかる選択回路５は、制御回路３の出力
（ＳＥＬ）に応じて、増幅回路４のＮ＋１種類の出力
（Ｓ１，Ｓ２からＳ２N ）のうちから１種類の信号を選
択し、スクランブル回路６に供給する。以下、この選択
回路５の動作について説明する。
（ＳＥＬ）に応じて、増幅回路４のＮ＋１種類の出力
（Ｓ１，Ｓ２からＳ２N ）のうちから１種類の信号を選
択し、スクランブル回路６に供給する。以下、この選択
回路５の動作について説明する。
【００１５】図４（ａ），（ｂ）はそれぞれ図１に示す
選択回路の動作を説明するための波形図である。まず、
図４（ａ）に示すように、時間とともに直線的に変化す
るアナログ映像信号（Ｓｖ）に対し、このＳｖが前述し
たリファレンス信号ＲＥＦ１以下であるｔ０からｔ１の
期間は、増幅回路４の２2 倍出力Ｓ４を選択する。同様
にして、このＳｖがＲＥＦ１＜Ｓｖ≦ＲＥＦ２であるｔ
１からｔ２の期間は、２倍出力Ｓ２を選択し、ＳｖがＲ
ＥＦ２よりも大きいｔ２以後の期間は１倍出力Ｓ１を選
択する。次に、これらを期間を通してまとめると、図４
（ｂ）に示す選択回路５の出力ＳＸの波形が得られる。
選択回路の動作を説明するための波形図である。まず、
図４（ａ）に示すように、時間とともに直線的に変化す
るアナログ映像信号（Ｓｖ）に対し、このＳｖが前述し
たリファレンス信号ＲＥＦ１以下であるｔ０からｔ１の
期間は、増幅回路４の２2 倍出力Ｓ４を選択する。同様
にして、このＳｖがＲＥＦ１＜Ｓｖ≦ＲＥＦ２であるｔ
１からｔ２の期間は、２倍出力Ｓ２を選択し、ＳｖがＲ
ＥＦ２よりも大きいｔ２以後の期間は１倍出力Ｓ１を選
択する。次に、これらを期間を通してまとめると、図４
（ｂ）に示す選択回路５の出力ＳＸの波形が得られる。
【００１６】ここで、再び図１乃至図３の回路動作に戻
る。まず、増幅回路４の１倍信号出力（Ｓ１）と選択回
路５の出力（ＳＸ）はスクランブル回路６に供給され
る。このスクランブル回路６は、前述した出力Ｓ１とＳ
Ｘをサンプルホールド回路１のクロックＦＳの２倍の周
波数のクロック２ＦＳで時分割多重し、その出力をＡ／
Ｄ変換部７に供給する。かかるＡ／Ｄ変換部７におい
て、スクランブル回路６の出力（Ｓ１Ｘ）は、クロック
２ＦＳでＡ／Ｄ変換され、Ｍビット（Ｍは２以上の自然
数）のディジタル信号となる。このディジタル信号は第
１のデータラッチ８と第２のデータラッチ９に保持され
る。
る。まず、増幅回路４の１倍信号出力（Ｓ１）と選択回
路５の出力（ＳＸ）はスクランブル回路６に供給され
る。このスクランブル回路６は、前述した出力Ｓ１とＳ
Ｘをサンプルホールド回路１のクロックＦＳの２倍の周
波数のクロック２ＦＳで時分割多重し、その出力をＡ／
Ｄ変換部７に供給する。かかるＡ／Ｄ変換部７におい
て、スクランブル回路６の出力（Ｓ１Ｘ）は、クロック
２ＦＳでＡ／Ｄ変換され、Ｍビット（Ｍは２以上の自然
数）のディジタル信号となる。このディジタル信号は第
１のデータラッチ８と第２のデータラッチ９に保持され
る。
【００１７】次に、第１のデータラッチ８は１倍信号
（Ｓ１）と選択回路５の出力（ＳＸ）のスクランブル信
号のディジタル変換出力から、ＳＸのディジタル変換信
号（ＤＸ）のみをラッチし、ビットシフト回路１０に出
力する。反対に、データラッチ９はＳ１のディジタル変
換信号（Ｄ１）のみをラッチし、シフト制御回路１１に
出力する。しかるに、ディジタルリファレンス入力端子
群ＤＲＩには、リファレンスレベル入力端子群ＡＲＩに
設定されたＮ種類のリファレンス信号ＲＥＦ１からＲＥ
ＦＮにそれぞれ対応するＮ種類のディジタルリルァレン
ス信号ＤＲＥＦ１からＤＲＥＦＮが設定されており、こ
れらがシフト制御回路１１に供給される。このシフト制
御回路１１はデータラッチ９の出力（Ｄ１）とＤＲＥＦ
１からＤＲＥＦＮを比較し、その関係に応じたビットシ
フト数をビットシフト回路１２に出力する。
（Ｓ１）と選択回路５の出力（ＳＸ）のスクランブル信
号のディジタル変換出力から、ＳＸのディジタル変換信
号（ＤＸ）のみをラッチし、ビットシフト回路１０に出
力する。反対に、データラッチ９はＳ１のディジタル変
換信号（Ｄ１）のみをラッチし、シフト制御回路１１に
出力する。しかるに、ディジタルリファレンス入力端子
群ＤＲＩには、リファレンスレベル入力端子群ＡＲＩに
設定されたＮ種類のリファレンス信号ＲＥＦ１からＲＥ
ＦＮにそれぞれ対応するＮ種類のディジタルリルァレン
ス信号ＤＲＥＦ１からＤＲＥＦＮが設定されており、こ
れらがシフト制御回路１１に供給される。このシフト制
御回路１１はデータラッチ９の出力（Ｄ１）とＤＲＥＦ
１からＤＲＥＦＮを比較し、その関係に応じたビットシ
フト数をビットシフト回路１２に出力する。
【００１８】例えば、データラッチ９の出力Ｄ１（１倍
信号のディジタル変換出力）が前述した図４（ａ）に示
すような信号の場合、アナログリファレンス信号ＲＥＦ
１に対応するディジタルリファレンス信号ＤＲＥＦ１以
下であるｔ０からｔ１の期間は、シフト数０とする。同
様に、ＲＥＦ２に対応するディジタルリファレンス信号
をＤＲＥＦ２とすると、ＤＲＥＦ１＜Ｄ１≦ＤＲＥＦ２
であるｔ１からｔ２の期間は、シフト数１とし、さらに
ＤＲＥＦ２＜Ｄ１であるｔ２以後の期間はシフト数２と
する。
信号のディジタル変換出力）が前述した図４（ａ）に示
すような信号の場合、アナログリファレンス信号ＲＥＦ
１に対応するディジタルリファレンス信号ＤＲＥＦ１以
下であるｔ０からｔ１の期間は、シフト数０とする。同
様に、ＲＥＦ２に対応するディジタルリファレンス信号
をＤＲＥＦ２とすると、ＤＲＥＦ１＜Ｄ１≦ＤＲＥＦ２
であるｔ１からｔ２の期間は、シフト数１とし、さらに
ＤＲＥＦ２＜Ｄ１であるｔ２以後の期間はシフト数２と
する。
【００１９】一方、ビットシフト回路１０にはデータラ
ッチ８の出力（ＤＸ）とシフト制御回路１１の出力が供
給される。従って、シフト制御回路１１の出力に応じ
て、ＤＸを上位方向にビットシフトし、ディジタル出力
端子ＤＯＵＴに出力する。
ッチ８の出力（ＤＸ）とシフト制御回路１１の出力が供
給される。従って、シフト制御回路１１の出力に応じ
て、ＤＸを上位方向にビットシフトし、ディジタル出力
端子ＤＯＵＴに出力する。
【００２０】このように、本実施例は比較回路２，制御
回路３，増幅回路４および選択回路５により、小レベル
信号をそのレベルが低いほど高利得で増幅し、Ａ／Ｄ変
換後にその利得に応じてビットシフトすることにより、
ディジタル信号のビット数を拡張することができる。そ
れ故、本実施例では、ＭビットのＡ／Ｄ変換部によって
簡易的なＭ＋Ｎビットのディジタル信号を得ることがで
きる。すなわち、少ないビット数のＡ／Ｄ変換部を用い
て、比較的広いダイナミックレンジの映像入力信号にも
対応でき、しかもディジタル信号における簡易的なビッ
ト拡張により高Ｓ／Ｎのディジタル信号が得られる。
尚、本実施例ではビットシフト回路１０において、高レ
ベルの信号ほど大きなビットシフトを行なうが、映像信
号において一般に高レベルの信号については、低レベル
の信号ほどのＳ／Ｎは必要ないため、ビットシフトによ
る丸め誤差は問題にならない。
回路３，増幅回路４および選択回路５により、小レベル
信号をそのレベルが低いほど高利得で増幅し、Ａ／Ｄ変
換後にその利得に応じてビットシフトすることにより、
ディジタル信号のビット数を拡張することができる。そ
れ故、本実施例では、ＭビットのＡ／Ｄ変換部によって
簡易的なＭ＋Ｎビットのディジタル信号を得ることがで
きる。すなわち、少ないビット数のＡ／Ｄ変換部を用い
て、比較的広いダイナミックレンジの映像入力信号にも
対応でき、しかもディジタル信号における簡易的なビッ
ト拡張により高Ｓ／Ｎのディジタル信号が得られる。
尚、本実施例ではビットシフト回路１０において、高レ
ベルの信号ほど大きなビットシフトを行なうが、映像信
号において一般に高レベルの信号については、低レベル
の信号ほどのＳ／Ｎは必要ないため、ビットシフトによ
る丸め誤差は問題にならない。
【００２１】図５は本発明の第２の実施例を示すＡ／Ｄ
変換器の構成図である。図５に示すように、本実施例の
Ａ／Ｄ変換器もビット削減を行う回路であり、前述した
第１の実施例と比較すると、ディジタルリファレンス入
力端子群ＤＲＩへ入力するデータとして比較回路２の出
力を用い且つそのデータをシフト制御回路１１に供給す
るにあたってデータラッチ２０を設けた点が異なり、そ
れ以外は同一である。すなわち、本実施例においては、
比較回路２の出力は制御回路３とディジタルリファレン
ス入力端子群ＤＲＩを経てデータラッチ２０に供給され
る。尚、データラッチ２０以外の回路は全て第１の実施
例と同様に動作する。従って、比較回路２および増幅回
路４については、図２および図３を援用し、選択回路５
の波形については図４（ａ），（ｂ）を参照する。
変換器の構成図である。図５に示すように、本実施例の
Ａ／Ｄ変換器もビット削減を行う回路であり、前述した
第１の実施例と比較すると、ディジタルリファレンス入
力端子群ＤＲＩへ入力するデータとして比較回路２の出
力を用い且つそのデータをシフト制御回路１１に供給す
るにあたってデータラッチ２０を設けた点が異なり、そ
れ以外は同一である。すなわち、本実施例においては、
比較回路２の出力は制御回路３とディジタルリファレン
ス入力端子群ＤＲＩを経てデータラッチ２０に供給され
る。尚、データラッチ２０以外の回路は全て第１の実施
例と同様に動作する。従って、比較回路２および増幅回
路４については、図２および図３を援用し、選択回路５
の波形については図４（ａ），（ｂ）を参照する。
【００２２】まず、サンプルホールド回路（ＳＨ）１の
出力は、比較回路２の比較回路入力端子ＣＩＮを経てＮ
個の比較器１２の一方の入力端子に供給され、リファレ
ンスレベル設定端子群ＡＲＩに設定されたＮ種類のリフ
ァレンス信号ＲＥＦ１，ＲＥＦ２〜ＲＥＦＮのそれぞれ
と比較される。また、電源投入時または映像信号の垂直
ブランキング期間または水平ブランキング期間に、アナ
ログ入力端子ＡＩＮより図４（ａ）に示すようなレベル
０から時間とともに直線状に変化する或る一定の傾きの
信号Ｓｖが比較器１２に入力されると、この信号Ｓｖと
Ｎ種類のリファレンス信号ＲＥＦ１，ＲＥＦ２〜ＲＥＦ
Ｎのそれぞれとを比較する。このとき、Ａ／Ｄ変換部７
等と同じクロック２ＦＳを用いてｔ０からｔ１，ｔ１か
らｔ２…の期間のクロック数を求める。この求めたクロ
ック数とＳｖとの傾きにより、Ｎ種類のアナログリファ
レンス信号ＲＥＦ１，ＲＥＦ２〜ＲＥＦＮを２ＦＳのク
ロック数としてディジタル信号に量子化する。
出力は、比較回路２の比較回路入力端子ＣＩＮを経てＮ
個の比較器１２の一方の入力端子に供給され、リファレ
ンスレベル設定端子群ＡＲＩに設定されたＮ種類のリフ
ァレンス信号ＲＥＦ１，ＲＥＦ２〜ＲＥＦＮのそれぞれ
と比較される。また、電源投入時または映像信号の垂直
ブランキング期間または水平ブランキング期間に、アナ
ログ入力端子ＡＩＮより図４（ａ）に示すようなレベル
０から時間とともに直線状に変化する或る一定の傾きの
信号Ｓｖが比較器１２に入力されると、この信号Ｓｖと
Ｎ種類のリファレンス信号ＲＥＦ１，ＲＥＦ２〜ＲＥＦ
Ｎのそれぞれとを比較する。このとき、Ａ／Ｄ変換部７
等と同じクロック２ＦＳを用いてｔ０からｔ１，ｔ１か
らｔ２…の期間のクロック数を求める。この求めたクロ
ック数とＳｖとの傾きにより、Ｎ種類のアナログリファ
レンス信号ＲＥＦ１，ＲＥＦ２〜ＲＥＦＮを２ＦＳのク
ロック数としてディジタル信号に量子化する。
【００２３】次に、比較回路２の出力は、制御回路３と
ともに、ディジタルリファレンス入力端子ＤＲＩを介し
てデータラッチ２０に供給される。この制御回路３への
供給は前述した第１の実施例における動作と同一である
ので、説明を省略する。一方、データラッチ２０におい
ては、ラッチ出力がデータラッチ９の出力であるディジ
タルの１倍信号（Ｄ１）とタイミングを有わせてシフト
制御回路１１に出力される。
ともに、ディジタルリファレンス入力端子ＤＲＩを介し
てデータラッチ２０に供給される。この制御回路３への
供給は前述した第１の実施例における動作と同一である
ので、説明を省略する。一方、データラッチ２０におい
ては、ラッチ出力がデータラッチ９の出力であるディジ
タルの１倍信号（Ｄ１）とタイミングを有わせてシフト
制御回路１１に出力される。
【００２４】要するに、本実施例では、電源投入時また
は映像信号の垂直ブランキング期間または水平ブランキ
ング期間に、あらかじめ決まった傾きの直線状の信号を
入力し、リファレンスレベル設定端子群ＡＲＩに設定さ
れたＮ種類のリファレンス信号ＲＥＦ１，ＲＥＦ２〜Ｒ
ＥＦＮのそれぞれと同一レベルになるまでの時間を測定
し、そのクロック数をリファレンスのディジタル値とし
て代用するため、アナログリフレンス信号ＲＥＦ１から
ＲＥＦＮに対応するディジタルリファレンス入力信号を
外部から供給する必要がなくなる。
は映像信号の垂直ブランキング期間または水平ブランキ
ング期間に、あらかじめ決まった傾きの直線状の信号を
入力し、リファレンスレベル設定端子群ＡＲＩに設定さ
れたＮ種類のリファレンス信号ＲＥＦ１，ＲＥＦ２〜Ｒ
ＥＦＮのそれぞれと同一レベルになるまでの時間を測定
し、そのクロック数をリファレンスのディジタル値とし
て代用するため、アナログリフレンス信号ＲＥＦ１から
ＲＥＦＮに対応するディジタルリファレンス入力信号を
外部から供給する必要がなくなる。
【００２５】以上２つの実施例はビット削減を目的とし
た回路であるが、以下に説明する２つの実施例は共にビ
ット伸長を目的とする回路である。
た回路であるが、以下に説明する２つの実施例は共にビ
ット伸長を目的とする回路である。
【００２６】図６は本発明の第３の実施例を示すＡ／Ｄ
変換器の構成図である。図６に示すように、本実施例は
アナログ入力端子ＡＩＮからのアナログ信号をサンプリ
ングし且つホールドするサンプルホールド回路（ＳＨ）
１と、このＳＨ１の出力を増幅する増幅回路４と、リフ
ァレンスレベル入力端子群ＡＲＩからの基準電圧および
ＳＨ１の出力を比較する比較回路２と、増幅回路４の出
力を選択する選択回路５と、比較回路２の出力に求づき
選択回路５等を制御する制御回路３とを有する。また、
本実施例は選択回路５の出力をＡ／Ｄ変換するＡ／Ｄ変
換部７と、このＡ／Ｄ変換部７の出力をラッチするデー
タラッチ８と、このデータラッチ８の出力をビットシフ
トして、ディジタル出力端子ＤＯＵＴに出力するビット
シフト回路１０と、制御回路３の出力によりビットシフ
ト回路１０のシフト制御を行うシフト制御回路１１とを
有する。かかるＡ／Ｄ変換器における比較回路２は、前
述した図２と同一の構成である。
変換器の構成図である。図６に示すように、本実施例は
アナログ入力端子ＡＩＮからのアナログ信号をサンプリ
ングし且つホールドするサンプルホールド回路（ＳＨ）
１と、このＳＨ１の出力を増幅する増幅回路４と、リフ
ァレンスレベル入力端子群ＡＲＩからの基準電圧および
ＳＨ１の出力を比較する比較回路２と、増幅回路４の出
力を選択する選択回路５と、比較回路２の出力に求づき
選択回路５等を制御する制御回路３とを有する。また、
本実施例は選択回路５の出力をＡ／Ｄ変換するＡ／Ｄ変
換部７と、このＡ／Ｄ変換部７の出力をラッチするデー
タラッチ８と、このデータラッチ８の出力をビットシフ
トして、ディジタル出力端子ＤＯＵＴに出力するビット
シフト回路１０と、制御回路３の出力によりビットシフ
ト回路１０のシフト制御を行うシフト制御回路１１とを
有する。かかるＡ／Ｄ変換器における比較回路２は、前
述した図２と同一の構成である。
【００２７】図７は図６に示す増幅回路の構成図であ
る。図７に示すように、かかる増幅回路４は増幅回路入
力端子１７に接続された１倍アンプ１３と、２倍から２
N 倍までのＮ種類アンプ群１４，１５，…，１６とを備
え、これらアンプの出力はｘ倍信号出力端子群１９に供
給される。
る。図７に示すように、かかる増幅回路４は増幅回路入
力端子１７に接続された１倍アンプ１３と、２倍から２
N 倍までのＮ種類アンプ群１４，１５，…，１６とを備
え、これらアンプの出力はｘ倍信号出力端子群１９に供
給される。
【００２８】次に、図６，図７および図２を参照して、
回路動作を説明する。まず、アナログ入力端子ＡＩＮに
入力されたアナログ映像信号（Ｓｖ）は、サンプルホー
ルド回路１に入力され、クロックＦＳでサンプルアンド
ホールドされた後、増幅回路４と比較回路２に供給され
る。この比較回路２のリファレンスレベル入力端子群Ａ
ＲＩに設定されたＮ種類リファレンス信号ＲＥＦ１，Ｒ
ＥＦ２〜ＲＥＦＮはそれぞれＮ個の比較器１２（図２参
照）の一方の入力端子に供給され、またサンプルホール
ド回路１の出力は比較回路２の比較回路入力端子ＣＩＮ
を経てＮ個の比較器１２の他方の入力端子に供給され、
それぞれ比較器１２で比較される。
回路動作を説明する。まず、アナログ入力端子ＡＩＮに
入力されたアナログ映像信号（Ｓｖ）は、サンプルホー
ルド回路１に入力され、クロックＦＳでサンプルアンド
ホールドされた後、増幅回路４と比較回路２に供給され
る。この比較回路２のリファレンスレベル入力端子群Ａ
ＲＩに設定されたＮ種類リファレンス信号ＲＥＦ１，Ｒ
ＥＦ２〜ＲＥＦＮはそれぞれＮ個の比較器１２（図２参
照）の一方の入力端子に供給され、またサンプルホール
ド回路１の出力は比較回路２の比較回路入力端子ＣＩＮ
を経てＮ個の比較器１２の他方の入力端子に供給され、
それぞれ比較器１２で比較される。
【００２９】一方、サンプルホールド回路１の出力は、
増幅回路４の増幅回路入力端子１７を経て、１倍アンプ
１３，２倍アンプ１４，２2 倍アンプ１５〜２N 倍アン
プ１６までのＮ＋１種類のアンプのそれぞれの入力に供
給され、１倍，２倍，２2 倍，…，２N 倍される。この
１倍アンプ１３の出力（Ｓ１）と、２〜２N 倍アンプ１
４，１５，…，１６の出力（Ｓ２），（Ｓ４）〜（Ｓ２
N ）とは共にｘ倍信号出力端子１９を経て選択回路５に
供給される。
増幅回路４の増幅回路入力端子１７を経て、１倍アンプ
１３，２倍アンプ１４，２2 倍アンプ１５〜２N 倍アン
プ１６までのＮ＋１種類のアンプのそれぞれの入力に供
給され、１倍，２倍，２2 倍，…，２N 倍される。この
１倍アンプ１３の出力（Ｓ１）と、２〜２N 倍アンプ１
４，１５，…，１６の出力（Ｓ２），（Ｓ４）〜（Ｓ２
N ）とは共にｘ倍信号出力端子１９を経て選択回路５に
供給される。
【００３０】また、比較回路２の出力は、比較回路出力
端子群ＣＯＵＴを経て制御回路３に入力される。例え
ば、リファレンスレベル入力端子群ＡＲＩに入力された
Ｎ種類のリファレンス信号ＲＥＦ１からＲＥＦＮは、 ＲＥＦ１＜ＲＥＦ２＜…＜ＲＥＦＮ の関係にあるとすると、制御回路３は比較回路２の出力
を基にして、サンプルホールド回路１の出力（Ｓｖｓ）
とリファレンス信号との関係、すなわち、 Ｓｖｓ≦ＲＥＦ１ ＲＥＦ１＜Ｓｖｓ≦ＲＥＦ２ ・ ・ ・ ＲＥＦＮ＜Ｓｖｓ を判断し、この関係に応じた制御出力（ＳＥＬ）を選択
回路５とシフト制御回路１１に供給する。
端子群ＣＯＵＴを経て制御回路３に入力される。例え
ば、リファレンスレベル入力端子群ＡＲＩに入力された
Ｎ種類のリファレンス信号ＲＥＦ１からＲＥＦＮは、 ＲＥＦ１＜ＲＥＦ２＜…＜ＲＥＦＮ の関係にあるとすると、制御回路３は比較回路２の出力
を基にして、サンプルホールド回路１の出力（Ｓｖｓ）
とリファレンス信号との関係、すなわち、 Ｓｖｓ≦ＲＥＦ１ ＲＥＦ１＜Ｓｖｓ≦ＲＥＦ２ ・ ・ ・ ＲＥＦＮ＜Ｓｖｓ を判断し、この関係に応じた制御出力（ＳＥＬ）を選択
回路５とシフト制御回路１１に供給する。
【００３１】かかる選択回路５は、制御回路３の出力
（ＳＥＬ）に応じて、増幅回路４のＮ＋１種類の出力
（Ｓ１，Ｓ２からＳ２N ）のうちから１種類の信号を選
択し、Ａ／Ｄ変換部７に供給する。以下、この選択回路
５の動作について説明する。
（ＳＥＬ）に応じて、増幅回路４のＮ＋１種類の出力
（Ｓ１，Ｓ２からＳ２N ）のうちから１種類の信号を選
択し、Ａ／Ｄ変換部７に供給する。以下、この選択回路
５の動作について説明する。
【００３２】図８（ａ），（ｂ）はそれぞれ図６に示す
選択回路の動作を説明するための波形図である。まず、
図８（ａ）に示すように、時間とともに直線的に変化す
るアナログ映像信号（Ｓｖ）に対し、このＳｖが前述し
たリファレンス信号ＲＥＦ１以下であるｔ０からｔ１の
期間は、増幅回路４の２2 倍出力Ｓ４を選択する。同様
にして、このＳｖがＲＥＦ２よりも大きいｔ２以後の期
間は１倍出力Ｓ１を選択する。次に、これらを期間を通
してまとめると、図８（ｂ）に示す選択回路５の出力Ｓ
Ｘの波形が得られる。
選択回路の動作を説明するための波形図である。まず、
図８（ａ）に示すように、時間とともに直線的に変化す
るアナログ映像信号（Ｓｖ）に対し、このＳｖが前述し
たリファレンス信号ＲＥＦ１以下であるｔ０からｔ１の
期間は、増幅回路４の２2 倍出力Ｓ４を選択する。同様
にして、このＳｖがＲＥＦ２よりも大きいｔ２以後の期
間は１倍出力Ｓ１を選択する。次に、これらを期間を通
してまとめると、図８（ｂ）に示す選択回路５の出力Ｓ
Ｘの波形が得られる。
【００３３】ここで、再び図６，図７の回路動作に戻
る。まず、選択回路５の出力（ＳＸ）は、Ａ／Ｄ変換部
７において、ＳＨ１のサンプリングクロックと同じクロ
ックＦＳでＡ／Ｄ変換され、Ｍビット（Ｍは２以上の自
然数）のディジタル信号となる。このディジタル信号は
データラッチ８に供給され、保持される。
る。まず、選択回路５の出力（ＳＸ）は、Ａ／Ｄ変換部
７において、ＳＨ１のサンプリングクロックと同じクロ
ックＦＳでＡ／Ｄ変換され、Ｍビット（Ｍは２以上の自
然数）のディジタル信号となる。このディジタル信号は
データラッチ８に供給され、保持される。
【００３４】次に、上述したデータラッチ８はＳＸのデ
ィジタル変換信号ＤＸをラッチし、ビットシフト回路１
０に供給する。一方、制御回路３の出力（ＳＥＬ）は選
択回路５とシフト制御回路１１に供給されるので、シフ
ト制御回路１１はこの制御回路３の出力に基づき、選択
回路５の１倍アンプ１３からＮ倍アンプ１６までのＮ＋
１種類のアンプの出力Ｓ１からＳ２n のうちから選択さ
れる信号の倍率に対応するビットシフト数をビットシフ
ト回路１０に出力する。
ィジタル変換信号ＤＸをラッチし、ビットシフト回路１
０に供給する。一方、制御回路３の出力（ＳＥＬ）は選
択回路５とシフト制御回路１１に供給されるので、シフ
ト制御回路１１はこの制御回路３の出力に基づき、選択
回路５の１倍アンプ１３からＮ倍アンプ１６までのＮ＋
１種類のアンプの出力Ｓ１からＳ２n のうちから選択さ
れる信号の倍率に対応するビットシフト数をビットシフ
ト回路１０に出力する。
【００３５】例えば、図８（ａ），（ｂ）において、デ
ータラッチ８の出力（ＤＸ）がリファレンス信号ＲＥＦ
１以下であるｔ０からｔ１の期間はシフト数０、同様に
ＲＥＦ１＜Ｄ１≦ＲＥＦ２であるｔ１からｔ２の期間は
シフト数１、ＲＥＦ２＜Ｄ１であるｔ２以後の期間はシ
フト数２とする。
ータラッチ８の出力（ＤＸ）がリファレンス信号ＲＥＦ
１以下であるｔ０からｔ１の期間はシフト数０、同様に
ＲＥＦ１＜Ｄ１≦ＲＥＦ２であるｔ１からｔ２の期間は
シフト数１、ＲＥＦ２＜Ｄ１であるｔ２以後の期間はシ
フト数２とする。
【００３６】一方、ビットシフト回路１０にはデータラ
ッチ８の出力（ＤＸ）とシフト制御回路１１の出力が供
給される。従って、シフト制御回路１１の出力に応じ
て、ＤＸを上位方向にビットシフトし、ディジタル出力
端子ＤＯＵＴに出力する。
ッチ８の出力（ＤＸ）とシフト制御回路１１の出力が供
給される。従って、シフト制御回路１１の出力に応じ
て、ＤＸを上位方向にビットシフトし、ディジタル出力
端子ＤＯＵＴに出力する。
【００３７】このように、本実施例は比較回路２，制御
回路３，増幅回路４および選択回路５により、小レベル
信号をそのレベルが低いほど高利得で増幅し、Ａ／Ｄ変
換後にその利得に応じてビットシフトすることにより、
ディジタル信号のビット数を拡張することができる。そ
れ故、本実施例では、ＭビットのＡ／Ｄ変換部によって
簡易的のＭ＋Ｎビットのディジタル信号を得ることがで
きる。すなわち、少ないビット数のＡ／Ｄ変換部を用い
て、比較的広いダイナミックレンジの映像入力信号にも
対応でき、しかもディジタル信号における簡易的なビッ
ト拡張により高Ｓ／Ｎのディジタル信号が得られる。
尚、本実施例ではビットシフト回路１０において、高レ
ベルの信号ほど大きなビットシフトを行なうが、映像信
号において一般に高レベルの信号については、低レベル
の信号ほどＳ／Ｎは必要ないため、ビットシフトによる
丸め誤差は問題にならない。
回路３，増幅回路４および選択回路５により、小レベル
信号をそのレベルが低いほど高利得で増幅し、Ａ／Ｄ変
換後にその利得に応じてビットシフトすることにより、
ディジタル信号のビット数を拡張することができる。そ
れ故、本実施例では、ＭビットのＡ／Ｄ変換部によって
簡易的のＭ＋Ｎビットのディジタル信号を得ることがで
きる。すなわち、少ないビット数のＡ／Ｄ変換部を用い
て、比較的広いダイナミックレンジの映像入力信号にも
対応でき、しかもディジタル信号における簡易的なビッ
ト拡張により高Ｓ／Ｎのディジタル信号が得られる。
尚、本実施例ではビットシフト回路１０において、高レ
ベルの信号ほど大きなビットシフトを行なうが、映像信
号において一般に高レベルの信号については、低レベル
の信号ほどＳ／Ｎは必要ないため、ビットシフトによる
丸め誤差は問題にならない。
【００３８】図９は本発明の第４の実施例を示すＡ／Ｄ
変換器の構成図である。図９に示すように、本実施例
は、前述した第３の実施例に対し、ビットシフト回路１
０とディジタル出力端子ＤＯＵＴとの間にγ−ＫＮＥＥ
補正回路２１を接続した点が異なり、第３の実施例と同
一の構成である。まず、第３の実施例と同様にして出力
されるビットシフト回路１０の出力（ＤＶ）は、γ−Ｋ
ＮＥＥＨ補正回路２１において、レベル補正が行なわれ
る。すなわち、ディジタル出力端子ＤＯＵＴから出力さ
れる。
変換器の構成図である。図９に示すように、本実施例
は、前述した第３の実施例に対し、ビットシフト回路１
０とディジタル出力端子ＤＯＵＴとの間にγ−ＫＮＥＥ
補正回路２１を接続した点が異なり、第３の実施例と同
一の構成である。まず、第３の実施例と同様にして出力
されるビットシフト回路１０の出力（ＤＶ）は、γ−Ｋ
ＮＥＥＨ補正回路２１において、レベル補正が行なわれ
る。すなわち、ディジタル出力端子ＤＯＵＴから出力さ
れる。
【００３９】本実施例は、例えばＣＣＤカメラの信号処
理において、ディジタル信号（ＤＶ）がγ−ＫＮＥＥ補
正の対象とされるとき、アナログ入力信号（Ｓｖ）の比
較的広いダイナミックレンジに対処することができる。
しかも、効果的なγ−ＫＮＥＥ補正が行なわれるために
は、通常ディジタル信号（ＤＸ）は１０ビット以上必要
とされる。しかし、１０ビット以上のＡ／Ｄ変換器は、
極めて高価で消費電力も大である。特にバッテリーによ
り電源供給する携帯用のＶＴＲカメラや、スチルカメラ
には不都合となる。そこで、本実施例のＡ／Ｄ変換器を
用いると、少ないビット数のＡ／Ｄ変換器で比較的広い
ダイナミックレンジのアナログ信号に対処することがで
き且つ適正なγ−ＫＮＥＥ補正を実現することが可能に
なる。
理において、ディジタル信号（ＤＶ）がγ−ＫＮＥＥ補
正の対象とされるとき、アナログ入力信号（Ｓｖ）の比
較的広いダイナミックレンジに対処することができる。
しかも、効果的なγ−ＫＮＥＥ補正が行なわれるために
は、通常ディジタル信号（ＤＸ）は１０ビット以上必要
とされる。しかし、１０ビット以上のＡ／Ｄ変換器は、
極めて高価で消費電力も大である。特にバッテリーによ
り電源供給する携帯用のＶＴＲカメラや、スチルカメラ
には不都合となる。そこで、本実施例のＡ／Ｄ変換器を
用いると、少ないビット数のＡ／Ｄ変換器で比較的広い
ダイナミックレンジのアナログ信号に対処することがで
き且つ適正なγ−ＫＮＥＥ補正を実現することが可能に
なる。
【００４０】
【発明の効果】以上説明したように、本発明のＡ／Ｄ変
換器は、比較回路，制御回路，増幅回路および選択回路
により小レベル信号をそのレベルが低いほど高利得で増
幅し、さらにＡ／Ｄ変換後にその高利得に応じてビット
シフトしディジタル信号のビット数を拡張することによ
り、ＭビットのＡ／Ｄ変換部で簡易的なＭ＋Ｎビットの
ディジタル信号を得ることができるので、比較的広いダ
イナミックレンジの映像入力信号にも対応することがで
き、しかもディジタル信号における簡易的なビット拡張
により高Ｓ／Ｎのディジタル信号が得られるという効果
がある。また、本発明はビットシフト回路を用いること
により、高レベルの信号ほど大きなビットシフトを行な
うが、映像信号において一般に高レベルの信号について
は、低レベルの信号ほどのＳ／Ｎ比を必要としないた
め、ビットシフトによる丸め誤差は問題とはならず、Ａ
／Ｄ変換のビット削減およびビット伸長を必要なビット
数よりも少ないビットのＡ／Ｄ変換部を用いて実現でき
るので、コストを削減でき且つ消費電力の面で有利なも
のとなるという効果がある
換器は、比較回路，制御回路，増幅回路および選択回路
により小レベル信号をそのレベルが低いほど高利得で増
幅し、さらにＡ／Ｄ変換後にその高利得に応じてビット
シフトしディジタル信号のビット数を拡張することによ
り、ＭビットのＡ／Ｄ変換部で簡易的なＭ＋Ｎビットの
ディジタル信号を得ることができるので、比較的広いダ
イナミックレンジの映像入力信号にも対応することがで
き、しかもディジタル信号における簡易的なビット拡張
により高Ｓ／Ｎのディジタル信号が得られるという効果
がある。また、本発明はビットシフト回路を用いること
により、高レベルの信号ほど大きなビットシフトを行な
うが、映像信号において一般に高レベルの信号について
は、低レベルの信号ほどのＳ／Ｎ比を必要としないた
め、ビットシフトによる丸め誤差は問題とはならず、Ａ
／Ｄ変換のビット削減およびビット伸長を必要なビット
数よりも少ないビットのＡ／Ｄ変換部を用いて実現でき
るので、コストを削減でき且つ消費電力の面で有利なも
のとなるという効果がある
【図１】本発明の第１の実施例を示すＡ／Ｄ変換器の構
成図である。
成図である。
【図２】図１に示す比較回路の構成図である。
【図３】図１に示す増幅回路の構成図である。
【図４】図１に示す選択回路の動作を説明するための波
形図である。
形図である。
【図５】本発明の第２の実施例を示すＡ／Ｄ変換器の構
成図である。
成図である。
【図６】本発明の第３の実施例を示すＡ／Ｄ変換器の構
成図である。
成図である。
【図７】図６に示す比較回路の構成図である。
【図８】図６に示す選択回路の動作を説明するための波
形図である。
形図である。
【図９】本発明の第４の実施例を示すＡ／Ｄ変換器の構
成図である。
成図である。
【図１０】従来の一例を示すＡ／Ｄ変換器のブロック図
である。
である。
１ サンプルホールド回路（ＳＨ） ２ 比較回路 ３ 制御回路 ４ 増幅回路 ５ 選択回路 ６ スクランブル回路 ７ Ａ／Ｄ変換部 ８，９，２０ データラッチ １０ ビットシフト回路 １１ シフト制御回路 １２ 比較器 １３ １倍アンプ １４ ２倍アンプ １５ ２2 倍アンプ １６ ２n 倍アンプ １７ 入力端子 １８ １倍信号出力端子 １９ ｘ倍信号出力端子 ２１ γ−ＫＮＥＥ補正回路 ＡＩＮ アナログ入力端子 ＤＯＵＴ ディジタル出力端子 ＡＲＩ リファレンシレベル入力端子群 ＤＲＩ ディジタルリファレンス入力端子群 ＣＩＮ 比較回路入力端子 ＣＯＵＴ 比較回路出力端子
Claims (6)
- 【請求項１】 アナログ入力端子からのアナログ信号を
サンプルホールドするサンプンルホールド回路と、前記
サンプルホールド回路の出力を増幅し１倍信号およびＸ
倍信号を出力する増幅回路と、前記Ｘ倍信号のうち１つ
を選択する選択回路と、前記サンプルホールド回路の出
力およびリファレンスレベル入力端子群からの基準電圧
を比較する比較回路と、前記比較回路の出力により前記
選択回路を制御する制御回路と、前記増幅回路の１倍信
号および前記選択回路の出力をスクランブルするスクラ
ンブル回路と、前記スクランブル回路の出力をディジタ
ル変換するＡ／Ｄ変換部と、前記Ａ／Ｄ変換部の出力を
保持する第１および第２のデータラッチと、ディジタル
リファレンス入力端子群からのリファレンス信号により
前記第２のデータラッチの出力をシフト制御するシフト
制御回路と、前記シフト制御回路の出力により前記第１
のデータラッチの出力をビットシフトして出力端子にデ
ィジタル信号を出力するビットシフト回路とを有するこ
とを特徴とするＡ／Ｄ変換器。 - 【請求項２】 前記比較回路は、前記サンプルホールド
回路の出力を入力するための比較回路入力端子および前
記リファレンスレベル入力端子群に接続されるＮ個の比
較器（Ｎは自然数）を備え、前記Ｎ個の比較器の出力は
共に比較回路出力端子群に接続される請求項１記載のＡ
／Ｄ変換器。 - 【請求項３】 前記増幅回路は、前記サンプルホールド
回路の出力を入力するための増幅回路入力端子に共に接
続された１倍アンプと２倍から２N 倍アンプまでのＮ種
類のアンプとを備え、前記１倍アンプの出力を１倍信号
出力端子およびｘ倍信号出力端子群に接続し且つ前記２
倍から２N 倍までのＮ種類のアンプの出力を前記ｘ倍信
号出力端子群に接続した請求項１記載のＡ／Ｄ変換器。 - 【請求項４】 アナログ入力端子からのアナログ信号を
サンプルホールドするサンプルホールド回路と、前記サ
ンプルホールド回路の出力を増幅し複数種類の出力を得
る増幅回路と、前記増幅回路の複数の出力のうち１つを
選択する選択回路と、前記サンプルホールド回路の出力
およびリファレンスレベル入力端子群からの基準電圧を
比較する比較回路と、前記比較回路の出力により前記選
択回路を制御する制御回路と、前記選択回路の出力をデ
ィジタル変換するＡ／Ｄ変換部と、前記Ａ／Ｄ変換部の
出力を保持するデータラッチと、前記制御回路の出力に
よりシフト制御を行うシフト制御回路と、前記シフト制
御回路の出力に基づき前記データラッチの出力をビット
シフトして出力端子にディジタル信号を出力するビット
シフト回路とを有することを特徴とするＡ／Ｄ変換器。 - 【請求項５】 前記比較回路は、前記サンプルホールド
回路の出力を入力するための比較回路入力端子および前
記Ｎ個の比較器（Ｎは自然数）を備え、前記Ｎ個の比較
器の出力は共に比較回路出力端子群に接続される請求項
４記載のＡ／Ｄ変換器。 - 【請求項６】 前記増幅回路は、前記サンプルホールド
回路の出力を入力するための増幅回路入力端子に共に接
続された１倍アンプと２倍から２N 倍までのＮ種類のア
ンプとを備え、すべての前記アンプをｘ倍信号出力端子
群に接続した請求項４記載のＡ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04209883A JP3097336B2 (ja) | 1992-08-06 | 1992-08-06 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04209883A JP3097336B2 (ja) | 1992-08-06 | 1992-08-06 | Ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0661858A true JPH0661858A (ja) | 1994-03-04 |
| JP3097336B2 JP3097336B2 (ja) | 2000-10-10 |
Family
ID=16580230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04209883A Expired - Lifetime JP3097336B2 (ja) | 1992-08-06 | 1992-08-06 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3097336B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07312553A (ja) * | 1994-05-19 | 1995-11-28 | Nec Corp | Ａ／ｄ変換回路 |
| WO2003067764A1 (fr) * | 2002-01-30 | 2003-08-14 | Advantest Corporation | Appareil et procede de conversion a/n |
| JP2004015701A (ja) * | 2002-06-11 | 2004-01-15 | Sony Corp | 固体撮像装置及びその制御方法 |
| KR100620986B1 (ko) * | 1999-07-21 | 2006-09-07 | 엘지전자 주식회사 | 에이디 컨버터의 비트 확장 회로 |
| JP2008182546A (ja) * | 2007-01-25 | 2008-08-07 | Pioneer Electronic Corp | アナログデジタル変換装置及びアナログデジタル変換方法 |
-
1992
- 1992-08-06 JP JP04209883A patent/JP3097336B2/ja not_active Expired - Lifetime
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07312553A (ja) * | 1994-05-19 | 1995-11-28 | Nec Corp | Ａ／ｄ変換回路 |
| KR100620986B1 (ko) * | 1999-07-21 | 2006-09-07 | 엘지전자 주식회사 | 에이디 컨버터의 비트 확장 회로 |
| WO2003067764A1 (fr) * | 2002-01-30 | 2003-08-14 | Advantest Corporation | Appareil et procede de conversion a/n |
| US7030800B2 (en) | 2002-01-30 | 2006-04-18 | Advantest Corporation | Analog-to-digital conversion apparatus and method |
| JP2004015701A (ja) * | 2002-06-11 | 2004-01-15 | Sony Corp | 固体撮像装置及びその制御方法 |
| US7573518B2 (en) | 2002-06-11 | 2009-08-11 | Sony Corporation | Solid-state image pickup device and control method thereof |
| US8125551B2 (en) | 2002-06-11 | 2012-02-28 | Sony Corporation | Solid-state image pickup device and control method thereof |
| US8514311B2 (en) | 2002-06-11 | 2013-08-20 | Sony Corporation | Solid-state image pickup device and control method thereof |
| US9154714B2 (en) | 2002-06-11 | 2015-10-06 | Sony Corporation | Solid-state image pickup device and control method thereof |
| US9648258B2 (en) | 2002-06-11 | 2017-05-09 | Sony Corporation | Solid-state image pickup device and control method thereof |
| JP2008182546A (ja) * | 2007-01-25 | 2008-08-07 | Pioneer Electronic Corp | アナログデジタル変換装置及びアナログデジタル変換方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3097336B2 (ja) | 2000-10-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10986296B2 (en) | Solid-state image pickup device and control method thereof | |
| US7208983B2 (en) | Image-sensor signal processing circuit | |
| US6720999B1 (en) | CCD imager analog processor systems and methods | |
| KR100284284B1 (ko) | 디지털 카메라의 아날로그 신호 처리 장치 | |
| US7081921B2 (en) | Method and apparatus for processing front end signal for image sensor | |
| US7154426B2 (en) | Analog-digital converter with advanced scheduling | |
| US7187311B2 (en) | Analog-to-digital converter cyclically repeating AD conversion | |
| US6229472B1 (en) | A/D converter | |
| JPH10336487A (ja) | アナログ／ディジタル変換回路 | |
| US7002507B2 (en) | Pipelined and cyclic analog-to-digital converters | |
| US6489906B2 (en) | ΔΣ type A/D converter | |
| JP3765797B2 (ja) | パイプライン型アナログ・ディジタル変換器 | |
| US4983969A (en) | Successive approximation analog to digital converter | |
| KR100688512B1 (ko) | 2개의 기준 전압들을 사용하는 파이프라인 구조의아날로그-디지털 변환 장치 | |
| US7649487B2 (en) | A/D converter and A/D conversion method | |
| JP3097336B2 (ja) | Ａ／ｄ変換器 | |
| US20020118127A1 (en) | Clamp circuit and method for increasing dynamic range of input image signal and minimizing line noise | |
| US5532758A (en) | Feedback clamp circuit for analog-to-digital conversion | |
| JPH05291955A (ja) | Ａｄ変換ビット伸長回路 | |
| US7061420B2 (en) | Gain control for analog-digital converter | |
| JPH05259909A (ja) | 自動オフセット電圧補正方法 | |
| JP2004128995A (ja) | 信号変換方法とこの方法を利用可能な信号変換回路およびアナログ−デジタル変換回路 | |
| JPH0786944A (ja) | 映像信号のａ／ｄ変換回路 | |
| JP3006291B2 (ja) | テレビジョンカメラのアナログ／ディジタル変換装置 | |
| KR100480565B1 (ko) | 다중모드기저대역아날로그신호처리시스템의아날로그/디지탈변환장치및그의변환방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000711 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070811 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080811 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080811 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090811 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090811 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100811 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100811 Year of fee payment: 10 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100811 Year of fee payment: 10 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110811 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110811 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120811 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term |