JPH0661858A - A/d変換器 - Google Patents
A/d変換器Info
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- JPH0661858A JPH0661858A JP4209883A JP20988392A JPH0661858A JP H0661858 A JPH0661858 A JP H0661858A JP 4209883 A JP4209883 A JP 4209883A JP 20988392 A JP20988392 A JP 20988392A JP H0661858 A JPH0661858 A JP H0661858A
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Abstract
したり、又はA/D変換後のディジタル映像信号のビッ
ト伸張を行うにあたり、消費電力およびコストの低減を
計る。 【構成】映像信号AINをSH回路1でザンプリング
し、その出力とリファレンス信号ARIを比較回路2で
比較する。また、SH回路1の出力は増幅回路4で種々
の利得で増幅し、比較回路2の出力によりある利得の増
幅信号を選択回路5で選択する。この選択回路5の出力
と1倍の映像信号とをスクランブル回路6でスクランブ
ルして時間軸多重を行う。その出力は、A/D変換部7
でA/D変換され、スクランブル信号を分周する。さら
に、1倍信号とリファレンス信号によりシフト制御回路
11でシフト数を決定し、その決定された出力に応じて
ビットシフト回路10は増幅された映像信号を上位方向
にビットシフトする。
Description
に映像信号処理装置におけるアナログ処理部またはビデ
オカメラ部の撮像装置における撮像部から導出されるア
ナログ映像信号に対してディジタル信号処理を行う際の
ビット削減やビット伸長を実現するA/D変換器に関す
る。
ナログ映像信号の入力に対して種々の信号処理がなされ
るが、昨今においては、映像信号処理回路においても、
ディジタル処理が採用されるようになっている。例えば
アナログ映像信号をディジタル化し信号処理をディジタ
ル回路として実現するためには、A/D変換器が使用さ
れている。
ブロック図である。図11に示すように、従来のA/D
変換器は、アナログ入力端子AINに接続されたゲイン
制御回路22と、この制御回路22の出力をA/D変換
するA/D変換部7と、このA/D変換された信号をデ
ィジタル化し且つその信号をディジタル出力端子DOU
Tに出力するディジタル処理回路23とを有する。かか
るA/D変換器において、アナログ信号処理部から導出
されたアナログ映像信号(Av)がアナログ入力端子A
INに供給されると、ゲイン制御回路22を経てA/D
変換部7に供給される。このA/D変換部7は、アナロ
グ映像信号をA/D変換してディジタル信号D1を出力
する。更に、A/D変換部7からのディジタル信号D1
は、ディジタル処理回路23において種々の処理がなさ
れ、ディジタル信号D2としてディジタル出力端子DO
UTから出力される。
号処理用A/D変換器は、アナログ映像信号をゲイン制
御回路を経てA/D変換部でディジタル信号に変換する
が、その際アナログ映像信号が一般に比較的広いダイナ
ミックレンジを有していること及び昨今の映像機器にお
ける高画質化の要求の高まりによる高S/Nの必要性が
あることなどから、アナログ映像信号をディジタル信号
に変換するA/D変換部は、アナログ映像信号の比較的
広いダイナミックレンジに対処でき且つ高S/Nのディ
ジタル信号処理が実現できるようにするために、ディジ
タル信号(D1)を8ビット以上のビット数のディジタ
ルデータとして形成される。すなわち、A/D変換部は
扱いビット数が8ビット以上とされているが、このよう
に扱いビット数が8ビット以上のA/D変換部は高価な
ものとなり、また消費電力も大きくなる。従って、従来
のA/D変換器はコスト高になるとともに、消費電力の
面で不利になるという欠点がある。
力を低減することのできるA/D変換器を提供すること
にある。
は、アナログ入力端子からのアナログ信号をサンプルホ
ールドするサンプンルホールド回路と、前記サンプルホ
ールド回路の出力を増幅し1倍信号およびX倍信号を出
力する増幅回路と、前記X倍信号のうち1つを選択する
選択回路と、前記サンプルホールド回路の出力およびリ
ファレンスレベル入力端子群からの基準電圧を比較する
比較回路と、前記比較回路の出力により前記選択回路を
制御する制御回路と、前記増幅回路の1倍信号および前
記選択回路の出力をスクランブルするスクランブル回路
と、前記スクランブル回路の出力をディジタル変換する
A/D変換部と、前記A/D変換部の出力を保持する第
1および第2のデータラッチと、ディジタルリファレン
ス入力端子群からのリファレンス信号により前記第2の
データラッチの出力をシフト制御するシフト制御回路
と、前記シフト制御回路の出力により前記第1のデータ
ラッチの出力をビットシフトして出力端子にディジタル
信号を出力するビットシフト回路とを有して構成され
る。
入力端子からのアナログ信号をサンプルホールドするサ
ンプルホールド回路と、前記サンプルホールド回路の出
力を増幅し複数種類の出力を得る増幅回路と、前記増幅
回路の複数の出力のうち1つを選択する選択回路と、前
記サンプルホールド回路の出力およびリファレンスレベ
ル入力端子群からの基準電圧を比較する比較回路と、前
記比較回路の出力により前記選択回路を制御する制御回
路と、前記選択回路の出力をディジタル変換するA/D
変換部と、前記A/D変換部の出力を保持するデータラ
ッチと、前記制御回路の出力によりシフト制御を行うシ
フト制御回路と、前記シフト制御回路の出力に基づき前
記データラッチの出力をビットシフトして出力端子にデ
ィジタル信号を出力するビットシフト回路とを有して構
成される。
て説明する。図1は本発明の第1の実施例を示すA/D
変換器の構成図である。図1に示すように、本実施例は
アナログ入力端子AINからのアナログ信号をサンプリ
ングし且つホールドするサンプルホールド回路(SH)
1と、このSH1の出力を増幅する増幅回路4と、リフ
ァレンスレベル入力端子群ARIからの基準電圧および
SH1の出力を比較する比較回路2と、増幅回路4の出
力を選択する選択回路5と、比較回路2の出力に基づき
選択回路5を制御する制御回路3とを有する。また、本
実施例は増幅回路4の1倍出力および選択回路5の出力
を混合するスクランブル回路6と、このスクランブル回
路6の出力をA/D変換するA/D変換部7と、このA
/D変換部7の出力をラッチするデータラッチ8および
9と、データラッチ8の出力に対しビットシフトを行い
ディジタル出力端子DOUTに出力するビットシフト回
路10と、データラッチ9の出力を入力し且つディジタ
ルリファレンス入力端子群DRIからのディジタルデー
タに基づきビットシフト回路10を制御するシフト制御
回路11とを有する。
であり、図3は図1に示す増幅回路の構成図である。図
2に示すように、比較回路2は比較回路入力端子(SH
1の出力)CINおよびARI端子からの入力をそれぞ
れ比較するN個の比較器12を有し、それらの出力は共
に比較回路出力端子COUTに接続される。
回路入力端子17に接続された1倍アンプ13と、2倍
から2N 倍までのN種類のアンプ群14,15,…,1
6とを備え、1倍信号出力端子18には1倍アンプ13
の出力を、x倍信号出力端子群19には全アンプ13〜
16を接続して構成される。
を説明する。まず、アナログ入力端子AINに入力され
たアナログ映像信号(Sv)は、サンプルホールド回路
1に入力され、クロックFSでサンプルアンドホールド
された後、増幅回路4と比較回路2に供給される。この
比較回路2のリファレンスレベル入力端子群ARIに設
定されたN種類のリファレンス信号REF1,REF2
〜REFNはそれぞれN個の比較器12の一方の入力端
子に供給され、またサンプルホールド回路1の出力は比
較回路2の比較回路入力端子CINを経てN個の比較器
12の他方の入力端子に供給され、それぞれ比較器12
で比較される。
増幅回路4の増幅回路入力端子17を経て、1倍アンプ
13,2倍アンプ14,22 倍アンプ15,…,2N 倍
アンプ16のN+1種類のアンプのそれぞれの入力に供
給され、1倍,2倍,22 倍,…,2N 倍される。特
に、1倍アンプ13の出力(S1)は1倍信号出力端子
18を経てスクランブル回路6に供給され、更に1倍ア
ンプ13の出力(S1)と2〜2N 倍アンプ14,1
5,…,16の出力(S2),(S4)〜(S2N)は
x倍信号出力端子19を経て選択回路5にそれぞれ供給
される。
回路出力端子群COUTを経て制御回路3に入力され
る。例えばリファレンスレベル端子群ARIに入力され
たN種類のリファレンス信号REF1からREFNは、 REF1<REF2<…<REFN の関係にあるとすると、制御回路3は比較回路2の出力
を基にしてサンプルホールド回路1の出力(Svs)と
リファレンス信号との関係、すなわち、 Svs≦REF1 REF1<Svs≦REF2 ・ ・ ・ REFN<Svs を判断し、この関係に応じた制御出力(SEL)を選択
回路5に供給する。
(SEL)に応じて、増幅回路4のN+1種類の出力
(S1,S2からS2N )のうちから1種類の信号を選
択し、スクランブル回路6に供給する。以下、この選択
回路5の動作について説明する。
選択回路の動作を説明するための波形図である。まず、
図4(a)に示すように、時間とともに直線的に変化す
るアナログ映像信号(Sv)に対し、このSvが前述し
たリファレンス信号REF1以下であるt0からt1の
期間は、増幅回路4の22 倍出力S4を選択する。同様
にして、このSvがREF1<Sv≦REF2であるt
1からt2の期間は、2倍出力S2を選択し、SvがR
EF2よりも大きいt2以後の期間は1倍出力S1を選
択する。次に、これらを期間を通してまとめると、図4
(b)に示す選択回路5の出力SXの波形が得られる。
る。まず、増幅回路4の1倍信号出力(S1)と選択回
路5の出力(SX)はスクランブル回路6に供給され
る。このスクランブル回路6は、前述した出力S1とS
Xをサンプルホールド回路1のクロックFSの2倍の周
波数のクロック2FSで時分割多重し、その出力をA/
D変換部7に供給する。かかるA/D変換部7におい
て、スクランブル回路6の出力(S1X)は、クロック
2FSでA/D変換され、Mビット(Mは2以上の自然
数)のディジタル信号となる。このディジタル信号は第
1のデータラッチ8と第2のデータラッチ9に保持され
る。
(S1)と選択回路5の出力(SX)のスクランブル信
号のディジタル変換出力から、SXのディジタル変換信
号(DX)のみをラッチし、ビットシフト回路10に出
力する。反対に、データラッチ9はS1のディジタル変
換信号(D1)のみをラッチし、シフト制御回路11に
出力する。しかるに、ディジタルリファレンス入力端子
群DRIには、リファレンスレベル入力端子群ARIに
設定されたN種類のリファレンス信号REF1からRE
FNにそれぞれ対応するN種類のディジタルリルァレン
ス信号DREF1からDREFNが設定されており、こ
れらがシフト制御回路11に供給される。このシフト制
御回路11はデータラッチ9の出力(D1)とDREF
1からDREFNを比較し、その関係に応じたビットシ
フト数をビットシフト回路12に出力する。
信号のディジタル変換出力)が前述した図4(a)に示
すような信号の場合、アナログリファレンス信号REF
1に対応するディジタルリファレンス信号DREF1以
下であるt0からt1の期間は、シフト数0とする。同
様に、REF2に対応するディジタルリファレンス信号
をDREF2とすると、DREF1<D1≦DREF2
であるt1からt2の期間は、シフト数1とし、さらに
DREF2<D1であるt2以後の期間はシフト数2と
する。
ッチ8の出力(DX)とシフト制御回路11の出力が供
給される。従って、シフト制御回路11の出力に応じ
て、DXを上位方向にビットシフトし、ディジタル出力
端子DOUTに出力する。
回路3,増幅回路4および選択回路5により、小レベル
信号をそのレベルが低いほど高利得で増幅し、A/D変
換後にその利得に応じてビットシフトすることにより、
ディジタル信号のビット数を拡張することができる。そ
れ故、本実施例では、MビットのA/D変換部によって
簡易的なM+Nビットのディジタル信号を得ることがで
きる。すなわち、少ないビット数のA/D変換部を用い
て、比較的広いダイナミックレンジの映像入力信号にも
対応でき、しかもディジタル信号における簡易的なビッ
ト拡張により高S/Nのディジタル信号が得られる。
尚、本実施例ではビットシフト回路10において、高レ
ベルの信号ほど大きなビットシフトを行なうが、映像信
号において一般に高レベルの信号については、低レベル
の信号ほどのS/Nは必要ないため、ビットシフトによ
る丸め誤差は問題にならない。
変換器の構成図である。図5に示すように、本実施例の
A/D変換器もビット削減を行う回路であり、前述した
第1の実施例と比較すると、ディジタルリファレンス入
力端子群DRIへ入力するデータとして比較回路2の出
力を用い且つそのデータをシフト制御回路11に供給す
るにあたってデータラッチ20を設けた点が異なり、そ
れ以外は同一である。すなわち、本実施例においては、
比較回路2の出力は制御回路3とディジタルリファレン
ス入力端子群DRIを経てデータラッチ20に供給され
る。尚、データラッチ20以外の回路は全て第1の実施
例と同様に動作する。従って、比較回路2および増幅回
路4については、図2および図3を援用し、選択回路5
の波形については図4(a),(b)を参照する。
出力は、比較回路2の比較回路入力端子CINを経てN
個の比較器12の一方の入力端子に供給され、リファレ
ンスレベル設定端子群ARIに設定されたN種類のリフ
ァレンス信号REF1,REF2〜REFNのそれぞれ
と比較される。また、電源投入時または映像信号の垂直
ブランキング期間または水平ブランキング期間に、アナ
ログ入力端子AINより図4(a)に示すようなレベル
0から時間とともに直線状に変化する或る一定の傾きの
信号Svが比較器12に入力されると、この信号Svと
N種類のリファレンス信号REF1,REF2〜REF
Nのそれぞれとを比較する。このとき、A/D変換部7
等と同じクロック2FSを用いてt0からt1,t1か
らt2…の期間のクロック数を求める。この求めたクロ
ック数とSvとの傾きにより、N種類のアナログリファ
レンス信号REF1,REF2〜REFNを2FSのク
ロック数としてディジタル信号に量子化する。
ともに、ディジタルリファレンス入力端子DRIを介し
てデータラッチ20に供給される。この制御回路3への
供給は前述した第1の実施例における動作と同一である
ので、説明を省略する。一方、データラッチ20におい
ては、ラッチ出力がデータラッチ9の出力であるディジ
タルの1倍信号(D1)とタイミングを有わせてシフト
制御回路11に出力される。
は映像信号の垂直ブランキング期間または水平ブランキ
ング期間に、あらかじめ決まった傾きの直線状の信号を
入力し、リファレンスレベル設定端子群ARIに設定さ
れたN種類のリファレンス信号REF1,REF2〜R
EFNのそれぞれと同一レベルになるまでの時間を測定
し、そのクロック数をリファレンスのディジタル値とし
て代用するため、アナログリフレンス信号REF1から
REFNに対応するディジタルリファレンス入力信号を
外部から供給する必要がなくなる。
た回路であるが、以下に説明する2つの実施例は共にビ
ット伸長を目的とする回路である。
変換器の構成図である。図6に示すように、本実施例は
アナログ入力端子AINからのアナログ信号をサンプリ
ングし且つホールドするサンプルホールド回路(SH)
1と、このSH1の出力を増幅する増幅回路4と、リフ
ァレンスレベル入力端子群ARIからの基準電圧および
SH1の出力を比較する比較回路2と、増幅回路4の出
力を選択する選択回路5と、比較回路2の出力に求づき
選択回路5等を制御する制御回路3とを有する。また、
本実施例は選択回路5の出力をA/D変換するA/D変
換部7と、このA/D変換部7の出力をラッチするデー
タラッチ8と、このデータラッチ8の出力をビットシフ
トして、ディジタル出力端子DOUTに出力するビット
シフト回路10と、制御回路3の出力によりビットシフ
ト回路10のシフト制御を行うシフト制御回路11とを
有する。かかるA/D変換器における比較回路2は、前
述した図2と同一の構成である。
る。図7に示すように、かかる増幅回路4は増幅回路入
力端子17に接続された1倍アンプ13と、2倍から2
N 倍までのN種類アンプ群14,15,…,16とを備
え、これらアンプの出力はx倍信号出力端子群19に供
給される。
回路動作を説明する。まず、アナログ入力端子AINに
入力されたアナログ映像信号(Sv)は、サンプルホー
ルド回路1に入力され、クロックFSでサンプルアンド
ホールドされた後、増幅回路4と比較回路2に供給され
る。この比較回路2のリファレンスレベル入力端子群A
RIに設定されたN種類リファレンス信号REF1,R
EF2〜REFNはそれぞれN個の比較器12(図2参
照)の一方の入力端子に供給され、またサンプルホール
ド回路1の出力は比較回路2の比較回路入力端子CIN
を経てN個の比較器12の他方の入力端子に供給され、
それぞれ比較器12で比較される。
増幅回路4の増幅回路入力端子17を経て、1倍アンプ
13,2倍アンプ14,22 倍アンプ15〜2N 倍アン
プ16までのN+1種類のアンプのそれぞれの入力に供
給され、1倍,2倍,22 倍,…,2N 倍される。この
1倍アンプ13の出力(S1)と、2〜2N 倍アンプ1
4,15,…,16の出力(S2),(S4)〜(S2
N )とは共にx倍信号出力端子19を経て選択回路5に
供給される。
端子群COUTを経て制御回路3に入力される。例え
ば、リファレンスレベル入力端子群ARIに入力された
N種類のリファレンス信号REF1からREFNは、 REF1<REF2<…<REFN の関係にあるとすると、制御回路3は比較回路2の出力
を基にして、サンプルホールド回路1の出力(Svs)
とリファレンス信号との関係、すなわち、 Svs≦REF1 REF1<Svs≦REF2 ・ ・ ・ REFN<Svs を判断し、この関係に応じた制御出力(SEL)を選択
回路5とシフト制御回路11に供給する。
(SEL)に応じて、増幅回路4のN+1種類の出力
(S1,S2からS2N )のうちから1種類の信号を選
択し、A/D変換部7に供給する。以下、この選択回路
5の動作について説明する。
選択回路の動作を説明するための波形図である。まず、
図8(a)に示すように、時間とともに直線的に変化す
るアナログ映像信号(Sv)に対し、このSvが前述し
たリファレンス信号REF1以下であるt0からt1の
期間は、増幅回路4の22 倍出力S4を選択する。同様
にして、このSvがREF2よりも大きいt2以後の期
間は1倍出力S1を選択する。次に、これらを期間を通
してまとめると、図8(b)に示す選択回路5の出力S
Xの波形が得られる。
る。まず、選択回路5の出力(SX)は、A/D変換部
7において、SH1のサンプリングクロックと同じクロ
ックFSでA/D変換され、Mビット(Mは2以上の自
然数)のディジタル信号となる。このディジタル信号は
データラッチ8に供給され、保持される。
ィジタル変換信号DXをラッチし、ビットシフト回路1
0に供給する。一方、制御回路3の出力(SEL)は選
択回路5とシフト制御回路11に供給されるので、シフ
ト制御回路11はこの制御回路3の出力に基づき、選択
回路5の1倍アンプ13からN倍アンプ16までのN+
1種類のアンプの出力S1からS2n のうちから選択さ
れる信号の倍率に対応するビットシフト数をビットシフ
ト回路10に出力する。
ータラッチ8の出力(DX)がリファレンス信号REF
1以下であるt0からt1の期間はシフト数0、同様に
REF1<D1≦REF2であるt1からt2の期間は
シフト数1、REF2<D1であるt2以後の期間はシ
フト数2とする。
ッチ8の出力(DX)とシフト制御回路11の出力が供
給される。従って、シフト制御回路11の出力に応じ
て、DXを上位方向にビットシフトし、ディジタル出力
端子DOUTに出力する。
回路3,増幅回路4および選択回路5により、小レベル
信号をそのレベルが低いほど高利得で増幅し、A/D変
換後にその利得に応じてビットシフトすることにより、
ディジタル信号のビット数を拡張することができる。そ
れ故、本実施例では、MビットのA/D変換部によって
簡易的のM+Nビットのディジタル信号を得ることがで
きる。すなわち、少ないビット数のA/D変換部を用い
て、比較的広いダイナミックレンジの映像入力信号にも
対応でき、しかもディジタル信号における簡易的なビッ
ト拡張により高S/Nのディジタル信号が得られる。
尚、本実施例ではビットシフト回路10において、高レ
ベルの信号ほど大きなビットシフトを行なうが、映像信
号において一般に高レベルの信号については、低レベル
の信号ほどS/Nは必要ないため、ビットシフトによる
丸め誤差は問題にならない。
変換器の構成図である。図9に示すように、本実施例
は、前述した第3の実施例に対し、ビットシフト回路1
0とディジタル出力端子DOUTとの間にγ−KNEE
補正回路21を接続した点が異なり、第3の実施例と同
一の構成である。まず、第3の実施例と同様にして出力
されるビットシフト回路10の出力(DV)は、γ−K
NEEH補正回路21において、レベル補正が行なわれ
る。すなわち、ディジタル出力端子DOUTから出力さ
れる。
理において、ディジタル信号(DV)がγ−KNEE補
正の対象とされるとき、アナログ入力信号(Sv)の比
較的広いダイナミックレンジに対処することができる。
しかも、効果的なγ−KNEE補正が行なわれるために
は、通常ディジタル信号(DX)は10ビット以上必要
とされる。しかし、10ビット以上のA/D変換器は、
極めて高価で消費電力も大である。特にバッテリーによ
り電源供給する携帯用のVTRカメラや、スチルカメラ
には不都合となる。そこで、本実施例のA/D変換器を
用いると、少ないビット数のA/D変換器で比較的広い
ダイナミックレンジのアナログ信号に対処することがで
き且つ適正なγ−KNEE補正を実現することが可能に
なる。
換器は、比較回路,制御回路,増幅回路および選択回路
により小レベル信号をそのレベルが低いほど高利得で増
幅し、さらにA/D変換後にその高利得に応じてビット
シフトしディジタル信号のビット数を拡張することによ
り、MビットのA/D変換部で簡易的なM+Nビットの
ディジタル信号を得ることができるので、比較的広いダ
イナミックレンジの映像入力信号にも対応することがで
き、しかもディジタル信号における簡易的なビット拡張
により高S/Nのディジタル信号が得られるという効果
がある。また、本発明はビットシフト回路を用いること
により、高レベルの信号ほど大きなビットシフトを行な
うが、映像信号において一般に高レベルの信号について
は、低レベルの信号ほどのS/N比を必要としないた
め、ビットシフトによる丸め誤差は問題とはならず、A
/D変換のビット削減およびビット伸長を必要なビット
数よりも少ないビットのA/D変換部を用いて実現でき
るので、コストを削減でき且つ消費電力の面で有利なも
のとなるという効果がある
成図である。
形図である。
成図である。
成図である。
形図である。
成図である。
である。
Claims (6)
- 【請求項1】 アナログ入力端子からのアナログ信号を
サンプルホールドするサンプンルホールド回路と、前記
サンプルホールド回路の出力を増幅し1倍信号およびX
倍信号を出力する増幅回路と、前記X倍信号のうち1つ
を選択する選択回路と、前記サンプルホールド回路の出
力およびリファレンスレベル入力端子群からの基準電圧
を比較する比較回路と、前記比較回路の出力により前記
選択回路を制御する制御回路と、前記増幅回路の1倍信
号および前記選択回路の出力をスクランブルするスクラ
ンブル回路と、前記スクランブル回路の出力をディジタ
ル変換するA/D変換部と、前記A/D変換部の出力を
保持する第1および第2のデータラッチと、ディジタル
リファレンス入力端子群からのリファレンス信号により
前記第2のデータラッチの出力をシフト制御するシフト
制御回路と、前記シフト制御回路の出力により前記第1
のデータラッチの出力をビットシフトして出力端子にデ
ィジタル信号を出力するビットシフト回路とを有するこ
とを特徴とするA/D変換器。 - 【請求項2】 前記比較回路は、前記サンプルホールド
回路の出力を入力するための比較回路入力端子および前
記リファレンスレベル入力端子群に接続されるN個の比
較器(Nは自然数)を備え、前記N個の比較器の出力は
共に比較回路出力端子群に接続される請求項1記載のA
/D変換器。 - 【請求項3】 前記増幅回路は、前記サンプルホールド
回路の出力を入力するための増幅回路入力端子に共に接
続された1倍アンプと2倍から2N 倍アンプまでのN種
類のアンプとを備え、前記1倍アンプの出力を1倍信号
出力端子およびx倍信号出力端子群に接続し且つ前記2
倍から2N 倍までのN種類のアンプの出力を前記x倍信
号出力端子群に接続した請求項1記載のA/D変換器。 - 【請求項4】 アナログ入力端子からのアナログ信号を
サンプルホールドするサンプルホールド回路と、前記サ
ンプルホールド回路の出力を増幅し複数種類の出力を得
る増幅回路と、前記増幅回路の複数の出力のうち1つを
選択する選択回路と、前記サンプルホールド回路の出力
およびリファレンスレベル入力端子群からの基準電圧を
比較する比較回路と、前記比較回路の出力により前記選
択回路を制御する制御回路と、前記選択回路の出力をデ
ィジタル変換するA/D変換部と、前記A/D変換部の
出力を保持するデータラッチと、前記制御回路の出力に
よりシフト制御を行うシフト制御回路と、前記シフト制
御回路の出力に基づき前記データラッチの出力をビット
シフトして出力端子にディジタル信号を出力するビット
シフト回路とを有することを特徴とするA/D変換器。 - 【請求項5】 前記比較回路は、前記サンプルホールド
回路の出力を入力するための比較回路入力端子および前
記N個の比較器(Nは自然数)を備え、前記N個の比較
器の出力は共に比較回路出力端子群に接続される請求項
4記載のA/D変換器。 - 【請求項6】 前記増幅回路は、前記サンプルホールド
回路の出力を入力するための増幅回路入力端子に共に接
続された1倍アンプと2倍から2N 倍までのN種類のア
ンプとを備え、すべての前記アンプをx倍信号出力端子
群に接続した請求項4記載のA/D変換器。
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JP04209883A JP3097336B2 (ja) | 1992-08-06 | 1992-08-06 | A/d変換器 |
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Family Applications (1)
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07312553A (ja) * | 1994-05-19 | 1995-11-28 | Nec Corp | A/d変換回路 |
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-
1992
- 1992-08-06 JP JP04209883A patent/JP3097336B2/ja not_active Expired - Lifetime
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