KR20060043393A

KR20060043393A - 샘플/홀드 회로

Info

Publication number: KR20060043393A
Application number: KR1020050018044A
Authority: KR
Inventors: 무쯔끼 니끼; 게이지로 우에끼
Original assignee: 산요덴키가부시키가이샤
Priority date: 2004-03-05
Filing date: 2005-03-04
Publication date: 2006-05-15
Also published as: CN1664958A; JP2005252816A; KR100586338B1; CN100429726C

Abstract

본 발명은 샘플링한 전압을 저하시키지 않고 홀드하는 것이 가능한 샘플/홀드 회로를 제공하는 것을 목적으로 한다. 이를 위해, 한쪽 전압과 다른쪽 전압 간의 대소를 비교하는 비교 회로와, 미리 정해진 기간에, 상기 비교 회로의 비교 출력에 따라, 상기 비교 출력과 대응하는 디지털 값을 아날로그 값으로 변환하여, 상기 미리 정해진 기간의 경과 시의 상기 아날로그 값을 유지하고, 상기 아날로그 값을 상기 한쪽 전압에 대응하는 상기 다른쪽 전압으로서 출력하는 변환 회로와, 상기 미리 정해진 기간에, 상기 변환 회로에 의한 디지털 값으로부터 아날로그 값으로의 변환 동작을 가능하게 하는 제어 회로를 구비한다.

타이밍 펄스 발생 회로, 비교 회로, D/A 변환 회로, 선택 회로, 제어 회로

Description

샘플/홀드 회로{SAMPLE AND HOLD CIRCUIT}

도 1은 본 발명의 샘플/홀드 회로를 설명하기 위한 회로 블록도.

도 2는 본 발명의 샘플/홀드 회로에 사용되는 D/A 컨버터의 구성을 도시하는 도면.

도 3은 본 발명의 샘플/홀드 회로의 동작을 설명하기 위한 타임차트.

도 4는 본 발명의 샘플/홀드 회로를 SECAM 방식의 신호의 디코드에 적용한 경우의 블록도.

도 5는 종래의 샘플/홀드 회로에 대하여 설명하기 위한 회로도.

〈도면의 주요 부분에 대한 부호의 설명〉

10 : 타이밍 펄스 발생 회로

20 : 비교 회로

30 : D/A 변환 회로

40 : 선택 회로

50 : D/A 컨버터

60 : 컨버터 컨트롤러

70 : 제어 회로

80 : DH 발생부

100, 500 : 샘플/홀드 회로

200 : Bell 필터

300 : SECAM 색 복조 회로

400 : 검파 회로

[특허 문헌 1] 일본 특개 제2000-293997호 공보

본 발명은 샘플/홀드 회로에 관한 것이다.

샘플/홀드 회로는, 피샘플 전압을 샘플링하고, 샘플링한 전압을 홀드한다는 2개의 동작을 행한다. 이 샘플링 및 홀드에는, 예를 들면 컨덴서가 사용되고 있다(예를 들면, 특허 문헌 1 참조). 덧붙여서, 그 샘플/홀드 회로를 집적화하는 경우, 컨덴서를 집적 회로 내에 내장하는 내장형과, 집적 회로의 외부에 설치하는 외부 부착형 샘플/홀드 회로가 존재한다.

도 5는, 컨덴서를 사용하는 종래의 샘플/홀드 회로의 일례를 나타내는 회로도이다. 도면 중의 일점 쇄선의 좌측은 집적 회로의 내부를 나타내며, 일점 쇄선의 우측은 집적 회로의 외부를 나타내고 있다.

종래의 샘플/홀드 회로(500)는, PNP형 바이폴라 트랜지스터(이하, PNP 트랜지스터라 함) Q1∼Q4와, NPN형 바이폴라 트랜지스터(이하, NPN 트랜지스터라 함) Q5∼Q10과, 전류원 I7, I8과, 저항 R20∼R27을 갖고 있다.

PNP 트랜지스터 Q4, Q3은, 모두 다이오드 접속됨과 함께, PNP 트랜지스터 Q1, Q2와 각각 전류 미러 접속되며, PNP 트랜지스터 Q1, Q2, Q3, Q4의 에미터는, 저항 R20, R21, R22, R23 각각을 개재하여 전원 전압(VCC)에 접속되어 있다.

PNP 트랜지스터 Q1의 콜렉터는, NPN 트랜지스터 Q5의 콜렉터와 접속되며, PNP 트랜지스터 Q2의 콜렉터는, NPN 트랜지스터 Q6의 콜렉터와 접속된다. 또한, NPN 트랜지스터 Q6은 다이오드 접속됨과 함께, NPN 트랜지스터 Q5와 전류 미러 접속되어 있다. NPN 트랜지스터 Q5, Q6의 에미터는, 각각 저항 R26, R27을 개재하여 접지(VSS)되어 있다.

PNP 트랜지스터 Q1과 NPN 트랜지스터 Q5 사이에는, 저항 R24를 개재하여 외부 부착된 컨덴서 C의 한쪽 전극이 접속되어 있다. 컨덴서 C의 다른쪽 전극은 접지(VSS)되어 있다.

또한, 컨덴서 C와 접속되는 저항 R24의 일단에는, 저항 R25를 개재하여 NPN 트랜지스터 Q7의 베이스가 접속되어 있다. NPN 트랜지스터 Q7과 NPN 트랜지스터 Q8은 달링톤 접속되어 있으며, 각각의 콜렉터는, 전원 전압(VCC)과 접속되어 있다. NPN 트랜지스터 Q8의 에미터는, 전류원 I8의 비접지측의 일단과 접속됨과 함께 NPN 트랜지스터 Q9의 베이스와 접속되며, 전류원 I8의 비접지측의 일단에 출력 전압 VOUT을 출력한다.

NPN 트랜지스터 Q9, Q10은 차동 회로로 되어 있으며, 콜렉터는 각각 PNP 트랜지스터 Q3, Q4의 콜렉터와 접속되고, 에미터는 스위치 SW8을 통해 전류원 I7의 비접지측의 일단과 접속되어 있다. 또한, NPN 트랜지스터(10)의 베이스에는 입력 전압 VIN이 인가된다.

이상의 구성에 의해, 샘플링을 실행하는 후술하는 샘플 기간 A에서는, 스위치 SW8이 온으로 된다. 따라서, NPN 트랜지스터 Q9, Q10의 베이스 전압, 즉 입력 전압 VIN과 출력 전압 VOUT이 동일하게 되도록, 컨덴서 C의 충전 또는 방전이 행해진다.

예를 들면, 입력 전압 VIN>출력 전압 VOUT의 경우에는, PNP 트랜지스터 Q1의 콜렉터 전류>NPN 트랜지스터 Q5의 콜렉터 전류로 되어서 컨덴서 C에 충전이 행해진다(도 5의 실선 화살표). 또한, 입력 전압 VIN<출력 전압 VOUT의 경우에는, PNP 트랜지스터 Q1의 콜렉터 전류<NPN 트랜지스터 Q5의 콜렉터 전류로 되어서 컨덴서 C의 방전이 행해진다(도 5 점선 화살표). 컨덴서 C의 충방전에 의해 입력 전압 VIN과 동일한 VOUT을 출력할 수 있다.

한편, 홀드를 실행하는 홀드 기간에는, 스위치 SW8이 오프로 된다. 따라서, PNP 트랜지스터 Q1, Q2, Q3, Q4, NPN 트랜지스터 Q5, Q6, Q9, Q10은 오프로 된다. 컨덴서 C에는 샘플링에 의해 충전된 홀드 직전의 전압이 유지된다. 홀드 기간에서는 컨덴서 C, 저항 R25, NPN 트랜지스터 Q7, Q8, 전류원 I8 등의 경로의 전류가 흘러서, 샘플링한 전압이 출력 전압 VOUT으로서 출력된다.

덧붙여서, 도 5에서는 컨덴서 C를 집적 회로의 외부에 외부 부착하는 경우를 나타내었지만, 집적화 가능한 용량이라면 상술한 바와 같이, 집적 회로 내에 컨덴서 C를 내장하여도 된다.

이상, 설명한 바와 같은 종래의 샘플/홀드 회로에서는, 컨덴서에 충전된 전압은 장시간의 홀드에 의해 방전한다. 예를 들면, 샘플/홀드 회로(500)에서 컨덴서 C의 단자 전압은, 전류원 I8로부터 볼 때, NPN 트랜지스터 Q7, Q8의 전류 증폭률의 곱(1/hFE×1/hFE)에 따라 감소한다. 이와 같이, 시간의 경과와 함께 샘플링한 전압이 저하되어서 출력 전압 VOUT을 위한 홀드 전압으로서 사용할 수 없게 된다는 문제가 있었다.

또한, 샘플링한 전압을 홀드하는데 컨덴서를 사용하기 때문에, 장시간 홀드하기 위해서는, 대용량의 컨덴서가 필요하였다. 따라서, 컨덴서를 집적 회로 내에 내장하는 경우에는 칩 면적 커진다는 문제가 있으며, 컨덴서를 외부 부착하는 경우에는 단자 수가 증가한다는 문제점이 있었다.

본 발명은, 샘플링한 전압을 저하시키지 않고 홀드하는 것이 가능한 샘플/홀드 회로를 제공하는 것을 목적으로 한다.

본 발명에 따른 주된 발명은, 한쪽 전압과 다른쪽 전압 간의 대소를 비교하는 비교 회로와, 미리 정해진 기간에, 상기 비교 회로의 비교 출력에 따라, 상기 비교 출력과 대응하는 디지털 값을 아날로그 값으로 변환하여, 상기 미리 정해진 기간의 경과 시의 상기 아날로그 값을 유지하고, 상기 아날로그 값을 상기 한쪽 전압에 대응하는 상기 다른쪽 전압으로서 출력하는 변환 회로와, 상기 미리 정해진 기간에, 상기 변환 회로에 의한 디지털 값으로부터 아날로그 값으로의 변환 동작을 가능하게 하는 제어 회로를 구비한 것을 특징으로 한다.

본 발명의 다른 특징은, 첨부한 도면 및 본 명세서의 기재에 의해 분명해질 것이다.

〈실시예〉

===샘플/홀드 회로의 적용 예===

이하, 본 발명의 샘플/홀드 회로를 텔레비전 수상기에 적용한 경우에 대하여 설명한다.

도 4는, SECAM 방식의 신호의 디코드를 행하는 경우에 대하여 설명하기 위한 블록도이다. SECAM 방식이란, 프랑스 등의 컬러 텔레비전 수상기의 표준 규격이며, 2개의 색차 신호를 주사선마다 주파수 변조하여 다중화하는 방식이다.

이 SECAM 방식의 주파수 조정 회로는, 샘플/홀드 회로(100), Bell 필터(200), SECAM 색 복조 회로(300), 검파 회로(400), Bell 필터(200)로의 입력을 전환하는 스위치 SW7을 구비하고 있다.

텔레비전 수상기에서의 수직 기간에서는 SECAM 방식의 색 신호 처리가 행해진다. 이 때, 스위치 SW7은 SECAM VIDEO 측으로 전환되며, SECAM VIDEO 신호(『텔레비전 신호』)가 Bell 필터(『필터』)(200)에 입력된다. Bell 필터(200)란, 센터가 4.286㎒인 밴드패스 필터이다. SECAM VIDEO 신호로부터 Bell 필터(200)에 의해 추출된 SECAM의 색 신호는, SECAM 색 복조 회로(300)에 입력된다.

그러나, SECAM 방식의 텔레비전 수상기에서는 제조 상에 있어서, 이 Bell 필터(200)의 센터 주파수에 변동이 있다. 그러나, 이 Bell 필터(200)의 센터 주파수 는, SECAM 방식과 동일한 주사선 수, 필드 수를 갖는 PAL 방식에 이용되는 fsc 클럭(서브 캐리어 주파수)(『소정의 신호』)의 4.43㎒의 사인파를 이용함으로써, 조정하는 것이 가능하다.

이 조정은, 영상 신호가 없는 수직 귀선 기간에 fsc 클럭의 신호를 검파하고, 그 검파 결과의 전압으로부터 센터 주파수를 맞춤함으로써 행해진다. 도 4에서 수직 귀선 기간이 개시하면, 스위치 SW7이 fsc 클럭측으로 전환된다. 그리고, Bell 필터(200)를 통과한 fsc 클럭의 사인파와, Bell 필터(200)를 통과하지 않은 fsc 클럭의 사인파의 검파가 검파 회로(400)에 의해 행해진다. 검파 회로(400)의 검파 결과인 전압은, 샘플/홀드 회로(100)의 입력 전압 VIN(『한쪽 전압』)으로서 공급되며, 샘플/홀드 회로(100)의 출력 전압 VOUT(『다른쪽 전압』)을 Bell 필터(200)에 센터 주파수 조정 신호로서 피드백한다. 이상의 구성에 의해, Bell 필터(200)의 센터 주파수의 자동 조정을 행할 수 있다.

이 주파수 조정에서는, 샘플링을 행하는 샘플 기간인 수직 귀선 기간에 대하여, 홀드를 행하는 홀드 기간이 1 수직 기간(약 1.6㎳)으로 길기 때문에, 다음 수직 귀선 기간까지 홀드를 행하기 위해서는, 홀드 전압의 저하가 없는 샘플/홀드 회로(100)가 필요하다. 따라서, 본 발명의 샘플/홀드 회로(100)를, 이 SECAM 방식의 신호의 디코드 처리에 적용하면, 전압의 저하가 없는 홀드를 행할 수 있다.

===샘플/홀드 회로(100)의 구성===

도 1은, 본 발명의 샘플/홀드 회로(100)의 회로 블록도의 일례이다.

본 발명의 샘플/홀드 회로(100)는, 비교 회로(20), 타이밍 펄스 발생 회로 (10), D/A 변환 회로(30), 선택 회로(40), 제어 회로(70)를 구비하고 있다.

타이밍 펄스 발생 회로(10)에는, 기준 클럭인 CLK1과, 샘플링을 개시하기 위한 신호인 START 신호가 입력된다. 그리고, 타이밍 펄스 발생 회로(10)는, 샘플 기간과 홀드 기간을 전환하는 신호인 S/H 신호와, D/A 변환 개시를 나타내는 신호인 H_START 신호를 출력한다. S/H 신호는 "LOW"로 샘플 기간을 나타내며, "HIGH"로 홀드 기간을 나타내는 신호이다.

비교 회로(20)는, 예를 들면 컨덴서를 갖는 샘플/홀드 회로(『유지 회로』)를 구비하고 있다. 이 샘플/홀드 회로로서는, 예를 들면 컨덴서 C를 이용한 종래의 샘플/홀드 회로(500)를 이용하는 것이 가능하다. 그 경우, 컨덴서 C는, 후술하는 D/A 변환 기간 B의 단시간 동안 홀드할 수 있으면 되기 때문에, 예를 들면 50㎊ 정도의 소용량이어도 된다. 따라서, 도 1의 샘플/홀드 회로(100) 전체를 집적화하는 것이 가능하게 된다.

비교 회로(20) 내에서는 타이밍 펄스 발생 회로(10)로부터 입력되는 S/H 신호가, 도 3에서의 샘플 기간 A(『소정 기간』)에서 "LOW"로 되는 기간에, 입력 전압 VIN과 컨덴서 C의 전압이 동일하게 되도록, 컨덴서 C에 충전 혹은 방전이 행해진다.

또한, 비교 회로(20)는, S/H 신호가 "HIGH"인 홀드 기간에, 컨덴서 C에 샘플링된 값을 홀드함과 함께, D/A 변환 회로(30)로부터 출력되는 DA_OUT(『다른쪽 전압』)과 입력 전압 VIN 간의 대소의 비교를 행하여, "HIGH" 또는 "LOW"의 비교 결과인 COMP 신호로서 출력한다. 또한, 컨덴서 C에 의한 샘플/홀드 전압은, S_OUT으 로서 출력된다.

제어 회로(70)는, 입력되는 CLK2와 H_START 신호에 따라, D/A 변환 회로(30)의 동작 제어를 행한다. CLK2는, D/A 변환 회로(30)의 동작 클럭이며, CLK1에 동기한 고주파수, 예를 들면 CLK1의 8배의 주파수의 클럭이다.

또한, 제어 회로(70)는, DH 발생부(80)를 구비하고 있고, DH 발생부(80)는, HSTA-RT 신호에 기초하여 D/A 변환을 행하는 기간(『미리 정해진 기간』)을 나타내는 DH 신호(『제어 출력』)를 출력한다. DH 신호는, "LOW"일 때 D/A 변환 회로(30)에서 D/A 변환 동작을 가능하게 하는 신호이다.

D/A 변환 회로(『변환 회로』)(30)는, D/A 컨버터(『아날로그 변환 회로』 및 『아날로그 유지 회로』)(50)와, 컨버터 컨트롤러(『설정 회로』)(60)를 구비하고 있다.

컨버터 컨트롤러(60)는, DH 신호가 "LOW"인 기간에, 비교 회로(20)의 출력 COMP 신호를 D/A 컨버터(50)의 비트 수에 따른 디지털 값, 예를 들면 6 비트인 경우 디지털 값 D1∼D6으로 설정하고, D/A 컨버터(50)로 출력한다. 이 비교 회로(20)와 컨버터 컨트롤러(60)에 의한 구성(『검출 회로』)에 의해, 입력 전압 VIN과 동일한 아날로그 값에 대한 디지털 값을 검출할 수 있다.

D/A 컨버터(50)는, 컨버터 컨트롤러(60)의 출력인 디지털 값 D1∼D6을 아날로그 값으로 변환하여, DA_OUT로서 출력한다. 덧붙여서, 비교 회로(20)에서 전체 비트의 비교가 종료되어, 디지털 값 D1∼D6이 확정되면, 이 값을 레지스터 등에 보유해둠으로써 D/A 컨버터(50)에 의해 아날로그 값 DA_OUT의 출력을 유지할 수 있 다.

선택 회로(40)는, DH 신호가 "HIGH"인 기간에 S_OUT을, DH 신호가 "LOW"인 기간에 DA_OUT을 선택하여 출력 전압 VOUT으로서 출력한다.

===D/A 컨버터(50)의 구성예===

도 2는, 본 발명의 샘플/홀드 회로(100)에 사용되는 D/A 컨버터(50)의 구성을 도시하는 도면이다. 덧붙여서, 본 실시예에서는 디지털 값이 6 비트인 경우에 대하여 설명한다. D/A 컨버터(50)는, 저항 R1∼R11, 스위치 SW1∼SW6, 전류원 I1∼I6에 의해 구성되어 있다.

도 2에 도시한 바와 같이, 전원 전압(VCC)과 DA_OUT 사이에, 저항 R1, R3, R5, R7, R9, R11과 저항 R2, R4, R6, R8, R10이, 사다리형으로 접속되어 있다. 저항 R2, R4, R6, R8, R10의 양단에는 각각 스위치 SW1∼SW6을 통해 전류원 I1∼I6의 비접지측의 일단이 접속되어 있다. 이 스위치 SW1∼SW6의 온, 오프는, 컨버터 컨트롤러(60)로부터 입력되는 디지털 값 D1∼D6의 "HIGH", "LOW"에 따라 전환된다. 예를 들면, 디지털 값(D1, D2, D3, D4, D5, D6)이 (1, 0, 0, 0, 0, 0)인 경우에는, SW1이 온으로 되고, SW2∼SW6이 오프로 된다. 이 디지털 값 D1∼D6은, 컨버터 컨트롤러(60)로부터, 예를 들면 상위 비트측으로부터 순차적으로 1 비트마다 변경되어, 입력된다.

DA_OUT은, 스위치 SW1∼SW6의 온, 오프에 따라 출력되는 아날로그 값의 전압이다. 이 아날로그 값은, 전원 전압(VCC)으로부터 소정의 저항 R1∼R11 분만큼 전 압 강하한 값이며, 스위치 SW1∼SW6의 온, 오프에 의해 2⁶가지(64가지)의 조합으로 된다.

출력된 DA_OUT은, 비교 회로(20)에 의해 입력 전압 VIN과의 비교가 행해진다. 그 대소의 비교 결과에 기초하여 디지털 값 D1∼D6은 변경되고, 재차 D/A 컨버터(50)에 입력된다. 이와 같이, 스위치 SW1∼SW6의 온, 오프에 의해 출력되는 DA_OUT을 입력 전압 VIN과 비교하여, 그 대소의 결과를 입력되는 디지털 신호 D1∼D6의 값에 반영시킨다.

비교 회로(20)에서의 대소의 비교는, 디지털 값 D1∼D6에 상당하는 비트 수, 즉 6회 행해지며, 전 비트 수의 비교가 종료되면 DA_OUT이 입력 전압 VIN과 동일하게 되는 디지털 값 D1∼D6이 얻어진다. 이 전체 비트의 비교가 종료된 결과의 디지털 값 D1∼D6을 유지해둠으로써, 샘플링한 아날로그 값을 D/A 컨버터(50)로부터 저하시키지 않고 출력하는 것이 가능하다. 즉, D/A 컨버터(50)는, 부정(不定)의 디지털 값 D1∼D6을 대응하는 아날로그 값으로 변환함과 함께, 디지털 값 D1∼D6이 결정되면, 아날로그 값 DA_OUT의 출력을 유지할 수 있다.

이상의 구성에 의해, D/A 변환 중에는, DA_OUT과 입력 전압 VIN을 동일한 값으로 근접시키는 샘플링을 행하고, D/A 변환 후에는, 샘플링 결과의 디지털 값 D1∼D6을 유지함으로써, DA_OUT을 홀드할 수 있다. 디지털 값이 6 비트 외에, 예를 들면 8 비트인 경우에는, 디지털 값을 D1∼D8로 하고, 각각에 대응하는 스위치와 저항을 설치함으로써 마찬가지로 D/A 변환을 행할 수 있다.

===샘플/홀드 회로(100)의 동작===

도 3은, 샘플/홀드 회로(100)의 동작을 설명하기 위한 타임차트이다. 먼저, 타이밍 펄스 발생 회로(10)에 기준으로 되는 클럭 CLK1과 샘플링을 개시하기 위한 신호인, START 신호가 입력된다. 도 4에 나타낸 샘플/홀드 회로(100)의 사용예의 경우에서는, 클럭 CLK1은, 예를 들면 주파수 fH의 수평 동기 신호 Hsync이며, START 신호는 수직 동기 신호 Vsync로 된다.

이 CLK1의 상승과 START 신호의 "LOW"에 기초하여, S/H 신호가 "LOW"로 되어서 샘플 기간으로 된다. 예를 들면, 도 3에서 샘플 기간 A는 샘플링 개시 이후부터의 3fH이며, 그것 이외에는 홀드 기간이다.

샘플 기간 A 동안, 비교 회로(20) 내의 컨덴서 C에 의해 샘플링이 행해진다. S_OUT은, 비교 회로(20)로부터 출력되는 컨덴서 C의 샘플/홀드 전압이다. 샘플 기간 A에서 컨덴서 C의 전압이 입력 전압보다 낮은 경우에는, 입력 전압 VIN과 동일하게 되도록 컨덴서 C에 충전이 행해진다(도면의 실선부). 한편, 컨덴서 C의 전압이 입력 전압보다 높은 경우에는, 입력 전압 VIN과 동일하게 되도록 방전이 행해진다(도면의 점선부).

3fH의 샘플 기간 A가 종료되면, S/H 신호가 "HIGH"로 되어서 홀드 기간으로 된다. 비교 회로(20) 내의 샘플/홀드 회로(500)에서는 홀드가 행해진다. 덧붙여서, 이 경우 컨덴서 C를 사용하여 샘플/홀드를 행하고 있기 때문에, 샘플/홀드 전압을 나타내는 S_OUT은 시간과 함께 저하된다.

또한, 샘플 기간 A의 종료, 즉 S/H 신호의 상승과 동시에, 타이밍 펄스 발생 회로(10)로부터 D/A 변환 개시를 나타내는 H_START의 펄스가 제어 회로(70)로 출력된다.

제어 회로(70)는, H_START의 펄스를 입력함으로써, DH 발생부(80)로부터 출력되는 DH 신호를 "LOW"로 한다. 이 DH 신호가 "LOW"인 기간, 즉 도 3에서의 D/A 변환 기간 B 동안 D/A 변환 회로(30)에 의해, D/A 변환을 이용한 샘플링이 행해진다. 이 D/A 변환은, CLK2의 클럭에 따라 디지털 신호 D1∼D6을 1 비트씩 변경하여 행해진다. 즉, 디지털 신호 D1∼D6이 6 비트인 경우, D/A 변환 기간 B는 CLK2의 6 클럭분으로 된다.

DA_OUT은, D/A 컨버터(50)로부터 출력되는 아날로그 값이다. D/A 변환 기간 B에서는, DA_OUT과 입력 전압 VIN 간의 대소 비교가 1 비트마다 6 비트분 반복됨으로써, 입력 전압 VIN과 동일하게 될 때까지 DA_OUT이 계단 형태로 증감한다. 도 3에서는, D/A 변환 기간 B의 개시 시에 DA_OUT이 입력 전압 VIN보다 낮기 때문에, DA_OUT은 계단 형태로 증가되고 있다. 반대로, D/A 변환 기간 B의 개시 시에 DA_OUT이 입력 전압 VIN보다 높은 경우에는, DA_OUT은 계단 형태로 감소된다.

D/A 변환 기간 B가 종료, 즉 DH 신호가 "HIGH"로 되면, DA_OUT은 D/A 변환 기간 B 종료 전의 값으로 홀드된다.

VOUT은, 선택 회로(40)로부터 출력되는 출력 전압이다. 이 VOUT은, DH 신호에 의해 전환된다. 선택 회로(40)는, DH 신호가 "LOW", 즉 D/A 변환 기간 B에서는 DA_OUT이 확정되어 있지 않기 때문에, S_OUT을 출력하고, DH 신호가 "HIGH"로 되었을 때 DA_OUT을 출력한다.

이와 같이, 본 발명의 샘플/홀드 회로(100)는, 샘플 기간 A에서는 비교 회로(20) 내의 컨덴서 C를 이용한 샘플/홀드 회로를 이용하여 샘플링을 행한다. 그리고, 샘플 기간 A의 종료 후에는, 컨덴서 C에서 홀드를 행함과 함께, 입력 전압 VIN과 소정의 아날로그 값 간의 대소에 대응한 디지털 값의 D/A 변환을 이용한 샘플링을 행한다. 그리고 D/A 변환 후, 확정된 디지털 값에 대응하는 아날로그 값 DA_OUT을 컨덴서 C에 의해 샘플/홀드된 S_OUT으로 전환하여 출력한다.

이상 설명한 바와 같이, 본 발명의 샘플/홀드 회로(100)는, D/A 변환을 이용하여 샘플/홀드 동작을 행하기 때문에, 저하되지 않는 홀드 전압을 얻을 수 있다. 이것에 의해, 홀드 전압을 사용하는 회로에서는, 변동이 없는 신호 출력을 얻을 수 있다. 이 D/A 변환에 의한 샘플링은 디지털 값을 상위 비트측으로부터 순차적으로 변경함으로써 효과적으로 행할 수 있다.

또한, D/A 변환 회로(30)로서, "HIGH" 또는 "LOW"의 신호를 대응하는 디지털 값으로 변환하는 컨버터 컨트롤러(60)와, 그 디지털 값을 아날로그 값으로 변환하는 D/A 컨버터(50)를 이용하기 때문에, 간소한 구성으로 효과적으로 홀드 전압의 저하를 없앨 수 있다.

또한, 아날로그 값과 입력 전압 VIN 간의 대소의 비교 결과를 디지털 값의 설정에 이용함으로써, 입력 전압 VIN과 동일한 아날로그 값에 대응하는 디지털 값을 검출할 수 있다.

또한, D/A 변환 중의 출력 VOUT을 보간하는 유지 회로에 의해, D/A 변환 회로(30)가 부정(不定)의 값을 출력하는 것을 방지할 수 있다.

덧붙여서, 보간하는 유지 회로에는, 컨덴서 C를 사용하는 종래의 샘플/홀드 회로(500)를 사용할 수 있기 때문에, 본 발명의 샘플/홀드 회로(100)를 간소화하여서 실현할 수 있다. 이 경우, D/A 변환 중에만 홀드할 수 있으면 되기 때문에, 소용량의 컨덴서 C를 사용할 수 있어서, 칩 면적을 크게 하지 않고, 샘플/홀드 회로(100) 전체를 집적화할 수 있다.

또한, 본 발명의 샘플/홀드 회로(100)를, Bell 필터(200)의 주파수 조정용으로 사용함으로써, 수직 귀선 기간에 샘플링한 전압을 저하하지 않고 다음 수직 귀선 기간까지 홀드해둘 수 있기 때문에, Bell 필터의 센터 주파수를 효과적으로 자동 조정할 수 있다.

이상, 본 발명의 실시예에 대하여, 그 실시예에 기초하여 구체적으로 설명하였지만, 이것에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위 내에서 여러가지로 변화 가능하다. 예를 들면, 비교 회로(20)에 구비되는 샘플/홀드 회로는, 컨덴서 C를 사용하지 않고 샘플/홀드의 동작을 가능하게 한 구성으로 하여도 되며, 컨덴서 C를 사용하였다고 하여도 종래의 샘플/홀드 회로(500) 이외의 구성으로 하여도 된다.

본 발명에 따르면, 샘플링한 전압을 저하시키지 않고 홀드할 수 있다.

Claims

한쪽 전압과 다른쪽 전압 간의 대소를 비교하는 비교 회로와,

미리 정해진 기간에, 상기 비교 회로의 비교 출력에 따라, 상기 비교 출력과 대응하는 디지털 값을 아날로그 값으로 변환하여, 상기 미리 정해진 기간의 경과 시의 상기 아날로그 값을 유지하고, 상기 아날로그 값을 상기 한쪽 전압에 대응하는 상기 다른쪽 전압으로서 출력하는 변환 회로와,

상기 미리 정해진 기간에, 상기 변환 회로에 의한 디지털 값으로부터 아날로그 값으로의 변환 동작을 가능하게 하는 제어 회로

를 구비한 것을 특징으로 하는 샘플/홀드 회로.
제1항에 있어서,

상기 변환 회로는,

상기 비교 회로의 비교 출력을 대응하는 상기 디지털 값으로 설정하는 설정 회로와,

상기 디지털 값을 상기 아날로그 값으로 변환하는 D/A 컨버터

를 갖는 것을 특징으로 하는 샘플/홀드 회로.
제1항 또는 제2항에 있어서,

상기 미리 정해진 기간보다 전의 소정 기간에서, 상기 한쪽 전압을 샘플/홀 드하는 유지 회로와,

상기 제어 회로의 제어 출력에 따라, 상기 미리 정해진 기간에, 상기 변환 회로의 출력 대신 상기 유지 회로에 의한 샘플/홀드 전압을 출력하는 선택 회로

를 구비한 것을 특징으로 하는 샘플/홀드 회로.
제3항에 있어서,

상기 유지 회로는,

상기 한쪽 전압을 샘플/홀드하기 위한 컨덴서를 갖는 것을 특징으로 하는 샘플/홀드 회로.
제1항에 있어서,

텔레비전 신호와 소정의 신호를 수직 귀선 기간에 전환하여 입력하는 필터를 통과한 상기 소정의 신호와, 상기 필터를 통과하지 않은 상기 소정의 신호를 검파하는 검파 회로의 출력 결과를 상기 한쪽 전압으로 하며, 상기 다른쪽 전압을 상기 필터의 주파수 조정용 신호로서 상기 필터에 공급하는 것을 특징으로 하는 샘플/홀드 회로.
제2항에 있어서,

텔레비전 신호와 소정의 신호를 수직 귀선 기간에 전환하여 입력하는 필터를 통과한 상기 소정의 신호와, 상기 필터를 통과하지 않은 상기 소정의 신호를 검파 하는 검파 회로의 출력 결과를 상기 한쪽 전압으로 하며, 상기 다른쪽 전압을 상기 필터의 주파수 조정용 신호로서 상기 필터에 공급하는 것을 특징으로 하는 샘플/홀드 회로.
한쪽 전압과 다른쪽 전압 간의 대소를 비교하는 비교 회로와,

상기 비교 회로의 비교 출력에 기초하여, 복수 비트로 이루어지는 디지털 값의 각 비트의 값을 상위 비트측으로부터 순차적으로 설정하여 출력하는 설정 회로와,

상기 설정 회로로부터 출력된 상기 디지털 값을 대응하는 아날로그 값으로 D/A 변환하여 상기 다른쪽 전압으로서 출력하는 D/A 컨버터

를 구비하며,

상기 비교 회로에서 상기 복수 비트의 횟수 비교가 종료된 후의, 상기 다른쪽 전압을 유지하는 것을 특징으로 하는 샘플/홀드 회로.
제7항에 있어서,

미리 정해진 기간에, 상기 설정 회로 및 상기 D/A 컨버터의 동작을 가능하게 하는 제어 회로와,

상기 미리 정해진 기간보다 전의 소정 기간에서, 상기 한쪽 전압을 샘플/홀드하는 유지 회로와,

상기 제어 회로의 제어 출력에 따라, 상기 미리 정해진 기간에, 상기 다른쪽 전압 대신 상기 유지 회로에 의한 샘플/홀드 전압을 출력하는 선택 회로

를 구비한 것을 특징으로 하는 샘플/홀드 회로.
제8항에 있어서,

상기 유지 회로는,

상기 한쪽 전압을 샘플/홀드하기 위한 컨덴서를 갖는 것을 특징으로 하는 샘플/홀드 회로.
제7항 내지 제9항 중 어느 한 항에 있어서,

텔레비전 신호와 소정의 신호를 수직 귀선 기간에 전환하여 입력하는 필터를 통과한 상기 소정의 신호와, 상기 필터를 통과하지 않은 상기 소정의 신호를 검파하는 검파 회로의 출력 결과를 상기 한쪽 전압으로 하며, 상기 다른쪽 전압을 상기 필터의 주파수 조정용 신호로서 상기 필터에 공급하는 것을 특징으로 하는 샘플/홀드 회로.
디지털 값을 대응하는 아날로그 값으로 변환하여 출력하는 아날로그 변환 회로와,

상기 디지털 값을 변경하여 출력함과 함께, 샘플될 입력 전압과 상기 아날로그 값이 동일하게 되는 상기 디지털 값을 검출하는 검출 회로와,

검출된 상기 디지털 값에 대응하는 상기 아날로그 값을 유지하는 아날로그 유지 회로를 구비하는 것을 특징으로 하는 샘플/홀드 회로.
제11항에 있어서,

상기 검출 회로는,

상기 입력 전압과 상기 아날로그 값 간의 대소를 비교하는 비교 회로와,

상기 비교 회로의 비교 출력을 대응하는 상기 디지털 값으로 설정하고 상기 아날로그 변환 회로로 출력하는 설정 회로

를 갖는 것을 특징으로 하는 샘플/홀드 회로.
제11항 또는 제12항에 있어서,

텔레비전 신호와 소정의 신호를 수직 귀선 기간에 전환하여 입력하는 필터를 통과한 상기 소정의 신호와, 상기 필터를 통과하지 않은 상기 소정의 신호를 검파하는 검파 회로의 출력 결과를 상기 입력 전압으로 하며, 상기 아날로그 값을 상기 필터의 주파수 조정용 신호로서 상기 필터에 공급하는 것을 특징으로 하는 샘플/홀드 회로.