PRÚCESO PARA UNA SEÑAL DE DIFERENCIA DE COLOR
CAMPO DE LA INVENCIÓN Un monitor de un receptor de televisión puede aceptar señales de entrada de video de definición estándar, con una frecuencia de exploración horizontal de 1 5.734 KHz (1 H) o señales de definición más alta con una frecuencia de exploración mayor de 2.14 H nominal o aproximadamente de 33.6 KHz. Las señales de entrada 1 H o de definición estándar SD, se procesan para permitir el despliegue a una frecuencia de exploración doble de 2H. Las señales de entrada de alta definición con frecuencias de exploración horizontal ligeramente mayores a 2H se procesan por medio de circuitos análogos y entonces se despliegan. En este monitor del ^receptor, debido a que el despliegue opera con una frecuencia de exploración en el orden del doble de la proporción de definición estándar, estas señales SD requieren una conversión ascendente para formar una señal de proporción de exploración de frecuencia doble antes del despliegue. Típicamente, las señales SD están codificadas con información de color de conformidad con la NTSC estándar, de este modo antes de una conversión ascendente, es necesario decodificar la señal NTSC en sus componentes de luminiscencia y color, a los cuales entonces se les asignan valores numéricos para formar una corriente de bits de señal digital. Esta corriente de bits digital 1 H se procesa por medio de un desentrelazador, el cual quita el entrelazado o convierte en forma ascendente la corriente de bits con el fin de formar una señal para despliegue en una frecuencia de exploración de 2H . La señal de frecuencia doble resultante se convierte de digital a análoga para formar una señal 2H análoga para un proceso y despliegue análogo posterior.
BREVE DESCRIPCIÓN DE LA INVENCIÓN En una operación de despliegue con una frecuencia de exploración en el orden del doble de la proporción de definición estándar, las señales de definición estándar requieren una conversión ascendente para permitir su despliegue. La conversión ascendente o desentrelázado, por lo general se lleva a cabo con señales de componentes análogas, a las cuales se les asignan valores numéricos y entonces se desentrelazan y se convierten en forma ascendente. Antes de la asignación con valores numéricos, las señales de componentes análogas se sujetan para establecer potenciales de referencia, los cuales por ejemplo, centran las señales de diferencia de color dentro del intervalo de conversión del convertidor análogo a digital. Además se deriva un control de ganancia automático, AGC, desde la señal de luminiscencia para asegurar esencialmente amplitudes de señal constantes que se acoplan para una conversión digital . El proceso de sujeción involucra cargar o descargar un sujetador o capacitor de acoplamiento por un intervalo corto de tiempo durante un intervalo de bloqueo horizontal (o vertical). La impedancia de la fuente de la señal, el dispositivo de sujeción y la amplitud de señal influencian en el proceso de carga/descarga y pueden provocar un desplazamiento de bajo voltaje o error que se introduzca en el intervalo de sujeción. Evidentemente cuando un sistema emplea sujetadores de sucesión y está cada uno activo durante el mismo intervalo de tiempo, los errores de sujeción tienden a acumularse. Ya que las señales R-Y, B-Y de diferencia de color se añaden a la señal Y de luminiscencia para formar las señales de control de despliegue roja, verde y azul, cualesquiera errores de desplazamiento en estas señales, producen errores en la entrega del color, en la saturación de color y afecta la temperatura del color o puntos blancos de la imagen del despliegue. Por ejemplo, un pequeño error de desplazamiento positivo en las señales de diferencia de color roja y azul, produce ligeros niveles más altos para las señales de control roja y azul, y un nivel ligeramente menor para la señal de control verde, debido a que él verde está formado al sumar la señal Y de luminiscencia con las señales (-Pr y -Pb) de diferencia de color invertido. De este modo, se req uiere un arreglo de sujeción de diferencia de color que fije de manera exacta el intervalo de bloqueo al centro del intervalo del convertidor análogo a digital y evite la introducción de errores de desplazamiento, de manera particular en sistemas con sujetadores en cascada.
BREVE DESCRIPCIÓN PE LOS DIBUJOS La Figura 1 es un diagrama esquemático en bloque simplificado que muestra varios arreglos inventivos en un despliegue de monitor de un receptor. Las Figuras 2 (A-E) muestran las señales de diferencia de luminiscencia y color y su relación de tiempo para diversos impulsos de sujeción. La Figura 3 es un diagrama esquemático que muestra con detalle diversos arreglos inventivos del bloque 400 de la Figura 1.
DESCRIPCIÓN DETALLADA DE LA INVENCIÓN La Figura 1, presenta un diagrama esquemático en bloque de un despliegue del monitor de un receptor con conversión ascendente de frecuencia de exploración. El despliegue puede aceptar diversas señales de entrada de video, ya sea de alta definición o estándar con una frecuencia de exploración nominal de 1H o nominalmente de 2.14H, en donde la definición estándar o señales de entrada 1H se procesan para permitir el despliegue a una proporción doble de frecuencia. Las señales de definición estándar se introducen al circuito U1 integrado del procesador de video, por ejemplo el Toshiba tipo TA1276, por medio de una matriz SM de selección. El selector SM permite la selección del usuario desde varias fuentes, por ejemplo, una señal IF o RF demodulada, una señal de componente Y C externa, que comprende una subportadora de luminiscencia y codificada, o señales codificadas NTSC. La señal NTSC compuesta externa se filtra al principio en peine para producir una subportadora de luminiscencia separada y codificada antes de la matriz SM de selección. De este modo, la entrada SD al procesador U1 de video es en la forma de los componentes de la subportadora de luminiscencia y codificada, conocidos como video YC o S. El procesador U1 de video incluye un separador SS de sincronización y un decodif icador NTSC y un arreglo de matriz, el cual decodifica y forma las señales de diferencia de color, por ejemplo R-Y, y B-Y o Pr y Pb. La luminiscencia o entrada de señal Y se acopla por medio del separador SS de sincronización, el cual proporciona impulsos de sincronización (1H) separados en la clavija 18 del IC U1. La señal de luminiscencia con impulsos de sincronización se extrae en la clavija 4 y se acopla a un conmutador sobrepuesto o circuito U2 integrado para conmutador de matriz, por ejemplo el Toshiba tipo TA1287F, por medio de un ventajoso tensor de impulso de sincronización con puerta. La información de la guía de video se genera por medio de un módulo de circuito Gemstar™ y se acopla como señales de rojo, verde y azul junto con una señal de conmutación rápida (FSW), para procesarla como un despliegue de pantalla (OSD) por medio del conmutador IC U2 sobrepuesto, antes de la conversión ascendente. La conmutación o superposición mezclada de la señales OSD Gemstar™ se lleva a cabo por medio del IC U2, la cual además también proporciona una matriz la cual convierte las señales OSD roja, verde y azul (RGB) originadas GemStar™ en componentes de luminiscencia y diferencia de color, por ejemplo Y R-Y B-Y, Y Pr Pb, YUV o YIQ.
Las salidas desde el conmutador IC U2 sobrepuesto se acoplan por medio de otra circuitería ventajosa, y que se describe más adelante, a un decodificador IC U3 digital, por ejemplo el Samsung tipo KS0127B. El circuito U3 integrado asigna valores numéricos a las señales de coloración y luminiscencia recibidas del conmutador U2 sobrepuesto y forma una corriente de datos que conforma al CCIR estándar 656. En este sistema de despliegue de monitor del receptor, la fuente principal de las señales de sincronización horizontal y vertical se selecciona para que sean señales de sincronización extraídas desde la entrada de señal de luminiscencia para un decodificador U3 digital. La corriente de bits de señal de componente asignada con valores numéricos (Bs) se acopla a un sistema de desentrelazado que comprende un circuito U4 integrado de desentrelazado, por ejemplo el Génesis Micro tipo gmVLX1A-X y un controlador IC U6 de modo de película, por ejemplo Génesis Micro tipo gmAFMC. El circuito U6 integrado se controla por y se comunica con un controlador U8 de caja por medio de la barra colectora l2C, sin embargo la comunicación entre el IC U4 y el IC U6 se efectúa por medio de una barra colectora de datos separada. El desentrelazado se inicia dentro del IC U4, el cual examina la corriente de datos de video del componente entrante para determinar el mejor método para construir las líneas interpoladas antes de almacenar cada campo en una memoria IC U5 SGRAM de 32 bits, por ejemplo la AMIC tipo A45L9332. En caso de que no se detecte movimiento, el sistema repite la información desde el campo anterior para proporcionar un cuadro completo de video de no movimiento. Sin embargo, en caso de que se detecte movimiento, se aplica una filtración vertical/temporal usando líneas y campos alrededor de la línea 5 interpolada para proporcionar una señal interpolada esencialmente libre de artefactos de movimiento. El controlador IC, U6 de modo de película, detecta la presencia de señales de video que se originan desde la película de 24 Hz al controlar los artefactos de movimiento por la presencia de una variación cíclica que se presenta a una 10 proporción del campo 5. Esta proporción de repetición del campo 5 resulta del así llamado proceso de telecine de tracción descendente 3:2 utilizado para formar una proporción de despliegue nominal de v , 60Hz por medio de la duplicación cíclica de campos individuales desde el original de la película de 24 cuadros por segundo. De este 15 modo, al haber detectado el material original de la película, la señal interpolada se puede ensamblar con líneas temporalmente correctas desde un campo anterior. El video digital de proporción de exploración 2H resultante, en la forma de tres corrientes de datos de 8 bits (Y, Cr y Cb) se extraen desde el IC U4 de desentrelazado y se v .,. 20 acopla para una conversión digital a análoga y para un proceso de señal análoga antes de un despliegue posterior. Dentro del conmutador U2 sobrepuesto la señal Ys+ de luminiscencia se sujeta durante el intervalo de cubierta trasera a un voltaje de aproximadamente 4.7 voltios antes de ser extraída en la 25 clavija 14, como se ilustra en la Figura 2A. La sujeción de impulso de sincronización se proporciona en el electrodo emisor del transistor Q2, el cual está acoplado con la unión del IC U2 y con el capacitor C1 de acoplamiento y remueve la amplitud de sincronización en exceso del valor nominalmente estándar. De este modo, con el intervalo de cubierta trasera de la señal Ys+ de luminiscencia de salida sujetada a 4.7 voltios, se debe presentar una inclinación de sincronización de amplitud estándar a un voltaje de aproximadamente 4.4 voltios (4.7 - 0.286 voltios). De este modo, cuando los impulsos de sincronización en el emisor del transistor Q2 tienen un potencial Vbe (voltaje emisor de base) abajo del voltaje de sujeción en la base del transistor Q2, se presenta una sujeción de sincronización. De este modo, para una amplitud de sincronización nominal, se requiere un voltaje de sujeción de 5.06 voltios en el transistor Q2 base y representa el voltaje de inclinación de sincronización más el Vbe del transistor Q2. Las señales de diferencia de color Pr y Pb, ilustradas en las Figuras 2C y 2D, respectivamente, se extraen desde el conmutador U2 sobrepuesto y las clavijas 13 y 15, respectivamente y se acoplan con los capacitares C41 y C42 del circuito 400 de sujeción de la invención, mostrado en la Figura 3. De los capacitores C41 y C42 las señales Pr y Pb de diferencia se aplican a las entradas respectivas de no inversión de los circuitos U41 y U42 integrados, por ejemplo los ST Microelectronics tipo TSH94, los cuales tienen alta velocidad, frecuencia de video y amplificadores operativos. Los amplificadores U41 y U42 operativos están conectados como seguidores de voltaje de ganancia de unidad y las señales Pr, Pb de salida respectiva por medio del grupo de resistores R51 y R52 para una conversión análoga a digital dentro del IC U3. Las uniones de los capacitores C41, C42 de entrada y las entradas de no inversión de los circuitos U41 U42 integrados también están conectados con terminales de salida de otros dos amplificadores U43 U44 operativos, pro ejemplos los ST tipo TSH94, los cuales, además de un desempeño de frecuencia de video, también incluyen una inhabilitación o un soporte por medio de una función. La función de inhabilitación se utiliza para encender los amplificadores U43 U44 operativos sólo durante un periodo t1 - t2 de impulso Hs de sujeción, el cual provoca que las uniones de los capacitores C41 C42 y las entradas de no inversión de los circuitos U41 U42 integrados asuman los voltajes respectivos en la salida de los IC U43 U44. Cuando los impulsos de sujeción están ausentes, la salida de los amplificadores U43 U44 operativos asumen una impedancia alta, la cual no descarga los voltajes impresos a través de los capacitares C41 C42 de acoplamiento y que están presentes en las entradas de los amplificadores U41, U42 operativos de diferencia de color. Los amplificadores U43, U44 operativos provistos de puertas están configurados como seguidores de voltaje con la entrada de no inversión de cada amplificador conectado con la terminal de salida de otros amplificadores U45 y U45 operativos, por ejemplo el National Semiconductor tipo LM324, los cuales también están configurados como seguidores de voltaje. Las entras de no inversión de los seguidores IC U45 y U46 de voltaje están acoplados con los rozadores de los potenciómetros R44, la referencia de sujeción Pr y la referencia de sujeción R48, Pb. Los potenciómetros están conectados en paralelo entre los voltajes Vt y B, con cada rozador desacoplado a tierra por medio de los capacitares C45, C45, respectivamente. Los voltajes Vt y Vb se originan por medio de los resistores R49, R50 desde las terminales de salida de los amplificadores U47 y U48 operativos, por ejemplo los de National Semiconductor tipo LM324, configurados como seguidores de voltaje. Las entradas de no inversión de los IC U47 y U48 están desacoplados a tierra por medio de los capacitores C47, C48, respectivamente y se suministran con los voltajes Vrt y Vrb de referencia desde un convertidor análogo a digital (ADC) que forma parte del decodif icador IC U3. Los voltajes Vrt y Vrb son voltajes de referencia estable generados dentro del decodificador IC U3 para su uso en cuantificar las entradas Ys + , pr, Pb de señal análoga. El voltaje Vrt representa la parte superior o voltaje máximo aplicado al convertidor análogo a digital y el voltaje Vrb de manera similar representa la parte inferior o voltaje mínimo aplicado como referencias para su cuantificación dentro del convertidor análogo a digital. Por ejemplo, hay que las señales Pr, Pb de coloración están dispuesto de manera simétrica aproximadamente en el eje de color cero, los voltajes Vrt y Vrb del cuantificador pueden ser iguales pero de valores opuesto. Las Figuras 2A, 2C y 2D ilustran señales de componentes análogas y como se describe en las mismas, estas señales están sujetadas para establecer potenciales de referencia antes de una conversión digital. Por ejemplo, de manera convencional, el componente Ys+ de señal de luminiscencia está sujetado al valor de referencia para traer los intervalos de bloque de la señal a un valor de voltaje requerido o determinado por medio del convertidor análogo a digital (ADC), conforme representa una luminiscencia esencialmente de cero o señal de nivel de bloqueo, al ignorar cualquier señal de instalación o componente de base. Típicamente, la sujeción de la señal de luminiscencia se presenta durante el período de cubierta trasera (t2 - t5) del intervalo de bloqueo horizontal (t0-t5) como se muestra en la Figura 2A y puede emplear un impulso de sujeción con el tiempo fijado como se ilustra por medio del impulso Bpc de sujeción de la Figura 2B. En una señal de luminiscencia ejemplif ¡cativa que tiene una imagen a una proporción de sincronización de 100:40 IRE, el bloqueo o el voltaje de sujeción desnivel de bloqueo tiene un valor representado por la proporción 40/140 de la diferencia entre los voltajes Vrt y Vrb de referencia ADC aplicados a través del cuantificador ADC. Este valor de referencia escalado es de fácil acceso y está provisto para una sujeción de luminiscencia dentro del decodif icador IC U3. De igual manera, las señales Pr y Pb de diferencia de color de las Figuras 2C y 2D, requieren sus sujeciones de intervalos (t0-t5) de bloqueo respectivos para un valor de voltaje específico requerido por los convertidores análogos a digitales de señal de diferencia de color (ADC). Las señales Pr y Pb de diferencia de color tienen valores análogos bipolares, desplazados de manera simétrica aproximadamente a un valor de diferencia de color cero o de bloqueo. De este modo, los períodos de bloqueo de las señales Pr y Pb, 10 -t 15 se requieren para que se fijen al voltaje de referencia ADC que corresponde al valor de diferencia de color cero. Este valor de diferencia de color cero representa el centro del intervalo de los valores D digitales ADC y por lo tanto, el centro de los voltajes Vrt y Vrb de referencia ADC aplicados a través del cuantif icador ADC del U3. Sin embargo, la señal de luminiscencia es diferente, la cual está sujetada dentro del decodificador IC U3, debido a que las señales Pr y Pr están sujetadas de manera externa al circuito integrado y el potencial de sujeción de voltaje de referencia ADC central requerido no está disponible fuera del IC. Como consecuencia, un arreglo 404 ventajoso de divisor de potencial activo, formado por los seguidores U47, U48 de voltaje y los resistores R49 y R50 y los resistores R48 y R44 variables, genera desde los voltajes de referencia del convertidor estable el voltaje de referencia central requerido de, por ejemplo, (Vrt-Vrb)/2. A pesar de que las señales Pr, Pb de diferencia de color análogas tienen valores bipolares que varían sobre el centro del suministro del voltaje de referencia ADC, los potenciómetros R 48 y R44 proporcionan un bajo porcentaje nominal de ajuste de voltaje para compensar cualesquiera voltajes de desplazamiento de salida desde los seguidores U41, U42 de voltaje. Típicamente la sujeción de la señal de luminiscencia se presenta durante el período de cubierta trasera del intervalo de bloqueo horizontal como se ilustra en las Figuras 2A, 2B. Con frecuencia, es conveniente emplear el mismo impulso Bps de sujeción de cubierta trasera, con fijación del tiempo de luminiscencia, para sujetar las señales Pr, Pb de diferencia de color. Sin embargo, en un sistema de despliegue, en donde las señales de diferencia de color se pueden sujetar en etapas de proceso sucesivo múltiple, cualesquiera voltajes de error de sujeción residual, que resulten de acciones de sujeción anteriores, tenderán a acumularse, produciendo una coloración de imagen de despliegue errónea e indeseable. De este modo, en otro arreglo ventajoso, las señales Pr, Pb de diferencia de color se sujetan al voltaje (Vrt-Vrb) de referencia central derivada ADC por medio de un impulso Hs de sujeción fijado para que se presente durante el período t1-t2. El impulso Hs de sujeción se procesa por medio de los amplificadores 402 y se genera dentro del decodif icador IC U3. El impulso Hs de sujeción está esencialmente coincidente con la señal de sincronización horizontal derivada desde la señal Ys+ de luminiscencia. Debido a que este impulso Hs de sujeción ventajoso se presenta esencialmente coincidente con la sincronización horizontal, es improbable que esta parte del intervalo de bloqueo horizontal de las señales de diferencia de color haya estado sometida a errores o desplazamientos anteriores de circuito de sujeción de cubierta trasera. De este modo, se selecciona para una sujeción, un intervalo de señal no sujetada o limpia, y se previene el desequilibrio en las señales de diferencia de color, por la introducción o propagación de los potenciales anteriores de sujeción erróneos, lo cual provoca una entrega de color inexacta. En la Figura 3, un impulso Hs de sujeción positivo, derivado de una sincronización (S + ) horizontal separada, se aplica a los 5 amplificadores 402 de impulso. El impulso Hs de sujeción se acopla con la base del transistor Q1 desde la unión de los resistores R1, R2, los cuales de manera potencial dividen la amplitud de la señal Hs de impulso de sujeción. El emisor del transistor Q1 se conecta a tierra con el colector conectado con un suministro de voltaje positivo 10 por medio del resistor R3. El colector del transistor Q1 se acopla con la terminal de inhabilitación o auxiliar del amplificador U43 operativo, para que un voltaje del colector positivo mantenga el
V , amplificador en una alta impedancia de salida, soportada por su condición. Sin embargo, cuando el impulso Hs está presente, el I5 transistor Q1 se enciende y provoca que el voltaje del colector se caiga, desde el voltaje de suministro positivo hasta el potencial nominalmente de tierra, repitiendo una versión invertida del impulso Hs de entrada. De este modo, durante el impulso Hs, se aplica un potencial nominalmente de tierra a una terminal auxiliar del , 20 amplificador U43, el cual se enciende y fuerza la unión del capacitor C41 y la entrada del amplificador U41 de diferencia de color rojo para asumir el voltaje VPr acoplado desde el seguidor U45 de voltaje. El colector del transistor Q1 también está acoplado con el 25 electrodo de base del transistor Q2 por medio de la unión de los resistores R4, R5, los cuales dividen de manera potencial la señal de impulso de sujeción invertida. El emisor del transistor Q2 está conectado con el suministro de voltaje positivo y el colector conectado a tierra por medio del resistor R6 y con la terminal de control de inhabilitación o auxiliar del amplificador U44 operativo. Durante la ausencia del impulso Hs de sujeción, el colector del transistor Q1 tiene un voltaje nominalmente al del suministro positivo, el cual apaga el transistor Q2. Con el corte del transistor Q2, el colector tiene un potencial nominalmente a tierra el cual se acopla a la terminal auxiliar y produce una condición auxiliar en el amplificador U44 operativo. La presencia de un impulso negativo en el colector del transistor Q1, provoca que el transistor Q2 se encienda y aplique un voltaje positivo a la terminal auxiliar del amplificador U44 operativo. De este modo, el impulso Hs de sujeción enciende el amplificador U44 y fuerza la unión del capacitor C42 y la entrada del amplificador U42 de diferencia de color azul asume el voltaje VPb acoplado desde el seguidor U45 de voltaje. De este modo, al sujetar las señales de diferencia de color durante el intervalo t1 - t2 de sincronización horizontal, del intervalo tO -t 5 de bloqueo horizontal, la presencia de voltajes o desplazamientos de sujeción anteriores erróneos se evitan y se realiza una entrega de color apropiado al asegurar que las señales de diferencia de color suministrada por la conversión análoga a digital se sujeten a un potencial, que representa el voltaje de referencia de intervalo digital central derivado del convertidor álogo a digital.