KR20030019885A - 색차 신호 처리 - Google Patents

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톰슨 라이센싱 소시에떼 아노님
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Abstract

칼라 비디오 디스플레이 신호 프로세서는 색차 신호(Pr, Pb)의 소스(U2-13, 15)와, 색차 신호(Pr, Pb)를 디지털 신호(D)로 변환하기 위한 아날로그/디지털 변환기(U3)를 포함한다. 분압기(401)는 클램프 전압(VPr, VPb)을 생성하기 위해 아날로그/디지털 변환기(U3)의 기준 전압(Vrt, Vrb)에 커플링된다. 클램프 장치(U43, U44)는 색차 신호(Pr, Pb) 및 아날로그/디지털 변환기(U3)에 커플링되고, 클램프 기준 전압(VPr, VPb)을 수용한다. 클램프 펄스(Hs)에 응답하여, 클램프 장치(U43, U44)는 상기 클램프 전압(Vpr, Vpb)을 상기 색차 신호(Pr, Pb)에 커플링시킨다.

Description

색차 신호 처리{COLOR DIFFERENCE SIGNAL PROCESSING}
텔레비전 수신기 모니터는, 15.734kHz(1H)의 수평 주사 주파수를 갖는 표준 선명도의 비디오 입력 신호, 또는 공칭적으로 2.14H 즉 약 33.6kHz의 더 높은 주사 주파수를 갖는 더 높은 선명도의 신호를 수용할 수 있다. 표준 선명도(SD:standard definition) 또는 1H의 입력 신호는 2H의 이중 주사 주파수에서 디스플레이를 가능하게 하도록 처리된다. 2H보다 약간 더 높은 수평 주사 주파수를 갖는 더 높은 선명도 입력 신호는 아날로그 회로에 의해 처리되고, 그 다음에 디스플레이된다. 이러한 수신기 모니터에서, 디스플레이가 대략 표준 선명도 율의 2배인 주사 주파수로 동작하기 때문에, 이러한 SD 신호는 디스플레이 이전에 2중 주파수 주사 율 신호를 형성하기 위해 상향 변환(up conversion)을 필요로 한다. 일반적으로, SD 신호는 NTSC 표준에 따른 칼라 정보로 인코딩되어, 상향 변환 이전에, NTSC 신호를 휘도 및 칼라 성분으로 디코딩할 필요가 있는데, 그 다음에 상기 휘도 및 칼라 성분은 디지털 신호 비트 스트림을 형성하도록 디지털화된다. 이러한 1H 디지털 비트 스트림은 디-인터레이서(de-interlacer)에 의해 처리되는데, 상기 디-인터레이서는 2H 주사 주파수로 디스플레이하기 위한 신호를 형성하기 위해 비트 스트림을 디-인터레이싱하거나 상향 변환한다. 그 결과로서 생기는 2중 주파수 신호는 후속적인 아날로그 처리 및 디스플레이를 위해 아날로그 2H 신호를 형성하도록 디지털/아날로그 변환된다.
대략 표준 선명도 율의 2배인 주사 주파수로 동작하는 디스플레이에서, 표준 선명도 신호는 그 디스플레이를 가능하게 하기 위해 상향 변환을 필요로 한다. 그러한 상향 변환 또는 디-인터레이싱은 일반적으로 아날로그 성분 신호로 수행되는데, 상기 아날로그 성분 신호는 디지털화되고, 그 다음에 디-인터레이싱 및 상향 변환된다. 디지털화 이전에, 아날로그 성분 신호는 기준 전위를 확립하도록클램핑(clamped)되는데, 상기 기준 전위는 예를 들어 아날로그/디지털 변환기의 변환 범위 내에서 색차 신호를 중심에 둔다(center). 더욱이, 자동 이득 제어(AGC:; Automatic Gain Control)는, 실질적으로 일정한 신호 진폭이 디지털 변환을 위해 커플링되는 것을 보장하기 위해 휘도 신호로부터 유도된다. 클램핑 과정은 수평(또는 수직) 블랭킹 간격 동안의 짧은 시간 간격 동안 클램프 또는 커플링 커패시터를 충전하거나 방전하는 단계를 수반한다. 신호 소스의 임피던스, 클램핑 디바이스 및 신호 진폭 모두는 충전/방전 과정에 영향을 미치고, 작은 전압 오프셋 또는 에러가 클램핑된 간격에서 야기되는 결과를 초래할 수 있다. 명백하게, 시스템이 각각 동일한 시간 간격 동안 활성화하는 연속 클램프를 사용할 때, 클램핑 에러는 누적하는 경향이 있을 것이다. 색차 신호(R-Y, B-Y)가 적색, 녹색 및 청색 디스플레이 구동 신호를 형성하기 위해 휘도 신호(Y)에 추가되기 때문에, 이러한 신호에서의 임의의 오프셋 에러는 연색성(color rendition), 색 포화도(color saturation)에서 에러를 발생시킬 것이고, 색 온도, 또는 디스플레이 이미지의 백색 포인트(white point)에 영향을 미칠 것이다. 예를 들어, 적색 및 청색의 색차 신호 양쪽 모두에서의 작은 양의(positive) 오프셋 에러는 적색 및 청색 구동 신호에 대해 약간 더 높은 레벨을 발생시킬 것이지만, 반전된 색차 신호(-Pr 및 -Pb)와 휘도 신호(Y)를 합산함으로써 녹색이 형성되기 때문에 녹색 구동 신호에 대해 약간 더 낮은 레벨을 발생시킬 것이다. 따라서, 블랭킹 간격을 아날로그/디지털 변환기 범위의 중심에 정확히 설정하고, 특히 케스케이드(cascaded) 클램프를 갖는 시스템에서 오프셋 에러의 야기를 회피하는 색차 클램핑 장치(arrangement)가 필요하다.
도 1은 수신기 모니터 디스플레이에서 다양한 본 발명의 독창적인 장치를 도시한 간소한 개략적인 블록도.
도 2의 (A) 내지 (E)는 다양한 클램프 펄스에 대해 휘도 및 색차 신호 및 그 시간 관계를 도시한 도면.
도 3은 도 1의 블록(400)의 다양한 본 발명의 독창적인 장치를 구체적으로 도시한 개략도.
<도면 주요 부분에 대한 부호의 설명>
Pr, Pb: 색차 신호 U3: 아날로그/디지털 변환기
U43, U44: 연산 증폭기 Hs: 클램프 펄스
VPr, VPb: 클램프 기준 전압 D: 디지털 신호
도 1은 주사 주파수 상향 변환하는 수신기 모니터 디스플레이의 개략적인 블록도를 도시한다. 디스플레이는, 1H 또는 공칭적으로 2.14H의 공칭 주사 주파수와를 갖는 표준 또는 고 선명도의 다양한 비디오 입력 신호를 수용할 수 있는데, 여기서 표준 선명도 또는 1H 입력 신호는 2중 주파수 율로 디스플레이를 가능하게 하도록 처리된다. 표준 선명도 신호는 셀렉터 매트릭스(SM: Selector Matrix)를 통해 예를 들어 도시바 유형(Toshiba type)의 TA1276인 비디오 프로세서 집적 회로(U1)에 입력된다. 셀렉터(SM)는, 다양한 소스, 예를 들어 복조된 RF 또는 IF 신호, 휘도 및 인코딩된 서브캐리어를 포함하는 외부 Y C 성분 신호, 또는 NTSC 인코딩된 신호로부터 사용자 선택을 허용한다. 외부 합성 NTSC 신호는 셀렉터 매트릭스(SM) 이전에 분리된 휘도 및 인코딩된 서브캐리어를 발생시키도록 초기에 컴 필터링(comb filtered)된다. 따라서, 비디오 프로세서(U1)로의 SD 입력은 휘도, 및 YC 또는 S 비디오로서 알려진 인코딩된 서브캐리어 성분의 형태이다. 비디오 프로세서(U1)는 동기 분리기(SS), 및 예를 들어 R-Y, B-Y 또는 Pr 및 Pb인 색차 신호를 디코딩하고 형성하는 NTSC 디코더 및 매트릭스 장치를 포함한다. 휘도 또는 Y 신호 입력은 동기 분리기(SS)를 통해 커플링되고, 상기 동기 분리기(SS)는 IC(U1)의 핀 18에 분리된 (1H) 동기 펄스를 제공한다. 동기 펄스를 갖는 휘도 신호는 핀 4에서 출력되고, 유리하게 게이팅된(gated) 동기 펄스 스트레처(stretcher)를 통해 예를 들어 도시바 유형의 TA1287F인 오버레이 스위치 또는 매트릭스 스위치 집적 회로(U2)에 커플링된다.
비디오 가이드 정보는 겜스타TM(GemstarTM) 회로 모듈에 의해 생성되고, 상향 변환 이전에 오버레이 스위치 IC(U2)에 의해 온 스크린 디스플레이(OSD: On Screen Display)로서 처리하기 위해 고속 스위치 신호(FSW: Fast Switch Signal)와 함께 적색, 녹색 및 청색 신호로서 커플링된다. 겜스타TMOSD 신호의 스위칭 또는 믹싱된 수퍼임포지션(mixed superimposition)은 IC(U2)에 의해 달성되는데, 더욱이, 상기 IC(U2)는 겜스타TM에서 유래된(originated) 적색 녹색 및 청색(RGB) OSD 신호를 예를 들어 Y R-Y B-Y, Y Pr Pb, YUV 또는 YIQ인 색차 성분 및 휘도로 변환하는 매트릭스를 또한 제공한다.
오버레이 스위치 IC(U2)로부터의 출력은, 설명될 추가로 유리한 회로를 통해 예를 들어 삼성 유형(Samsung type)의 KS0127B인 디지털 디코더 IC(U3)에 커플링된다. 집적 회로(U3)는 오버레이 스위치(U2)로부터 수신된 채색 신호(coloring signal) 및 휘도를 디지털화하고, CCIR 표준 656에 따라 데이터 스트림을 형성한다. 이러한 수신기 모니터 디스플레이 시스템에서, 수평 및 수직 동기 신호의 주 소스(master source)는 휘도 신호 입력으로부터 디지털 디코더(U3)로 추출된 동기 신호가 되도록 선택된다.
디지털화된 성분 신호 비트 스트림(Bs)은, 예를 들어 제네시스 마이크로 유형(Genesis Micro type)의 gmVLX1A-X인 디-인터레이싱 집적 회로(U4)와, 예를 들어 제네시스 마이크로 유형의 gmAFMC인 필름 모드 제어기 IC(U6)를 포함하는 디-인터레이서 시스템에 커플링된다. 집적 회로(U6)는 I2C 버스를 통해 새시(chassis) 제어기(U8)에 의해 제어되고 상기 제어기와 통신하지만, IC(U4)와 IC(U6)간의 통신은 별도의 데이터 버스를 통해 이루어진다. 디-인터레이싱은 IC(U4) 내에서 초기화되는데, 상기 IC(U4)는 예를 들어 AMIC 유형의 A45L9332인 32 비트 SGRAM 메모리 IC(U5)에 각 필드를 저장하기 전에 보간된 라인을 구성하기 위한 최상의 방법을 결정하기 위해 인입하는 성분 비디오 데이터 스트림을 검사한다. 만약 움직임(motion)이 검출되지 않으면, 시스템은 정지(non-moving) 비디오의 완전한 프레임을 제공하기 위해 이전의 필드로부터 정보를 반복한다. 그러나, 움직임이 검출되면, 수직/시간(vertical/temporal) 필터링은 본질적으로 움직임 아티팩트(artifacts)없이 보간된 신호를 제공하기 위해 보간된 라인 주위의 라인 및 필드를 사용하여 적용된다. 필름 모드 제어기 IC(U6)는 비디오 신호의 존재를 검출하는데, 상기 비디오 신호는 5 필드율로 발생하는 주기적 변동(cyclical variation)의 존재에 대해 움직임 아티팩트를 감시함으로써 24Hz 필름으로부터 발생한다. 이러한 5 필드 반복율은, 필름 원본의 초당 24프레임으로부터 각각의 필드의 주기적 복사에 의해 60Hz의 공칭 디스플레이율을 형성하는데 사용된 소위 3:2 풀-다운 텔렉신(3:2 pull-down telecine) 과정으로부터 야기된다. 따라서, 필름 원본 자료가 검출되면, 보간된 신호는 이전의 필드로부터 일시적으로 정확한 라인과 어셈블링될 수 있다. 3가지 8비트 데이터 스트림(Y, Cr 및 Cb)의 형태인, 결과로서 생기는 2H 주사율의 디지털 비디오는 디-인터레이싱 IC(U4)로부터 출력되고, 후속적인 디스플레이 이전에 디지털/아날로그 변환 및 아날로그 신호 처리를 위해 커플링된다.
오버레이 스위치(U2) 내에서, 휘도 신호(Ys+)는 도 2의 (A)에 도시된 바와 같이 핀 14에 출력되기 전에 백 포치(back porch) 간격 동안 약 4.7V의 전압에 클램핑된다. 동기 펄스 클리핑은 IC(U2)의 접합 및 커플링 커패시터(C1)에 커플링되는 트랜지스터(Q2)의 이미터 전극에 제공되고, 공칭적으로 표준 값을 초과하는 동기 진폭을 제거한다. 따라서, 4.7V에 클램핑된 출력 휘도 신호(Ys+)의 백 포치 간격을 통해, 표준 진폭 동기 팁은 약 4.4V(4.7-0.286V)의 전압에서 발생해야 한다. 따라서, 트랜지스터(Q2)의 이미터에서의 동기 펄스가 트랜지스터(Q2)의 베이스에서 클리핑 전압 미만의 전위 전압(Vbe)(베이스 이미터 전압)을 가질 때, 동기 클리핑이 발생한다. 따라서, 공칭 동기 진폭에 대해, 5.06V의 클리핑 전압은 트랜지스터(Q2) 베이스에서 필요하게 되고, 동기 팁 전압을 트랜지스터(Q2)의 Vbe에 더한 값을 나타낸다.
각각 도 2의 (C), 2의 (D)에 도시된 색차 신호(Pr 및 Pb)는 각각 오버레이 스위치(U2) 핀 13 및 15로부터 출력되고, 도 3에 도시된 본 발명의 독창적인 클램프 회로(400)의 커패시터(C41 및 C42)에 커플링된다. 커패시터(C41 및 C42)로부터, 색차 신호(Pr 및 Pb)는, 예를 들어 고속의 비디오 주파수의 연산 증폭기인 ST 마이크로일렉트로닉스 유형의 TSH94인, 집적 회로(U41 및 U42)의 각 비반전 입력에 인가된다. 연산 증폭기(U41 및 U42)는 통합 이득 전압 폴로워(unity gain voltage followers)로서 연결되고, IC(U3) 내에서 아날로그/디지털 변환을 위해 직렬저항(R51, R52)을 통해 각 신호(Pr, Pb)를 출력한다. 입력 커패시터(C41, C42)의 접합, 및 집적 회로(U41, U42)의 비반전 입력은 예를 들어 ST 유형의 TSH94인 2개의 추가 연산 증폭기(U43, U44)의 출력 단자에 또한 연결되는데, 상기 연산 증폭기(U43, U44)는 비디오 주파수 성능 외에 또한 디스에이블(disable) 또는 대기(stand by) 기능을 포함한다. 디스에이블 기능은 클램프 펄스(Hs)의 기간(t1-t2) 동안에만 연산 증폭기(U43, U44)를 턴 온하는데 사용되는데, 상기 클램프 펄스(Hs)는, 집적 회로(U41, U42)의 비반전 입력 및 커패시터(C41, C42)의 접합으로 하여금 IC(U43, U44)의 출력에서 각 전압을 취하도록 한다. 클램프 펄스가 없을 때, 연산 증폭기(U43, U44)의 출력은, 각 커플링 커패시터(C41, C42) 양단간에 가해지고 색차 연산 증폭기(U41, U42)의 입력에 존재하는 전압을 방전하지 않는 고 임피던스를 취한다.
게이팅 연산 증폭기(U43, U44)는, 예를 들어 전압 폴로워로서 또한 구성되는 내셔널 반도체 유형의 LM324인 추가 연산 증폭기(U45 및 U46)의 출력 단자에 연결된 각 증폭기의 비반전 입력를 갖는 전압 폴로워로서 구성된다. 전압 폴로워 IC(U45 및 U46)의 비반전 입력은 포텐쇼미터(potentiometers)(R44), Pr 클램프 기준, 및 포텐쇼미터(R48), Pb 클램프 기준의 와이퍼(wiper)에 커플링된다. 포텐쇼미터는 전압(Vt 및 Vb) 사이에 병렬로 연결되며, 각 와이퍼는 각각 커패시터(C45, C46)에 의해 접지에 디커플링(decoupled)된다.
전압(Vt 및 Vb)은, 예를 들어 전압 폴로워로서 구성된 내셔널 반도체 유형의 LM324인 연산 증폭기(U47 및 U48)의 출력 단자로부터 저항(R49, R50)을 통해소싱(sourced)된다. IC(U47 및 U48)의 비반전 입력은 각각 커패시터(C47, C48)에 의해 접지에 디커플링되고, 디코더 IC(U3)의 부분을 형성하는 아날로그/디지털 변환기(ADC)로부터 기준 전압(Vrt 및 Vrb)이 공급된다. 전압(Vrt 및 Vrb)은 아날로그 신호 입력(Ys+, Pr, Pb)을 양자화하는데 사용하기 위해 디코더 IC(U3) 내에서 생성된 안정한 기준 전압이다. 전압(Vrt)은 아날로그/디지털 변환기에 인가된 상부 또는 최대 전압을 나타내고, 이와 유사하게 전압(Vrb)은 아날로그/디지털 변환기 내에서의 양자화를 위한 기준으로서 인가된 하부 또는 최소 전압을 나타낸다. 예를 들어, 채색 신호(Pr, Pb)가 0의 칼라 축(color axis)에 대해 대칭적으로 배치되기 때문에, 양자화 전압(Vrt 및 Vrb)은 동일하지만 반대 값을 가질 수 있다. 도 2의 (A), 2의 (C) 및 2의 (D)는 아날로그 성분의 신호를 도시하고, 설명된 바와 같이, 이러한 신호는 디지털 변환 이전에 기준 전위를 확립하도록 클램핑된다. 예를 들어, 종래에, 휘도 신호 성분(Ys+)은, 본질적으로 0의 휘도 또는 블랙 레벨 신호를 나타내고 어떠한 설정 신호 또는 페디스털(pedestal) 성분도 없는, 아날로그/디지털 변환기(ADC)에 의해 요구되거나 결정된 전압 값으로 신호의 블랭킹 간격을 야기하기 위해 기준 값으로 클램핑된다. 일반적으로, 휘도 신호 클램핑은 도 2의 (A)에 도시된 바와 같이 수평 블랭킹 간격(t0-t5)의 백 포치 기간(t2-t5) 동안 발생하고, 도 2의 (B)의 클램프 펄스(Bpc)로 도시된 바와 같이 타이밍된 클램프 펄스를 사용할 수 있다. 100:40 IRE의 화상 대 동기 비율을 갖는 예시적인 휘도 신호에서, 블랭킹 또는 블랙 레벨 클램프 전압은 ADC 양자화기 양단간에 인가된 ADC 기준 전압(Vrt 및 Vrb) 사이에서의 차이의 비율 40/140으로 나타난 값을 갖는다. 이렇게스케일링된 기준 값은 디코더 IC(U3) 내에서 휘도 클램프에 쉽게 액세스되고 제공된다.
이와 유사하게, 도 2의 (C) 및 2의 (D)의 색차 신호(Pr 및 Pb)는, 색차 신호 아날로그/디지털 변환기(ADC)에 의해 요구되는 특정한 전압 값으로 클램핑하는 각 블랭킹 간격(t0-t5)을 필요로 한다. 색차 신호(Pr 및 Pb)는 블랭킹 또는 0의 색차 값에 대해 대칭적으로 배치된 바이폴라(bipolar) 아날로그 값을 갖는다. 따라서, 신호(Pr 및 Pb)의 블랭킹 기간(t0-t5)은 0의 색차 값에 대응하는 ADC 기준 전압으로 설정될 필요가 있다. 이러한 0의 색차 값은 ADC 디지털 값(D)의 범위의 중심을 나타내므로, U3의 ADC 양자화기 양단간에 인가된 ADC 기준 전압(Vrt 및 Vrb)의 중심을 나타낸다. 그러나, 디코더 IC(U3) 내에서 클램핑되는 휘도 신호와 달리, 신호(Pr 및 Pb)가 집적 회로의 외부로 클램핑되기 때문에, 필요한 중심 ADC 기준 전압 클램핑 전위는 IC 외부에서 이용가능하지 않다. 그 결과, 전압 폴로워(U47, U48), 및 저항(R49 및 R50) 및 가변 저항(R48 및 R44)으로 형성된 유리한 능동 분압기 장치(401)는 안정한 변환기 기준 전압으로부터 예를 들어 (Vrt-Vrb)/2인 필요한 중심 기준 전압을 생성한다. 아날로그 색차 신호(Pr, Pb)가 ADC 기준 전압 공급의 대략 중심에 범위를 갖는 바이폴라 값을 가질지라도, 포텐쇼미터(R48 및 R44)는 전압 폴로워(U41, U42)로부터 임의의 출력 오프셋 전압을 보상하기 위해 공칭 수 퍼센트의 전압 조정치를 제공하였다.
일반적으로, 휘도 신호 클램핑은 도 2의 (A), 2의 (B)에 도시된 바와 같이 수평 블랭킹 간격의 백 포치 기간 동안 발생한다. 종종, 색차 신호(Pr, Pb)를 클램핑하기 위해 동일한 휘도로 타이밍된 백 포치 클램프 펄스(Bps)를 사용하는 것이 편리하다. 그러나, 색차 신호가 다중 연속적인 처리 스테이지에서 클램핑될 수 있는 디스플레이 시스템에서, 이전의 클램핑 동작으로부터 야기되는 임의의 잔류 클램프 에러 전압은 축적되는 경향이 있을 것인데, 이것은 바람직하지 못하고 잘못된 디스플레이 이미지 채색을 발생시킨다. 따라서, 추가로 유리한 장치에서, 색차 신호(Pr, Pb)는 기간(t1-t2) 동안 발생하도록 타이밍된 클램프 펄스(Hs)에 의해 ADC 유도된 중심 기준 전압{(Vrt-Vrb)/2}에 클램핑된다. 클램프 펄스(Hs)는 증폭기에 의해 처리되고, 디코더 IC(U3) 내에서 생성된다. 클램프 펄스(Hs)는 휘도 신호(Ys+)로부터 유도된 수평 동기 신호와 실질적으로 동시에 발생한다. 이러한 유리한 클램프 펄스(Hs)가 수평 동기와 실질적으로 동시에 발생하기 때문에, 색차 신호의 수평 블랭킹 간격의 이러한 부분은 이전의 백 포치 클램프 회로 에러 또는 오프셋에 종속된 것 같지 않다. 따라서, 클리닝되거나(clean) 클램핑되지 않은 신호 간격은 클램핑을 위해 선택되고, 이전의 잘못된 클램핑 전위의 도입 또는 전달은 색차 신호의 평형을 깨뜨리고 부정확한 연색성을 야기하지 못하게 한다.
도 3에서, 분리된 수평 동기(S+)로부터 유도된 양의 클램프 펄스(Hs)는 펄스 증폭기에 인가된다. 클램프 펄스(Hs)는 저항(R1, R2)의 접합으로부터 트랜지스터(Q1)의 베이스에 커플링되는데, 상기 저항(R1, R2)은 클램프 펄스 신호(Hs)의 진폭을 잠재적으로(potentially) 분리한다. 트랜지스터(Q1)의 이미터는 저항(R3)을 통해 양의 전압 공급 장치에 연결된 컬렉터와 함께 접지에 연결된다. 트랜지스터(Q1)의 컬렉터는 연산 증폭기(U43)의 디스에이블 또는 대기 단자에 커플링되어, 양의 컬렉터 전압은 고 출력 임피던스의 증폭기를 대기 상태로 유지시킨다. 그러나, 펄스(Hs)가 존재할 때, 트랜지스터(Q1)는 턴 온하여, 콜렉터 전압으로 하여금 양의 공급 장치 전압으로부터 입력 펄스(Hs)의 반전된 버전(inverted version)을 복사하는 공칭적으로 접지 전위로 떨어지도록 한다. 따라서, 펄스(Hs) 동안, 공칭적으로 접지 전위는 증폭기(U43)의 대기 단자에 인가되는데, 상기 증폭기(U43)는 턴 온하여, 커패시터(C41)의 접합 및 적색 색차 증폭기(U41)의 입력으로 하여금 전압 폴로워(U45)로부터 커플링된 전압(VPr)을 취하도록 한다.
트랜지스터(Q1)의 컬렉터는 저항(R4, R5)의 접합을 통해 트랜지스터(Q2)의 베이스 전극에 또한 커플링되는데, 상기 저항(R4, R5)은 잠재적으로 반전된 클램프 펄스 신호를 분리시킨다. 트랜지스터(Q2)의 이미터는 양의 전압 공급 장치에 연결되고, 컬렉터는, 저항(R6)을 통해 접지에 연결되고, 연산 증폭기(U44)의 디스에이블 또는 대기 제어 단자에 연결된다. 클램프 펄스(Hs)가 없는 동안, 트랜지스터(Q1)의 컬렉터는 트랜지스터(Q2)를 턴 오프하는 양의 공급 장치의 공칭적인 전압을 갖는다. 트랜지스터(Q2)가 차단되면서, 컬렉터는 대기 단자에 커플링된 공칭적으로 접지 전위를 갖고, 연산 증폭기(U44)에서 대기 상태를 발생시킨다. 트랜지스터(Q1)의 컬렉터에서 음의 펄스의 존재는, 트랜지스터(Q2)로 하여금 턴 온하도록 하고 양의 전압을 연산 증폭기(U44)의 대기 단자에 인가하도록 한다. 따라서, 클램프 펄스(Hs)는 증폭기(U44)를 턴 온하고, 커패시터(C42)의 접합 및 청색 색차 증폭기(U42)의 입력으로 하여금 전압 폴로워(U46)로부터 커플링된 전압(VPb)을 취하도록 한다.
따라서, 수평 블랭킹 간격(t0-t5) 중 수평 동기 간격(t1-t2) 동안 색차 신호를 클램핑함으로써, 잘못된 이전의 클램프 전압 또는 오프셋의 존재는 피하게 되고, 적절한 연색성은, 아날로그/디지털 변환을 위해 공급된 색차 신호가 아날로그/디지털 변환기로부터 유도된 중심 디지털 범위 기준 전압을 나타내는 전위로 클램핑되는 것을 보장함으로써 달성된다.
상술한 바와 같이, 본 발명은 블랭킹 간격을 아날로그/디지털 변환기 범위의 중심에 적절히 설정하고, 특히 케스케이드 클램프를 갖는 시스템에서 오프셋 에러의 야기를 회피하는 색차 클램핑 장치 등에 이용된다.

Claims (14)

  1. 색차 신호(Pr, Pb)의 소스와,
    상기 색차 신호(Pr, Pb)를 디지털 신호(D)로 변환하기 위한 아날로그/디지털 변환기(U3)와,
    클램프 전압(VPr, VPb)을 생성시키기 위해 상기 아날로그/디지털 변환기(U3)의 기준 전압(Vrt, Vrb)에 커플링된 분압기(potential divider)(401)와,
    클램프 펄스(Hs)의 소스(U3)와,
    상기 색차 신호(Pr, Pb) 및 상기 아날로그/디지털 변환기(U3)에 커플링되고 상기 클램프 기준 전압(VPr, VPb)을 수용하는 클램프 장치(400)로서, 여기서 상기 클램프 펄스(Hs)에 응답하여 상기 클램프 장치(400)는 상기 클램프 전압(VPr, VPb)을 상기 색차 신호(Pr, Pb)에 커플링하는, 클램프 장치(400)를 특징으로 하는, 칼라 비디오 디스플레이 신호 프로세서.
  2. 제 1항에 있어서, 상기 분압기(401)는 상기 아날로그/디지털 변환기(U3)의 상기 기준 전압(Vrt, Vrb)의 합의 절반과 실질적으로 동일한 상기 클램프 기준 전압(VPr, VPb)을 생성하는 것을 특징으로 하는, 칼라 비디오 디스플레이 신호 프로세서.
  3. 제 1항에 있어서, 상기 분압기(401)는 상기 클램프 기준 전압(VPr, VPb)을생성하여, 상기 클램프 펄스(Hs)의 간격(t1, t2) 동안, 상기 아날로그/디지털 변환기(U3)로부터의 상기 디지털 신호(D)는 중간 범위의 디지털 값을 갖는 것을 특징으로 하는, 칼라 비디오 디스플레이 신호 프로세서.
  4. 제 1항에 있어서, 상기 클램프 펄스(Hs)의 간격(t1, t2) 동안, 상기 아날로그/디지털 변환기로부터의 상기 디지털 신호(D)는 상기 아날로그/디지털 변환기(U3)의 범위 변환값의 절반과 실질적으로 동일한 디지털 값을 갖는 것을 특징으로 하는, 칼라 비디오 디스플레이 신호 프로세서.
  5. 제 1항에 있어서, 상기 색차 신호(Pr, Pb)는 상기 소스로부터 용량적으로(C41, C42) 커플링되는 것을 특징으로 하는, 칼라 비디오 디스플레이 신호 프로세서.
  6. 제 1항에 있어서, 상기 클램프 장치(400)는 게이팅된(gated) 연산 증폭기(U43, U44)인 것을 특징으로 하는, 칼라 비디오 디스플레이 신호 프로세서.
  7. 제 1항에 있어서, 상기 클램프 펄스(Hs)는 수평 동기 펄스(S+)와 실질적으로 동시에 생성되는 것을 특징으로 하는, 칼라 비디오 디스플레이 신호 프로세서.
  8. 색차 신호(Pr, Pb)의 소스와,
    디지털 변환을 위해 상기 색차 신호(Pr, Pb)를 수신하는 아날로그/디지털 변환기(U3)와,
    상기 색차 신호(Pr, Pb) 및 상기 아날로그/디지털 변환기(U3)에 커플링되고 클램프 기준 전압(VPr, VPb)을 수용하는 클램프 장치(400)와,
    수평 동기 신호(S+)의 폭(t1, t2) 동안 발생하도록 타이밍(timed)되는 클램프 펄스(Hs)와, 상기 클램프 펄스(Hs)에 응답하여, 상기 클램프 장치(400)는 상기 색차 신호(Pr, Pb)를 상기 클램프 기준 전압(VPr, VPb)으로 설정하는 것을 특징으로 하는, 칼라 비디오 디스플레이 신호 프로세서.
  9. 제 8항에 있어서, 상기 색차 신호(Pr, Pb)는 상기 소스로부터 용량적으로(C41, C42) 커플링되는 것을 특징으로 하는, 칼라 비디오 디스플레이 신호 프로세서.
  10. 제 8항에 있어서, 상기 클램프 장치(400)는 게이팅된 연산 증폭기(U43, U44)인 것을 특징으로 하는, 칼라 비디오 디스플레이 신호 프로세서.
  11. 제 8항에 있어서, 상기 클램프 기준 전압(VPr, VPb)은 상기 아날로그/디지털 변환기(U3)의 2개의 기준 전압(Vrt, Vrb) 사이에 커플링된 능동 분압기(401)에 의해 생성되는 것을 특징으로 하는, 칼라 비디오 디스플레이 신호 프로세서.
  12. 제 8항에 있어서, 포텐쇼미터(potentiometer)(R44, R48)는 상기 아날로그/디지털 변환기(U3)의 2개의 기준 전압(VPr, VPb) 사이에서의 차이의 절반과 실질적으로 동일한 값을 갖는 상기 클램프 기준 전압(VPr, VPb)을 생성하는 것을 특징으로 하는, 칼라 비디오 디스플레이 신호 프로세서.
  13. 제 8항에 있어서, 상기 클램프 기준 전압(VPr, VPb)은 상기 아날로그/디지털 변환기(U3)에 의해 생성된 범위 디지털 값 내에서 실질적으로 중심을 둔 디지털 값(D)에 대응하는 값을 갖는 것을 특징으로 하는, 칼라 비디오 디스플레이 신호 프로세서.
  14. 제 8항에 있어서, 수평 동기 신호(S+)에 응답하여 상기 클램프 펄스(Hs)를 생성하는 클램프 펄스 생성기를 특징으로 하는, 칼라 비디오 디스플레이 신호 프로세서.
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