JPS62155623A

JPS62155623A - デジタル−アナログ変換器

Info

Publication number: JPS62155623A
Application number: JP61240181A
Authority: JP
Inventors: ジョン・マイケル・ウィンスン
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1985-11-08
Filing date: 1986-10-08
Publication date: 1987-07-10
Anticipated expiration: 2011-11-13
Also published as: EP0226281B1; DE3683024D1; US4635038A; ATE70677T1; JP2552461B2; EP0226281A2; EP0226281A3

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の背景］この発明は一般にＲ−２Ｒのはしご状の回路網を荷する
デジタル−アナログ変換器に関するものであって、特に
全く相補形金属酸化物半導体（ＣＭＯＳ）　　トランジ
スタからなるＲ−２Ｒのはしご状の回路網を採用するデ
ジタル−アナログ変換器に関するものである。

デジタル−アナログ変換器とともに用いるには、等分の
はしご状アレイに配置される等しい値の抵抗器Ｒからな
るＲ−２Ｒのはしご状の回路網が一般に周知である。は
しご状のアレイの各セクションは直列に接続された２つ
のｒＲＪ要素の脚部または格を有し、そして各はしご状
セクション間の接続は次のはしご状のセクションに直列
に接続される単一のｒＲＪ要索を有する。別の単−ｒＲ
Ｊ要索もまた、最後の単−ｒＲＪ要素と接地電位の間に
接続され、そしてはしご状アレイを終わらせる。この配
置の型は、最上位ビット（ＭＳＢ）から最下位ビット（
ＬＳＢ）まで行くとき、はしご状アレイの各ノードで等
しい並列ｒＲＪインピーダンスを提供する。こうして、
もし抵抗要素が等分の抵抗値であるなら、ＭＳＢの端部
で入力に与えられる基準電流は各はしご状ノードで等し
く分けられ、そのため各連続的な２Ｒのはしご状の格、
すなわち各ビットの出力電流はＬＳＢに至るまで前のビ
ットの出力電流の２分の１になるであろう。

等分の抵抗値およびノード電流分割はしたがって、はし
ご状アレイの各ｒＲＪ要素上の電圧降下は各連続的なは
しご状セクションでも半分に減じられなくてはならない
ことを意味する。そのような従来の配列は図面の第１図
に示される。

Ｖｏｎ　　５ｉｃｈａｒｔ等の米国特許番号筒４゜３３
６．５２７号では、回路網のすべてのＲの要素が単一極
性の、すなわち「トライオード」動作領域内でバイアス
されたＮチャネルまたはＰチャネルのいずれかのＭＯＳ
トランジスタによって実現される、Ｒ−２Ｒはしご状回
路網を利用するデジタル−アナログ変換器が開示されて
いる。単一極性のＭＯＳトランジスタだけを使用するこ
とに関した主たる問題は、デジタル入力信号をアナログ
出力信号に変換するとき、ＭＯＳ　ｒＲＪ要素の他の抵
抗係数によって誘引される非直線エラーである。これは
ＭＯＳ　　Ｒ−２Ｒはしご状アレイの各要素のドレイン
−ソース抵抗が完全に各々それぞれのドレイン−ソース
電圧、ゲート−ソース電圧およびソース−サブストレー
ト電圧によって決定されるからである。そのようなはし
ご状回路網の各ｒＲＪ要素上の電圧降下はＭＳＢの端部
からＬＳＢの端部まで変化するので、個別のＭＯＳｈラ
ンジスタのツタ値はＲの理論的に等分の抵抗値から逸脱
するであろう。単一極性ＭＯＳトランジスタから形成さ
れるＲ−２Ｒ構造で遭遇される別の問題は、抵抗の電圧
係数によって誘因される非直線エラーが基準電流が正か
ら負に切換わるとき変化し、全面的な対称エラーを引き
起こすということである。

Ｖｏｎ　　５ｉｃｈａｒｔ等の参考文献によって説明さ
れたＲ−２Ｈ回路で遭遇される別の問題は、各Ｒ−２Ｒ
切換セルに対して非対称の駆動器を使用することが、各
セルの出力および接地スイッチがｒＯＪから「１」まで
の入力論理遷移の間瞬間的にそして同時にオフとなるこ
とを可能にし、そして「１」から「０」までの入力論理
遷移に対し瞬間的におよび同時にオンになることを可能
にすることによってデジタル−アナログ出力に長い安定
化時間を引き起こすことである。この瞬間的な状態は、
そのような切換遷移が完了し、そして適切なはしご状ノ
ルド電流が再び確立され得るまで、はしご状アレイを通
じて電流が各はしご状ノードで不等分に分割することを
引き起こす。その結果、ｖｏｎ　　５ｉｃｈａｒｔ等の
特許で示される型のデジタル−アナログ変換器は抵抗の
電圧係数および切換の非対称を示し、それによってデジ
タル−アナログ変換の精度および直線性に悪影響を及ぼ
す。

［発明の要約］したがって、この発明の一般的な目的は、優れた動作特
性、特に高線形性性能とともに高速変換能力を有し、製
造および組立てが比較的簡単で経済的であるが、先行技
術の変換器の不利な点を克服する、改良されたデジタル
−アナログ変換器を提供することである。

この発明の目的は、全くＣＭＯＳトランジスタからなる
Ｒ−２Ｈのはしご状回路網を採用するデジタル−アナロ
グ変換器を提供することである。

この発明の別の目的は、各セルが第１、第２、第３およ
び第４の対のＣＭＯＳトランジスタから形成される、罠
数個の切換セルを含むデジタル−アナログ変換器を提供
することである。

この発明のさらに別の目的は、選択的に切換セルの対の
ＣＭＯＳトランジスタを対称にオンおよびオフにするた
めの第１および第２の差動駆動器回路を含む、デジタル
−アナログ変換器を提供することである。

この発明のさらに別の目的は、第１のバイアス電圧を第
１の差動駆動器回路に、そして第２のバイアス電圧を第
２の差動駆動器回路に提供するためのバイアス発生器回
路網を含む、デジタル−アナログ変換器を提供すること
である。

これらの狙いおよび目的に従えば、この発明は複数個の
２進のビットを有するデジタル信号をアナログ出力信号
に変換するためのデジタル−アナログ変換器を提供する
ことに関するものであり、これは２進のビットの数に数
が対応している複数個の切換セルを形成するＲ−２Ｒは
しご状回路網を含む。各切換セルは、はしご状回路網の
交差抵抗を規定する第１、第２および第３の対のＣＭＯ
Ｓトランジスタと、はしご状回路網の直列抵抗を規定す
る第４の対のＣＭＯＳトランジスタから形成される。第
１ないし第４の対の各々はＰチャネルＭＯＳトランジス
タとＮチャネルＭＯＳトランジスタを含み、ＮＭＯＳト
ランジスタのドレインはＰＭＯＳトランジスタのソース
に接続され、そしてＮＭＯＳトランジスタのソースはＰ
ＭＯＳトランジスタのドレインに接続される。第１の対
のＮＭＯＳドレインおよびＰＭＯＳソースは第４の対の
ＮＭＯＳドイレンとＰＭＯＳソースに接続され、はしご
状ノードを規定する。第１の対のＮＭＯＳソースとＰＭ
ＯＳドレインは第２の対のＮＭＯＳドレインとＰＭＯＳ
ソースに、および第３の対のＮＭＯＳドレインとＰＭＯ
Ｓソースに接続される。第２の対のＮＭＯＳソースとＰ
ＭＯＳドレインは共通の接地ラインに結合され、そして
第３の対のＮＭＯＳソースとＰＭＯＳドレインは出力電
流合計ラインに結合される。第４の対のＮＭＯＳソース
とＰＭＯＳドレインは連続している切換セルの次のはし
ご状ノードに接続される。第１および第４の対のＰチャ
ネルＭＯＩ−ランジツタのゲートは、それらを絶えず導
電性にするために第１の供給源電圧に接続され、そして
第１および第２の対のＮチャネルＭＯＳトランジスタの
ゲートはそれらを絶えず導電性にするために第２の供給
源電圧に接続される。差動駆動器回路はデジタル信号の
それぞれの２進のビットに応答する入力と、第２および
第３の対のＰチャネルおよびＮチャネルトランジスタの
ゲートに接続される出力を有し、それぞれの２進のビッ
トの論理状態に依存してそれぞれ第２の対を選択的にオ
ンまたはオフに、そして第３の対をオフまたはオンにす
る。

この発明のこれらおよびその他の目的は、すべてにわた
って同様の参照番号が対応する部品を示している添付の
図面に関連して以下の詳細な説明を読むとより明らかに
なるであろう。

［好ましい実施例の説明］種々の図面を詳細にここで参照すると、第１図にはｎ個
の同一の切換セルＣ１、Ｃ２、・・・Ｃｎを形成するＲ
−２Ｒのはしご状の四路網またはアレイを有する従来の
デジタル−アナログ変換器１０の略図表現が示されてい
る。各切換セルは直列に接続される２つのｒＲＪ要素の
脚部または格と、び脚部と次の切換セルの間に接続され
る単一のｒＲＪ要素から形成される。たとえば、最」三
位ビット（ＭＳＢ）を表わす第１のセルＣ１は抵抗器Ｒ
１１、Ｒ２１およびＲ１からなる。抵抗器Ｒ１１はその
一方の端部で抵抗器Ｒ２１と直列に接続される。抵抗器
Ｒ１１のもう一方の端部ははしご状のノード１で抵抗器
Ｒ１の一方の端部に接続される。抵抗器Ｒ１のもう一方
の端部は抵抗器Ｒ１２、Ｒ２２およびＲ２からなる次の
セルＣ２に接続される。最下位ビット（Ｌ　Ｓ　Ｂ）を
示す最後のセルＣｎは抵抗器Ｒ１ｎ５Ｒ２ｎおよびＲｎ
から形成される。単一の抵抗器Ｒもまた、Ｘ点の最後の
セルの出力と共通の接地電位の間に接続され、そしては
しご状回路網を終わらせる。

基準電流源は、スイッチＳＯの位置に依存して正の電流
＋ＩＲＥＦまたは負の電流−ＩＲＥＦのいずれかがＭＳ
Ｂの端部ではしご状回路網の入力に与えられる。スイッ
チＳＯはサインビットＢＯ。

すなわち変換されるべきデジタル入力信号が正か負かを
示す２進のビットによって制御される。それぞれのセル
Ｃ１、Ｃ２、・・・Ｃｎの抵抗器Ｒ２１、Ｒ２２、・・
・Ｒ２ｎのもう一方の端部はそれぞれのセルスイッチＳ
１、Ｂ２、・・・Ｓｎに接続される。

セルスイッチＳ１、Ｂ２、・・・Ｓｎは変換されるべき
デジタル信号の２進のビットＢ１、Ｂ２、・・・Ｂｎに
よって制御される。各切換セルＣ１、Ｃ２、・・・Ｃｎ
は、出力電流合計ラインｌ０ＵＴと接地ラインｌ０ＵＴ
　　ＦＡＬＳＥの間のそのそれぞれの脚部を通って流れ
る電流を切換えるように動作する。合計ラインｌ０ＵＴ
はすべての切換セルＣ１、Ｃ２、・・・Ｃｎと並列に接
続され、そして演算増幅器１２の反転入力に与えられる
。演算増幅器１２の非反転入力は接地電位に接続される
。増幅器１２の出力ＶＯＵＴはデジタル−アナログ変換
器のアナログ出力を提供する。

この発明は、回路網のすべての抵抗器が全くＣＭＯＳト
ランジスタで実現されているＲ−２Ｈのはしご状回路網
からなるデジタル−アナログ変換器の提供に関するもの
である。複数個の２進のビットをａするデジタル入力信
号をアナログ出力信号に変換さけるためのこのデジタル
−アナログ変換器は全＜ＣＭＯＳトランジスタから作ら
れる第１図のはしご状回路網を形成するセルＣ１、Ｃ２
、・・・Ｃｎに対応する複数個の同一の切換セルを含み
、そしてこれらはモノリシック集積回路の単一のシリコ
ン半導体チップの一部として製作されてもよい。この発
明の切換セルの各々は同一の設計なので、図面の第２図
に詳細に例示されるセルＣ２のような切換セルの１つを
説明することで十分であろう。

それぞれＭＯＳトランジスタＮ１とＢ２、Ｒ５とＮ６、
Ｂ７とＮ８からなる第１、第２および第３の対の０ＭＯ
８トランジスタは、はしご状回路網の脚部の２つのｒＲ
Ｊ要素に対応する。特に、これらの３つの対のＣＭＯＳ
トランジスタは第１図の抵抗器Ｒ１２およびＲ２２を形
成し、これらはまた脚部の交差抵抗とも呼ばれる。ＭＯ
ＳトランジスタＮ３およびＲ４からなる第４の対のＣＭ
ＯＳトランジスタは脚部と次の連続しているセルへの入
力との間に接続される単一のｒＲＪ要素に対応する。特
に、第４の対のＣＭＯＳトランジスタは第１図の抵抗器
Ｒ２を形成し、これは直列抵抗とも呼ばれる。便宜上、
ＰチャネルＭＯＳトランジスタは大文字Ｐとそれに続く
特定の参照番号によって識別され、そしてＮチャネルＭ
ＯＳトランジスタは大文字Ｎとそれに引き続く特定の参
照番号によって識別されている。

第１の対のＣＭＯＳトランジスタでは、ＭＯＳトランジ
スタＮ１のドレインのような主要電極の１つはＭＯＳト
ランジスタＰ２のソースのような主要電極の１つに接続
される。ＭＯＳトランジスタＮ１のもう一方の主要電極
、すなわちソースはＭＯＳトランジスタＢ２のドレイン
に接続される。

第２の対のＣＭＯＳトランジスタでは、ＭＯＳトランジ
スタＲ５のソースはＭＯＳトランジスタＮ６のドレイン
に接続され、そしてＭＯＳトランジスタＰ５のドレイン
はＭＯＳトランジスタＮ６のソースに接続される。同様
に、第３の対のＣＭＯＳトランジスタでは、ＭＯＳトラ
ンジスタツタのソースはＮＭＯＳトランジスタＮ８のド
レインに接続され、そしてＭＯＳトランジスタＮ８のソ
ースはＭＯＳトランジスタツタのドレインに接続される
。さらに、第４の対のＣＭＯＳトランジスタでは、ＭＯ
ＳトランジスタＮ３のドレインはＭＯＳトランジスタＲ
４のソースに接続される。ＭＯＳトランジスタＮ３のド
レインおよびＭＯＳトランジスタＲ４のソースは、はし
ご状ノード２を規定するトランジスタＮ１のドレインお
よびトランジスタＰ２のソースと、入力端子ＩＲＥＦ　
　ＩＮＰＵＴに結合され、所望の大きさＩの基準電流を
受取る。トランジスタＮ３のソースおよびトランジスタ
Ｐ４のドレインは、出力端子ＩＲＥＦ　　ＯＵＴに結合
され、Ｉ／２に等しい大きさの電流を次の連続している
切換セルに送る。トランジスタＮ１のソースおよびトラ
ンジスタＰ２のドレインは、トランジスタＰ５のソース
とトランジスタＮ６のドレインに、そしてトランジスタ
Ｐ７のソースとトランジスタＮ８のドレインに結合され
る。

制御電極すなわちトランジスタＮ１およびＮ３のゲート
は供給源電圧ＶＤＤに接続され、これは典型的には＋５
．０ボルトであり、それぞれのドレインからそれぞれの
ソースまで一定の抵抗を与えるためにトランジスタＮ１
およびＮ３を絶えず導電性にする。同様に、トランジス
タＰ２とＢ４のゲートは供給源電圧ｖＳＳに接続され、
これは典型的には０ボルトであり、それぞれのドレイン
からそれぞれのソースまで一定の抵抗を与えるためにト
ランジスタＰ２およびＢ４を継続的に導電性にする。

トランジスタＰ５のドレインおよびトランジスタＮ６の
ソースは共通ラインｌ０ＵＴ　　ＦＡＬＳＥと接続可能
である端子に接続され、そしてトランジスタＰ７のドレ
インとトランジスタＮ８のソースは共通の出力電流合計
ラインＩ　ＯＵＴに接続可能な端子に接続される。ライ
ンｌ０ＵＴ　　ＦＡＬＥＳＥは（ＶＤＤ−ＶＳＳ）／２
、ココテハ＋２．５ボルト、に等しい電圧をそこに与え
ている。

ラインｌ０ＵＴは演算増幅器１２の閉ループ動作によっ
て（ＶＤＤ−ＶＳＳ）／２に等しい電圧をそこに与えて
いる。トランジスタＰ５およびＮ６のゲートは各々が１
対の差動駆動器回路Ｄ１およびＢ２の２つの出力のそれ
ぞれの一方に接続される。トランジスタＰ７とＮ８のゲ
ートは各々が差動駆動器回路Ｄ１およびＢ２の２つの出
力のそれぞれもう一方に接続される。

１対の差動駆動器回路Ｄ１およびＢ２は切換手段を規定
し、選択的に第２の対のＣＭＯＳトランジスタをオンに
、そして第３の対の０ＭＯ８をオフにし、または選択的
に第２の対をオフにし、第３の対をオンにする。切換手
段はデジタル入力信号の関連した２進のビットＢ１、Ｂ
２、・・・Ｂｎの１つによって与えられた制御信号に応
答する。ここでは、２進のビットはＢ２であろう。

第１の差動駆動器回路Ｄ１はＭＯＳトランジスタツタ３
、ＰＩ３、ＰＩ３、Ｐ２Ｏ、Ｂ２１、Ｎ２３、Ｎ２４、
Ｎ２５およびＮ２６を含む。トランジスタＰ１３はその
ゲートがバイアス電圧ＢＩＡＳＩに接続され、そのソー
スが供給源電圧ＶＤＤに接続され、そしてそのドレイン
がトランジスタＰ１８ないしＢ２１の共通のソースに接
続される。第１の入力を規定するトランジスタＰ１ｇお
よびＰＩ３のゲートは入力の２進のビットＢ２に接続さ
れる。第２の入力を規定するトランジスタＰ２０および
Ｂ２１のゲートは、インバータＩ２の出力で２進のビッ
トＢ２の補数または逆数に接続される。インバータは、
技術分野において従来のものである１対のＰチャネルお
よびＮチャネルＭＯ３）−ランジツタ（図示されていな
い）によって形成されてもよいことは理解されるべきで
ある。

トランジスタＰ２１のドレインはトランジスタＮ２８の
ドレインに接続され、これは差動駆動器回路Ｄ１の第１
の出力を規定する。トランジスタＰ２１およびＮ２６の
共通のドレインのこの第１の出力は、第３の対のＣＭＯ
３トランジスタのトランジスタＰ５のゲートに接続され
る。トランジスタＮ２６のゲートはトランジスタＮ２５
のゲートおよびドレインに、そしてトランジスタＰ１９
のドレインに接続される。トランジスタＰ２０のドレイ
ンはトランジスタＮ２４のゲートおよびドレインに、そ
してトランジスタＮ２３のゲートに接続される。トラン
ジスタＰ１８のドレインはトランジスタＮ２３のドレイ
ンに接続され、これは差動駆動器回路Ｄ１の第２の出力
を規定する。トランジスタＰ１ｇおよびＮ２８の共通の
ドレインのこの第２の出力は、第３の対のＣＭＯＳトラ
ンジスタのトランジスタＰ７のゲートに接続される。

トランジスタＮ２３ないしＮ２６のソースは一緒に、そ
して供給源電圧ｖＳＳに接続される。

第２の差動駆動器回路Ｄ２はＭＯＳトランジスタＮ２２
、Ｂ９、ＰＩＯ５ｐＨ、ＰＩ３、Ｎ１４、Ｎ１５、Ｎ１
６およびＮ１７を含む。トランジスタＮ２２はそのゲー
トがバイアス電圧ＢＩＡＳ２に接続され、そのソースは
供給源電圧ｖＳＳに接続され、そしてそのドレインはト
ランジスタＮ１４ないしＮ１７の共通のソースに接続さ
れる。

第１の入力を規定するトランジスタＮ１４およびＮ１５
のゲートは入力の２進のビットＢ２に接続される。第２
の入力を規定するトランジスタＮ１６およびＮ１７のゲ
ートはインバータＩ２の出力で２進のビットＢ２の補数
に接続される。

トランジスタＮ１４のドレインはトランジスタＰ９のド
レインに接続され、これは第２の差動駆勧善回路Ｄ２の
第１の出力を規定する。トランジスタＮ１４とＰ９の共
通のドレインのこの第１の出力は、第２の対のＣＭＯＳ
トランジスタのトラジスタＮ６のゲートに接続される。

トランジスタＰ９のゲートはトランジスタＰＩＯのゲー
トおよびドレインに、そしてトランジスタＮ１６のドレ
インに接続される。トランジスタＮ１５のドレインはト
ランジスタｐＨのゲートおよびドレインに、そしてトラ
ンジスタＰ１２のゲートに接続される。トランジスタＮ
１７のドレインはトランジスタＰ１２のドレインに接続
され、これは第２の差動駆動器回路Ｄ２の第２の出力を
規定する。トランジスタＮ１７およびＰＩ３の共通のド
レインでのこの第２の出力は、第３の対のＣＭＯＳトラ
ンジスタのトランジスタＮ８のゲートに接続される。ト
ランジスタＰ９ないしＰＩ３のソースは一緒に、そして
供給源電圧ＶＤＤに接続される。

「トライオード」領域で動作しているすべてのＰチャネ
ルおよびＮチャネルトランジスタのためのドレイン表示
のソースは交換できることを理解すべきである。言い換
えれば、ソース電極はドレイン電極によって置き換えら
れ得る。さらに、第１ないし第４の対の０ＭＯＳトラン
ジスタの各々ではトランジスタの一方のドレインまたは
ソースがトランジスタのもう一方のそれぞれのドレイン
またはソースと交換できる。すべてのトランジスタのサ
ブストレート電極は「浮動している」のが示されている
一方、各Ｐチャネルトランジスタのサブストレート電極
を供給源電圧ＶＤＤに接続し、そして各Ｎチャネルトラ
ンジスタのサブストレート電極を供給源電位ｖＳＳに接
続させることが好ましく、それによってラッチアップの
免疫性を改良する。

切換セルＣ２の動作は、２進のビットＢ２が論理「０」
レベルまたは状態であると初めに仮定することによって
説明される。差動駆動器回路Ｄ１のトランジスタＰ１３
はオンにされるので、供給源電圧ＶＤＤはトランジスタ
Ｐ１ｇないしＰ２１の共通のソースに与えられる。２進
のビットＢ２がトランジスタＰ１８およびＰＩ３のゲー
トに与えられて第１の入力を規定し、２進のビットＢ２
の補数がトランジスタＰ２０およびＰ２１のゲートに与
えられて第２の入力を規定すると、トランジスタＰ１ｇ
およびＰＩ３はオンにされ、トランジスタＰ２０および
Ｐ２１はオフにされるであろう。その結果、トランジス
タＮ２５およびＮ２６はオンにされ、トランジスタＮ２
３およびＮ２４はオフにされるであろう。トランジスタ
Ｎ２６が導電性にされると、供給源電圧ｖＳＳは駆動型
回路Ｄ１の第１の出力を介してトランジスタＰ５のゲー
トに与えられ、それをオンにすることを引き起こす。ト
ランジスタＰ１３およびＰｌｇの両方がオンにされるの
で、トランジスタＰ７のゲートに与えられる駆動型回路
Ｄ１の第２の出力の電圧は、トランジスタＰ７のソース
に与えられる電圧よりＰチャネルトランジスタの２つの
しきい値電圧降下分だけ上になるであろう。言い換えれ
ば、トランジスタＰ７のゲート電圧は（ＶＤＤ−ＶＳＳ
）／２＋２　（ＶＴＰ　）となり、トランジスタＰ７が
オフにされることを引き起こす。

さらに、差動駆動器回路Ｄ２のトランジスタＮ２２はオ
ンにされるので、供給源電圧ｖＳＳはトランジスタＮ１
４ないしＮ１７の共通のソースに与えられるであろう。

２進のビットＢ２もまたトランジスタＮ１４とＮ１５の
ゲートに与えられて駆動型回路Ｄ２の第１の入力を規定
し、そして２進のビットＢ２の補数もまたトランジスタ
Ｎ１６およびＮ１７のゲートに与えられて駆動型回路Ｂ
２の第２の入力を規定すると、トランジスタＮ１４およ
びＮ１５はオフにされ、トランジスタＮ１６およびＮ１
７はオンにされる。その結果、トランジスタＰ９および
ＰＩＯはオンにされ、トランジスタｐＨおよびＰＩ３は
オフにされる。トランジスタＰ９が導電性にされると、
供給源電圧ＶＤＤが駆動型回路Ｄ２の第１の出力を介し
てトランジスタＮ６のゲートに与えられ、それがオンに
されることを引き起こす。トランジスタＮ２２およびＮ
１７の両方がオンにされるので、トランジスタＮ８のゲ
ートに与えられる駆動型回路Ｄ２の第２の出力の電圧は
、トランジスタＮ８のソースに与えられる電圧より、Ｎ
チャネルトランジスタの２しきい値電圧降下分だけ下に
なるであろう。

言い換えれば、トランジスタＮ８のゲート電圧は（ＶＤ
Ｄ−ＶＳＳ）／２−２　（ＶＴｎ）となり、トランジス
タＮ８がオフにされることを引き起こす。

この動作状態では、第２の対のＣＭＯＳトランジスタは
導電性にされ、−力筒３の対のＣＭＯＳトランジスタは
オフにされる。第１の対および第４の対のＣＭＯＳトラ
ンジスタの端子電圧は同一である。第２の対のトランジ
スタの端子電圧はデジタル−アナログ変換器の全部の連
続しているセルにかかる電圧降下と合うであろう。多対
のＣＭＯＳトランジスタのＷ／Ｌ、（幅対長さ）の比を
適当に調整すると、多対となったドレイン／ソース抵抗
はドレイン／ソース電圧、チャネル電流およびソース−
サブストレート電圧のすべての値に対して比較的一定と
なり、それによって抵抗の電圧係数を最小にする。それ
ゆえ、端子ＩＲＥＦ　　ＩＮＰＵＴに入る基準電流ｒＩ
Ｊははしご状ノード２で等しく分けられ、すなわちＩ／
２の大きさの電流は接地ラインｌ０ＵＴ　　ＦＡＬＳＥ
に、そして次の連続するセルのために端子ＩＲＥＦ　　
ＯＵＴに送られるであろう。

２進のビットＢ２が論理「１」レベルまたは状態である
と仮定する、反対の動作状態の下では、駆動型回路Ｄ１
の第１の出力および駆動型回路Ｄ２の第１の出力は第２
のトランジスタの対のそれぞれのトランジスタＰ５とＮ
６が非導電性にされることを引き起こす。さらに、駆動
型回路Ｄ１の第２の出力および駆動型回路Ｄ２の第２の
出力は、第３の対のそれぞれのトランジスタＰ７および
Ｎ８がオンにされることを引き起こす。その結果、Ｉ／
２の電流の大きさは出力電流合計ライン１０ＵＴおよび
次の連続するセルのために端子ＩＲＥＦ　　ＯＵＴに送
られるであろう。

基準電流＋ＩＲＥＦの正の符号がＣＭＯＳトランジスタ
からなるこのＲ−２Ｒのはしご状回路網に与えられると
き、Ｐチャネルトランジスタは、それらがさらに強制的
に「トライオード」の動作領域に行くのでＮチャネルト
ランジスタよりも大きな電流を導電するであろう。こう
して、Ｐチャネルトランジスタのドレイン−ソース抵抗
はＮチャネルトランジスタのドレイン−ソース抵抗より
低いであろう。また一方で、もし基準電流−ＩＲＥＦの
、すなわちサインビットＢＯが換えられて負の符号がは
しご状回路網に与えられるなら、Ｎチャネルトランジス
タはさらに「トライオード」動作領域に強制的に送られ
るので、Ｎチャネルトランジスタはその時Ｐチャネルト
ランジスタよりもより多い電流を導電するであろう。そ
の結果、Ｎチャネルトランジスタのドレイン−ソース抵
抗はＰチャネルトランジスタのドレイン−ソース抵抗よ
りも低いであろう。基準入力端子の一方向から反対の電
流方向まで所望の抵抗特性を維持するために、Ｐチャネ
ルトランジスタのＷ／Ｌの比率はＮチャネルトランジス
タのＷ／Ｌに適合され、そして一方の基準電流方向に対
してＮ：１のＰチャネルドレイン−ソース電流対Ｎチャ
ネルドレイン−ソース電流の割合と反対の基準電流方向
に対するにＮの割合を生み出す。

この発明の全体のデジタル−アナログ変換器は第３図に
一部がブロック図で示される。分かるように、デジタル
−アナログ変換器は９個の同一の１切換セルＣ１、Ｃ２
、・・・Ｃ９を有し、それらはそれらのそれぞれの２進
のビットＢ１、Ｂ２、Ｂ９に応答する。９個のセルはＭ
ＳＢであるセルＣ１とＬＳＢであるセルＣ９に連結され
ている。ＭＳＢの端部では正の基準電流＋ＩＲＥＦまた
は負の基準電流−ＩＲＥＦのいずれかがサインビットＢ
Ｏによって制御されるスイッチＳＯの位置に依存して供
給される。

ＬＳＢの端部では、別の対のＣＭＯＳトランジスタＮ３
０およびＰ３１が最後のセルＣ９に接続され、そのため
基準電流は最後のものまで各はしご状ノードで等しく分
けられる。トランジスタＮ３０およびＰ３１は第１図に
示される単一の抵抗器Ｒに応答する。トランジスタＮ３
０のドレインおよびトランジスタＰ３１のソースは一緒
に、そして端子ＩＲＥＦ　　ＯＵＴで最後のセルＣ９の
出力に接続される。トランジスタＮ３０のソースおよび
トランジスタＰ３１のドレインもまた一緒にそして（Ｖ
ＤＤ−ＶＳＳ）／２と等しい供給源電位ｖＰを介して接
地電位に接続される。トランジスタＮ３０のゲートは供
給源電圧ＶＤＤに接続され、トランジスタＰ３１のゲー
トは供給源電圧ＶＳＳに接続され、それによって両方の
トランジスタＮ３０およびＢ３１が継続的に導電性であ
ることを引き起こす。切換セルの各々に接続される出力
電流合計ラインｌ０ＵＴは演算増幅器１２の反転入力に
供給される。演算増幅器１２の非反転入力は接地ライン
ｌ０ＵＴ　　ＦＡＬＳＥと、供給源電位ｖＰを介して接
地電位とに接続される。切換セルＣ１、Ｃ２、・・・Ｃ
９の各々はそれぞれの２進のビットＢ１、Ｂ２、・・・
Ｂ９に応答して動作する。

２進のビットの状態に依存して、各セルのそれぞれの脚
部を通って流れる基準電流は、合計ライン１０ＵＴと接
地ラインｌ０ＵＴ　　ＦＡＬＳＥの間で切換えられる。

合計ラインｌ０ＵＴの基準電流は抵抗器ＲＦを介して与
えられ、変換器のアナログ出力を表わす演算増幅器１２
の出力に電圧ｖＯＵＴを与える。

９個のセルが示される一方で、デジタル−アナログ変換
器は、セルを増加または減少させることによって、所望
のいかなる数の切換セルで形成されてもよいことは明ら
かに理解されるべきである。

セルの数が不確実でも理論的には可能であるが、実際の
数は演算増幅器１２の物理的な限界によって制御される
。

バイアス発生器回路網１４はすべての切換セルに設けら
れ、それらをオフにするために第２および第３の対のト
ランジスタに与えられたゲート電圧の振幅を制限する。

バイアス発生器１４はＢ２７、Ｎ２８およびＮ２９を含
む。トランジスタＰ２７のソースは供給源電圧ＶＤＤに
接続される。

トランジスタＰ２７のゲートおよびドレインは一緒に、
そしてトランジスタＮ２ｇのドレインおよびゲートに接
続される。トランジスタＰ２７のゲートは第１のバイア
ス電圧ＢＩＡＳＩを切換セルに与える。トランジスタＮ
２８のソースはトランジスタＮ２９のドレインおよびゲ
ートに接続され、これは第２のバイアス電圧ＢＩＡＳ２
を切換セルに供給する。トランジスタＮ２９のソースは
接地電位に接続される。トランジスタＰ２７、Ｎ２８お
よびＮ２９の適切な幅および長さの寸法を選択すること
によって、トランジスタＰ５およびＢ７は、ツレらのゲ
ートが（ＶＤＤ−ＶＳＳ）／２十２　（ＶＴｐ）と等し
い電圧に達するときオフにされ、トランジスタＮ６およ
びＮ７は、それらのゲートが（ＶＤＤ−ＶＳＳ）／２−
２　（ＶＴｎ）に等しい電圧に達するときオフにされる
。

前述の詳細な説明から、この発明は全＜　ＣＭＯＳトラ
ンジスタからなるＲ−２Ｒはしご状回路網を有する改良
されたデジタル−アナログ変換器を提供することが分か
る。さらに、はしご状回路網は、各セルがはしご状回路
網の交差抵抗を規定する第１、第２および第３の対のＣ
ＭＯＳトランジスタと、はしご状回路網の直列の抵抗を
規定する第４の対のＣＭＯＳトランジスタから形成され
る複数個の切換セルを形成する。

この発明の現在の好ましい実施例が例示され説明されて
きたが、発明の範囲から逸脱することなく、種々の変化
や修正がなされてもよく、同等のものがそれの要素に代
用されてもよいことは当業者によって理解されるであろ
う。さらに、それの中心の範囲から逸脱することなく、
特定の状況または材料を発明の教示に適合させるように
多くの修正をしてもよい。それゆえ、この発明はこの発
明を実施するために考えられる最善の方法として開示さ
れた特定の実施例に限定されはしないが、この発明が添
付の特許請求の範囲の範囲内にある実施例のすべてを含
むことが意図される。

【図面の簡単な説明】

第１図はＲ−２Ｈのはしご状アレイを有する従来のデジ
タル−アナログ変換器の略図表現である。第２図はこの発明のデジタル−アナログ変換器の１つの
切換セルの詳細を示す略回路図である。第３図はこの発明の原理に従って構成されたデジタル−
アナログ変換器の全体の配置を例示する、部分的にブロ
ック形の略図である。図において、１０は従来のデジタル−アナログ変換器、
１２は演算増幅器、１４はバイアス発生器回路網である
。

Claims

【特許請求の範囲】

（１）複数個の２進ビットを有するデジタル信号をアナ
ログ出力信号に変換させるためのデジタル−アナログ変
換器であって：前記２進のビットの数にその数が対応する複数個の切換
セルを形成するＲ−２Ｒはしご状回路網を含み；各切換セルははしご状回路網の交差抵抗を規定する第１
、第２および第３の対のＣＭＯＳトランジスタと、はし
ご状回路網の直列抵抗を規定する第４の対ＣＭＯＳトラ
ンジスタから形成され、第１ないし第４の対の各々はＰ
チャネルＭＯＳトランジスタとＮチャネルＭＯＳトラン
ジスタを含み、ＮＭＯＳトランジスタのドレインがＰＭ
ＯＳトランジスタのソースに、そしてＮＭＯＳトランジ
スタのソースがＰＭＯＳトランジスタのドレインに接続
され；前記第１の対のＮＭＯＳドレインおよびＰＭＯＳソース
は前記第４の対のＮＭＯＳドレインおよびＰＭＯＳソー
スに接続されてはしご状ノードを規定し、前記第１の対
のＮＭＯＳソースおよびＰＭＯＳドイレンは前記第２の
対のＮＭＯＳドレインおよびＰＭＯＳソースと、前記第
３の対のＮＭＯＳドレインおよびＰＭＯＳソースに接続
され、前記第２の対のＮＭＯＳソースおよびＰＭＯＳド
レインは共通ラインに結合され、前記第３の対のＮＭＯ
ＳソースおよびＰＭＯＳドレインは共通の出力電流合計
ラインに結合され、前記第４の対のＮＭＯＳソースおよ
びＰＭＯＳドレインは連続する切換セルの次のはしご状
ノードに接続され；前記第１および第４の対のＰチャネ
ルトランジスタのゲートは第１の供給源電圧に接続され
、それらを絶えず導電性にし、そして前記第１および第
４の対の前記Ｎチャネルトランジスタのゲートは第２の
供給源電圧に接続され、それらを絶えず導電性にし；さ
らに前記デジタル信号のそれぞれの２進のビットに応答する
入力を有し、そして前記第２および第３の対のＰチャネ
ルおよびＮチャネルトランジスタのゲートに接続される
出力を有し、前記それぞれの２進のビットの論理状態に
依存して選択的にそれぞれ前記第２の対をオンまたはオ
フに、そして前記第３の対をオフまたはオンにする切換
手段を含む、変換器。
（２）前記切換手段が第１および第２の差動駆動器回路
を含み、前記第１および第２の差動駆動器回路の各々は
前記それぞれの２進のビットに応答する第１の入力と前
記それぞれの２進のビットの補数に応答する第２の入力
を有する、特許請求の範囲第１項に記載のデジタル−ア
ナログ変換器。
（３）前記第１の差動駆動器回路は第１の出力が前記第
２の対のＰチャネルトランジスタのゲートに接続され、
第２の出力が前記第３の対のＰチャネルのゲートに接続
される、特許請求の範囲第２項に記載のデジタル−アナ
ログ変換器。
（４）前記第２の差動駆動器回路は第１の出力が前記第
２の対のＮチャネルトランジスタのゲートに接続され、
第２の出力が前記第３の対のＮチャネルトランジスタの
ゲートに接続される、特許請求の範囲第３項に記載のデ
ジタル−アナログ変換器。
（５）前記第１の差動駆動器回路がＰチャネルおよびＮ
チャネルＭＯＳトランジスタから形成される、特許請求
の範囲第３項に記載のデジタル−アナログ変換器。
（６）前記第２の差動駆動器回路がＰチャネルおよびＮ
チャネルＭＯＳトランジスタから形成される、特許請求
の範囲第４項に記載のデジタル−アナログ変換器。
（７）前記変換器がモノリシックの集積回路の単一のシ
リコン半導体チップの一部として形成される、特許請求
の範囲第１項に記載のデジタル−アナログ変換器。
（８）第１のバイアス電圧を前記第１の差動駆動器回路
に、そして第２のバイアス電圧を前記第２の差動駆動器
回路に供給するためのバイアス発生器回路網をさらに含
む、特許請求の範囲第２項に記載のデジタル−アナログ
変換器。
（９）前記バイアス回路網がＰチャネルＭＯＳトランジ
スタ、第１のＮチャネルＭＯＳトランジスタおよび第２
のＮチャネルＭＯＳトランジスタを含む、特許請求の範
囲第８項に記載のデジタル−アナログ変換器。
（１０）前記Ｐチャネルトランジスタはそのソースが前
記第１の供給電圧に接続され、そしてそのゲートおよび
ドレインは一緒に接続され、前記第１のＮチャネルトラ
ンジスタはそのゲートおよびドレインが一緒に、そして
前記Ｐチャネルトランジスタのドレインに接続され、前
記第２のＮチャネルトランジスタはそのゲートおよびド
レインが一緒に、そしてそのソースが接地電位に接続さ
れ、前記Ｐチャネルトランジスタおよび前記第１のＮチ
ャネルトランジスタの共通のドレインは前記第１のバイ
アス電圧を規定し、前記第２のＮチャネルトランジスタ
の共通のドレインおよびゲートは前記第２の電圧を規定
する、特許請求の範囲第９項に記載のデジタル−アナロ
グ変換器。
（１１）複数個の２進のビットを有するデジタル信号を
アナログ出力信号に変換するためのデジタル−アナログ
変換器において、その改良点は前記２進のビットの数に
その数が対応する複数個の切換セルを形成するＲ−２Ｒ
はしご状回路網を含み；各切換セルははしご状回路網の交差抵抗を規定する第１
、第２および第３の対のＣＭＯＳトランジスタと、はし
ご状回路網の直列抵抗を規定する第４の対のＣＭＯＳト
ランジスタから形成され、前記第１ないし第４の対の各
々はＰチャネルトランジスタおよびＮチャネルトランジ
スタを含み、ＮＭＯＳトランジスタのドレインがＰＭＯ
Ｓトランジスタのソースに接続されそしてＮＭＯＳトラ
ンジスタのソースがＰＭＯＳトランジスタのドレインに
接続され；前記第１の対のＮＭＯＳドレインおよびＰＭＯＳソース
は前記第４の対のＮＭＯＳドレインおよびＰＮＭＯＳソ
ースに接続されてはしご状ノードを規定し、前記第１の
対のＮＭＯＳソースおよびＰＭＯＳドレインは前記第２
の対のＮＭＯＳドレインおよびＰＭＯＳソースと、前記
第３の対のＮＭＯＳドレインおよびＰＭＯＳソースに接
続され、前記第２の対のＮＭＯＳソースおよびＰＭＯＳ
ドレインは共通ラインに結合され、前記第３の対のＮＭ
ＯＳソースおよびＰＭＯＳドレインは共通の出力電流合
計ラインに結合され、前記第４の対のＮＭＯＳソースお
よびＰＭＯＳドレインは連続する切換セルの次のはしご
状ノードに接続され；さらに前記第１および第４の対の前記Ｐチャネルトランジスタ
のゲートは第１の供給源電圧に接続され、それらを絶え
ず導電性にし、そして前記第１および第４の対の前記Ｎ
チャネルトランジスタのゲートは第２の供給源電圧に接
続され、それらを絶えず導電性にする、変換器。
（１２）前記デジタル信号のそれぞれの２進のビットに
応答する入力を有し、そして前記第２および第３の対の
ＰチャネルおよびＮチャネルトランジスタのゲートに接
続される出力を有し、前記それぞれの２進のビットの論
理に依存して選択的に前記第２の対をオンまたはオフに
し、そして前記第３の対をオフまたはオンにするための
切換手段をさらに含む、特許請求の範囲第１１項に記載
の改良されたデジタル−アナログ変換器。
（１３）前記切換手段が第１および第２の差動駆動器回
路を含み、前記第１および第２の差動駆動器回路の各々
は前記それぞれの２進のビットに応答する第１の入力と
、前記それぞれの２進のビットの補数に応答する第２の
入力を有する、特許請求の範囲１２項に記載の改良され
たデジタル−アナログ変換器。
（１４）前記第１の差動駆動器回路は前記第２の対のＰ
チャネルトランジスタのゲートに接続される第１の出力
と、前記第３の対のＰチャネルトランジスタのゲートに
接続される第２の出力を有する、特許請求の範囲第１３
項に記載の改良されたデジタル−アナログ変換器。
（１５）前記第２の差動駆動器回路が、前記第２の対の
Ｎチャネルトランジスタのゲートに接続される第１の出
力と、前記第３の対のＮチャネルトランジスタのゲート
に接続される第２の出力を有する、特許請求の範囲第１
４項に記載の改良されたデジタル−アナログ変換器。
（１６）前記第１の差動駆動器回路がＰチャネルおよび
ＮチャネルＭＯＳトランジスタから形成される、特許請
求の範囲第１５項に記載の改良されたデジタル−アナロ
グ変換器。
（１７）前記第２の差動駆動器回路がＰチャネルおよび
ＮチャネルＭＯＳトランジスタから形成される、特許請
求の範囲第１６項に記載の改良されたデジタル−アナロ
グ変換器。
（１８）前記変換器がモノリシックの集積回路の単一の
シリコン半導体チップの一部として形成される、特許請
求の範囲第１２項に記載の改良されたデジタル−アナロ
グ変換器。
（１９）第１のバイアス電圧を前記第１の差動駆動器回
路に、第２のバイアス電圧を前記第２の差動駆動器回路
に供給するためのバイアス発生器回路網をさらに含む、
特許請求の範囲第１３項に記載の改良されたデジタル−
アナログ変換器。
（２０）前記バイアス回路網がＰチャネルＭＯＳトラン
ジスタと、第１のＮチャネルＭＯＳトランジスタおよび
第２のＮチャネルＭＯＳトランジスタを含む、特許請求
の範囲第１９項に記載の改良されたデジタル−アナログ
変換器。