JPS60200625A - デイジタル記録再生装置 - Google Patents
デイジタル記録再生装置Info
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- JPS60200625A JPS60200625A JP5604384A JP5604384A JPS60200625A JP S60200625 A JPS60200625 A JP S60200625A JP 5604384 A JP5604384 A JP 5604384A JP 5604384 A JP5604384 A JP 5604384A JP S60200625 A JPS60200625 A JP S60200625A
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- Japan
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- digital
- current
- transistor
- integrated circuit
- circuit
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ディジタル符号で記録再生するディジタル記
録再生装置に係り、特に複数個の重みづけされた電流源
を有する積分形アナログ・ディジタルあるいはディジタ
ル・アナログ変換器の電流源の重みづけ精度を得るだめ
のプログラマブルｌｔＯＭの静電破壊強度を増すために
好適な回路に関する。
録再生装置に係り、特に複数個の重みづけされた電流源
を有する積分形アナログ・ディジタルあるいはディジタ
ル・アナログ変換器の電流源の重みづけ精度を得るだめ
のプログラマブルｌｔＯＭの静電破壊強度を増すために
好適な回路に関する。
第１図に周知のディジタルオーディオ記録再生装置のブ
ロック図を示す。１０１はアナログ信号入力端子、１０
２はアナログ・ディジタル変換器（以後ＡＤＣと略す）
、１０６はインタリーブ等の！理を行うディジタル信号
処理回路、１０４は記録アンプであり、１０５ ｉｄ光
または磁気を使用して記録媒体に記録する記録ヘッド、
１０６は記録媒体、１０７は記録媒体１０６から記録さ
れている信号を光まだは磁気を期用して読み出す再生ヘ
ッドであり、１０８は再生ヘッド１０７によって読み出
された電気信号の波形等化を行い、ディジタル符号に変
換するデータストローブ等の処理を行う再生アンプ、１
０９はデ・インタリープ。
ロック図を示す。１０１はアナログ信号入力端子、１０
２はアナログ・ディジタル変換器（以後ＡＤＣと略す）
、１０６はインタリーブ等の！理を行うディジタル信号
処理回路、１０４は記録アンプであり、１０５ ｉｄ光
または磁気を使用して記録媒体に記録する記録ヘッド、
１０６は記録媒体、１０７は記録媒体１０６から記録さ
れている信号を光まだは磁気を期用して読み出す再生ヘ
ッドであり、１０８は再生ヘッド１０７によって読み出
された電気信号の波形等化を行い、ディジタル符号に変
換するデータストローブ等の処理を行う再生アンプ、１
０９はデ・インタリープ。
エラー訂正等の処理を行うディジタル信号処理回路、１
１０はディジタル・アナログ変換器（以後ＤＡＣと略す
）であり、１１１はアナログオーディオ信号の出力端子
で゛ある。１０１から１０６までが記録系であり、１０
６から１１１が再生系である。
１０はディジタル・アナログ変換器（以後ＤＡＣと略す
）であり、１１１はアナログオーディオ信号の出力端子
で゛ある。１０１から１０６までが記録系であり、１０
６から１１１が再生系である。
コンパクトディスクプレーヤおよび放送等の再生専用装
置は１０６から１１１のみで構成されて、いる。
置は１０６から１１１のみで構成されて、いる。
１０２および１１０で構成されるＡＤＣおよびＤＡＣは
１９８２年１月１８日付の日経エレクトロニクス［ディ
ジタル・オーディオ用の低歪率１６ビツ）ＩＣＡ−Ｄ、
Ｄ−Ａ変換器」などで開示されているが、積分方式のＡ
ＤＣ，ＤＡＣ内の重みづけ電流源の精度を構成するトラ
ンジスタおよび抵抗のレイアウト工夫により得ているた
めプログラマブルＲＯＭ（以下Ｐ−４０Ｍと略す）は用
いられていない。
１９８２年１月１８日付の日経エレクトロニクス［ディ
ジタル・オーディオ用の低歪率１６ビツ）ＩＣＡ−Ｄ、
Ｄ−Ａ変換器」などで開示されているが、積分方式のＡ
ＤＣ，ＤＡＣ内の重みづけ電流源の精度を構成するトラ
ンジスタおよび抵抗のレイアウト工夫により得ているた
めプログラマブルＲＯＭ（以下Ｐ−４０Ｍと略す）は用
いられていない。
従来例として一般的Ｐ−、ＲＯＭを用いて説明する。
第２図に一般的Ｐ−４０Ｍを示す。
１〜１２はＰ−ＲＯＭ、１３〜１５けトランジスタ。
１６．１７はＰ−ＲＯＭ１〜１２を選択するスイッチ。
１８．１９はスイッチ１６．１７を制御する端子、２０
．２１はＰ−４０Ｍ書き込み電流の通過端子である。
．２１はＰ−４０Ｍ書き込み電流の通過端子である。
制御端子１８と１９でスイッチ１６と１７を設定し、Ｐ
−４ＬＯＭ１〜１２のどれかを選択する。その後端子２
０と２１との間に電流源をノくルス的に印加するとその
選択されたＰ−ＲＯＭを書き込むことが出来る。
−４ＬＯＭ１〜１２のどれかを選択する。その後端子２
０と２１との間に電流源をノくルス的に印加するとその
選択されたＰ−ＲＯＭを書き込むことが出来る。
このような従来回路構成を集積回路に用いると、端子２
０および２１が集積回路のピンとなるだめ、集積回路の
運搬などで人体に充電された電荷が端子２０から２１に
流れる放電による破壊（いわゆる静電破壊）でＰ−ＲＯ
Ｍが書含込まれる欠点がある。
０および２１が集積回路のピンとなるだめ、集積回路の
運搬などで人体に充電された電荷が端子２０から２１に
流れる放電による破壊（いわゆる静電破壊）でＰ−ＲＯ
Ｍが書含込まれる欠点がある。
Ｐ−ＲＯＭを積分形ＡＤＣおよびＤＡＣの重みづけ電流
源の精度補正用として用いる場合、静電破壊によってＰ
−、ＲＯＭの値が変化して、重みづけ電流源の精度を劣
化させ、ついてはＡ、ＤＣ。
源の精度補正用として用いる場合、静電破壊によってＰ
−、ＲＯＭの値が変化して、重みづけ電流源の精度を劣
化させ、ついてはＡ、ＤＣ。
■１ ＾ ρｎ）本書αＦ 詰でｔｋ Ｉし １ うゴ
、 いン ４ｎノ言Ｐ蟲ＪＩＥ／４ヒ スー 中実に
出来なくなる欠点を有する。
、 いン ４ｎノ言Ｐ蟲ＪＩＥ／４ヒ スー 中実に
出来なくなる欠点を有する。
本発明の目的は、電流源の重みづけ精度を得るためのＰ
−ＲＯＭの智き込み時は書き込みが容易で、書き込み時
以外には外部入力に対してＰ−Ｒ，ＯＭが書き込まれ難
い簡単な回路を有することで、静電破壊などで重みづけ
電流源の精度を劣化させず忠実な記録再生が可能なディ
ジタル記録再生装置を提供することにある。
−ＲＯＭの智き込み時は書き込みが容易で、書き込み時
以外には外部入力に対してＰ−Ｒ，ＯＭが書き込まれ難
い簡単な回路を有することで、静電破壊などで重みづけ
電流源の精度を劣化させず忠実な記録再生が可能なディ
ジタル記録再生装置を提供することにある。
本発明の要点は、Ｐ−ＲＯＭを構成する素子にエミッタ
を接続したトランジスタを設け、書き込み時には該トラ
ンジスタのベース・コレクタを接続して書き込み用電流
を流す。書き込み時以外ノベース・コレクタは、寝き込
み用電流が混入しないように接地点などに別々に接続す
ることにある。
を接続したトランジスタを設け、書き込み時には該トラ
ンジスタのベース・コレクタを接続して書き込み用電流
を流す。書き込み時以外ノベース・コレクタは、寝き込
み用電流が混入しないように接地点などに別々に接続す
ることにある。
以下、本発明の一実施例を図面を用いて説明する。
第３図は基本回路図である。２２はＰ−Ｒ，ＯＭ。
２６ハトランジスタ、２４はトランジスタ２３のコレク
タ端子、２５はトランジスタ２５のベース端子である。
タ端子、２５はトランジスタ２５のベース端子である。
端子２４と２５を接続してパルス的に電流を印加するこ
とでＰ−１（０Ｍ２２を書き込むことが出来る。Ｐ−Ｒ
ＯＭ２２を書き込まない場合は、端子２４と２５を別に
して静電破壊などによって書き込まれないようにする。
とでＰ−１（０Ｍ２２を書き込むことが出来る。Ｐ−Ｒ
ＯＭ２２を書き込まない場合は、端子２４と２５を別に
して静電破壊などによって書き込まれないようにする。
このＰ−４０Ｍを集積回路の一部として使用する場合に
は、Ｐ−ＲＯＭ書き込み時の電流あるいはその電流と書
き込まれる時点のＰ−ＲＯＭのインピーダンスで決まる
電圧などで他の回路を破壊するおそれがある。
は、Ｐ−ＲＯＭ書き込み時の電流あるいはその電流と書
き込まれる時点のＰ−ＲＯＭのインピーダンスで決まる
電圧などで他の回路を破壊するおそれがある。
これを対策した本発明の一実施例を第４図に示す。
２６はダイオード接続されたトランジスタ、２７はＰ−
Ｆｌ、ＯＭに接続される回路、２８はＰ−几０Ｍ２６を
構成するトランジスタであり、他の第３図と同一記号の
ものは同一機能を示す。Ｐ −ＲＯＭ ２２を書き込む
時の電流を端子２４と２５を接続して印加する。ダイオ
ード接続されたトランジスタ２６の逆方向しきい値電圧
が高いためＰ−几０Ｍ２２に書き込む時の電圧゛、電流
は回路２７に印ｔｒａされなく、安全にＰ−ＲＯＭ２２
のみを書き込むことが出きる。Ｐ−ＲＯＭ２２のトラン
ジスタ２Ｂハエミツタからパルス的に電流を印加するこ
とでエミッタ・ベース間をシ、−）してペース・コレク
タ間ダイオードのみとなり、書き込む前のインピーダン
スに比較して十分低いインピーダンスとなることを利用
している。
Ｆｌ、ＯＭに接続される回路、２８はＰ−几０Ｍ２６を
構成するトランジスタであり、他の第３図と同一記号の
ものは同一機能を示す。Ｐ −ＲＯＭ ２２を書き込む
時の電流を端子２４と２５を接続して印加する。ダイオ
ード接続されたトランジスタ２６の逆方向しきい値電圧
が高いためＰ−几０Ｍ２２に書き込む時の電圧゛、電流
は回路２７に印ｔｒａされなく、安全にＰ−ＲＯＭ２２
のみを書き込むことが出きる。Ｐ−ＲＯＭ２２のトラン
ジスタ２Ｂハエミツタからパルス的に電流を印加するこ
とでエミッタ・ベース間をシ、−）してペース・コレク
タ間ダイオードのみとなり、書き込む前のインピーダン
スに比較して十分低いインピーダンスとなることを利用
している。
第５図に本発明の一実施例として積分形のＡＤＣ。
積分形のＤＡＣなどで用いら虹る電流源を調整する回路
を示す。６５は第１の電流源出力、６６は第２の電流源
出力、６７は第３の電流源出力で電流比を１対５２対１
０２４を目標に調整する。６８は第１の電流源、３９は
第２の電流源、４０は第６の電流源の固定電流源、４１
は第３の電流源の補正電流源、４２〜５２はトランジス
タ、５３〜６２は抵抗、６３は電流源４１０基準電流源
、６４，６５゜６６に電圧源、 ６７．６８は抵抗、６
９〜７１はトランジスタ９７２〜７４は抵抗、７５はト
ランジスタ。
を示す。６５は第１の電流源出力、６６は第２の電流源
出力、６７は第３の電流源出力で電流比を１対５２対１
０２４を目標に調整する。６８は第１の電流源、３９は
第２の電流源、４０は第６の電流源の固定電流源、４１
は第３の電流源の補正電流源、４２〜５２はトランジス
タ、５３〜６２は抵抗、６３は電流源４１０基準電流源
、６４，６５゜６６に電圧源、 ６７．６８は抵抗、６
９〜７１はトランジスタ９７２〜７４は抵抗、７５はト
ランジスタ。
７６は抵抗、７７はＰ−、ＲＯＭを構成するトランジス
タ、７８〜８０ハトランジスタ、８１〜８７ハ抵抗、９
０は電圧源、９１１ｄ保護用のダイオード接続されたト
ランジスタ、９２はＰ−ＲＯＭ７７の静電破壊によって
書き込壕れることを保護するトランジスタ、９４はＰ−
ＲＯＭを有するバイアス回路、９５〜９８は９４と同一
構成のＰ−ＲＯＭを有するバイアス回路、２０１は回路
９４〜９８のトラン−ジスタ９２および相当トランジス
タのコレクタを接続した端子、２０２〜２０６は各Ｐ−
ＲＯＭをドライブするトランジスタ９２および相当トラ
ンジスタのペースに接続された端子である。
タ、７８〜８０ハトランジスタ、８１〜８７ハ抵抗、９
０は電圧源、９１１ｄ保護用のダイオード接続されたト
ランジスタ、９２はＰ−ＲＯＭ７７の静電破壊によって
書き込壕れることを保護するトランジスタ、９４はＰ−
ＲＯＭを有するバイアス回路、９５〜９８は９４と同一
構成のＰ−ＲＯＭを有するバイアス回路、２０１は回路
９４〜９８のトラン−ジスタ９２および相当トランジス
タのコレクタを接続した端子、２０２〜２０６は各Ｐ−
ＲＯＭをドライブするトランジスタ９２および相当トラ
ンジスタのペースに接続された端子である。
１対！１２対１０２４の電流源を１対６２の電流比を±
１．５チ以内、１対１０２４の電流比を±０．０７５％
以内に設定したい場合、集積回路内で抵抗トランジスタ
のレイアウト工夫を行なっても±０．４％以内のバラツ
キにすることは困難である。１０２４の±０．４チは４
であるため、１０２０の電流源を４０のように設け、８
の電流を一単位で必要量だけυ口算するよう４１に示す
ようにすれば、１０２０が±０４％以内のバラツキであ
れば１０１６〜１０２４の電流比力であり、Ｔの電流量
のステップで８まで加算出来、１０２４±０５の電流値
すなわち１０２４が±０．０５俤となり、目標の±０．
０７５％以内を達成出来る。
１．５チ以内、１対１０２４の電流比を±０．０７５％
以内に設定したい場合、集積回路内で抵抗トランジスタ
のレイアウト工夫を行なっても±０．４％以内のバラツ
キにすることは困難である。１０２４の±０．４チは４
であるため、１０２０の電流源を４０のように設け、８
の電流を一単位で必要量だけυ口算するよう４１に示す
ようにすれば、１０２０が±０４％以内のバラツキであ
れば１０１６〜１０２４の電流比力であり、Ｔの電流量
のステップで８まで加算出来、１０２４±０５の電流値
すなわち１０２４が±０．０５俤となり、目標の±０．
０７５％以内を達成出来る。
５８．３９．４０の電流源の電流比Ｆｉ１対５２対１０
２０を目標に設定している。６４は定電圧源であり、６
４に共通ベースとした６９，７０．７１のトランジスタ
が接続されている。トランジスタ６９，７０．７１のエ
ミッタサイズ比は１対３２対１０２０にしてあり、１対
３２対１０２０の電流に対して等しい電流密度となるよ
うにしであるため、トランジスタ６９゜７０．７１のエ
ミッタ電位は等しい。７５は抵抗値ｒの抵抗であり、７
２はｒを６２本シリーズに接続しだ抵抗であり、７４ば
ｒを３１本と１．１４３ｒの計３２本の抵抗を並列接続
した抵抗であり、７２，７３．７４の抵抗値はそれぞれ
” ” ３１．８７５ ’を目標値としている。エミッ
タサイズ比、低抗比が目標どおり得られればトランジス
タ６９，７０，７１のコレフタを流れる電流比は１対６
２対１０２０となる。
２０を目標に設定している。６４は定電圧源であり、６
４に共通ベースとした６９，７０．７１のトランジスタ
が接続されている。トランジスタ６９，７０．７１のエ
ミッタサイズ比は１対３２対１０２０にしてあり、１対
３２対１０２０の電流に対して等しい電流密度となるよ
うにしであるため、トランジスタ６９゜７０．７１のエ
ミッタ電位は等しい。７５は抵抗値ｒの抵抗であり、７
２はｒを６２本シリーズに接続しだ抵抗であり、７４ば
ｒを３１本と１．１４３ｒの計３２本の抵抗を並列接続
した抵抗であり、７２，７３．７４の抵抗値はそれぞれ
” ” ３１．８７５ ’を目標値としている。エミッ
タサイズ比、低抗比が目標どおり得られればトランジス
タ６９，７０，７１のコレフタを流れる電流比は１対６
２対１０２０となる。
１
８の電流幅を−の精度で出力するにば８÷上＝３２４
種類の電流値を調整用電流源４１から出力できればよい
。このため８の電流源６５と５ビツトの几−２几抵抗ラ
ダーネツトワーク５３〜６２により調整用電流源を構成
した。
。このため８の電流源６５と５ビツトの几−２几抵抗ラ
ダーネツトワーク５３〜６２により調整用電流源を構成
した。
６５は電流値８用の電流源である。電流源３８゜ｓ９，
４ｏ ト同様共通ベースのトランジスター５はエミッタ
サイズをトランジスタ６９の８倍としている。また、７
６は抵抗でありｒを４本シリーズ接続としている。これ
により電流源６３の出力の電流値は３Ｂの８倍となる。
４ｏ ト同様共通ベースのトランジスター５はエミッタ
サイズをトランジスタ６９の８倍としている。また、７
６は抵抗でありｒを４本シリーズ接続としている。これ
により電流源６３の出力の電流値は３Ｂの８倍となる。
５３〜６２は抵抗であり５５〜５８の抵抗値は２Ｒ，，
５９〜６２の抵抗値は几である。このＩ−Ｌ−２Ｒラダ
ーネツトワークは周知であり、これにより抵抗５５，５
４，５５，５６．５７を流れ１す る電流をそれぞれ４．２ ｔ ２ １ ４−とすること
ができる。
５９〜６２の抵抗値は几である。このＩ−Ｌ−２Ｒラダ
ーネツトワークは周知であり、これにより抵抗５５，５
４，５５，５６．５７を流れ１す る電流をそれぞれ４．２ ｔ ２ １ ４−とすること
ができる。
４２〜５１はトランジスタであり、４２と４３．４４と
４５．４６と４７％４８と４９．５０と５１がそれぞれ
差動対を形成しており、電流スイッチとなってぃム５の
゛電流を出力する場合は、トランジスタ４２゜４５．４
６，４９，５１ 、のベースをＨＩにし、４３，４４，
４７゜４８．５０のベースをＬＯとすればよい。９４〜
９Ｂはトランジスタ４２〜５１用のスイッチング制御用
Ｐ−ＲＯＭ回路である。９４〜９８ニ同一回路であり、
Ｐ−ＲＯＭ書き込み端子２０１〜２０６により、Ｐ−＝
４０Ｍに書き込み全行うことによって、４２〜５１のト
ランジスタのベース電位を決定する。スイッチング制御
用Ｐ−ＲＯＭ回路９４において、７７ハベースをフロー
ティングとしたトランジスタであり、このトランジスタ
がＰ −ＲＣＭとして動作する。
４５．４６と４７％４８と４９．５０と５１がそれぞれ
差動対を形成しており、電流スイッチとなってぃム５の
゛電流を出力する場合は、トランジスタ４２゜４５．４
６，４９，５１ 、のベースをＨＩにし、４３，４４，
４７゜４８．５０のベースをＬＯとすればよい。９４〜
９Ｂはトランジスタ４２〜５１用のスイッチング制御用
Ｐ−ＲＯＭ回路である。９４〜９８ニ同一回路であり、
Ｐ−ＲＯＭ書き込み端子２０１〜２０６により、Ｐ−＝
４０Ｍに書き込み全行うことによって、４２〜５１のト
ランジスタのベース電位を決定する。スイッチング制御
用Ｐ−ＲＯＭ回路９４において、７７ハベースをフロー
ティングとしたトランジスタであり、このトランジスタ
がＰ −ＲＣＭとして動作する。
書き込みを行なわない状態においては、トランジスタ７
７のコレクタ・エミッタ間はオープン状態である。トラ
ンジスタ７日と電圧源９０と抵抗８５は定電流源であり
、差動トランジスタ対７９．８０のエミッタに接続され
ている。８００ペースは電源９１を抵抗８５ 、８４で
分圧した電圧、即ち１，０となっており、トランジスタ
７９のベースは電源９１の電圧、即ちＨＩとなっている
。このだめトラ／ジスタフ９のコレクタはＬＯ，ｓｏの
コレクタはＨＩとなね、スイッチングトランジスタ４２
のベースけＬＯ，ＡｓのベースはＨＩであり、４２はオ
フ。
７のコレクタ・エミッタ間はオープン状態である。トラ
ンジスタ７日と電圧源９０と抵抗８５は定電流源であり
、差動トランジスタ対７９．８０のエミッタに接続され
ている。８００ペースは電源９１を抵抗８５ 、８４で
分圧した電圧、即ち１，０となっており、トランジスタ
７９のベースは電源９１の電圧、即ちＨＩとなっている
。このだめトラ／ジスタフ９のコレクタはＬＯ，ｓｏの
コレクタはＨＩとなね、スイッチングトランジスタ４２
のベースけＬＯ，ＡｓのベースはＨＩであり、４２はオ
フ。
４５はオンとなり、４の電流は電圧源６５から供給され
、４０の電流源の電流には加算されない。
、４０の電流源の電流には加算されない。
９５〜９８のＰ−４０Ｍ回路も同様であり、電流は全て
電流源６５から供給されている。
電流源６５から供給されている。
５２のトランジスタは常にオンするよう％６７゜６８の
抵抗でバイアスされている。さてこの状態電流値を測定
し、３５と３７の電流が１対１０２０であったとすれば
、目標電流比１０２４との差は４であるので、トランジ
スタ４５をオフとして４２をオンとすればよい。この場
合、Ｐ−ＲＯＭ書き込み端子２０１と２０２を接続して
大電流を流し込むことにより、トランジスタ７７はエミ
ッタベース間が導通し、ベース・コレクタがダイオード
となる。このためトランジスタ７９のベースは抵抗８１
．）ランジスタ９１とトランジスタ７７からＬＯとなり
％ ７９１ｄオフとなる。この結果、トランジスタ４２
ハオンし、４３はオフとなり、４の電流が電流源２３の
出力に加算され、スイッチ２６を閉じた場合の電流値は
１０２４となり、目標値との誤差は０となる。このトラ
ンジスタ７７に大電流を流す時、トランジスタ９１が抵
抗８１．８２などの集積回路内の素子を保護する。大電
流を流さない時（Ｐ−ＲＯＭトランジスタ７７に書き込
みしない時）はトランジスタ、９２などのコレクタ２０
１を２０２〜２０６と別の個所に接続することで静電破
壊などによって誤ってＰ−ＲＯＭを書き込むことを防止
出来る。
抵抗でバイアスされている。さてこの状態電流値を測定
し、３５と３７の電流が１対１０２０であったとすれば
、目標電流比１０２４との差は４であるので、トランジ
スタ４５をオフとして４２をオンとすればよい。この場
合、Ｐ−ＲＯＭ書き込み端子２０１と２０２を接続して
大電流を流し込むことにより、トランジスタ７７はエミ
ッタベース間が導通し、ベース・コレクタがダイオード
となる。このためトランジスタ７９のベースは抵抗８１
．）ランジスタ９１とトランジスタ７７からＬＯとなり
％ ７９１ｄオフとなる。この結果、トランジスタ４２
ハオンし、４３はオフとなり、４の電流が電流源２３の
出力に加算され、スイッチ２６を閉じた場合の電流値は
１０２４となり、目標値との誤差は０となる。このトラ
ンジスタ７７に大電流を流す時、トランジスタ９１が抵
抗８１．８２などの集積回路内の素子を保護する。大電
流を流さない時（Ｐ−ＲＯＭトランジスタ７７に書き込
みしない時）はトランジスタ、９２などのコレクタ２０
１を２０２〜２０６と別の個所に接続することで静電破
壊などによって誤ってＰ−ＲＯＭを書き込むことを防止
出来る。
また、集積回路の運搬などで生じる人体に充電された電
荷が放電することによる静電破壊に対しても、書き込み
用のドライバトランジスタ２６および９２のベースおよ
びコレクタが別々になっていて同時に接触する可能性が
低いだめ、第２図に示すような従来のＰ−４０Ｍに比較
して誤書き込みの可能性を低くすることが出来る。
荷が放電することによる静電破壊に対しても、書き込み
用のドライバトランジスタ２６および９２のベースおよ
びコレクタが別々になっていて同時に接触する可能性が
低いだめ、第２図に示すような従来のＰ−４０Ｍに比較
して誤書き込みの可能性を低くすることが出来る。
なお、第４図、第５図ともＰ −ＲＯＭ ２８．７７は
ベースを７０−ティングにしたトランジスタで説明した
が、ヒ瓢−ズタイプの抵抗でも同様である。回路保護用
のトランジスタ２６．９１はＰＮＰで説明したがＮＰＮ
）ランジスタでも同様の効果を得る。
ベースを７０−ティングにしたトランジスタで説明した
が、ヒ瓢−ズタイプの抵抗でも同様である。回路保護用
のトランジスタ２６．９１はＰＮＰで説明したがＮＰＮ
）ランジスタでも同様の効果を得る。
さらに書き込み用のドライバトランジスタ２５あるいは
９２のコレクタ２４あるいは２０１を同一集積回路の他
のビンと共用することも可能である。
９２のコレクタ２４あるいは２０１を同一集積回路の他
のビンと共用することも可能である。
その場合の一実施例を第６図に示す。
２９は共用する他の回路、 ３０．３１は電圧源、６２
は抵抗、 ５３．３４はダイオードである。第４図と同
一符号のものは同一機能を示す。回路２９０入力はトラ
ンジスタ２３に悪影響を与えない回路を選び、定常状９
（Ｐ−ＲＯＭ書き込み時以外）では端子２４ハ回路２９
の入力端子となる。Ｐ−Ｂ、ＯＭ書き込み時は端子２４
と２５を接続して電流を加え、トランジスタ２５を介し
てＰ −ＲＯＭ２Ｂを書き込むが、抵抗３２とダイオー
ド３３および６４で電源６０および３１に過電流あるい
は過証を逃がすことによって回路２９を保護する。
は抵抗、 ５３．３４はダイオードである。第４図と同
一符号のものは同一機能を示す。回路２９０入力はトラ
ンジスタ２３に悪影響を与えない回路を選び、定常状９
（Ｐ−ＲＯＭ書き込み時以外）では端子２４ハ回路２９
の入力端子となる。Ｐ−Ｂ、ＯＭ書き込み時は端子２４
と２５を接続して電流を加え、トランジスタ２５を介し
てＰ −ＲＯＭ２Ｂを書き込むが、抵抗３２とダイオー
ド３３および６４で電源６０および３１に過電流あるい
は過証を逃がすことによって回路２９を保護する。
同一回路を第５図に適応した場合を第７図に示す。 ４
第５図および第６図と同一符号のものは同一機能を示す
。
。
本発明によれば、Ｐ−ＲＯＭ書き込み時点ではＰ−４０
Ｍに接続したトランジスタのペース・コレクタを接続し
て書き込み用電流を流し、それ以外の時は上記トランジ
スタのペースとコレクタを別の接地点などに接続して静
電気などの外乱によってＰ−ＲＯＭの誤書き込みを防止
できるので、電流源の精度補正値が静電気などの外乱に
よって変化せず補正された電流源を用いたＡＤＣ，１）
ＡＣの精度劣化をまねかなく忠実な記録再生を可能とす
る。
Ｍに接続したトランジスタのペース・コレクタを接続し
て書き込み用電流を流し、それ以外の時は上記トランジ
スタのペースとコレクタを別の接地点などに接続して静
電気などの外乱によってＰ−ＲＯＭの誤書き込みを防止
できるので、電流源の精度補正値が静電気などの外乱に
よって変化せず補正された電流源を用いたＡＤＣ，１）
ＡＣの精度劣化をまねかなく忠実な記録再生を可能とす
る。
なお、容量２（１０ＰＦに充電した後、一般的な集積回
路の人力ビンの静電破壊対策をした集積回路でビンに放
電させる静電気によって書き込まれる電圧を実験でめた
結果、従来回路では、１６０ｖであったものが本発明を
用いれば５ｏｏＶ［まで上がった。
路の人力ビンの静電破壊対策をした集積回路でビンに放
電させる静電気によって書き込まれる電圧を実験でめた
結果、従来回路では、１６０ｖであったものが本発明を
用いれば５ｏｏＶ［まで上がった。
第１図は従来のディジタル記録再生装置のブロック図、
第２図は従来のＰ−４０Ｍ回路図、第５図は本発明の一
実施例を示す図、第４図は＼ 本発明の他実施例を示す図、第５図は本発明のさらに他
の実施例を示す図、第６図は本発明の別の実施例を示す
図、第７図は本発明のさらに別の実施例を示す図である
。 ２５．９２・・・・・・トランジスタ。 ２２．２８．７７・・・・・・Ｐ−ＲＯＭ。 ２６．９１・・・・・・保護用トランジスタ。 第 Ｉ 目 第４０
第２図は従来のＰ−４０Ｍ回路図、第５図は本発明の一
実施例を示す図、第４図は＼ 本発明の他実施例を示す図、第５図は本発明のさらに他
の実施例を示す図、第６図は本発明の別の実施例を示す
図、第７図は本発明のさらに別の実施例を示す図である
。 ２５．９２・・・・・・トランジスタ。 ２２．２８．７７・・・・・・Ｐ−ＲＯＭ。 ２６．９１・・・・・・保護用トランジスタ。 第 Ｉ 目 第４０
Claims (1)
- 【特許請求の範囲】 １、 アナログの情報信号をディジタル信号に変換し、
光または磁気などの手段によりディスク、テープ等の記
録媒体に記録し、該記録媒体から光まだは磁気などの手
段によって信号を読み出したり電波等の伝送手段によっ
て送受信したディジタル信号を訂正などのディジタル信
号処理を行った後のディジタル信号をアナログの情報信
号に戻すディジタル記録再生装置のうちの複数の重みづ
けされた電流源でアナログ電圧を積分してディジタル値
を得る集積回路あるいはディジタル値に応じた時間だけ
複数の重みづけされた電流源を積分して、アナログ値を
得る集積回路の該複数の重みづけされた電流源の電流値
を変化させるだめの補正用電流源を電流出力形ディジタ
ル・アナログ変換器で構成し、該電流出力形ディジタル
・アナログ変換器の出力を制御するだめに入力にプログ
ラマブル几ＯＭを設けだディジタル記録再生装置におい
て、該プログラマブルＲＯＭを構成する素子おのおのに
エミッタを接続し、おのおののベースを集積回路のピン
に出力するとともにコレクタも集積回路のビンに出力す
る複数個のドライブトランジスタを設けたことを特徴と
するディジタル記録再生装置。 ２、特許請求の範囲第１項記載において、該プログラマ
ブルＲＯＭを構成する素子と該ドライブトランジスタと
の接続点と反対側の他の回路との間に直列にダイオード
を接続することを特徴とするディジタル記録再生装置。 ６、 特許請求の範囲第１項又は第２項記載において、
該ドライブトランジスタのコレクタを同一集積回路の他
の使用目的ピンと共用したことを特徴とするディジタル
記録再生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5604384A JPS60200625A (ja) | 1984-03-26 | 1984-03-26 | デイジタル記録再生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5604384A JPS60200625A (ja) | 1984-03-26 | 1984-03-26 | デイジタル記録再生装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2092202A Division JPH0611118B2 (ja) | 1990-04-09 | 1990-04-09 | 電流源回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60200625A true JPS60200625A (ja) | 1985-10-11 |
Family
ID=13016057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5604384A Pending JPS60200625A (ja) | 1984-03-26 | 1984-03-26 | デイジタル記録再生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60200625A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62155623A (ja) * | 1985-11-08 | 1987-07-10 | アドバンスト・マイクロ・デイバイシズ・インコ−ポレ−テツド | デジタル−アナログ変換器 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5399863A (en) * | 1977-02-14 | 1978-08-31 | Precision Monolithics Inc | Da signal converter |
| JPS57117189A (en) * | 1980-11-24 | 1982-07-21 | Raytheon Co | Programmable read only memory circuit |
| JPS5870493A (ja) * | 1981-09-30 | 1983-04-26 | アドバンスト マイクロ デバイシス，インコーポレイテッド | 半導体メモリ装置 |
-
1984
- 1984-03-26 JP JP5604384A patent/JPS60200625A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5399863A (en) * | 1977-02-14 | 1978-08-31 | Precision Monolithics Inc | Da signal converter |
| JPS57117189A (en) * | 1980-11-24 | 1982-07-21 | Raytheon Co | Programmable read only memory circuit |
| JPS5870493A (ja) * | 1981-09-30 | 1983-04-26 | アドバンスト マイクロ デバイシス，インコーポレイテッド | 半導体メモリ装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62155623A (ja) * | 1985-11-08 | 1987-07-10 | アドバンスト・マイクロ・デイバイシズ・インコ−ポレ−テツド | デジタル−アナログ変換器 |
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