JPS5870493A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、半導体メモリ装置に関するものであって、更
に詳細には、高速の書込可能なリードオンリメモリ（以
下、ＰＲＯＭとも呼称する）装置に関するものである。

書込可能な半導体リードオンリメモリ（ＰＲＯＭ）は従
来公知である。ＦＲＯＭは、アレイ状に配列されたメモ
リセルを有しており、各セルは、ＰＲＯＭが完全に製造
され且つ組立が行われた後に、その中に２進数の゛Ｏ゛
′又は″“１″（所謂２進゛ビツト′°）をストア（記
憶）する為に書込を行う事が可能なものである。各々の
セルに一度書込を行うと、後にその書込状態を変化させ
る事、即ち゛再書込”を行う事は不可能である。

ＰＲＯＭを製造する一般的な一方法に於いては、書込手
段としてバイポーラトランジスタを使用している。この
様なバイポーラトランジスタを第１ａ図に断面図で示し
である。トランジスタ９は、第１導電型の不純物を使用
した半導体基板の中に形成したコレクタ１３と、コレク
タ１３のものと３− は反対の導電型の不純物を使用しコレクタ１３内に形成
したベース１２と、コレクタ１３と同一の導電型の不純
物を使用し且つコレクタ１３よりも一層高い濃度にドー
プしてベース１２内に形成したエミッタ１１とを有して
いる。この様にして、ＮＰＮ又はＰＮＰ型のトランジス
タが形成される。

この様なタイプのセルに、例えば′１″又は０″の様な
２進状態の一方の状態を表す内容を書込む為に（書込が
行われなかったセルは他方の状態を表す）、充分なエミ
ッターコレクタ電流を印加してベース１２を介してエミ
ッタ１１とコレクタ１３との間に電気的短絡（即ち、低
抵抗路）を形成せねばならない。この様な短絡を第１ｂ
図に示してあり、参照符号１４を付しである。短絡１４
を形成するのに必要な典型的なエミッターコレクタ電流
は、種々の要因（例えば、ベースのドーピング濃度及び
ベース幅）に依存し、且つ７０乃至１５０　ｍＡの範囲
内の値である。従って、通常、この様なＦＲＯＭの製造
者によって、２００　ｍＡ程度の書込電流を使用して選
択したセルに所望の短絡を４− 形成しそれらのセルに書込を行う事を確保する事が提唱
されている。この様に高い値の書込電流が必要とされる
ので、各セルの書込手段に接続されるアクセス装置は、
それら自身が物理的に損傷を受ける事無しにこの様な高
い電流を処理する事が可能でなければならない。この為
に、バイポーラトランジスタは高電流を通過させる事が
可能であるので、従来のＦＲＯＭ装置に於いてはアクセ
ス装置として使用されている。

第２図は、書込手段としてバイポーラトランジスタを使
用した従来のＰＲＯＭｌ１ｌｌの一部を示した説明図で
ある。ＰＲＯＭ装置１００は、ビット線Ｂ１及びＢ２と
ワード線Ｗ＋及びＷ２を有している。ワード線Ｗ１とビ
ット線Ｂ１とによってアクセスされるセルは参照符号１
１を付しである。ワード線Ｗ１とビット線Ｂ２とによっ
てアクセスされるセルは参照符号１２を付しである。同
様に、ワード線Ｗ２とビット線Ｂ１とによってアクセス
されるセルは参照符号２１が付してあり、ワード線Ｗ２
とビット線Ｂ２とによってアクセスされるセルには参照
符号２２を付しである。各セルは同様な構造に構成され
ており、従ってセル１１に関する以下の説明はメモリア
レイ　１００内の他の全てのセルに同様に適用可能なも
のである。

メモリセル１１はアクセストランジスタＴｎを有してお
り、アクセストランジスタＴ　ｏは、コレクタ１と、ベ
ース２と、エミッタ３とを有している。コレクタ１は、
ビット線Ｂ１に接続されており、ベース２はワード線Ｗ
１に接続されている。

図示した如く、エミッタ３は書込トランジスタＰ１□の
コレクタ４に接続されている。書込トランジスタＰｉは
、それに書込を行う事が可能なトランジスタであって、
それと関連するセルの状態が何であるかを表す。書込ト
ランジスタＰｎのベース５は浮遊状態にあり、エミッタ
６はベース線９１に接続されている。出力端０１を有す
るセンスアンプＡ、はビット線Ｂ１に接続されている。

メモリセル１１に書込を行う場合には、以下の様にして
書込トランジスタＰｕのコレクタ４とエミッタ６との間
に短絡を形成する。ベース線９１は接地接続されている
。この時点に於いてその他全てのビット線は低状態に維
持される。ワード線Ｗ１は、トランジスタＴｕのベース
−エミッタ接合を順方向バイアスするのに充分な論理高
の信号を印加する事によってアクセスされる。この時点
に於いて、その他全てのワード線は低状態に維持される
。ビット線Ｂ１は、トランジスタｐＨのコレクターエミ
ッタ接合を短絡する為にトランジスタＰ１１を介して充
分な電流が流れるのに十分に高い正の電位源に接続され
る。従って、ワード線Ｗ□が高状態となりアクセストラ
ンジスタＴｕがオンされる。ビット線Ｂ１に接続された
高電位源はアクセストランジスタＴＩＩを介して書込ト
ランジスタＰ１１のコレクタ４に接続される。コレクタ
４に高電位が接続されるので、書込トランジスタＰｕは
導通状態とされ、そのコレクターベース接合の逆方向ブ
レークダウンを発生するのに充分な電流が通流される。

エミッタ６が接地電位にあるバイアス線９１に接続され
ており、従ってベース−エミッタ接合は順方向バイアス
されている。書込ト７− ランジスタＰ１１は、書込を行う際にビット線Ｂ＋から
充分な電流が印加されてコレクタ４とエミッタ６との間
に永久的な短絡を形成する様に構成されている。アクセ
ストランジスタＴＩ＋は、それ自身が損傷を受ける事無
しにこの様な書込電流を通流させる事が可能であるよう
に構成されている。

アクセストランジスタＴ１１は比較的大型であるので、
セル１１の速度は比較的低速である。書込が行われるべ
きメモリアレイ　１００内の各セルはこの様な方法によ
って書込が行われる。

メモリセル１１の読取操作の期間中に於いて、バイアス
線９１が接地接続され、ビット線Ｂ１がそれに論理高状
！！！（即ち、セル１１の読取を可能とするのに十分で
あるがトランジスタＰ　ｕのコレクターエミッタ接合を
短絡させる為にトランジスタＰ＋＋を通流する充分な電
流を発生するのには不十分な正電圧）が印加される事に
よってアクセスされ、ワード線Ｗ１は、それにトランジ
スタＴ。

のベース−エミッタ接合を順方向バイアスするのに充分
な論理高を印加する事によってアクセスさ８− れる。ビット線Ｂ１とワード線Ｗ＋　とが高となる事に
よって、アクセストランジスタＴｎは導通状態とされ、
論理高をビット線Ｂ１がら書込トランジスタＰａのコレ
クタ４へ印加する。書込トランジスタＰ　ｕに書込が行
われると、コレクタ４に印加された高状態によって書込
トランジスタＰａのコレクタ４とエミッタ６との間に形
成された短絡を介して電流を通流させ、接地電位にある
リード９１をバイアスする。アクセストランジスタＴ。

と書込トランジスタＰｎとを介して接地へ電流が流れる
事によって、ビット線Ｂ＋は低状態に落される。この低
状態がセンスアンプＡ＋に印加され、その結果書込トラ
ンジスタＰｎに書込が行われたと言う事実（即ち、短絡
路の形成）を表す出力信号が出力端０＋に印加される。

一方、書込トランジスタＰｎに書込が行われなかった場
合には、ベース５は高状態とはならないので、書込トラ
ンジスタＰ１１のコレクタ４とエミッタ６との間に於い
て電流が流れる事は無い。従って、書込が行われなかっ
たセル１１にアクセスされた場合、ビットＷｉＡ　Ｂ　
＋は高状態を紺持する。この様な高状態はセンスアンプ
Ａ１に印加され、出力端０１に於いて得られる出力信号
はメモリセル１１に書込が行われていないと言う事を表
す信号である。

この様な書込手段としてバイポーラトランジスタを使用
した従来方法に於ける主要な困難点の一つとしては、単
一の書込トランジスタに接続される各アクセストランジ
スタが、それ自身損傷を受ける事無しに高い書込電流を
通流させる事が可能でなければならないと言う事である
。バイポーラトランジスタに書込を行う為に必要な電流
は２００１１１Ａの程度であるので、従来のＦＲＯＭの
アクセストランジスタは、トランジスタの接合を溶融す
る事によってメモリセルに書込を行う場合に何等損傷を
発生する事無しに２００　ｍＡの電流を通流させる事が
可能である事とする為に比較的大型の構成とする必要が
ある。この様な従来のＰＲＯＭのアクセストランジスタ
に於いては大型の寸法を必要とするので、この様な従来
のＰＲＯＭの速度はむしろ低いものである。

ＦＲＯＭを製造する別の従来技術に於いては、ニクロム
、タングステンチタン、ポリシリコン等の様な耐火性金
属を使用して可溶リンク（接続部）を形成するものがあ
る。この様な可溶リンクを第３ａ図及び第３ｂ図に示し
である。可溶リンク７１は、ヒユーズとして機能する領
域である幅狭領域７２を有している。この幅狭領域７１
に充分な電流を通流させた場合には、該金属が溶融し、
第３ｂ図に示した如く、切断部７３が形成される。

第２図の回路は、可溶リンクを使用してＰＲＯＭを構成
する事が可能なものであって、その場合には、各書込ト
ランジスタｐＨ，ＰＩ２　、　Ｐ２＋　、　Ｐ２２を単
一の可溶リンクで置換する事となる。書込及び読取に関
しては、第２図に示した回路と全く同様な動作を行うが
、書込を行ったセルは、短絡したトランジスタではなく
切断部の形成されたヒユーズを有する事となる。この様
な可溶リンクを切断するのに必要な典型的な電流値は、
７０乃至２００　ｍＡの程度である。従って、この従来
技術に於いても、それ自身損傷を受ける事無しに各可溶
リ１１− ンクに書込を行う為の電流を通流させる事が可能である
為に各アクセストランジスタは比較的大型な構成とする
事が必要であり、従って、この様な可溶リンクを使用し
た従来のＰＲＯＭ装置の速度も比較的低速なものとなっ
ている。尚、従来のＰＲＯＭに関しては、例えば米国特
許第３，１９１，１５１号、第３，７３３，６９０号、
第３，７４２，５９２号、第３，８４８．２３８号に開
示されている。

本発明は、以上の点に鑑み成されたものであって、メモ
リ装置に於ける改良された書込及び読取方法を提供し、
更に高速性能を改善した記憶装置を提供する事を目的と
する。本発明に於いては、高書込電流をスイッチ動作す
ることが可能な書込トランジスタとセル状態（即ち、書
込状態又は非書込状ｆｆ１ｉ）を検知する事が可能な読
取トランジスタとを使用する事によって高速の書込可能
なり一ドオンリメモリを製造する上での従来技術の困難
性を解消している。本発明に於いては、書込トランジス
タはセルに書込を行う場合にのみ使用され、その構成は
比較的大型であり従ってその速度は比１２− 較的遅い。一方、読取トランジスタは、セルの読取を行
う場合にのみ使用され、可及的に小型の構成に構成され
ており、従って書込及び読取の両方に対しメモリセルあ
たり単一のトランジスタを使用する従来のＰＲＯＭ装置
と比べて実質的に向上した読取速度を得る事が可能であ
る。

以下、添付の図面を参考に、本発明の具体的実施の態様
に付いて詳細に説明する。本発明に基づいて構成された
ＰＲＯＭ装置の概略を第４図に示しである。ＰＲＯＭ装
置１００は、複数個即ちＮ個のワード線Ｗｌ、Ｗ２．．
．．ＷＮを有しており、且つ複数個の即ちＭ個のビット
線Ｂ＋　、Ｂ２　、’、。

ＢＭを有している。従って、ＮＸＭ個の複数個のセルが
形成されており、各セルは単一のワード線と単一のビッ
ト線との交点に形成されている。例えば、セル１１はワ
ード線Ｗ＋　とビット線Ｂ１との交点に形成されている
。ここで注意すべき事は、ワードＮｉｌ　Ｗ　＋　とビ
ットｍＢＩとは直接に接続されておらず、トランジスタ
Ｔｏと可溶リンクＦ　ｎとを介して接続されていると言
う事である。可溶すンクＦ　ｎは、ニクロム、ポリシリ
コン、タングステンチタン、可溶ダイオード又はトラン
ジスタ接合、その他の適切な手段であって書込動作の際
に成る一つの状態から別の状態（例えば、短絡回路から
オープン回路）へ変更可能なものから構成されている。

アレイ内の各セルはセル１１に対し同一の方法で機能す
る。従って、セル１１の動作に付いてのみ以下説明する
。

ビット線Ｂ１へ接続されて書込・検知手段２００が設け
られている。書込・検知手段２００は、ビット線Ｂ１へ
接続されている種々の可溶リンクＦ１１゜Ｆ２＋、、、
、ＦＮＩへ内容を書込む為に機能する。

書込・検知手段２００は、更に、ビット線Ｂ１へ接続さ
れている各可溶リンクＦ　ｎ乃至ＦＮＩの論理状態（即
ち、書込状態又は非書込状態）を検知する為に機能する
。注意すべき事であるが、書込・検知手段２００と同一
の構成を有する書込・検知手段が各ビット線Ｂ＋　、８
２　、、、、ＢＭへ接続されており、アレイ内の各セル
に対し書込及び検知機能を与えている。しかしながら、
本明細書に於説明する。

典型的には、第４図に示した構成はシリコン半導体物質
から成る単一チップ上に集積回路として構成されるもの
である。

以下、セル１１の書込動作に付いて説明する。

ここで注意すべき事は、ＰＲＯＭ　１００のアレイ内に
於ける各セルは同様の方法で書込が行われると言う事で
ある。トランジスタＴｎのコレクタは正電圧源Ｖｃｃへ
接続されており、この様な接続はＰＲＯＭ装置１００の
ＮＸＭ個のメモリセル内に含まれるＮ　Ｘ　Ｍ個のトラ
ンジスタの各々のコレクタに付いて成されている。トラ
ンジスタＴｕのベースはワード線Ｗ＋に接続されている
。書込が行なわれるべきメモリセル１１に接続している
ワード線Ｗ１は正電圧即ち論理１（不図示）に接続する
事によってイネーブルされる。その他の全てのワード線
Ｗ２乃至ＷＮは低電圧即ち論理０に接続する事によって
ディスエーブルされたワード線ｗ２乃至ＷＮにこの様な
低電圧が印加される事によって、１５− ワード線Ｗ２乃至ＷＮに接続されている各トランジスタ
が非導通状態とされ、従ってワード線Ｗ２乃至ＷＮに接
続されている全てのトランジスタをディスエーブル（不
動作）状態とさせる。

セル１１に書込を行う際に、トランジスタＴ。

のコレクタに印加されている正の供給電圧Ｖｃｃが約１
２ボルトへ昇圧される。一方、本装置の読取動作を行う
場合に使用される電源電圧の値は典型的な５ボルトの値
である。セル１１の書込を行う際に、可溶リンクＦ　ｕ
をオープン回路へ変更させる場合には出力端０＋　　（
Ｉ込・検知手段２００の一部）をも１２ボルトの供給電
圧へ接続させるが、一方、可溶リンクＦ　ｎを短絡回路
のままの構成とする場合には、出力端０１を接地電位（
又は、ツェナーダイオード５６のブレークダウン電圧で
ある約６乃至７ボルトよりも低い電圧）へ接続させる。

本ＦＲＯＭ装置へ１２ボルトの供給電圧Ｖｃｃを印加す
る事によって、インバータ５７がディスエーブルされ、
従ってインバータ５７の入力リード−１６＝ と出力リードとが浮遊状態（７０−ティング）とされる
。インバータ５７をディスエーブルさせる回路は、当業
者等によって公知なものである。一方、インバータ５７
として使用する回路の一例を笥５図に示してあり、その
詳細に付いては後に説明する。書込を行う際に、端子５
０にも１２ボルトの供給電圧Ｖｃｃを印加させる。端子
５０は、抵抗５１（約３．０００Ω）を介してトランジ
スタ５３のベースへ接続されている。書込を行う際に、
インバータ５７の入力リードはディスエーブル状態とさ
れ、従ってトランジスタ５３のエミッタをフローディン
グ状態とさせる。従って、トランジスタ５３は書込動作
中オフ状態に維持される。

書込動作の際に、ワードＩ！ｌＷ１によってアクセスさ
れる全てのワードが同時的に書込まれる。従って、ワー
ドａｉｌ　Ｗ　＋　によってアクセスされる各可溶リン
クは、出力端０１乃至ＯＭに印加されるワードｍ　Ｗ　
＋　にストア（記憶）されるべきワードを形成するビッ
トを印加する事によって同時的に書込を行う事が可能で
ある。重要な事は、本発明のＰＲＯＭ＠置が書込モード
（即ち、供給電圧Ｖ匡が約１２ボルトに昇圧された状態
）にある場合には、イネーブルされたワード線に接続さ
れている各可溶リンクに対し書込が行われて短絡回路か
らオーブン回路へ変更されるのは、それに接続された出
力端０＋　、、、、ＯＭに於ける電圧が約１２ボルトに
等しい場合のみである。

セル１１に対し論理１の書込を行なう（即ち、可溶リン
クＦ　ｎを切断さぜる）為には、ワード線＼Ｖ＋がアク
セスされ、約１２ボルトの書込電圧が出力端０１に印加
される。書込動作（Ｖｃｃ侶１２ポル［・）の場合には
、インバータ５７の入力リードはフローティング状Ｂ（
高インピーダンス）にある。従って、インバータ５７は
ＮＰＮトランジスタ５３からエミッタ電流を引き出す事
は無く、従って１込の期間中トランジスタ５３をオフ状
態に維持する。ツェナーダイオード５６は、約６ボルト
のツェナーブレークダウン電圧を有しており、導通され
てトランジスタ５５のベース−エミッタ接合を順方向バ
イアスし、その結果トランジスタ５５を導通状態とさせ
る。同時に、供給電圧Ｖｃｃが端子５０へ印加される。

端子５０へ供給電圧Ｖ。０−１２ボルトが印加されると
、約６ボルトのツェナーブレークダウン電圧を有するツ
ェナーダイオード５２は導通状態とされ、トランジスタ
５４のベース−エミッタ接合を順方向バイアス］ノ、そ
の結果トランジスタ５４をオン状態とさせる。従って、
約５０ＩＩＩＡの電流がメモリセル１１（供給電圧Ｖｃ
ｃ　＝　１２ボルトに接続）内に設けられているトラン
ジスタＴ　ｎのコレクタから、トランジスタＴ１１．可
溶リンクＦｕ、トランジスタ５４及び５５を介して接地
へ通流されるｅ書込動作は約１ミリ秒かかるが、この書
込動作の期間中に可溶リンクＦ　ｎは短絡回路（即ち、
論理０の様な第１選択状態）からオーブン（開放）回路
（論理１の様な第２選択状態）へ変更される。

一方、ワード線Ｗ１に書込を行ない且つセル１１を第１
選択状態（即ち、短絡された可溶リンクＦ　ｎに対応す
る論理Ｏである様に任君的に定義される）に維持する場
合には、約Ｏボルト（又は、１９− ツェナーダイオード５６のツェナーブレークダウン電圧
よりも低い任意の電圧）の書込電圧を出力端０１へ印加
する。この状態では、ツェナーダイオード５６は導通状
態とはされないので、トランジスタ５５はオン状態とさ
れる事は無く、従って可溶リンクＦ　ｎを介して電流が
通流される事は無い。可溶リンクＦ　ｕは、従って、短
絡回路の状態を維持し、メモリセル１１内には論理Ｏが
ストア（記憶）されている事を表す。

ＰＲ，０Ｍ１００内にストアされる各ワードは同様の方
法で書込が行なわれる。即ち、ワード線Ｗｉに接続され
ている各セル内に於けるトランジスタＴ　ｎに対応する
トランジスタのコレクター供給電圧Ｖｃｃ侶１２ボルト
を印加し、書込を行うべき対応するワード線Ｗ１（尚、
ｉは１≦ｉ≦Ｎによって与えられる整数）をイネーブル
（能動状態）とし、他の全ての出力端を約Ｏボルトの低
電圧へ接続させたまま論理１の書込を行うべき選択ワー
ドから成るビット（即ち、リンクＦ　＋＋に対応するリ
ンクをオーブン回路とすべきビット）に対応する２０− 出力端０１乃至○Ｎへ約１２ボルトの高電圧を印加させ
る。

本発明のＰＲＯＭ装置の読取動作に於いて、本ＰＲＯＭ
装置に印加される正の供給電圧Ｖｃｃは約５ボルトであ
る。従って、セル１１のトランジスタＴｎ及びメモリア
レイのその信金ての対応するトランジスタのコレクタに
約５ボルトが与えられる。５ボルトの供給電圧Ｖｃｃは
又端子５０にも供給される。端子５０へ印加される電圧
がツェナーダイオード５２のツェナーブレークダウン電
圧である６ボルトよりも小さいので、読取動作の期間中
、ツェナーダイオード５２は導通状態とはならず、又書
込トランジスタ５４はオン状態となる事は無い。同様に
、インバータ５７から得られる最高の出力電圧は供給電
圧Ｖｃｃと等しい約５ボルトの値であり、従って、読取
動作の期間中、６ボルトのツェナーブレークダウン電圧
を有するツェナーダイオード５６は導通状態とはならず
、又トランジスタ５５はオン状態とされる事は無い。

しかしながら、読取動作の期間中、端子５０へ印加され
る５ポルｌ〜の供給電圧Ｖｃｃは抵抗５１（約３，００
０Ω）を介してトランジスタ５３のベースにも印加され
る。ｉ−ランジスタ５３のベースへ印加されるこの電圧
は、トランジスタ５３のベース−エミッタ接合を順方向
バイアスさせるのに充分な大きさであり、従ってトラン
ジスタ５３をオン状態どさせる。公知の適当なアドレス
技術を使用して、所望のワード線Ｗｉ　　は論理１（正
電圧）に接続する事によってイネーブルされ、又その信
金てのワード線は論理○へ接続する事によってディスエ
ーブルされる。例えば、メモリセル１１内の内容を読取
る場合には、ワード線Ｗ１がワード線Ｗ１に正電圧を印
加する事によってイネーブルされる。その信金てのワー
ド線Ｗ２乃至〜へ／Ｎは、論理低く典型的にはＯボルト
）に接続する事によってディスエーブルされる。可溶リ
ンクＦｕの状態を変更しない場合（即ち、非書込状態即
ち短絡回路）には、アクセストランジスタＴ　ｕのベー
スを論理高へ接続したままで、アクセストランジスタＴ
　ｕのベース−エミッタ接合を順方向バイアスさせトラ
ンジスタＴ１１を導通状態とさせて、正電圧をトランジ
スタ５３のコレクタへ印加させる。

トランジスタ５３のコレクタへ約５ボルトの電圧が印加
され、前述した如く、読取動作期間中トランジスタ５３
がオン状態とされて、充分な電流がインバータ５７の入
力リードへ供給されて、インバータ５７の出力リードへ
論理低信号が発生され、該信号はセル１１の回込状態を
表す出力信号として出力＠ＯＩに現れる。

一方、セル１１内の可溶リンクＦ　ｕに書込が行なわれ
オープン回路とされている場合には、トランジスタＴ　
ｊｊはオン状態となる事はできず、１〜ランジスタＴ＋
＋のコレクタへ印加される正電圧はトランジスタ５３の
コレクタへは印加される事が無い。トランジスタ５３の
コレクタがフローティング状態にあるので、インバータ
５７の入力リードへ印加される電流はトランジスタ５３
の順方向バイアスされたベース−エミッタ接合に基づく
ものである。このベース−エミッタ電流は無視可能な大
きさく約４００μＡ）であって、従って、インバ２３− 一夕５７の出力電圧を高状態とさせ、その結果約５ボル
トの論理１状態を出力端０１へ与え、セル１１内の可溶
リンクＦ　ｎに書込が行なわれて開回路となっている事
を表す。前述した如く、この５ボルトの出力電圧は約６
ボルトのツェナーブレークダウン電圧を有するツェナー
ダイオード５６のツェナーブレークダウンを起こすのに
は不十分である。従って、ツェナーダイオード５６及び
書込トランジスタ５５は、読取動作期間中、非導通状態
に維持される。

高速の読取動作を可能とする為に、本発明の読取トラン
ジスタ５３は、好適には、半導体技術に於いて公知のシ
ョットキートランジスタで構成する事が望ましい。ショ
ットキートランジスタの動作は公知であり、公知のバイ
ポーラ及びＭＯＳトランジスタと比較して向上したスイ
ッチング速度を提供するものである。

従って、本発明のＰＲＯＭの読取動作期間中、大電流で
ある書込電流を取り扱う事の可能な低速トランジスタ（
例えば、縦列１内に於けるセルに２４− 書込を行う為に使用されるトランジスタ５４及び５５）
は不動作状態とされ、一方読取動作は小型で高速のトラ
ンジスタ５３によって実行されると言う事が理解される
。一方、セルに書込が行なわれている間、読取１〜ラン
ジスタ５３及びインバータ５７はディスエーブルされ、
従って可溶リンクＦ　ｎを切断するのに使用される大電
流によって損傷を被る事が無い。

本発明の別の実施例に付いて説明すると、この別の実施
例に於いては、書込・検知手段２００　（第４図）のＮ
ＰＮｔ−ランジスタ５５とツェナーダイオード５６とを
有する副回路１５７を第５図に示した回路１５７で置換
したものである。書込電圧（典型的には１２ボルト）を
出力端０１へ印加すると、その電圧はツェナーダイオー
ドＺ　＋＋のツェナーブレークダウン電圧（典型的には
６ボルト）を超えているので、ツェナーダイオードＺ　
ｎが導通され、その結果、抵抗Ｒ６６（３にΩ）を介し
てトランジスタ０５８へベース電流を供給する。ＮＰＮ
トランジスタＱ５８のベースは接地接続されてぃる抵抗
Ｒ（１０にΩ）によって、通常、低状態６７ に維持されており、又トランジスタＱ　のエミツ８ 夕は抵抗Ｒ（５にΩ）を介して接地接続されて８ いる。出力端０１に於いて書込電圧によって与えられる
トランジスタＱ　へのベース電流はトラン８ ジスタＱ５Ｂをオンさせ、その結果コレクタ抵抗Ｒ６５
（７５０Ω）及びエミッタ抵抗Ｒ（５にΩ）を介８ して供給電圧Ｖｃｃから接地へ電流を通流させる。

これにより、ＮＰＮＩ−ランジスタＱ　のベースを９ 高状態とさせトランジスタＱ５９をオンさせる。従って
、トランジスタＱ５９は供給電圧Ｖｃｃからコレクタ抵
抗Ｒ６５及びエミッタ抵抗Ｒ６９（１にΩ）を介して接
地ヘコレクタ電流を通流させる。その結果ＮＰＮｔ−ラ
ンジスタＱ６０のベースに高電圧が印加される。トラン
ジスタＱ６０のエミッタが接地接続されているので、ト
ランジスタＱ６０はオンされ、端子１５７Ａから大きな
書込電流（約５０ｉ＋Ａ）が引き出される。第４図に示
した如く、端子１５１ａは、前述した如く、書込動作の
期間中オン状態とされるトランジスタ５４のエミッタへ
接続されている。従って、この書込電流は、アクセスト
ランジスタＴ１１．可溶リンクド１１．ビツト線Ｂ１．
トランジスタ５４．副回路１５７を介して供給電圧Ｖｃ
ｃから接地へ通流され、その結果可溶リンクＦ１１が溶
かされて切断状態とされ、メモリセル１１の書込が行わ
れる。抵抗Ｒ６４（８にΩ）は供給電圧Ｖｃｃとトラン
ジスタＱ６ｏのコレクタとの間に接続されており、トラ
ンジスタＱ６ｏがオフ状態とされた場合（即ち、出力端
０１へ低電圧が印加された場合で非書込動作期間中及び
書込動作期間中）端子１５７Ａへ高電圧（Ｖｃｃ）を供
給すべく機能する。

端子１５７ａ上のこの高電圧はトランジスタ５４（第４
図）のエミッタへ印加され、従ってトランジスタ５４を
オフ状態に維持し、トランジスタ５４の容量を減少させ
、その結果トランジスタＱ６０がオフされた場合に本回
路の速度を上昇させる。ツェナーダイオードＺＩＩＡは
約６ボルトのツェナーブレークダウン電圧を有しており
、トランジスタＱ６０のコレクタと接地との間に接続し
て設けられており、トランジスタＱ６０がオフ（出力端
子ｏ１が論２７− 理低又はイネーブル端子１５９が低）であって書込（Ｖ
ｃｃ＝１２ボルト）動作期間中、端子１５７Ａ上の電圧
を約６ボルトに維持すべく機能し、トランジスタ５４（
第４図）のエミッターベース接合がブレークダウンされ
る事を防止する。ショットキーダイオードＤ２８は約０
．４ボルトの順方向電圧を有しており、トランジスタＱ
　のベースとイネ−８ プル端子１５９との間に接続して設けられており、高イ
ネーブル信号がイネーブル端子１５９に存在しない期間
中トランジスタ０５８”５９”６０をオフ状態に維持す
べく機能する。低電圧（０ボルト）がイネーブル端子１
５９に印加されているので、出力端子０１に印加されて
いる高電圧（１２ボルト）はトランジスタＱ　のベース
電圧を約０．４ボルト８ の値を超えて上昇させる事が無く、従ってトランジスタ
Ｑ　をオフ状態に維持する。トランジスタ８ Ｑ５８がオフ状態であるので、トランジスタＱ５９及び
Ｑ６０も又オフ状態に維持される。従って、イネーブル
端子１５９に論理低状慧が印加されている場合には書込
動作が行われる事は無い。

２８− インバータ５７（第４図）の詳細な回路図を第５図に示
しである。抵抗Ｒ６１（４，５にΩ）がＮＰＮトランジ
スタＱ５６のコレクタとベースとの間に接続して設けら
れており、該Ｉ〜ランジスタＱ　の６ エミッタは接地接続されている。これによりトランジス
タＱ５６はオン状態とされ、ＮＰＮトランジスタＱ５５
のベースへ実質的に一定なバイアス電圧を供給する。ト
ランジスタＱ　のエミッタは接地５ 接続されており、又トランジスタＱ５５はノード１４１
を接地へ向けてプルダウンする傾向のある電流源として
機能する。供給電圧Ｖｃｃを書込電圧（約１２ボルト）
に上昇させた場合、ツェナーダイオードＺ１？（約６ボ
ルトのツェナーブレークダウン電圧を有している）が導
通され、その結果抵抗Ｒ６□（６にΩ）及び抵抗Ｒ６３
（３にΩ）へ電流を供給し、従ってＮＰＮｔ−ランジス
タＱ５７ヘベース電圧が供給される。これにより、トラ
ンジスタＱ５７が導通され、トランジスタＱ５５及びＱ
５６のベースが接地接続され、従って１〜ランジスタＱ
５５及びＱ５６がオフ状態とされる。書込動作の期間中
トランジスタＱ５５がオフ状態とされるので、入力端子
１４２はインバータ５７の入力リードへ高インピーダン
スを供給する。ノード１４１は端子１４２に接続されて
おり、第４図に示した如く、インバータ５７の入力ノー
ドとして機能する。

読取動作中（供給電圧ＶｃｃＫ５ボルト）、インバータ
　１５１の入力端１４２へは低電圧が印加され、従って
入力ノード１４１は電流源トランジスタＱ５５によって
低状態にプルダウンされる。ノード１４１上に低電圧が
印加されると、ショットキーダイオードＤδが供給電圧
Ｖｃｃから抵抗Ｒ５□　（８にΩ）を介して電流を通流
し、その結果ＮＰＮショットキートランジスタ０４Ｂ及
びＱａ９のベースを低状態に維持する。従って、トラン
ジスタＱ４８及びＱａ９は導通される、又トランジスタ
Ｑ５３のベースへ印加される電圧はトランジスタＱ５３
のベースと接地との間に接続されている抵抗Ｒ５７（９
００Ω）により低状態に維持される。従って、トランジ
スタＱ５３は導通状態とはされない。しかしながら、ト
ランジスタＱＩ＋９がオフされるので、供給電圧Ｖｃｃ
から抵抗Ｒ５３（３にΩ）を介してＮＰＮ１〜ランジス
タＱ　のベースへ高電圧が印加される。トランジス１ りＱ　のエミッタはＮＰＮトランジスタＱ　のへ１５２ 一スに接続されると共に、抵抗Ｒ（５にΩ）を８ 介して接地接続されている。従って、トランジスタＱ５
１はオンされ、抵抗Ｒ５４（５０Ω）を介して供給電圧
■工からコレクタ電流を通流させ、その結果ＮＰＮＩ−
ランジスタＱ５２のベースへ高電圧を供給する。従って
、トランジスタＱ　はオンされ、２ 抵抗Ｒ（５０Ω）及びトランジスタＱ５２を介し４ て供給電圧Ｖｃｃと出力端０１との間に低インピーダン
ス路を提供する。従って、インバータ５７の入力端１４
２へ低状態信号が印加されるので、高電圧信号がインバ
ータ５７の出力端ｏ１へ印加される。実際上、入力端子
１４２へ論理Ｏが印加された場合に、トランシタＱ　４
９は完全にオフ状態とされる事は無く、少量の電流を導
通させる。抵抗Ｒ５、を約６，０００Ωの抵抗とエミッ
タを接地接続させ、ベースを９０００の第１抵抗を介し
てトランジスタ０４８及びＱ　４９のエミッタへ接続さ
せ且っコレクタ３１− を９００Ωの第２抵抗を介してトランジスタ０４８及び
Ｑａ９のエミッタへ接続させた付加的なＮＰＮショット
キートランジスタ（不図示）で置き換える事が可能であ
る。トランジスタＱ４９が非導通状態（入力端１４２が
論理０の状態）に於いて、この変形実施例回路はトラン
ジスタＱ４９を介してのコレクタ電流を減少させ、従っ
て抵抗Ｒ５３を横切っての電圧降下を減少させ、従って
、トランジスタＱ５１のベースへ印加される電圧を増加
させる。入力端ｏｌ上の論理１に対応する出力電圧はト
ランジスタＱ５、のベース上の電圧から順方向バイアス
された２個のダイオード電圧降下分を差し引いた値（即
ち、トランジスタＱ　およびＱ５゜のベース−１ エミッタ電圧降下）であるので、入力端０１上の論理１
に対応する出力電圧は第５図の回路の論理１出力電圧と
比べて増加されている。

一方、読取動作の期間中（Ｖｃｃ＝５ボルト）論理高信
号がインバータ５７の入力端１４２へ印加されると、電
流源トランジスタＱ５５はノード１４１を接地電位に維
持する事は不可能であり、従ってシ３２− ヨツトキーダイオードＤ２５は導通される事が無い。

従って、抵抗Ｒを介して供給電圧ＶＣＣがらトラ１ ンジスタＱ４８及びＱａ９のベースへ高電圧が印加され
、その結果トランジスタＱ４う及びＱ　４ｏをオン状態
とさせる。トランジスタＱｓ及びＱａが導通状態となる
と、トランジスタＱ　のベースーエミッ３ 夕接合を順方向バイアスするのに充分な電圧がトランジ
スタＱ　のベースへ印加され、その結東ト３ ランジスタＱ　を導通状態とさせ、次いで出力端３ ｏｌを接地接続させる。トランジスタＱ　が導通３ 状態であるので、１−ランジスタＱ　のベース上の３ 電圧（約０．６ボルト）及びトランジスタＱｓのコレク
タ上の電圧（ＰＪｏ、７ボルト）は十分に低い値であっ
て１〜ランジスタＱ　及びＱ　がオン′される５１　　
　　　　５２ 事を防止する。従って、インバータ５７の入力端１４２
論理高が印加されるので、低インピーダンスの論理低が
インバータ５７の出力端０＋へ供給される。

書込動作期間中に於いて、供給電圧■σが約１２ボルト
へ上昇される。これにより、約６ボルトのツェナーブレ
ークダウン電圧を有するツェナーダイオード２１２が導
通され、抵抗Ｒ＋　　（６，０００Ω）及びＲ２（３に
Ω）を介して接地へ電流を通流させる。抵抗Ｒ１及びＲ
２との間のノードに於ける電圧がベース電圧としてＮＰ
ＮＩ−ラン９７９０４７人へ印加され、トランジスタＱ
４７Ａを導通状態とさせると共に飽和状態とさせ、トラ
ンジスタ０７ｇ及びＱ４９のベース上の電圧を約Ｏボル
トへ減少させる。同様に、書込動作の期間中、論理低が
イネーブル端子１５９へ印加され、従ってショットキー
ダイオードＤ２６及びＤ　２７によってトランジスタ０
４８及びＱ　４９のベース上の電圧をプルダウンさせる
と共にトランジスタＱ５１のベース上の電圧をプルダウ
ンさせる。従って、書込動作期間中、トランジスタ０４
Ｂ及びＱ４９がオフ状態とされると共に、トランジスタ
Ｑ５３もオフ状態とされる。又、書込動作期間中、トラ
ンジスタＱ５】及びトランジスタＱ５２もオフ状態とさ
れる。従って、書込動作期間中、出力端０１は論理低状
態でも論理高状態でも無く、フローティング状態にあり
、従って出力端Ｏ１及び供給電圧Ｖｃｃ及び゛インバー
タ５７内の接地電位との間に高インピーダンスが提供さ
れる。書込動作期間中に出力端０＋がフローティング状
態にあると言う事は、外部から出力端０１へ印加される
書込信号をインバータ５７によって影響を受ける事無し
に副回路１５７へ印加されると言う事を意味する。従っ
て、書込動作期間中、高又は低の書込信号はインバータ
５７によって出力端０１上に発生される事が無いので、
本発明のＰＲＯＭ装置内にストアされるべきプログラム
に従って外部的に印加されねばならない。

以上、本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例に限定されるべきものでは
無く、本発明の技術的範囲を逸脱する事無しに種々の変
形が可能である事は勿論である。例えば、上述した実施
例に於いては可溶リンク１１を使用した場合に付いて説
明したが、本発明の原理はその他の可溶要素、例えば１
個又はそれ以上のＰＮ接合又は絶縁体を使用する場合に
も同様に適用可能なものである。

３５−

【図面の簡単な説明】

第１ａ図及び第１ｂ図は従来のバイポーラトランジスタ
に於いて書込を行う前と書込を行なった後の状態を示し
た各断面図、第２図は書込動作及び読取動作の両方に対
しセル毎に単一のアクセス１ヘランジスタを使用した従
来のＰＲＯＭ装置の１例を示した説明図、第３ａ図及び
第３ｂ図は従来の可溶リンクの書込を行う前の状態と行
った後の状態とを示した各平面図、第４図は本発明に基
づいて構成されたＰＲＯＭ装置の１例を示した説明図、
第５図は第４図の回路の一部を詳細に示した回路図、で
ある。 （符号の説明） １１：　メモリセル １００：　ＰＲＯＭアレイ １５７：　副回路 ２００：　書込・検知手段 Ｗ：　ワード線 Ｂ：　ビット線 ３６− Ｔ：　トランジスタ Ｆ：　可溶リンク 特許出願人　　　　モノリシック　メモリーズ。 インコーポレイテッド

Claims (1)

1. 【特許請求の範囲】 １、ＦＲＯＭのメモリセルに書込を行い且つ読出を行う
   方法に於いて、書込回路内の要素を変更させるのに充分
   な電流を供給する事が可能な書込回路を介して電流源を
   動作させる為の第１書込信号を供給し、前記セルに書込
   が行われると前記書込回路内の要素に書込を行う為の前
   記手段をディスエーブルすると共に前記書込が行われた
   メモリセルの状態を表す出力信号を読取且つ発生する為
   の手段をイネーブルさせ、前記読取を行う手段が前記セ
   ルに書込を行う手段よりも一層小型であり且つ一層高速
   である事を特徴とする方法。 ２、上記第１項の方法に於いて、前記要素が可溶リンク
   であり、且つ前記電流が前記可溶リンクを破壊するのに
   十分なものである事を特徴とする方法。 ３、メモリ装置に於いて、通常は第１状態に設定されて
   いるが永久的に第１状態又は第２状態に設定する事の可
   能なメモリセルと、出力端に前記セルの状態を表す信号
   を検知し且つ供給する手段と前記セル内の書込要素を変
   更する為に前記セルを介して電流を通過させその際に前
   記セルを前記第２状態にさせる手段とを有しており、前
   記セルを介して前記電流を通過させる手段が、書込の際
   に書込信号に応答して前記セルを介して前記セルの前記
   書込要素を変更するのに充分な書込電流を供給する書込
   手段と、前記書込電流が通流している際に前記セルの状
   態を表す信号を検知且つ供給する手段をディスエーブル
   させる手段とを有する事を特徴とする装置。゛ ４、上記第３項に於いて、前記検知・供給手段が、前記
   書込要素に接続され且つ前記出力端に接続された出力手
   段にも接続された読取トランジスタを有する事を特徴と
   する装置。 ５、上記第４項に於いて、前記読取トランジスタが、前
   記書込要素に接続された第１リードと前記出力手段に接
   続された第２リードと、電位源に接続され制御リードと
   して機能する第３リードとを有する事を特徴とする装置
   。 ６、上記第５項に於いて、前記出力手段が前記ディスエ
   ーブルさせる手段を有する事を特徴とする装置。 ７、上記第６項に於いて、前記出力手段が書込の際にそ
   の入力端に高インピーダンスを与えて前記読取トランジ
   スタをディスエーブルさせる事を特徴とする装置。 ８、上記第５項に於いて、前記出力手段が、書込の際に
   、その出力端に高インピーダンスを与えて出力信号を供
   給しない事を特徴とする装置。 ９、上記第５項に於いて、前記出力手段がインバータで
   ある事を特徴とする装置。 １０、上記第４項に於いて、前記読取トランジスタがシ
   ョットキートランジスタを有する事を特徴とする装置。 １１、上記第３項に於いて、前記書込手段が前記出力端
   に於ける信号によって制御される書込トランジスタを有
   する事を特徴とする装置。