JPH0222479B2 - - Google Patents

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JPH0222479B2
JPH0222479B2 JP5550184A JP5550184A JPH0222479B2 JP H0222479 B2 JPH0222479 B2 JP H0222479B2 JP 5550184 A JP5550184 A JP 5550184A JP 5550184 A JP5550184 A JP 5550184A JP H0222479 B2 JPH0222479 B2 JP H0222479B2
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fuse
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vcc
blown
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Takeo Tatematsu
Norihisa Tsuge
Junji Ogawa
Takashi Horii
Yasuhiro Fujii
Masao Nakano
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Description

【発明の詳細な説明】 発明の技術分野 本発明はたとえば大容量ランダムアクセスメモ
リ（RAM）の冗長回路に用いられる情報記憶回
路を含む半導体集積回路に関する。
従来技術と問題点 通常、大容量RAM集積回路には冗長構成が採
用されており、これにより、不良メモリセルが発
生した場合、該不良メモリセルを含む行もしくは
列の選択時には予備行もしくは列を選択するよう
にして不良メモリセルを救済し、歩留りを向上さ
せている。このような不良行もしくは列を記憶し
該不良行もしくは列のアドレスを受信時には正規
のメモリセルの選択用デコーダをデイセーブルに
して予備行もしくは列を選択するために、予備デ
コーダか設けられている。従来、予備デコーダと
しては第１図に示すように、各アドレスA0，
０；A1，1；…；An，ｎ毎にヒユーズ型ROM
１―０，１―１，…，１―ｎが設けられている。
各ROMの所定のヒユーズは予め溶断されて不良
行もしくは列に相当するアドレス（以下、不良ア
ドレスとする）が書込まれており、従つて、入力
アドレスA0，0，A1，1，…，An，ｎが不
良アドレスに一致すると、ROM１―０，１―
１，…，１―ｎの出力S0，S1…，Snがすべてハ
イレベルとなり、この結果、予備デコーダ出力
Sdがハイレベルとなり、正規のメモリセルのデ
コーダ（図示せず）がデイセーブルされると共に
予備行もしくは列が選択される。逆に、少なくと
も１つのアドレスたとえばA0，0がROM１―
０の記憶内容と不一致であれば、その出力S0はロ
ーレベルとなり、この場合、予備デコーダ出力
Sdもローレベルとなるように負荷としてのデプ
レツシヨン形トランジスタQ1の導電率が調整さ
れているので、正規のメモリセルのデコーダはデ
イセーブルされず、しかも予備行もしくは列の選
択はされない。このようにして、予備行もしくは
列と正規のメモリセルとの切替えが行われる。従
来のROM１―ｉの一例は第２図に示される（参
照：日経エレクトロニクス、1981.12.7，p.243）。
第２図において、プログラミング回路２は、負荷
としてのデイプレツシヨン形トランジスタQ21、
プログラム信号を受信するエンハンスメント形
トランジスタQ22、およびアドレス信号ｉを受
信するエンハンスメント形トランジスタQ23を具
備し、情報記憶回路３は、ヒユーズＦ、プログラ
ミング回路２によりオンとされるエンハンスメン
ト形トランジスタQ31、および負荷としてのデプ
レツシヨン形トランジスタQ32を具備し、インバ
ータ４は、負荷としてのデプレツシヨン形トラン
ジスタQ41、およびエンハンスメント形トランジ
スタQ42を具備し、アドレス一致検出回路５は、
アドレス信号Ai，ｉを受信するエンハンスメ
ント形トランジスタQ51，Q52および情報記憶回
路３の出力を受信するトランジスタQ53，Q54を
具備する。ただし、トランジスタQ53は情報記憶
回路３の反転出力を受信する。第２図において
は、プログラム信号およびアドレス信号ｉが
共にローレベルのとき、情報記憶回路３のトラン
ジスタQ31がオンとされてヒユーズＦに大電流が
流れて溶断され、つまり、データ“１”の書込み
が行われる。このような情報記憶回路３の出力と
アドレス信号Ai，ｉとが一致すると、アドレ
ス一致検出回路５はハイレベルの出力信号Siを発
生する。なお、第２図において、Vpp＞Vccとし
て、プログラム時にかかる高電圧電源を与えるこ
とによつてヒユーズ溶断を容易化してある。
また、従来のROM１―ｉの他の例が第３図に
示される（参照：日経エレクトロニクス、
1981.12.7，p233）。第３図においては、情報記憶
回路３′がラツチ回路により構成されている。つ
まり、第２図のデプレツシヨン形トランジスタ
Q32の代りに、エンハンスメント形トランジスタ
Q33、デプレツシヨン形トランジスタQ34、およ
びエンハンスメント形トランジスタQ35が設けら
れている。これにより、ヒユーズＦの溶断前後の
抵抗値に対する許容変動範囲が緩くなる。
第２図および第３図に示すヒユーズＲは、第４
図に示すように、たとえば、ポリシリコン層SIに
より構成されている。ポリシリコン層SIはコンタ
クト領域CONTを介して導電層としてのアルミ
ニウム層ALに接続されており、ヒユーズＦの溶
断部はたとえば幅2μｍ×長さ8μｍである。また、
溶断部は、たとえば第５図Ａに示すように、ポリ
シリコン層SIを露出させて溶断時にポリシリコン
の散逸を計り、再結合すなわち電気的に接続の状
態への復帰を防止するようにしているが、この場
合、ナトリウムイオン等の基板内への侵入が多く
なり、コンタミネーシヨンによる特性劣化を招き
易くなるという欠点がある。他方、第５図Ｂに示
すように、溶断部を絶縁層で被覆したまま溶断を
行うこともあり、この場合は、溶断部のポリシリ
コンが蒸発、飛散し切れず、再結合を招くことが
多くなる。
いずれの場合にあつても、一旦溶断状態となつ
たヒユーズが経時変化を起こして電気的に接続の
状態に復帰する障害を発生する主な原因の１つ
は、電界によるマイグレーシヨン現象にある。溶
断後のヒユーズ形状は一様ではなく、電気的には
溶断状態に対応した十分高い抵抗をを呈していて
も物理的には非常に狭い間隙（例えば数100Å）
が存在するに過ぎないということも生じる。その
場合、プログラム後の検査では不良品として検出
するのは困難である。しかるに溶断されたヒユー
ズの両端子間には、電源電圧の例えば5Vが印加
された状態で使用されるので、この間隙には大き
な電界が印加され、その電界に沿つて導電物（ヒ
ユーズ構成用ポリシリコン）が徐々に移動して、
最後には短絡状態となつてしまう危険性がある。
このようなマイグレーシヨン現象は電界強度に依
存しており、低電界強度では実用上全く無視でき
ても、前述のような強電界下では電界強度の増大
に伴い急激に発生確率が増大し、障害原因として
無視し得ない頻度で発生するようになる。
記憶情報の読み出し時に、PROM内のトラン
ジスタ等を正常に動作させるためには、これらト
ランジスタには、そのスレツシユホールド電圧
（Vth）以上の電圧が印加されねばならない。しか
し、同時にこのPROM内のトランジスタのスレ
ツシユホールド電圧（Vth）程度の電圧が、ヒユ
ーズ自体にも加えられると、前記したようなマイ
グレーシヨンによる導通状態復帰の恐れが大きい
という問題がある。
発明の目的 本発明は以上の点に鑑み、ヒユーズ以外の回路
を正常に動作させる一方で、溶断されたヒユーズ
が長期の使用状態、つまり電圧印加状態を経ても
接続状態に復帰してしまう障害を起こす確率を減
少させ、もつて集積回路の信頼性を向上させるこ
とができる改善手段を提供することを目的とす
る。
発明の構成 本発明による半導体集積回路は、溶断の有無に
より情報を記憶するヒユーズと、該ヒユーズの溶
断の有無を判別し、該ヒユーズの記憶情報を読み
出す情報検出回路を含む後続論理回路と、該ヒユ
ーズの記憶情報を読み出す際に、該ヒユーズに対
して、該後続論理回路の少なくとも一部に供給さ
れる電源電圧よりも低い電圧を印加できる電圧変
換回路とを具備することを特徴とする。
発明の実施例 第６図は本発明による半導体集積回路の実施例
の要部を示す回路図である。この実施例におい
て、ヒユーズＦに印加される電圧Vcc′は、電源
電圧Vcc（例えば標準の5V）よりも低い一定電圧
（例えば3V）で、電圧変換回路１０から供給され
る構成となつている。ヒユーズ回路部分の構成自
体は第２図従来例と同等であり、対応する素子に
同一番号を付してあるので、詳述は省略する。プ
ログラム時にはヒユーズに十分な電圧を印加でき
るよう、プロービングパツド２０が設けられてい
る。プロビングパツド２０へ当接させたプローグ
を介して、Vcc′ラインへ5V乃至はプログラム電
圧Vppを印加し、プログラム信号とアドレス信号
の一致によつて駆動されるトランジスタQ31がオ
ンのとき、十分大きな電圧、電流をヒユーズＦに
印加して容易に溶断できるようにするものであ
る。
プログラム後はヒユーズＦに電源電圧Vccより
も低い定電圧Vcc′が印加された状態で使用され
るので、溶断部分へ印加される電界は、従来のよ
うに電源電圧Vccが印加されていた場合と比較し
て、低減される。その分だけ電界によるマイグレ
ーシヨン現象の発生確率は減少し、溶断部の再結
合という障害の発生頻度は減るから、信頼性向上
の効果が得られる。
定電圧Vcc′としては低い程、マイグレーシヨ
ン現象を抑制するのに効果があるが、他方、ヒユ
ーズ溶断の有無を検出できるような電圧をヒユー
ズ端子に発生させる必要があるので、無闇に低く
することはできない。
第６図実施例では、ヒユーズＦの接続状態での
抵抗は負荷Q32より十分小としても、ヒユーズＦ
の端子電圧に応じてインバータ４が反転又は非反
転の動作をするに十分な電圧が必要である。具体
的には電圧Vcc′はインバータ４のドライバトラ
ンジタQ42の閾値電圧Vthより大なる値であるこ
とが必要である。つまりこのインバータ４のよう
な後段の情報検出回路がヒユーズ溶断の有無を判
別できるのに十分な値であることが必要である。
第７図は本発明の他の実施例であり、情報記憶
回路３′をラツチ回構成したもので、第３図従来
例に対応している。電圧変換回路１０からVccよ
り低い定電圧Vcc′を与える構成及びプロービン
グパツド２０からプログラム電圧を印加し得る構
成は第６図実施例と全く同等である。
電圧変換回路１０の具体例を第８図Ａに示す。
同図にてQ71，Q76はデプレツシヨン形トランジ
スタ、Q72〜Q75はエンハンスメント形トランジ
スタである。エンハンスメント形トランジスタ
Q72〜Q75は各々1Vのゲート閾値を有し、デプレ
ツシヨン形トランジスタQ71，Q76より十分大な
るゲート幅を有する。第８図Ａの回路の電源電圧
Vccに対する出力電圧Vcc′の関係を第８図Ｂ示
す。トランジスタQ72〜Q74は電源電圧Vccが3V
以上のときノードN1に3Vの定電圧を発生し、出
力段のトランジスタQ75はそのノードN1の電位
VN1を下方に1Vだけシフトさせた且つヒユーズ断
続に拘らず（つまり負荷変動による影響を受け
ず）一定の電圧Vcc′を出力端に発生する。これ
により、第６図或いは第７図実施例において、ヒ
ユーズＦ溶断状態の際にもその両端の印加電圧は
3Vに抑えられ且つ接続状態では次段インバータ
等を十分スイツチングさせ得る端子電圧（実質的
に3V）を発生させ得る。
第９図Ａは電圧変換回路１０の他の具体例であ
り、第８図Ａ回路に対して電源Vcc側より一定の
電圧を発生する回路Q81〜Q84とそれにより駆動
されるトランジスタQ85を付加したものである。
第８図Ａと同一番号は同等部分を示す。トランジ
スタQ81〜Q85はトランジスタQ71〜Q75と対称的
機能を果す。電源電圧Vccに対する各ノードN1，
N2及び出力端の電圧VN1，VN2，Vcc′の関係を第
９図Ｂに示す。
第９図ＢではVcc6Vを越すと、再びVcc′が上
昇を始める所が、第８図Ｂと異なる。第８図実施
例ではVccを上昇させてもVcc′は一定である事が
問題となる場合がある。即ち、一般に素子の信頼
性を調査したり、スクリーニングを行う場合は、
素子に適常使用電圧より高い電圧を印加し、加速
して試験を行う。これにより短い時間でスクリー
ニング及び素子の信頼性の調査を行う事ができ
る。この点から第８図Ｂを見るに、VCCを上げ
てもVcc′の電圧は一定であり、電圧加速による
調査、及びスクリーニングができない欠点があ
る。一方、第９図ＢではVccを6V以上にすると、
その後はVccの上昇に伴い、Vcc′も上昇するの
で、電圧加速による調査、スクリーニングが可能
である。
発明の効果 本発明によれば、読み出した時に、ヒユーズに
印加する電圧のみを特に小さくしてあるために、
このヒユーズと同じPROM内にある他の回路に
は、スレツシユホールド電圧に似合つた十分大き
い電圧（例えば電源電圧）を印加して正常に動作
させうる一方、溶断部分への印加電界をその分だ
け低減でき、電界によるマイグレーシヨン現象に
起因する接続状態への復帰という障害の発生確率
を低減でき、ヒユーズを含む集積回路の信頼性向
上の効果が得られる。
【図面の簡単な説明】
第１図は一般的な公知の予備デコーダのブロツ
ク回路図、第２図及び第３図はそれぞれ従来の情
報の記憶用ヒユーズを含むROM回路例、第４図
はヒユーズの平面図、第５図Ａ及びＢは第４図の
ヒユーズのＶ―Ｖ線断面図、第６図は本発明実施
例の要部回路図、第７図は本発明の他の実施例の
要部回路図、第８図Ａ及びＢは本発明実施例の電
圧変換回路の具体例回路図とその特性を示す線
図、第９図Ａ及びＢは電圧変換回路の他の例及び
その特性を示す図である。 Ｆ…ヒユーズ、１０…電圧変換回路、２０…プ
ロービングパツド。

Claims (1)

  1. 【特許請求の範囲】 １ 溶断の有無により情報を記憶するヒユーズ
    と、 該ヒユーズの溶断の有無を判別し、該ヒユーズ
    の記憶情報を読み出す情報検出回路を含む後続論
    理回路と、 該ヒユーズの記憶情報を読み出す際に、該ヒユ
    ーズに対して、該後続論理回路の少なくとも一部
    に供給される電源電圧よりも低い電圧を印加する
    電圧変換回路と を具備することを特徴とする半導体集積回路。
JP59055501A 1984-03-23 1984-03-23 半導体集積回路 Granted JPS60201598A (ja)

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