JPS6322399B2 - - Google Patents
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- JPS6322399B2 JPS6322399B2 JP20986083A JP20986083A JPS6322399B2 JP S6322399 B2 JPS6322399 B2 JP S6322399B2 JP 20986083 A JP20986083 A JP 20986083A JP 20986083 A JP20986083 A JP 20986083A JP S6322399 B2 JPS6322399 B2 JP S6322399B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
-
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- G11C—STATIC STORES
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- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/18—Auxiliary circuits, e.g. for writing into memory
Description
【発明の詳細な説明】
発明の技術分野
本発明はたとえば大容量ランダムアクセスメモ
リ（RAM）の冗長回路に用いられる情報記憶回
路に関する。
リ（RAM）の冗長回路に用いられる情報記憶回
路に関する。
従来技術と問題点
通常、大容量RAMには冗長構成が採用されて
おり、これにより、不良メモリセルが発生した場
合、該不良メモリセルを含む行もしくは列の選択
時には予備行もしくは列を選択するようにして不
良メモリセルを救済し、歩留りを向上させてい
る。このような不良行もしくは列を記憶し該不良
行もしくは列のアドレスを受信時には正規のメモ
リセルの選択用デコーダをデイセーブルにして予
備行もしくは列を選択するために、予備デコーダ
が設けられている。従来、予備デコーダとして
は、第１図に示すように、各アドレスA0，0；
A1，1；…；Ao，o毎にヒユーズ型ROM１―
０，１―１，…，１―ｎが設けられている。各
ROMの所定のヒユーズは予め溶断されて不良行
もしくは列に相当するアドレス（以下、不良アド
レスとする）が書込まれており、従つて、入力ア
ドレスA0，0，A1，1，…，Ao，oが不良ア
ドレスに一致すると、ROM１―０，１―１，
…，１―ｎの出力S0，S1，…，Soがすべてハイレ
ベルとなり、この結果、予備デコーダ出力Sdがハ
イレベルとなり、正規のメモリセルのデコーダ
（図示せず）がデイセーブルされると共に予備行
もしくは列が選択される。逆に、少なくとも１つ
のアドレスたとえばA0，0がROM１―０の記
憶内容と不一致であれば、その出力S0はローレベ
ルとなり、この場合、予備デコーダ出力Sdもロー
レベルとなるように負荷としてのデプレツシヨン
形トランジスタQ1の導電率が調整されているの
で、正規のメモリセルのデコーダはデイセーブル
されず、しかも予備行もしくは列の選択はされな
い。このようにして、予備行もしくは列と正規の
メモリセルとの切替えが行われる。
おり、これにより、不良メモリセルが発生した場
合、該不良メモリセルを含む行もしくは列の選択
時には予備行もしくは列を選択するようにして不
良メモリセルを救済し、歩留りを向上させてい
る。このような不良行もしくは列を記憶し該不良
行もしくは列のアドレスを受信時には正規のメモ
リセルの選択用デコーダをデイセーブルにして予
備行もしくは列を選択するために、予備デコーダ
が設けられている。従来、予備デコーダとして
は、第１図に示すように、各アドレスA0，0；
A1，1；…；Ao，o毎にヒユーズ型ROM１―
０，１―１，…，１―ｎが設けられている。各
ROMの所定のヒユーズは予め溶断されて不良行
もしくは列に相当するアドレス（以下、不良アド
レスとする）が書込まれており、従つて、入力ア
ドレスA0，0，A1，1，…，Ao，oが不良ア
ドレスに一致すると、ROM１―０，１―１，
…，１―ｎの出力S0，S1，…，Soがすべてハイレ
ベルとなり、この結果、予備デコーダ出力Sdがハ
イレベルとなり、正規のメモリセルのデコーダ
（図示せず）がデイセーブルされると共に予備行
もしくは列が選択される。逆に、少なくとも１つ
のアドレスたとえばA0，0がROM１―０の記
憶内容と不一致であれば、その出力S0はローレベ
ルとなり、この場合、予備デコーダ出力Sdもロー
レベルとなるように負荷としてのデプレツシヨン
形トランジスタQ1の導電率が調整されているの
で、正規のメモリセルのデコーダはデイセーブル
されず、しかも予備行もしくは列の選択はされな
い。このようにして、予備行もしくは列と正規の
メモリセルとの切替えが行われる。
従来のROM１―ｉの一例は第２図に示される
（参照：日経エレクトロニクス、1981.12.7、
p.243）。第２図において、プログラミング回路２
は、負荷としてのデイプレツシヨン形トランジス
タQ21、プログラム信号を受信するエンハンス
メント形トランジスタQ22、およびアドレス信号
Ａiを受信するエンハンスメント形トランジスタ
Q23を具備し、情報記憶回路３は、ヒユーズF1、
プログラミング回路２によりオンとされるエンハ
ンスメント形トランジスタQ31、および負荷とし
てのデプレツシヨン形トランジスタQ32を具備
し、インバータ４は、負荷としてのデプレツシヨ
ン形トランジスタQ41、およびエンハンスメント
形トランジスタQ42を具備し、アドレス一致検出
回路５は、アドレス信号Ai，iを受信するエン
ハンスメント形トランジスタQ51，Q52、および
情報記憶回路３の出力を受信するトランジスタ
Q53，Q54を具備する。ただし、トランジスタQ53
は情報記憶回路３の反転出力を受信する。第２図
においては、プログラム信号およびアドレス信
号iが共にローレベルのとき、情報記憶回路３
のトランジスタQ31がオンとされてヒユーズF1に
大電流が流れて溶断され、つまり、データ“１”
の書込みが行われる。このような情報記憶回路４
の出力とアドレス信号Ai，iとが一致すると、
アドレス一致検出回路５はハイレベルの出力信号
Siを発生する。なお、第２図において、Vpp＞Vcc
として設定される。
（参照：日経エレクトロニクス、1981.12.7、
p.243）。第２図において、プログラミング回路２
は、負荷としてのデイプレツシヨン形トランジス
タQ21、プログラム信号を受信するエンハンス
メント形トランジスタQ22、およびアドレス信号
Ａiを受信するエンハンスメント形トランジスタ
Q23を具備し、情報記憶回路３は、ヒユーズF1、
プログラミング回路２によりオンとされるエンハ
ンスメント形トランジスタQ31、および負荷とし
てのデプレツシヨン形トランジスタQ32を具備
し、インバータ４は、負荷としてのデプレツシヨ
ン形トランジスタQ41、およびエンハンスメント
形トランジスタQ42を具備し、アドレス一致検出
回路５は、アドレス信号Ai，iを受信するエン
ハンスメント形トランジスタQ51，Q52、および
情報記憶回路３の出力を受信するトランジスタ
Q53，Q54を具備する。ただし、トランジスタQ53
は情報記憶回路３の反転出力を受信する。第２図
においては、プログラム信号およびアドレス信
号iが共にローレベルのとき、情報記憶回路３
のトランジスタQ31がオンとされてヒユーズF1に
大電流が流れて溶断され、つまり、データ“１”
の書込みが行われる。このような情報記憶回路４
の出力とアドレス信号Ai，iとが一致すると、
アドレス一致検出回路５はハイレベルの出力信号
Siを発生する。なお、第２図において、Vpp＞Vcc
として設定される。
また、従来のROM１―ｉの他の例が第３図に
示される（参照：日経エレクトロニクス、
1981.12.7、p233）。第３図においては、情報記憶
回路３′がラツチ回路により構成されている。つ
まり、第２図のデプレツシヨン形トランジスタ
Q32の代りに、エンハンスメント形トランジスタ
Q33、デプレツシヨン形トランジスタQ34、およ
びエンハンスメント形トランジスタQ35が設けら
れている。これにより、ヒユーズF1の溶断前後
の抵抗値に対する許容変動範囲が緩くなる。
示される（参照：日経エレクトロニクス、
1981.12.7、p233）。第３図においては、情報記憶
回路３′がラツチ回路により構成されている。つ
まり、第２図のデプレツシヨン形トランジスタ
Q32の代りに、エンハンスメント形トランジスタ
Q33、デプレツシヨン形トランジスタQ34、およ
びエンハンスメント形トランジスタQ35が設けら
れている。これにより、ヒユーズF1の溶断前後
の抵抗値に対する許容変動範囲が緩くなる。
本発明は上述の第２図の情報記憶回路３および
第３図の情報記憶回路３′の改良に関する。
第３図の情報記憶回路３′の改良に関する。
第２図および第３図に示すヒユーズF1は、第
４図に示すように、たとえば、ポリシリコン層SI
により構成されている。ポリシリコン層SIはコン
タクト領域CONTを介して導電層としてのアル
ミニウム層ALに接続されており、ヒユーズF1の
溶断部はたとえば幅2μｍ×長さ8μｍである。ま
た、溶断部は、たとえば第５図Ａに示すように、
ポリシリコン層SIを露出させて溶断時にポリシリ
コンの散逸を計り、再結合すなわち接続状態への
復帰を防止するようにしているが、この場合、ナ
トリウムイオン等の基板内への侵入が多くなり、
コンタミネーシヨンを招くという欠点もある。他
方、第５図Ｂに示すように、溶断部を絶縁層で被
覆したまま溶断を行うこともあり、この場合は、
溶断部のポリシリコンが昇華し切れず、再結合を
招くことが多くなる。いずれの場合にあつても、
接続状態（“０”状態）のポリシリコンが使用中
にあつてたとえば電流１〜10μA程度の電流が流
れても溶断状態（“１”状態）になる確率はほと
んど０である。このことは、幅2μｍ程度のポリ
シリコンは従来より通常回路内で使用されており
これらポリシリコンには１〜10μAよりはるかに
大きい数100μA〜数ｍＡの大きな電流が流れてい
るにもかかわらず、これらポリシリコンが使用中
に断線したり、抵抗値が大幅に変化するといつた
問題は皆無であることからも明らかである。逆
に、“１”状態が“０”状態になる確率は比較的
大きい。これは溶断という特殊性、及び、溶断後
のヒユーズの形状が均一でないことによるもので
ある。例えば、溶断後はヒユーズが非常に狭い隙
間（数100Å）があいて、“１”状態、即ち、断線
となつている場合も多い。使用中はこのような狭
い隙間に電圧が印加されているため、電界により
導電物が徐々に移動して、最後は短絡状態即ち
“０”状態になつてしまう危険性が高い。従つて、
“１”状態から“０”状態への復帰を防止するこ
とが重要である。
４図に示すように、たとえば、ポリシリコン層SI
により構成されている。ポリシリコン層SIはコン
タクト領域CONTを介して導電層としてのアル
ミニウム層ALに接続されており、ヒユーズF1の
溶断部はたとえば幅2μｍ×長さ8μｍである。ま
た、溶断部は、たとえば第５図Ａに示すように、
ポリシリコン層SIを露出させて溶断時にポリシリ
コンの散逸を計り、再結合すなわち接続状態への
復帰を防止するようにしているが、この場合、ナ
トリウムイオン等の基板内への侵入が多くなり、
コンタミネーシヨンを招くという欠点もある。他
方、第５図Ｂに示すように、溶断部を絶縁層で被
覆したまま溶断を行うこともあり、この場合は、
溶断部のポリシリコンが昇華し切れず、再結合を
招くことが多くなる。いずれの場合にあつても、
接続状態（“０”状態）のポリシリコンが使用中
にあつてたとえば電流１〜10μA程度の電流が流
れても溶断状態（“１”状態）になる確率はほと
んど０である。このことは、幅2μｍ程度のポリ
シリコンは従来より通常回路内で使用されており
これらポリシリコンには１〜10μAよりはるかに
大きい数100μA〜数ｍＡの大きな電流が流れてい
るにもかかわらず、これらポリシリコンが使用中
に断線したり、抵抗値が大幅に変化するといつた
問題は皆無であることからも明らかである。逆
に、“１”状態が“０”状態になる確率は比較的
大きい。これは溶断という特殊性、及び、溶断後
のヒユーズの形状が均一でないことによるもので
ある。例えば、溶断後はヒユーズが非常に狭い隙
間（数100Å）があいて、“１”状態、即ち、断線
となつている場合も多い。使用中はこのような狭
い隙間に電圧が印加されているため、電界により
導電物が徐々に移動して、最後は短絡状態即ち
“０”状態になつてしまう危険性が高い。従つて、
“１”状態から“０”状態への復帰を防止するこ
とが重要である。
なお、第５図Ａ，ＢにおけるL0はシリコン基
板、L1〜L3はSiO2もしくはPSG等の絶縁層を示
す。
板、L1〜L3はSiO2もしくはPSG等の絶縁層を示
す。
しかしながら、第２図あるいは第３図のような
情報記憶回路においては、１つのヒユーズの溶断
状態にもとづくために、“１”状態が“０”状態
に変化する確率が比較的に大きく、信頼性が低い
という問題点があつた。
情報記憶回路においては、１つのヒユーズの溶断
状態にもとづくために、“１”状態が“０”状態
に変化する確率が比較的に大きく、信頼性が低い
という問題点があつた。
発明の目的
本発明の目的は、上述の従来形における問題点
に鑑み、“１”状態が“０”状態に変化する確率
を小さくして情報記憶回路の信頼性を向上させる
ことにある。
に鑑み、“１”状態が“０”状態に変化する確率
を小さくして情報記憶回路の信頼性を向上させる
ことにある。
発明の構成
上述の目的を達成するために本発明によれば、
各アドレス毎に複数たとえば２つのヒユーズ回路
を設け、このうち、少なくとも１つのヒユーズ回
路が溶断されればヒユーズ溶断状態（“１”）と
し、すべてのヒユーズ回路が接続状態のときにの
みヒユーズ接続状態（“０”）として判別するヒユ
ーズ溶断検出回路を付加し、この検出回路の出力
を情報記憶回路の出力としたものである。
各アドレス毎に複数たとえば２つのヒユーズ回路
を設け、このうち、少なくとも１つのヒユーズ回
路が溶断されればヒユーズ溶断状態（“１”）と
し、すべてのヒユーズ回路が接続状態のときにの
みヒユーズ接続状態（“０”）として判別するヒユ
ーズ溶断検出回路を付加し、この検出回路の出力
を情報記憶回路の出力としたものである。
さらに、本発明の他の形態によれば、上記２つ
のヒユーズ回路のうち、１つのみが溶断されたか
否かを判別する回路を付加してある。
のヒユーズ回路のうち、１つのみが溶断されたか
否かを判別する回路を付加してある。
発明の実施例
以下、図面により本発明の実施例を説明する。
第６図Ａは本発明に係る情報記憶回路の一実施
例を含むヒユーズ型ROMの回路図であつて、第
２図に対応するものである。すなわち、第６図Ａ
の情報記憶回路３には、要素F2，Q31′，Q32′，
Q36，Q37，Q38が付加されている。ヒユーズF2、
およびトランジスタQ31′，Q32′により構成される
ヒユーズ回路は、ヒユーズF1、およびトランジ
スタQ31，Q32により構成されるヒユーズ回路と
同一である。デプレツシヨン形トランジスタ
Q36、およびエンハンスメント形トランジスタ
Q37，Q38はアンド回路を構成する。たとえば、
ヒユーズF1，F2が共に接続状態（“０”）であれ
ば、ノードN1，N2の電位は共にハイレベルであ
り、従つて、トランジスタQ37，Q38が共にオン
状態となり、この結果、ノードN3の電位はロー
レベルとなる。また、１つのヒユーズたとえば
F1が接続状態（“０”）且つ他のヒユーズたとえ
ばF2が溶断状態（“１”）であれば、ノードN1の
電位はハイレベル且つノードN2の電位はローレ
ベルであり、従つて、トランジスタQ38がオフ状
態となり、この結果、ノードN3の電位はハイレ
ベルとなる。さらに、ヒユーズF1，F2が共に溶
断状態（“１”）であれば、ノードN1，N2の電位
は共にローレベルとなり、従つて、トランジスタ
Q37，Q38が共にオフ状態となり、この結果、ノ
ードN3の電位はハイレベルとなる。このように、
ヒユーズF1，F2の少なくとも１つが溶断状態で
あれば、アンド回路の出力ノードN3の電位はハ
イレベルとなる。言い換えると、データ“１”を
書込む場合、少なくとも１つのヒユーズが溶断さ
れれば、データ“１”の書込みが終了したことを
意味し、しかもヒユーズF1，F2が共に溶断され
た状態においてある使用条件のもとで１つのヒユ
ーズが接続状態に復帰してもデータ“１”がデー
タ“０”に変化せず、２つのヒユーズが共に接続
状態に復帰したときに始めてデータ“１”からデ
ータ“０”に変化することになる。
例を含むヒユーズ型ROMの回路図であつて、第
２図に対応するものである。すなわち、第６図Ａ
の情報記憶回路３には、要素F2，Q31′，Q32′，
Q36，Q37，Q38が付加されている。ヒユーズF2、
およびトランジスタQ31′，Q32′により構成される
ヒユーズ回路は、ヒユーズF1、およびトランジ
スタQ31，Q32により構成されるヒユーズ回路と
同一である。デプレツシヨン形トランジスタ
Q36、およびエンハンスメント形トランジスタ
Q37，Q38はアンド回路を構成する。たとえば、
ヒユーズF1，F2が共に接続状態（“０”）であれ
ば、ノードN1，N2の電位は共にハイレベルであ
り、従つて、トランジスタQ37，Q38が共にオン
状態となり、この結果、ノードN3の電位はロー
レベルとなる。また、１つのヒユーズたとえば
F1が接続状態（“０”）且つ他のヒユーズたとえ
ばF2が溶断状態（“１”）であれば、ノードN1の
電位はハイレベル且つノードN2の電位はローレ
ベルであり、従つて、トランジスタQ38がオフ状
態となり、この結果、ノードN3の電位はハイレ
ベルとなる。さらに、ヒユーズF1，F2が共に溶
断状態（“１”）であれば、ノードN1，N2の電位
は共にローレベルとなり、従つて、トランジスタ
Q37，Q38が共にオフ状態となり、この結果、ノ
ードN3の電位はハイレベルとなる。このように、
ヒユーズF1，F2の少なくとも１つが溶断状態で
あれば、アンド回路の出力ノードN3の電位はハ
イレベルとなる。言い換えると、データ“１”を
書込む場合、少なくとも１つのヒユーズが溶断さ
れれば、データ“１”の書込みが終了したことを
意味し、しかもヒユーズF1，F2が共に溶断され
た状態においてある使用条件のもとで１つのヒユ
ーズが接続状態に復帰してもデータ“１”がデー
タ“０”に変化せず、２つのヒユーズが共に接続
状態に復帰したときに始めてデータ“１”からデ
ータ“０”に変化することになる。
従つて、一度溶断されたヒユーズが接続状態に
復帰する確率Ｐは比較的大きくても、たとえばＰ
＝0.01（１％）であつても、２つのヒユーズが共
に接続状態に復帰する確率はP2＝0.00001となり、
データ“１”からデータ“０への変化確率は非常
に小さくなる。この結果、情報記憶回路の信頼性
は向上する。
復帰する確率Ｐは比較的大きくても、たとえばＰ
＝0.01（１％）であつても、２つのヒユーズが共
に接続状態に復帰する確率はP2＝0.00001となり、
データ“１”からデータ“０への変化確率は非常
に小さくなる。この結果、情報記憶回路の信頼性
は向上する。
第６図Ｂは第６図Ａの変更例を示す。第６図Ａ
ではヒユーズと直列に接続される負荷としてデプ
レシヨン型トランジスタQ32，Q32′を接続してい
るが、この問題点はQ32，Q32′の電流を少なくす
るため、トランジスタのチヤネル長を長くする必
要があり、たとえば数10μｍ〜数100μｍ必要であ
る。このため、面積が大きくなる。これを改善す
るため第６図ＢではトランジスタQ32，Q32′をエ
ンハンスメント型トランジスタとしてそのゲート
にはROM以外の部分で発生した電圧を与える。
このゲートに与える電圧を制御することにより比
較的チヤネル長の小さいトランジスタをQ32，
Q32′に使用してもそこに流れる電流は少なくでき
る。第６図Ｂでは、トランジスタQ32，Q32′に与
える電圧は、デプレシヨン形トランジスタQ61と
エンハンスメント形トランジスタQ62，Q63との
直列接続により構成される回路６により発生する
2Vth（VthはトランジスタQ62，Q63のスレツシユホ
ールド電圧）の電圧である。
ではヒユーズと直列に接続される負荷としてデプ
レシヨン型トランジスタQ32，Q32′を接続してい
るが、この問題点はQ32，Q32′の電流を少なくす
るため、トランジスタのチヤネル長を長くする必
要があり、たとえば数10μｍ〜数100μｍ必要であ
る。このため、面積が大きくなる。これを改善す
るため第６図ＢではトランジスタQ32，Q32′をエ
ンハンスメント型トランジスタとしてそのゲート
にはROM以外の部分で発生した電圧を与える。
このゲートに与える電圧を制御することにより比
較的チヤネル長の小さいトランジスタをQ32，
Q32′に使用してもそこに流れる電流は少なくでき
る。第６図Ｂでは、トランジスタQ32，Q32′に与
える電圧は、デプレシヨン形トランジスタQ61と
エンハンスメント形トランジスタQ62，Q63との
直列接続により構成される回路６により発生する
2Vth（VthはトランジスタQ62，Q63のスレツシユホ
ールド電圧）の電圧である。
第６図Ｃは第６図Ａのさらに変更例を示す。第
６図Ａにおいては、ヒユーズF1，F2の溶断は同
時に行なわれる。すなわち、溶断用トランジスタ
Q31，Q31′のゲートには同一の信号が入力されて
いる。溶断時には一般的に一本のヒユーズには数
10〜数100ｍＡの電流が流れる。これが二本同時
溶断するとその電流は更に大きな電流となり、電
源のアルミニウム配線に悪影響を与える。これを
防ぐため第６図Ｃでは、更にプログラミング回路
２′を追加し、トランジスタQ31，Q31′のゲートに
はそれぞれ回路２，２′からの信号を印加し、い
づれを溶断するかは端子，′の電圧で制御す
る。これにより第６図Ａにおける問題は改善でき
る。
６図Ａにおいては、ヒユーズF1，F2の溶断は同
時に行なわれる。すなわち、溶断用トランジスタ
Q31，Q31′のゲートには同一の信号が入力されて
いる。溶断時には一般的に一本のヒユーズには数
10〜数100ｍＡの電流が流れる。これが二本同時
溶断するとその電流は更に大きな電流となり、電
源のアルミニウム配線に悪影響を与える。これを
防ぐため第６図Ｃでは、更にプログラミング回路
２′を追加し、トランジスタQ31，Q31′のゲートに
はそれぞれ回路２，２′からの信号を印加し、い
づれを溶断するかは端子，′の電圧で制御す
る。これにより第６図Ａにおける問題は改善でき
る。
第６図Ｄは第６図Ａのさらに変更例を示す。第
６図Ａにおいては、ヒユーズF1，F2の溶断時、
ヒユーズに印加される電圧は通常回路内で使用し
ている電源電圧Vccであり、これは一般的には5V
である。しかし、ヒユーズへの印加電圧が5Vで
は溶断に必要な十分な熱すなわち電力が得られな
い。そこで第６図Ｄでは、ヒユーズF1，F2はVcc
の代りにVpp′（Vpp′＞Vcc）に接続し、ヒユーズ
溶断時は溶断に必要な高い電圧を与える。一般使
用状態ではヒユーズF1，F2には抵抗R1を通して
電圧Vccが印加される。
６図Ａにおいては、ヒユーズF1，F2の溶断時、
ヒユーズに印加される電圧は通常回路内で使用し
ている電源電圧Vccであり、これは一般的には5V
である。しかし、ヒユーズへの印加電圧が5Vで
は溶断に必要な十分な熱すなわち電力が得られな
い。そこで第６図Ｄでは、ヒユーズF1，F2はVcc
の代りにVpp′（Vpp′＞Vcc）に接続し、ヒユーズ
溶断時は溶断に必要な高い電圧を与える。一般使
用状態ではヒユーズF1，F2には抵抗R1を通して
電圧Vccが印加される。
第７図は本発明に係る情報記憶回路の他の実施
例を含むヒユーズ型ROMの回路図であつて、第
３図に対応するものである。すなわち、第７図の
情報記憶回路３′には、要素F2，Q31′，Q33′，
Q34′，Q35′，Q37′，Q38′が付加されている。ヒユ
ーズF2、およびトランジスタQ31′，Q33′，Q34′，
Q35′により構成されるヒユーズ回路は、ヒユーズ
F1、およびトランジスタQ31，Q33，Q34，Q35に
より構成されるヒユーズ回路と同一である。デプ
レツシヨン形トランジスタQ36′、およびエンハン
スメント形トランジスタQ37′，Q38′はオア回路を
構成する。たとえば、ヒユーズF1，F2が共に接
続状態（“０”）であれば、ノードN1′，N2′の電
位は共にローレベルであり、従つて、トランジス
タQ37′，Q38′が共にオフ状態となり、この結果、
ノードN3′の電位はハイレベルとなる。また、１
つのヒユーズたとえばF1が接続状態（“０”）且
つ他のヒユーズたとえばF2が溶断状態（“１”）
であれば、ノードN1′の電位はローレベル且つノ
ードN2′の電位はハイレベルであり、従つて、ト
ランジスタQ37′がオン状態且つトランジスタ
Q38′がオフ状態となり、この結果、ノードN3′の
電位はローレベルとなる。さらに、ヒユーズF1，
F2が共に溶断状態（“１”）であれば、ノード
N1′，N2′の電位は共にハイレベルとなり、従つ
て、トランジスタQ37′，Q38′が共にオン状態とな
り、この結果、ノードN3′の電位はローレベルと
なる。このように、ヒユーズF1，F2の少なくと
も１つが溶断状態であれば、オア回路の出力ノー
ドN3′の電位はハイレベルとなる。従つて、やは
り、この場合も、データ“１”を書込む場合、少
なくとも１つのヒユーズが溶断されれば、データ
“１”の書込みが終了したことを意味し、しかも
ヒユーズF1，F2が共に溶断された状態において
ある使用条件のもとで１つのヒユーズが接続状態
に復帰してもデータ“１”がデータ“０”に変化
せず、２つのヒユーズが共に接続状態に復帰した
ときに始めてデータ“１”からデータ“０”に変
化することになる。なお、第７図には、第６図
Ｃ、第６図Ｄで示した変更例を適用し得る。
例を含むヒユーズ型ROMの回路図であつて、第
３図に対応するものである。すなわち、第７図の
情報記憶回路３′には、要素F2，Q31′，Q33′，
Q34′，Q35′，Q37′，Q38′が付加されている。ヒユ
ーズF2、およびトランジスタQ31′，Q33′，Q34′，
Q35′により構成されるヒユーズ回路は、ヒユーズ
F1、およびトランジスタQ31，Q33，Q34，Q35に
より構成されるヒユーズ回路と同一である。デプ
レツシヨン形トランジスタQ36′、およびエンハン
スメント形トランジスタQ37′，Q38′はオア回路を
構成する。たとえば、ヒユーズF1，F2が共に接
続状態（“０”）であれば、ノードN1′，N2′の電
位は共にローレベルであり、従つて、トランジス
タQ37′，Q38′が共にオフ状態となり、この結果、
ノードN3′の電位はハイレベルとなる。また、１
つのヒユーズたとえばF1が接続状態（“０”）且
つ他のヒユーズたとえばF2が溶断状態（“１”）
であれば、ノードN1′の電位はローレベル且つノ
ードN2′の電位はハイレベルであり、従つて、ト
ランジスタQ37′がオン状態且つトランジスタ
Q38′がオフ状態となり、この結果、ノードN3′の
電位はローレベルとなる。さらに、ヒユーズF1，
F2が共に溶断状態（“１”）であれば、ノード
N1′，N2′の電位は共にハイレベルとなり、従つ
て、トランジスタQ37′，Q38′が共にオン状態とな
り、この結果、ノードN3′の電位はローレベルと
なる。このように、ヒユーズF1，F2の少なくと
も１つが溶断状態であれば、オア回路の出力ノー
ドN3′の電位はハイレベルとなる。従つて、やは
り、この場合も、データ“１”を書込む場合、少
なくとも１つのヒユーズが溶断されれば、データ
“１”の書込みが終了したことを意味し、しかも
ヒユーズF1，F2が共に溶断された状態において
ある使用条件のもとで１つのヒユーズが接続状態
に復帰してもデータ“１”がデータ“０”に変化
せず、２つのヒユーズが共に接続状態に復帰した
ときに始めてデータ“１”からデータ“０”に変
化することになる。なお、第７図には、第６図
Ｃ、第６図Ｄで示した変更例を適用し得る。
第８図は本発明に係る情報記憶回路のさらに他
の実施例を含むヒユーズ型ROMの回路図であ
る。第８図においては、トランジスタQ71，Q72、
およびQ73により構成される判別回路７を第６図
Ａの要素に対して付加してある。この判別回路７
は第９図に示すごとく各ROM共通の負荷として
のデプレツシヨン形トランジスタQ2を介して電
源端子Vccに接続されている。判別回路７の動作
を説明する。たとえば、ヒユーズF1，F2が共に
接続状態（“０”）であれば、ノードN1，N2の電
位は共にハイレベルであり、従つて、トランジス
タQ72，Q73は共にオン状態となる。他方、この
場合、ノードN3の電位はローレベルであるので、
トランジスタQ71はオフ状態となり、この結果、
判別回路７はノードN4と接地端子との間をしや
断することになる。また、１つのヒユーズたとえ
ばF1が接続状態（“０”）且つ他のヒユーズたと
えばF2が溶断状態（“１”）であれば、ノードN1
の電位はハイレベル且つノードN2の電位はロー
レベルであり、従つて、トランジスタQ73がオン
状態となり、トランジスタQ72がオフ状態とな
る。他方、ノードN3の電位はハイレベルである
のでトランジスタQ71はオン状態となり、この結
果、判別回路７はノードN4の電位を接地電位と
する。さらに、ヒユーズF1，F2が共に溶断状態
（“１”）であれば、ノードN1，N2の電位は共に
ローレベルとなり、従つて、トランジスタQ72，
Q73は共にオフ状態となり、この結果、判別回路
７はノードN4と接地端子との間をしや断する。
このように、判別回路７は１つのみのヒユーズが
溶断状態にあるときにノードN4を接地電位に接
続させている。言い換えると、１つのヒユーズの
みの溶断状態を判別している。なお、デプレツシ
ヨン形トランジスタQ2の導電率は、少なくとも
１つのROMにおける判別回路７が１つのヒユー
ズのみを判別したときにはノードN4の電位が接
地電位になるように、調整されているものとす
る。
の実施例を含むヒユーズ型ROMの回路図であ
る。第８図においては、トランジスタQ71，Q72、
およびQ73により構成される判別回路７を第６図
Ａの要素に対して付加してある。この判別回路７
は第９図に示すごとく各ROM共通の負荷として
のデプレツシヨン形トランジスタQ2を介して電
源端子Vccに接続されている。判別回路７の動作
を説明する。たとえば、ヒユーズF1，F2が共に
接続状態（“０”）であれば、ノードN1，N2の電
位は共にハイレベルであり、従つて、トランジス
タQ72，Q73は共にオン状態となる。他方、この
場合、ノードN3の電位はローレベルであるので、
トランジスタQ71はオフ状態となり、この結果、
判別回路７はノードN4と接地端子との間をしや
断することになる。また、１つのヒユーズたとえ
ばF1が接続状態（“０”）且つ他のヒユーズたと
えばF2が溶断状態（“１”）であれば、ノードN1
の電位はハイレベル且つノードN2の電位はロー
レベルであり、従つて、トランジスタQ73がオン
状態となり、トランジスタQ72がオフ状態とな
る。他方、ノードN3の電位はハイレベルである
のでトランジスタQ71はオン状態となり、この結
果、判別回路７はノードN4の電位を接地電位と
する。さらに、ヒユーズF1，F2が共に溶断状態
（“１”）であれば、ノードN1，N2の電位は共に
ローレベルとなり、従つて、トランジスタQ72，
Q73は共にオフ状態となり、この結果、判別回路
７はノードN4と接地端子との間をしや断する。
このように、判別回路７は１つのみのヒユーズが
溶断状態にあるときにノードN4を接地電位に接
続させている。言い換えると、１つのヒユーズの
みの溶断状態を判別している。なお、デプレツシ
ヨン形トランジスタQ2の導電率は、少なくとも
１つのROMにおける判別回路７が１つのヒユー
ズのみを判別したときにはノードN4の電位が接
地電位になるように、調整されているものとす
る。
第９図は第８図のROMを含む予備デコーダの
ブロツク図である。つまり、第８図のノードN4
の電位を外部端子へ送出する回路８が付加されて
いる。この回路８は２つのエンハンスメント形ト
ランジスタQ81，Q82を具備している。たとえば、
ROM１―０〜１―ｎの少なくとも１つにおい
て、半異常状態としての１つのヒユーズのみの溶
断状態が判別されると、上述のごとく、ノード
N4の電位は０であり、従つて、ノードN5の電位
は−Vth（VthはトランジスタQ81，Q82のスレツシ
ユホールド電圧）となり、さらに、端子Ｔの電位
は−2Vthとなる。他方、上述の半異常状態として
の１つのヒユーズのみの溶断状態が判別されなけ
れば、ノードN4の電位はVccとなり、従つて、ノ
ードN5の電位は０となり、さらに、端子Ｔの電
位は−Vthとなる。つまり、端子Ｔの電位が−
2Vthか−Vthかを検出すれば、上述の半異常状態
を外部にて識別できることになる。
ブロツク図である。つまり、第８図のノードN4
の電位を外部端子へ送出する回路８が付加されて
いる。この回路８は２つのエンハンスメント形ト
ランジスタQ81，Q82を具備している。たとえば、
ROM１―０〜１―ｎの少なくとも１つにおい
て、半異常状態としての１つのヒユーズのみの溶
断状態が判別されると、上述のごとく、ノード
N4の電位は０であり、従つて、ノードN5の電位
は−Vth（VthはトランジスタQ81，Q82のスレツシ
ユホールド電圧）となり、さらに、端子Ｔの電位
は−2Vthとなる。他方、上述の半異常状態として
の１つのヒユーズのみの溶断状態が判別されなけ
れば、ノードN4の電位はVccとなり、従つて、ノ
ードN5の電位は０となり、さらに、端子Ｔの電
位は−Vthとなる。つまり、端子Ｔの電位が−
2Vthか−Vthかを検出すれば、上述の半異常状態
を外部にて識別できることになる。
上述ごとく、半異常状態を検出できることの利
点としては次の３点が上げられる。第１として、
ヒユーズの溶断は溶断という特殊性から判断して
ヒユーズが完全に溶断できることの歩留りは高い
とは言えない。このような半異常状態のものが出
荷されるとその使用中に更にもう一方のヒユーズ
が“１”状態から“０”状態に変化し、製品その
ものが不良となる確率が高く信頼性を悪化させ
る。ここで、この半異常状態である製品を検出回
路を使用し、取り除くことにより半異常状態の製
品は出荷されなくなり、出荷される製品の全体の
信頼度は向上する。第２として、使用中において
も半異常状態を常にチエツクし、製品そのものが
不良となる前に交換することにより、この製品を
使用したシステムの信頼性の向上が可能である。
第３として、この検出回路によりヒユーズ自身の
信頼性が分り、製品での信頼性はその２乗とな
る。よつてこの検出回路の使用により少数、短時
間の製品のランニングによる評価でより長時間の
製品の信頼性が論理的に分る。
点としては次の３点が上げられる。第１として、
ヒユーズの溶断は溶断という特殊性から判断して
ヒユーズが完全に溶断できることの歩留りは高い
とは言えない。このような半異常状態のものが出
荷されるとその使用中に更にもう一方のヒユーズ
が“１”状態から“０”状態に変化し、製品その
ものが不良となる確率が高く信頼性を悪化させ
る。ここで、この半異常状態である製品を検出回
路を使用し、取り除くことにより半異常状態の製
品は出荷されなくなり、出荷される製品の全体の
信頼度は向上する。第２として、使用中において
も半異常状態を常にチエツクし、製品そのものが
不良となる前に交換することにより、この製品を
使用したシステムの信頼性の向上が可能である。
第３として、この検出回路によりヒユーズ自身の
信頼性が分り、製品での信頼性はその２乗とな
る。よつてこの検出回路の使用により少数、短時
間の製品のランニングによる評価でより長時間の
製品の信頼性が論理的に分る。
なお、第８図の判別回路７を第７図の実施例に
適用し得る。この場合、トランジスタQ71のゲー
トをノードN3′に接続し、トランジスタQ72，Q73
の各ゲートをヒユーズF1，F2に接続すればよい。
また、ヒユーズの溶断を電気的に行うために、プ
ログラミング回路２を設けてあるが、レーザによ
るヒユーズ溶断方法を用いれば、プログラミング
回路２，２′とトランジスタQ31，Q31′は省略され
る。また、アドレス一致検出回路５のトランジス
タQ53，Q54への接続は、情報記憶回路の出力極
性に依存して変化させてある。つまり、第２図と
第７図の場合が同一となり、第３図と第６図（第
８図）の場合が同一となつている。
適用し得る。この場合、トランジスタQ71のゲー
トをノードN3′に接続し、トランジスタQ72，Q73
の各ゲートをヒユーズF1，F2に接続すればよい。
また、ヒユーズの溶断を電気的に行うために、プ
ログラミング回路２を設けてあるが、レーザによ
るヒユーズ溶断方法を用いれば、プログラミング
回路２，２′とトランジスタQ31，Q31′は省略され
る。また、アドレス一致検出回路５のトランジス
タQ53，Q54への接続は、情報記憶回路の出力極
性に依存して変化させてある。つまり、第２図と
第７図の場合が同一となり、第３図と第６図（第
８図）の場合が同一となつている。
発明の効果
以上説明したように本発明によれば、書込み状
態が“１”から“０”への変化する確率を非常に
小さくできるので、情報記憶回路の信頼性は著し
く向上する。
態が“１”から“０”への変化する確率を非常に
小さくできるので、情報記憶回路の信頼性は著し
く向上する。
第１図は一般的な予備デコーダのブロツク回路
図、第２図、第３図は従来の情報記憶回路を含む
ヒユーズ型ROMの回路図、第４図は第２図、第
３図のヒユーズの平面図、第５図Ａ、第５図Ｂは
第４図のヒユーズの―線断面図、第６図Ａ、
第６図Ｂ、第６図Ｃ、第６図Ｄ、第７図、第８図
は本発明に係る情報記憶回路の実施例を含むヒユ
ーズ型ROMの回路図、第９図は第８図のROM
を用いた予備デコーダのブロツク回路図である。 １―０，１―１，…，１―ｎ：ヒユーズ型
ROM、３，３′：情報記憶回路、７：判別回路、
F1，F2：ヒユーズ、Q36，Q37，Q38：アンド回路
を構成するトランジスタ、Q36′，Q37′，Q38′：オ
ア回路を構成するトランジスタ。
図、第２図、第３図は従来の情報記憶回路を含む
ヒユーズ型ROMの回路図、第４図は第２図、第
３図のヒユーズの平面図、第５図Ａ、第５図Ｂは
第４図のヒユーズの―線断面図、第６図Ａ、
第６図Ｂ、第６図Ｃ、第６図Ｄ、第７図、第８図
は本発明に係る情報記憶回路の実施例を含むヒユ
ーズ型ROMの回路図、第９図は第８図のROM
を用いた予備デコーダのブロツク回路図である。 １―０，１―１，…，１―ｎ：ヒユーズ型
ROM、３，３′：情報記憶回路、７：判別回路、
F1，F2：ヒユーズ、Q36，Q37，Q38：アンド回路
を構成するトランジスタ、Q36′，Q37′，Q38′：オ
ア回路を構成するトランジスタ。
Claims (1)
- 【特許請求の範囲】 １ ヒユーズの溶断の有無により情報を記憶する
ための情報記憶回路において、第１、第２の電源
端子と、該第１、第２の電源端子間に並列接続さ
れた複数のヒユーズ回路と、これらのうち少なく
とも１つのヒユーズ回路が溶断のときにヒユーズ
溶断を示す第１の論理出力を発生し、全部のヒユ
ーズ回路が接続状態のときのみヒユーズ接続を示
す第２の論理出力を発生するヒユーズ溶断検出回
路とを具備することを特徴とする情報記憶回路。 ２ 前記各ヒユーズ回路が、前記第１の電源端子
に接続されたヒユーズ、および、該ヒユーズと前
記第２の電源端子との間に接続された負荷を具備
する特許請求の範囲第１項に記載の情報記憶回
路。 ３ 前記負荷がソースもしくはドレインがゲート
に接続されたデプレツシヨン形トランジスタであ
る特許請求の範囲第２項に記載の情報記憶回路。 ４ 前記ヒユーズ溶断検出回路が、前記各ヒユー
ズ回路のヒユーズと前記負荷との接続点に接続さ
れた入力を有するアンド回路を具備し、該アンド
回路の出力により前記ヒユーズ溶断を検出するよ
うにした特許請求の範囲第２項に記載の情報記憶
回路。 ５ 前記各ヒユーズ回路が前記第１、第２の電源
端子間に接続されたラツチ回路を具備し、該ラツ
チ回路の１つの負荷としてヒユーズを用いた特許
請求の範囲第１項に記載の情報記憶回路。 ６ 前記ヒユーズ溶断検出回路が、前記各ヒユー
ズ回路のラツチ回路の非ヒユーズ側出力に接続さ
れた入力を有するオア回路を具備し、該オア回路
の出力により前記ヒユーズ溶断を検出するように
した特許請求の範囲第５項に記載の情報記憶回
路。 ７ ヒユーズの溶断の有無により情報を記憶する
ための情報記憶回路において、第１、第２の電源
端子と、該第１、第２の電源端子間に並列接続さ
れた複数のヒユーズ回路と、これらのうち少なく
とも１つのヒユーズ回路が溶断のときにヒユーズ
溶断を示す第１の論理出力を発生し、全部のヒユ
ーズ回路が接続状態のときにのみヒユーズ接続を
示す第２の論理出力を発生するヒユーズ溶断検出
回路と、該ヒユーズ溶断検出回路および前記複数
のヒユーズ回路に接続され前記ヒユーズ回路のう
ち１つのヒユーズ回路のみの溶断か否かを判別す
る判別回路とを具備することを特徴とする情報記
憶回路。 ８ 前記各ヒユーズ回路が、前記第１の電源端子
に接続されたヒユーズ、および、該ヒユーズと前
記第２の電源端子との間に接続された負荷を具備
する特許請求の範囲第７項に記載の情報記憶回
路。 ９ 前記負荷がソースもしくはドレインがゲート
に接続されたデプレツシヨン形トランジスタであ
る特許請求の範囲第８項に記載の情報記憶回路。 １０ 前記ヒユーズ溶断検出回路が、前記各ヒユ
ーズ回路のヒユーズと負荷との接続点に接続され
た入力を有するアンド回路を具備し、該アンド回
路の出力により前記ヒユーズ溶断を検出するよう
にした特許請求の範囲第８項に記載の情報記憶回
路。 １１ 前記各ヒユーズ回路が前記第１、第２の電
源端子間に接続されたラツチ回路を具備し、該ラ
ツチ回路の１つの負荷としてヒユーズを用いた特
許請求の範囲第７項に記載の情報記憶回路。 １２ 前記ヒユーズ溶断検出回路が、前記各ヒユ
ーズ回路のラツチ回路の非ヒユーズ側出力に接続
された入力を有するオア回路を具備し、該オア回
路の出力により前記ヒユーズ溶断を検出するよう
にした特許請求の範囲第１１項に記載の情報記憶
回路。 １３ 前記判別回路が、前記各ヒユーズ回路のヒ
ユーズと負荷との接続点に接続された入力を有す
るオア回路、および、該オア回路に直列接続され
前記アンド回路の出力によつて制御されるトラン
ジスタを具備し、該オア回路と該トランジスタと
の直列回路の一端が前記第２の電源端子に接続さ
れ、該直列回路の他端を前記判別回路の出力とし
た特許請求の範囲第１０項に記載の情報記憶回
路。 １４ 前記判別回路が、前記各ヒユーズ回路のヒ
ユーズ側出力に接続された入力を有する他のオア
回路、および、該他のオア回路に直列接続され該
オア回路の出力によつて制御されるトランジスタ
を具備し、該他のオア回路と該トランジスタとの
直列回路の一端が前記第２の電源端子に接続さ
れ、該直列回路の他端を前記判別回路の出力とし
た特許請求の範囲第１２項に記載の情報記憶回
路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58209860A JPS60103594A (ja) | 1983-11-10 | 1983-11-10 | 情報記憶回路 |
| DE8484302451T DE3481391D1 (de) | 1983-11-10 | 1984-04-10 | Schaltung zur informationsspeicherung unter verwendung von aufgeschmolzenen und unaufgeschmolzenen schmelzverbindungen. |
| US06/598,742 US4592025A (en) | 1983-11-10 | 1984-04-10 | Information storing circuit using blown and unblown fuses |
| EP84302451A EP0151849B1 (en) | 1983-11-10 | 1984-04-10 | Information storing circuit using blown and unblown fuses |
| CA000451807A CA1216901A (en) | 1983-11-10 | 1984-04-11 | Information storing circuit using blown and unblown fuses |
| KR1019840002435A KR910005596B1 (ko) | 1983-11-10 | 1984-05-04 | 용단 및 비용단퓨즈를 사용한 정보기억회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58209860A JPS60103594A (ja) | 1983-11-10 | 1983-11-10 | 情報記憶回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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