KR850003616A - 용단 및 비용단퓨즈를 사용한 정보 기억회로 - Google Patents

용단 및 비용단퓨즈를 사용한 정보 기억회로 Download PDF

Info

Publication number
KR850003616A
KR850003616A KR1019840002435A KR840002435A KR850003616A KR 850003616 A KR850003616 A KR 850003616A KR 1019840002435 A KR1019840002435 A KR 1019840002435A KR 840002435 A KR840002435 A KR 840002435A KR 850003616 A KR850003616 A KR 850003616A
Authority
KR
South Korea
Prior art keywords
fuse
circuit
power supply
supply terminal
load
Prior art date
Application number
KR1019840002435A
Other languages
English (en)
Other versions
KR910005596B1 (ko
Inventor
요시히로 다께마에 (외 7)
Original Assignee
야마모도 다꾸마
후지쓰 가부시끼 가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 야마모도 다꾸마, 후지쓰 가부시끼 가이샤 filed Critical 야마모도 다꾸마
Publication of KR850003616A publication Critical patent/KR850003616A/ko
Application granted granted Critical
Publication of KR910005596B1 publication Critical patent/KR910005596B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

내용 없음

Description

용단 및 비용단퓨즈를 사용한 정보 기억회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 통상의 용장 제어회로의 블록 회로도. 제7도는 본 발명에 따르는 정보기억장치의 제2의 실시예를 포함한 퓨즈형 ROM의 회로도. 제8도는 본 발명에 따르는 정보기억회로의 제3 실시예를 포함하는 퓨즈형 ROM의 회로도.

Claims (19)

  1. 용단 및 비용단퓨즈에 의해 정보를 기억하는 회로에 있어서, 제1 및 제2전력공급단자(VCC,GND)와 상기 제1 및 제2 전력공급단자 사이에 연결된 용단 및 비용단 상태중 하나를 가질수 있는 적어도 두 개의 퓨즈(F1,F2)로 이루어지는 퓨즈회로수단(3,3')과; 상기 모든 퓨즈가 비용단된 상태와 상기 퓨즈중 적어도 하나가 용단된 상태를 구별함으로써 기억정보를 표시하는 출력을 제공하는 정보출력수단으로 이루어지는 것을 특징으로 하는 정보기억회로.
  2. 제1항에 있어서, 상기 퓨즈회로수단은 상기 제1 및 제2 전력공급단자 사이에 병렬로 연결된 적어도 2개의 퓨즈회로(제6A,6B,6C,6D,7,8도)로 이루어지며, 상기 두 개의 퓨즈회로의 각각은 상기 퓨즈(F1,F2)중 하나를 포함하는 것을 특징으로 하는 정보기억회로.
  3. 제2항에 있어서, 상기 퓨즈회로(3)의 각각은 상기 제1의 전력공급단자에 연결된 상기 퓨즈(F1,F2)중 하나와, 상기 퓨즈와 상기 제2전력공급단자 사이에 연결된 부하로 이루어지는 것을 특징으로 하는 정보기억회로.
  4. 제3항에 있어서, 상기 부하는 상기 퓨즈에 연결된 드레인과 그곳에서부터 소오스로 연결된 게이트를 가진 디플리이션형 트랜지스타(제6A도의 Q32,Q32')로 이루어지는 것을 특징으로 하는 정보기억회로.
  5. 제3항에 있어서, 상기 부하는 상기 퓨즈에 연결된 드레인, 상기 제2 전력공급단자에 연결된 소오스 및 제1전력 공급단자에서 공급된 전압보다 더 낮은 일정한 전압을 받기 위한 게이트를 가진 엔헨스먼트형 트랜지스타(제6B도의 Q32, Q32')로 이루어지는 것을 특징으로 하는 정보기억회로.
  6. 제3항에 있어서, 더욱이 상기 퓨즈회로에 연결된, 상기 퓨즈를 동시에 용단시키기 위한 프로그래밍 수단(제6A,6B,6D,7,8도)으로 이루어지는 것을 특징으로 하는 정보 기억회로.
  7. 제3항에 있어서, 더욱이 각각이 상기 퓨즈회로의 하나에 연결된, 상기 퓨즈를 개별적으로 용단시키기 위한 다수의 프로그래밍 수단(제6C도)으로 이루어지는 것을 특징으로 하는 정보기억회로.
  8. 제3항에 있어서, 더욱이 상기 제1 전력공급단자와 상기 퓨즈사이에 연결되 저항(R1)과; 용단모우드에서 상기 제1 전력공급단자의 전위보다 더 높은 전위를 받기 위해서, 상기 퓨즈에 연결되 단자(VPP')로 이루어지는 것을 특징으로 하는 정보기억회로.
  9. 제3항에 있어서, 상기 정보출력수단은 상기 퓨즈 및 상기 부하의 각각과 출력수단(N3) 사이에서 연결(N1,N2)에 연결된 각각의 입력을 가진 NAND 회로(Q36,Q27,Q38)로 구성되어서, 상기 두가지 상태를 구별하고 상기 NAND 회로의 출력수단에서 상기 출력을 제공하는 것을 특징으로 하는 정보기억회로.
  10. 제2항에 있어서, 상기 퓨즈회로(3')의 각각이 상기 제1과 제2 전력공급단자 사이에 연결된 래치회로로 구성되며, 상기 래치회로는 하나의 부하로서 상기 퓨즈(F1,F2)의 하나로 구성되는 것을 특징으로 하는 정보기억회로.
  11. 제10항에 있어서, 상기 정보출력수단은 각각이 상기 래치회로의 각 출력(N1',N2') 및 출력수단(N3')에 연결된 입력을 가진 NOR 회로(Q36', Q37, Q38')로 이루어져서, 상기 두상태를 구별하고 상기 NOR회로의 출력수단에서 상기 출력을 제공하는 것을 특징으로 하는 정보기억회로.
  12. 제2항에 있어서, 더욱이 적어도 2개의 상기 퓨즈의 단지 한 부분만이 용단되었느냐 되지 않았느냐를 결정하기 위하여, 상기 제1 및 제2 전력공급단자, 상기 두 개의 퓨즈회로 및 상기 정보출력수단에 연결된 결정회로(7)로 이루어지는 것을 특징으로 하는 정보기억회로.
  13. 제12항에 있어서, 상기 제1 전력공급단자에 연결된 부하(Q2)와; 상기 부하에 연결된 드레인, 상기 정보출력수단의 출력(N3'N4)에 연결된 게이트, 및 소오스와; 각각이 상기 제1엔헨스먼트형 트랜지스타의 소오스에 연결된 드레인, 상기 퓨즈회로의 하나의 출력(N1,N2)에 연결된 게이트 및 상기 제2전력공급단자에 연결된 소오스를 가진 다수의 제2엔헨스먼트형 트랜지스타(Q72,Q73)로 이루어지는 것을 특징으로 하는 정보기억회로.
  14. 제1항에 있어서, 상기 퓨즈회로수단은 서로 직렬로 연결된 두 개의 퓨즈(제10도의 F1,F2)와 상기 두 개의 퓨즈와 상기 제2전력공급단자 사이에 연결된 부하(Q133)로 이루어지는 것을 특징으로 하는 정보기억회로.
  15. 제14항에 있어서, 더욱이 상기 퓨즈를 개별적으로 용단시키기 위하여, 상기 퓨즈회로수단에 연결된 프로그래밍 수단으로 이루어지는 것을 특징으로 하는 정보기억회로.
  16. 제15항에 있어서, 상기 부하는 상기 퓨즈에 연결된 드레인과 그곳에서 소오스에 연결된 게이트를 가진 디플리이션형 트랜지스타(Q133)로 이루어지는 것을 특징으로 하는 정보기억회로.
  17. 제15항에 있어서, 상기 부하는 제1전력공급단자의 전압보다 더 낮은 일정한 전압을 받기위해서 상기 퓨즈에 연결된 드레인, 상기 제2전력공급단자에 연결된 소오스 및 게이트를 가진 엔헨스먼트형 트랜지스타로 이루어지는 것을 특징으로 하는 정보기억회로.
  18. 제1항에 있어서, 상기 퓨즈회로수단은 상기 제1 및 제2 전력공급단자에 연결된 래치회로(제11도의 3')로 이루어지며, 상기 래치회로는 한 부하로서 서로서로 직렬로 연결된 두 개의 퓨즈(F1,F2)로 이루어지는 것을 특징으로 하는 정보기억회로.
  19. 제18항에 있어서, 더욱이 상기 퓨즈를 개별적으로 용단시키기 위하여 상기 래치회로에 연결된 프로그래밍수단으로 이루어지는 것을 특징으로 하는 정보기억회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019840002435A 1983-11-10 1984-05-04 용단 및 비용단퓨즈를 사용한 정보기억회로 KR910005596B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP???58-209860 1983-11-10
JP58-209860 1983-11-10
JP58209860A JPS60103594A (ja) 1983-11-10 1983-11-10 情報記憶回路

Publications (2)

Publication Number Publication Date
KR850003616A true KR850003616A (ko) 1985-06-20
KR910005596B1 KR910005596B1 (ko) 1991-07-31

Family

ID=16579821

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019840002435A KR910005596B1 (ko) 1983-11-10 1984-05-04 용단 및 비용단퓨즈를 사용한 정보기억회로

Country Status (6)

Country Link
US (1) US4592025A (ko)
EP (1) EP0151849B1 (ko)
JP (1) JPS60103594A (ko)
KR (1) KR910005596B1 (ko)
CA (1) CA1216901A (ko)
DE (1) DE3481391D1 (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60201598A (ja) * 1984-03-23 1985-10-12 Fujitsu Ltd 半導体集積回路
US4686384A (en) * 1985-08-09 1987-08-11 Harris Corporation Fuse programmable DC level generator
JPS62291799A (ja) * 1986-06-11 1987-12-18 Fujitsu Ltd 半導体記憶装置
US4689494A (en) * 1986-09-18 1987-08-25 Advanced Micro Devices, Inc. Redundancy enable/disable circuit
US4996670A (en) * 1989-09-28 1991-02-26 International Business Machines Corporation Zero standby power, radiation hardened, memory redundancy circuit
FR2660795B1 (fr) * 1990-04-10 1994-01-07 Sgs Thomson Microelectronics Sa Circuit de detection de fusible.
US5544111A (en) * 1991-03-14 1996-08-06 Gemplus Card International Programming process for integrated memory, particularly for a smart card
US5384746A (en) * 1994-01-28 1995-01-24 Texas Instruments Incorporated Circuit and method for storing and retrieving data
US5949127A (en) * 1997-06-06 1999-09-07 Integrated Device Technology, Inc. Electrically programmable interlevel fusible link for integrated circuits
FR2779264B1 (fr) 1998-05-27 2001-11-02 Sgs Thomson Microelectronics Dispositif a programmation unique de fiabilite elevee
US6285619B1 (en) * 1999-11-18 2001-09-04 Infineon Technologies North America Corp. Memory cell
US6829737B1 (en) * 2000-08-30 2004-12-07 Micron Technology, Inc. Method and system for storing device test information on a semiconductor device using on-device logic for determination of test results
US6943575B2 (en) * 2002-07-29 2005-09-13 Micron Technology, Inc. Method, circuit and system for determining burn-in reliability from wafer level burn-in
WO2005015567A1 (de) * 2003-07-29 2005-02-17 Infineon Technologies Ag Nichtflüchtiges speicherelement mit erhöhter datensicherheit

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4250570B1 (en) * 1976-07-15 1996-01-02 Intel Corp Redundant memory circuit
DE2836420A1 (de) * 1978-08-19 1980-03-06 Tekade Felten & Guilleaume Verfahren zur erkennung und zur verhinderung der weitergabe von nachtraeglich veraenderten speicherinhalten
US4432070A (en) * 1981-09-30 1984-02-14 Monolithic Memories, Incorporated High speed PROM device
JPS58177599A (ja) * 1982-04-12 1983-10-18 Toshiba Corp 半導体集積回路装置

Also Published As

Publication number Publication date
EP0151849A3 (en) 1987-06-16
CA1216901A (en) 1987-01-20
KR910005596B1 (ko) 1991-07-31
JPS6322399B2 (ko) 1988-05-11
EP0151849B1 (en) 1990-02-21
EP0151849A2 (en) 1985-08-21
US4592025A (en) 1986-05-27
JPS60103594A (ja) 1985-06-07
DE3481391D1 (de) 1990-03-29

Similar Documents

Publication Publication Date Title
US5566107A (en) Programmable circuit for enabling an associated circuit
KR850003616A (ko) 용단 및 비용단퓨즈를 사용한 정보 기억회로
EP0095721B1 (en) Semiconductor memory device
US5663658A (en) Low current redundancy fuse assembly
KR940010274A (ko) 반도체 집적 회로
KR910020883A (ko) 식별회로를 구비한 반도체 집적회로 칩
KR870006701A (ko) 출력제한 전류비를 제공하는 출력버퍼 및 제어회로
EP0148722B1 (en) Zero power cmos redundancy circuit
KR880000974A (ko) 휴즈회로와 그 내의 휴즈상태를 검출하는 검출회로를 갖는 반도체장치
KR930020695A (ko) 반도체 기억장치
KR890007295A (ko) 파워다운 모드를 갖는 반도체 집적회로 장치
US4860256A (en) Integrated circuit provided with switching elements for changeover to redundancy elements in a memory
US5384746A (en) Circuit and method for storing and retrieving data
US20040080357A1 (en) Block parallel efuse apparatus blown with serial data input
EP0756379A1 (en) Unbalanced latch and fuse circuit including the same
KR880014577A (ko) 리던던트 저장공간을 갖고 있는 메모리
US4823320A (en) Electrically programmable fuse circuit for an integrated-circuit chip
KR910007276A (ko) 직접회로소자용 테스트 회로와 집적회로의 테스트중 구성 비트를 프로그래밍하는 방법
DE69127126D1 (de) Direktzugriffsspeicher mit Hilfsredundanzschaltung
KR970063278A (ko) 반도체 메모리
US6014052A (en) Implementation of serial fusible links
US5696716A (en) Programmable memory element
KR100487914B1 (ko) 안티퓨우즈안정화회로
EP0782268B1 (en) Supply voltages switch circuit
KR940008213B1 (ko) 컬럼 리페어의 입출력 선택회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application
J2X1 Appeal (before the patent court)

Free format text: APPEAL AGAINST DECISION TO DECLINE REFUSAL

G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20030723

Year of fee payment: 13

EXPY Expiration of term