KR910005596B1

KR910005596B1 - 용단 및 비용단퓨즈를 사용한 정보기억회로

Info

Publication number: KR910005596B1
Application number: KR1019840002435A
Authority: KR
Inventors: 요시히로 다께마에; 준지 오가와; 야스히로 후지이; 도미오 나까노; 다께오 다데마쓰; 다까시 호리이; 마사오 나까노; 다다시 쓰게; 사찌에 쓰게
Original assignee: 후지쓰 가부시끼가이샤; 야마모도 다꾸마
Priority date: 1983-11-10
Filing date: 1984-05-04
Publication date: 1991-07-31
Also published as: EP0151849A3; CA1216901A; JPS6322399B2; EP0151849B1; EP0151849A2; US4592025A; JPS60103594A; DE3481391D1; KR850003616A

Abstract

내용 없음.

Description

용단 및 비용단퓨즈를 사용한 정보기억회로

제1도는 통상의 용장제어회로의 블록 회로도.

제2도 및 제3도는 종래기술의 정보기억회로를 포함하는 퓨즈형 ROM의 회로도.

제4도는 제2도 및 제3도의 퓨즈의 평면도.

제5a 및 5b도는 제4도의 V-V선을 따라 취한 단면도.

제6a도는 본 발명에 따른 정보기억회로의 제1의 실시예를 포함하는 퓨즈형 ROM의 회로도.

제6b, 6c 및 6d도는 제6a도의 수정도.

제7도는 본 발명에 따르는 정보기억장치의 제2의 실시예를 포함한 퓨즈형 ROM의 회로도.

제8도는 본 발명에 따르는 정보기억회로의 제3실시예를 포함하는 퓨즈형 ROM의 회로도.

제9도는 제8도의 퓨즈형 ROM을 사용한 용장제어회로의 블록 회로도.

제10도는 본 발명에 따르는 정보기억회로의 제4의 실시예를 포함하는 퓨즈형 ROM의 회로도.

제11도는 본 발명에 따라는 정보기억회로의 제5의 실시예를 포함하는 퓨즈형 ROM의 회로도.

* 도면의 주요부분에 대한 부호의 설명

3, 3' : 퓨즈회로수단 V_CC: 제1전력공급단자

GND : 제2전력공급단자 F₁, F₂: 퓨즈

본 발명은 대용량 RAM 장치의 용장회로나 집적회로장치의 트리밍회로내에서 쓰이는 용단 및 비용단퓨즈를 사용한 정보기억회로에 관한 것이다.

RAM장치내에는 매우 많은 기억셀이 행과 열을 따라 배열되어 있다. 제조도중에 이같은 반도체 기억장치내에서 발생하는 결손의 밀도는 비교적 장치의 집적밀도에 무관하다. 오히려, 이는 반도체 제조기술에서 생긴다.

일반적으로 장치와 집적밀도가 높으면 높을수록 결손있는 기억셀에 대해 정상적인 기억셀의 비가 더 커진다. 이것이 반도체 기억장치의 집적밀도를 증가시키는 이점중의 하나다.

그러나 비록 장치가 단지 하나의 결손된 기억셀을 포함한다 할지라도, 장치는 정상적으로 작동하지 않으며 그래서 폐기되어야만 한다. 결과적으로 결손 기억셀의 비율이 더 낮음에도 불구하고, 더큰 집적밀도는 제조생산의 감소를 의미한다. 결손 기억셀의 문제를 극복하기 위하여, 용장 기억셀이 사용되었다.

결손 기억셀이 검출되었을 때, 용장 기억셀 행이나 열이 결손된 기억셀을 포함하는 기억셀 행이나 열대신에 선택되어진다. 일반적으로 하나 또는 두 개의 용장 기억셀 행이나 열이 보통 제공된다.

이와같은 용장배치에 있어서, 결손행이나 열의 어드레스에 응하여 용장 행이나 열을 선택하도록 이같은 결손된 행이나 열의 어드레스 정보를 저장하고 정상 기억셀을 선택하는 정규의 디코더를 디스에이블시키기 위하여 용장제어회로가 제공되어 있다. 용장제어회로는 각각이 정보기억회로를 가진 퓨즈형 판독전용메모리(ROM'_S)로 이루어져 있다.

종래의 기술에서 단위 정보기억회로는 각각 하나의 비트정보가 저장되도록 1개의 퓨즈만을 사용한다. 그러므로 정보기억회로는 용단퓨즈나 비용단퓨즈에 의해 ＂1＂ 또는 ＂0＂데이터를 저장한다. 예를들면 데이터 ＂1＂을 쓸때, 장치의 제조과정의 주요부분 및 결손행이나 열이 검출되고 기록데이터가 결정되는 후속 테스트 과정의 완료시에 다결정 실리콘 퓨즈는 전기적 프로그래밍이나 레이저 프로그래밍에 의해 용단된다. 그러나 나중에 더 자세히 설명되겠지만, 장치의 작동수명동안 용단상태에서 비용단상태로 다결정 실리콘 퓨즈의 회복 가능성이 비교적 크다.

따라서 또한 ＂1＂로부터 ＂0＂으로 가는 정보기억회로에 저장된 데이터의 변화가능성이 비교적 커서, 정보기억회로의 신뢰도를 낮춘다.

본 발명의 목적은 신뢰할 수 있는 정보저장회로를 제공하는데 있다. 본 발명에 따르면 한 비트의 정보를 기억하는 각 단위 정보저장회로는 복수개의, 예를 들면 2개의 퓨즈로 이루어진다. 이러한 단위 정보기억회로에서, 데이터 ＂0＂은 모든 퓨즈가 비용단상태에 있는 상태로 결정되며; 데이터 ＂1＂은 퓨즈의 최소한 하나가 용단상태의 상태에 의해서 결정되는 한편, 프로그래밍 과정에서 어떤 퓨즈도 용단되지 않으면 ＂0＂을 저장하고, 모든 퓨즈가 용단되면 ＂1＂을 저장한다.

비록 용단에서 비용단상태로의 한 퓨즈의 회복 가능성이 비교적 크다 할지라도, 2개 또는 그 이상의 퓨즈가 동시에 회복할 가능성은 극히 적으며, 또한 장치의 정상적인 동작에 있어서 비용단상태에서 용단상태로의 변화가능성도 무시할 수 있다.

그러므로 ＂1＂로부터 ＂0＂으로 정보기억장치내에 저장된 데이터의 변화가능성은 아주 적으며 역도 마찬가지여서 정보기억회로의 신뢰도를 개선한다.

본 발명은 수반된 그림과 함께 주어진 묘사로부터 좀더 명백하게 이해될 것이다.

제1도는 일반적인 용장제어회로를 나타낸다. 용장제어회로는 각각 어드레스신호

를 받는 퓨즈형 ROM를(1-0,1-1,… 및 1-n)로 이루어진다. 각 ROM은 결손 행이나 열에 해당하는 어드레스(이제부터는 결손 에드레스로 언급함)의 대응하는 한 비트의 정보에 따라 용단 또는 비용단된 한 개의 퓨즈를 구성하며 정보 및 그 대응하는 한 비트의 어드레스신호가 일치할 때 출력(S₀, S₁,…, S_n)의 하나에 연결된 내부 로직 스위칭 트랜지스터가 비전도성이 되도록 만든다.

그러므로 어드레스신호

에 의해 정해진 입력 어드레스가 결손 어드레스에 해당될 때, ROM(1-0,1-1,… 및 1-n)의 모든 출력(S₀, S₁,… 및 S_n)이 고레벨이 되어, 용장제어회로의 출력(S_d)이 고레벨이 된다.

출력(S_d)의 고레벨에 응하여, 정상의 기억셀을 위한 모든 정규 디코우더(도시되지 않음)는 디스에이블되고, 덧붙여, 용장 행 또는 열이 선택된다.

반대로 A₀및

같은 어드레스신호의 어떤 짝이 ROM(1-0)에 저장된 내용과 다를 때, 그 출력(A₀)은 저레벨이 된다. 이 경우에, 부하로 작용하는 디플리이션형 트랜지스터(Q₁)의 전도도는 용장제어회로의 출력(S_d)이 저레벨이 되도록 조정된다.

결과적으로, 정상적인 기억셀을 위한 정규 디코우더는 디스에이블되지 않고, 덧붙여서, 용장 행이나 열은 선택되지 않는다. 그래서, 용장 열이나 행에 의해 결손된 보통 기억셀의 대치가 실행된다.

종래의 기술 ROM(1-i)의 예가 제2도에서 보여진다(1981년 7월 28일자 일렉트로닉스지 129페이지를 보라).제2도에서, 프로그래밍회로(2)는 디플리이션형 트랜지스터(Q₂₁), 프로그램신호

를 받기 위한 엔헨스먼트형 트랜지스터(Q₂₂) 및 어드레스신호

를 받기 위한 엔헨스먼트형 트랜지스터(Q₂₃)로 이루어져 있다.

정보저장회로(3)는 퓨즈(F₁), 프로그래밍회로(2)에 의해 작동되는 엔헨스먼트형 트랜지스터(Q₃₁) 및 부하로 작용하는 디플리이션형 트랜지스터(Q₃₂)로 이루어진다. 인버터(4)는 부하로 작용하는 디플리이션형 트랜지스터(Q₄₁) 및 엔헨스먼트형 트랜지스터(Q₄₂)로 이루어진다.

어드레스 일치검지회로(5)는 각각 어드레스신호(Ai 및

)를 받는 엔헨스먼트형 트랜지스터(Q₅₁및 Q₅₂), 인버터회로(4)를 통해서 정보기억회로(3)의 출력을 받는 엔헨스먼트형 트랜지스터(Q₅₃) 및 정보기억회로(3)의 출력을 받는 엔헨스먼트형 트랜지스터(Q₅₄)로 이루어진다.

제2도에서, 프로그램신호

및 어드레스

가 둘다 낮을 때, 트랜지스터(Q₃₁)가 작동하여 퓨즈(F₁)에 큰 전류를 통과시켜 퓨즈F₁을 용단시킨다. 그래서 데이터 ＂1＂을 쓰는 것이 수행된다.

정보기억회로(3)의 출력이 어드레스신호(Ai,

)와 일치할 때, 어드레스 일치검지회로(5)는 고레벨 출력신호(Si)를 발생시킨다.

제2도에서 트랜지스터(Q₂₂및 Q₂₃)가 둘다 끊어졌을 때 트랜지스터(Q₃₁)를 완전히 동작되게 하기 위해 V_PP〉V_CC가 되어야 한다는 점을 유의하라.

종래의 기술 ROM(1-i)의 또다른 예는 제3도에 예시되어 있다(7월 28일자 일렉트로닉스지 123페이지를 보다). 제3도에 정보기억회로(3')는 래치회로를 포함하고 있다. 즉 엔헨스먼트형 트랜지스터(Q₃₃), 디플리이션형 트랜지스터(Q₃₄) 및 엔헨스먼트형 트랜지스터(Q₃₅)는 제2도의 디플리이션형 트랜지스터(Q₃₂) 대신에 제공되어져 퓨즈(F₁)의 용단 및 비용단 저항비의 허용치를 증가시킨다.

제3도에서 인버터(4)가 생략될 수 있다는 것을 유의하라, 이 경우에 있어, 트랜지스터(Q₅₃)의 게이트는 퓨즈(F₁)에 직접 연결되어 있다. 그러나 인버터(4)는, 나중에 설명하겠지만, 제7도에서는 필수불가결하다.

제2도 및 제3도에 보여준 퓨즈(F₁)는 제4도에 예시되었듯이 예를들면 다결정 실리콘층 (SI)으로 구성된다. 다결정 실리콘층(SI)은 전도층으로 작용하는 알루미늄층(AL)에 접촉영역(CONT)을 통하여 연결되어 있다.

퓨즈(F₁)의 용단부분은 예를들면, 폭2μm에 길이 8μm이다. 제5a도에 보였듯이 용단부분에서, 다결정 실리콘층(SI)은 용단단계동안 용단된 다결정실리콘을 증착시키도록 노출되어 연결의 회복, 즉 용단상태에서 비용단상태의 회복을 피한다. 그러나 이경우에 이어서 단결정 실리콘 기판(L₀)으로 스며드는 나트륨 이온같은 불순물이 증가하여 회로동작을 방해한다.

다른 한편으로는 제5b도에 예시되었듯이, 절연층으로 용단부를 덮으면서 용단이 실행될 수 있다. 그러나 이 경우에서 용단부와 다결정 실리콘은 그 증착을 완성하지 못해서 용단된 다결정 실리콘의 회복할 위험성을 증가시킨다.

어떤 경우에 있어서나, 비용단상태에서 용단상태로의 2μm 폭 다결정 실리콘의 변화가능성은, 약 1μA에서 10μA의 전류가 이같은 실리콘을 통해 흐른다할지라도, 매우 작고 무시할 수 있을 정도이다.

이것은 2μm 폭의 다결정 실리콘층을 사용한 종래의 회로에서, 비록 1μA에서 10μA보다 훨씬 큰 약 100μA에서 1mA까지의 전류가 가끔 이러한 다결정 실리콘층(이는 예를들어 회로에서 게이트 배선을 형성하는 데 사용된다)에 공급된다 할지라도, 용단 또는 저항값의 변화에 관한 문제는 발생하지 않는다.

반대로, 용단된 다결정 실리콘의 모양의 일정하지 않음과 용단현상의 특색에 기인하여 용단에서 비용단상태로의 다결정 실리콘의 변화가능성이 비교적 높다. 예를들면 용단후 단선상태를 만드는 퓨즈내의 틈이 종종 수 100Å정도로 작다.

거기 가해진 고전압은 도전물질의 느린 ＂흐름＂을 만드는 강한 전장을 형성한다. 이것이 결국 단락상태, 즉 비용단 상태를 만든다.

제5a 및 5b도에서, L₁, L₂및 L₃는 실리콘 산화물(SiO₂)이나 포스포실리케이트 유리(PSG)같은 절연층을 나타낸다. 그래서 제2 및 3도에서 예시하였듯이 정보기억회로내에서, 데이터 ＂1＂에서 데이터 ＂0＂으로의 변화 가능성은 비교적 높은데, 이는 데이터 ＂1＂이 단지 한 퓨즈의 용단상태에 따르기 때문이다.

본 발명은 제2도의 정보기억회로(3) 및 제3도의 정보기억회로(3')의 개선에 관한 것이다.

본 발명의 제1실시예를 보여주는 제6a도에서 부품 (F2,Q₃₁', Q₃₂', Q₃₆, Q₃₇및 Q₃₈)은 제2도의 부품에 첨가된다.

퓨즈(F₂)와 트랜지스터(Q₃₁및 Q₃₂')에 의해 형성되는 퓨즈회로는 퓨즈(F₁) 및 트랜지스터(Q₃₁및 Q₃₂)에 의해 형성된 퓨즈회로와 동일하다.

디플리이선형 트랜지스터(Q₃₆) 및 엔헨스먼트형 트랜지스터(Q₃₇및 Q₃₈)는 정보출력수단으로 작용하는 NAND게이트 회로를 형성한다.

퓨즈(F₁및 F₂)가 둘다 비용단상태일 때, 교점(N₁및 N₂)에서의 전위는 모두 높다. 따라서 트랜지스터(Q₃₇및 Q₃₈)는 모두 동작상태에 있다. 결과적으로 교점(N₃)에서의 전위가 낮다.

F₁과 같은 퓨즈중의 하나가 비용단상태에 있고, 다른 F₂가 용단상태에 있을 때, 교점(N₁)에서의 전위는 높고 교점(N₂)에서는 낮아서, 트랜지스터(Q₃₇)는 동작상태에 있고 트랜지스터(Q₃₈)는 불통상태에 있게 된다. 결과적으로 교점(N₃)의 전위는 높다.

더 나아가 퓨즈(F₁및 F₂)가 둘다 용단상태일 때, 교점(N₁및 N₂)에서의 전위는 모두 낮다. 그러므로 트랜지스터(Q₃₇및 Q₃₈)은 모두 불통상태여서 교점(N₃)에서의 전위는 높다. 그래서 퓨즈(F₁및 F₂)중 하나 또는 둘다가 용단상태에 있을 때, NAND회로의 출력교점(N₃)에서의 전위는 높게 된다.

다른말로 하면 기입과정에서 1개나 그 이상의 퓨즈의 용단은 데이터 ＂1＂의 기입의 완성을 의미한다. 덧붙여서 퓨즈(F₁및 F₂)가 둘다 용단되었을때는 비록 한 퓨즈가 비용단상태로 돌아왔다 할지라도, 데이터 ＂1＂이 데이터 ＂0＂으로 돌아가지 않는다. 이는 양쪽 퓨즈가 비용단상태로 돌아갈때까지이며, 그러한 데이터 ＂1＂은 데이터＂0＂으로 돌아가지 않을 것이다.

그러므로 만일 용단상태에서 비용단상태로의 퓨즈의 회복의 가능성(P)은 예를들면 P=0.01(1%)라면, 용단상태에서 비용단상태로 두 퓨즈의 회복의 가능성은 P²=0.00001이 되어 데이터＂1＂에서 데이터＂0＂으로의 변화가능성을 현격히 감소시킨다. 결과적으로 정보기억회로의 신뢰도는 개선된다.

제6b도는 제6a도의 수정도이다. 제6a도에서 부하 디플리이션형 트랜지스터(Q₃₂및 Q₃₂')는 각각 퓨즈(F₁및 F₂)에 직렬로 연결되어 있다. 그러나 이경우에 이러한 트랜지스터를 통해 흐르는 전류를 감소시키기 위하여, 그곳의 채널길이는 수 10μm에서 수백 μm 까지 길어야 하며 그래서 이러한 트랜지스터에 의해 점유된 영역을 증가시킨다. 이것을 개선하기 위하여, 제6b도에서, 트랜지스터(Q₃₂및 Q₃₂')는 ROM이외의 부분으로부터의 전압이 가해지는 엔헨스먼트형이다.

엔헨스먼트형 트랜지스터(Q₃₂(e) 및 Q₃₂'(e))의 게이트에 가해진 전압의 제어는 이러한 트랜지스터의 채널길이가 비교적 작을때라 하더라도 트랜지스터(Q₃₂(e) 및 Q₃₂'(e))를 통해 흐르는 전류를 감소시킬 수 있다.

제6b도에서, 트랜지스터(Q₃₂(e) 및 Q₃₂'(e))에 가해진 전압은 디플리이션형 트랜지스터(Q₆₁) 및 엔헨스먼트형 트랜지스터(Q₆₂및 Q₆₃)로 구성된 회로(6)에 의해 발생한2V_th같은 전력공급장치의 전압(V_CC)보다 더 낮은 일정한 값을 갖는다. 여기에서, V_th는 트랜지스터(Q₆₂및 Q₆₃)의 드레시홀드 전압이다.

제6c도는 제6a도의 또다른 수정예이다. 제6a도에서, 퓨즈(F₁및 F₂)는 동시에 용단된다. 즉, 트랜지스터(Q₃₁및 A₃₁')의 게이트는 용단모드동안 같은 전압을 받는다. 일반적으로, 용단모드동안, 수 10mA에서 수백 mA의 전류가 한 퓨즈를 통해 흐른다.

그러므로 두 개의 퓨즈가 동시에 용단될 때, 대전류가 흐르게 되어 알루미늄 배선에 해로운 영향을 주게 된다. 이것을 피하기 위하여 제6c도에 또다른 프로그래밍회로(2')가 제시되어 있다. 회로(2 및 2')로부터의 신호는 각각 트랜지스터(Q₃₁및 Q₃₁')의 게이트에 가해진다. 용단될 퓨즈의 선택은 단자(

및

')의 전압에 의해 제어된다. 그래서 제6a도의 문제는 해결된다.

제6d도는 제6a도의 또다른 수정예이다. 제6a도에서 퓨즈(F₁및 F₂)의 용단모드동안, 퓨즈(F₁및 F₂)에 가해진 전압은 종래회로에서 쓰이는 통상 5V인 전원전압(V_CC)이다. 그러나 퓨즈(F₁및 F₂)에 공급된 5V의 전압은 종종 충분한 열 즉 전기력을 생성하기에 불충분하다. 그러므로 제6d도에서 V_CC대신에 V_PP'(V_PP'〉V_CC)가 퓨즈(F₁및 F₂)에 연결되어서 용단모드동안 퓨즈에 충분히 높은 전압을 준다. 정상적인 상태에서 V_CC는 저항(R₁)을 통해 퓨즈(F₁및 F₂)에 공급된다는 점을 유의하라.

본 발명의 제2실시예인 제7도에서, 부품(F₂,Q₃₁', Q₃₃', Q₃₄', Q₃₅', Q₃₆', Q₃₇' 및 Q₃₈')이 제3도의 부품에 첨가된다. 퓨즈(F₂) 및 트랜지스터(Q₃₁', Q₃₃', Q₃₄' 및 Q₃₅')에 의해 형성된 퓨즈회로는 퓨즈(F₁) 및 트랜지스터(Q₃₁, Q₃₃, Q₃₄및 Q₃₅)에 의해 형성된 퓨즈회로와 같다. 디플레이션형 트랜지스터(Q₃₆') 및 엔헨스먼트형 트랜지스터(Q₃₇' 및 Q₃₈')는 정보 출력수단으로서 작용하는 NOR게이트회로를 형성한다.

퓨즈(F₁및 F₂)가 모두 비용단상태에 있을 때, 교점(N₁및 N₂)의 전위는 모두 낮다. 따라서, 트랜지스터(Q₃₇' 및 Q₃₈')는 둘다 불통상태에 있게 된다. 결과적으로 교점(N₃')에서의 전위는 높다.

F1 같은 퓨즈중의 하나가 비용단상태에 있고 다른 것 즉 F₂가 용단상태에 있을 때, 교점(N₁')에서의 전위는 낮고 교점(N₂')에서의 전위는 높아져 트랜지스터(Q₃₇')는 동작상태에 있게 되고 트랜지스터(Q₃₈')는 불통상태에 있게 된다. 결과적으로 교점(N₃')에서의 전위는 낮다.

더욱이 퓨즈(F₁및 F₂)가 둘다 용단상태에 있을 때, 교점(N₁' 및 N₂')에서의 전위는 둘다 높다. 그러므로 트랜지스터(Q₃₇' 및 Q₃₈')는 둘다 동작상태가 되어 교점(N₃')에서의 전위는 낮다 그래서 퓨즈(F₁및 F₂)중 하나가 둘다가 용단상태에 있을 때, NOR회로의 출력교점(N₃')에서의 전위는 낮다. 그러므로 또한 이 경우에 있어서 기록작동에서 한 개나 둘다의 퓨즈의 용단은 데이터 ＂1＂의 기입을 마치는 것을 뜻한다. 덧붙여서 퓨즈(F₁및 F₂)가 모두 용단되었을 때, 데이터 ＂1＂은 설사 한 퓨즈가 비용단상태로 돌아온다 하더라도 데이터 ＂0＂으로 돌아가지 않을 것이다. 즉 양 퓨즈가 모두 비용단상태로 돌아올때까지는 이같은 데이터 ＂1＂은 데이터＂0＂으로 돌아가지 않을 것이다.

제6c 및 6d도에 예시한 수정은 제7도의 실시예에도 역시 적용될 수 있다.

본 발명의 제3실시예를 예시하는 제8도에서 트랜지스터(Q₇₁, Q₇₂및 Q₇₃)에 의해 형성된 결정회로(7)는 제6도의 부품에 첨가된다.

제9도에서 보인바와 같이 이 결정회로(7)는 ROM에의 공통부하로 작용하는 디플리이션형 트랜지스터(Q₂)를 통하여 전력공급단자(V_CC)에 연결되어 있다.

결정회로(7)의 작동이 해석될 것이다. 퓨즈(F₁및 F₂)가 둘다 비용단상태에 있을 때 교점(N₁및 N₂)에서의 전위는 둘다 높다. 따라서 트랜지스터(Q₇₂및 Q₇₃)는 둘다 동작상태에 있게 된다. 덧붙여서 이경우에는 교점(N₃)에서의 전위는 낮다. 따라서 트랜지스터(Q₇₁)는 불통상태로 되어 결정회로(7)는 접지로부터 교점(N₄)을 끊는다.

F₁같은 퓨즈의 하나가 비용단상태에 있고 다른 퓨즈(F₂)가 용단상태에 있을 때, 교점(N₁)에서의 전위는 높고 교점(N₂)에서의 전위는 낮아서 트랜지스터(Q₇₃)는 동작상태가 되고 트랜지스터(Q₇₂)는 불통상태가 된다. 덧붙여서 교점(N₃)에서의 전위는 높다.

따라서 트랜지스터(Q₇₁)는 동작상태가 되어 결정회로(7)는 교점(N₄)에서의 전위는 접지수준이 되도록 만든다.

더 나아가 퓨즈(F₁및 F₂)가 둘다 용단된 상태일대, 교점(N₁및 N₂)에서의 전위는 모두 낮다. 그러므로 트랜지스터(Q₇₂및 Q₇₃)는 둘다 불통상태가 되어 결정회로(7)는 접지단자로부터 교점(N₄)을 끊는다. 그래서, 결정회로(7)는 단지 한 퓨즈가 용단된 상태에 있을때만, 교점(N₄)을 접지에 연결시킨다. 다시말하면, 결정회로(7)는 단지 한 퓨즈가 용단되었느냐 안되었느냐를 결정한다.

트랜지스터(Q₂)의 전도도는, 결정회로(7)는 단지 한 퓨즈가 용단되었다는 것을 적어도 한 개의 ROM내의 결정회로(7)가 결정할때 교점(N₄)에서의 전위가 접지되도록 조정된다는 점을 유의하라.

제9도는 제8도의 ROM을 포함하는 용장제어회로의 불록도이다. 즉 회로(8)는 교점(N₄)에서의 전위를 외부로 전파시키기 위해 제공된다. 이 회로(8)는 두 개의 엔헨스먼트형 트랜지스터(Q₈₁및 Q₈₂)로 구성되어 있다. 예를들면, ROM(1-0에서 1-n중에서)중 적어도 하나에 있어서, 단지 한 개의 퓨즈가 용단된 용단상태가 반 비정상 상태로 감지되었을 때, 위에 설명되었듯이 교점(N₄)에서의 전위는 접지수준이다.

따라서, 교점(N₅)에서의 전위는-V_th이다(V_th는 트랜지스터(Q₈₁및 Q₈₂)의 드레시홀드 전압이다). 그러므로, 패드단자(T)에서의 전위는 -2V_th이다.

다른 한편으로는, 이같은 반비정상 상태가 발생되지 않는다면, 교점(N₄)에서의 전위는 V_CC이다. 결과적으로, 교점(N₅)에서의 전위는 0이고 단자(T)에서의 전위는-V_th이다.

즉, 상기 반 비정상 상태는 단자(T)에서의 전위가 -2Vth이냐 -Vth이냐를 감지함에 의해 바깥에서 알아 낼수 있다. 예를들면, 단자(T)에서 이같은 전압 -2Vth나 -V_th을 감지할 때, 약 500KΩ정도의 값을 가진 저항의 한 단자는 단자(T)에 연결되고 있고 -2V_th보다 낮은 -2V같은 일정한 전압은 저항의 다른 단자에 가해진다. 그러면, 단자(T)에서의 전압은 전압 측정수단에 의해 측정될 수 있다.

상기 이같은 반비정상 상태의 감지는 다음과 같은 세가지 이점을 가지고 있다. 첫 번째로, 퓨즈의 완전한 용단율은 용단현상의 특성으로 인해 항상 높지는 않다. 반비정상 상태를 가진 제품은 낮은 신뢰도를 가지는데, 이것은 다른 용단퓨즈의 비용단상태로의 변화의 가능성이 높기 때문이다. 이같은 반비정상 상태를 가진 제품은 미리 감지수단에 의해 감지되고 제거될 수 있다.

두 번째로, 제품이 사용중에 반비정상이 될 때, 제품이 완전히 결손되기 전에 감지된 반비정상 제품을 정상 제품으로 교환하는 것이 가능하다.

세 번째로, 퓨즈자체의 신뢰도는 감지수단에 의해 감지될 수 있다. 덧붙여서 제품의 신뢰도는 퓨즈의 신뢰도의 제곱값이다. 그러므로, 긴 사용에 걸쳐서 제품의 신뢰도는 감지수단을 사용한 짧은 시간에 걸친 작은 수의 제품의 사용에 의해서 이론적으로 얻어질 수 있다.

결정회로(7)는 제7도의 실시예에 적용될 수 있다. 이 경우에서 트랜지스터(Q₇₁)의 게이트는 교점(N₄)에 연결되고 트랜지스터(Q₇₂및 Q₇₃)의 게이트는 각각 퓨즈(F₁및 F₂)에 연결된다. 덧붙여 전기적으로 용단을 수행하기 위하여, 프로그래밍 회로(2 및 2')가 제공된다.

그러나 만일 레이저 용단방법이 쓰인다면, 프로그래밍 회로(2 또는 2') 및 트랜지스터(Q₃₁및 Q₃₁')가 생략될 수 있다. 어드레스일치 감지회로(5)의 트랜지스터(Q₅₃및 Q₅₄)의 연결은 정보기억회로의 출력극성에 의존한다. 즉 제2도의 연결은 제7도의 것과 같고, 제3도의 연결은 6A, 6b, 6c, 6d도(제8도)와 같다.

본 발명은 제4실시예를 보여주는 제10도에서 정보기억회로(3)는 엔헨스먼트형 트랜지스터(Q₁₃₁및 Q₁₃₂), 디플리이션형 트랜지스터(Q₁₃₃) 및 서로 직렬로 연결된 퓨즈(F₁및 F₂)로 구성되어 있다. 즉 정보기억회로(3)에는 제6a도에 예시되었듯이 트랜지스터(Q₃₆, Q₃₇및 Q₃₈)에 해당하는 NAND회로가 없어서, 회로배열을 단순화시킨다.

용단모드동안 퓨즈(F₁및 F₂)가 따로따로 용단된다. 첫 번째로, V_FS는 접지수단에 있도록 만들어진다. 그리고 신호(

)가 둘다 낮아서 교점(N₁₀₁)의 전위를 증가시킬 때, I₁으로 표시된 대전류가 퓨즈(F₁)를 따로 흘러서 그것을 용단시킨다.

두 번째로 V_FS는 V_CC와 같이 만들어진다. 결과적으로 I₂로 표시된 대전류가 퓨즈(F₂)를 통해 흘러서 그것을 용단시킨다.

상기 용단모드후에 퓨즈(F₁및 F₂)가 둘다 비용단상태에 있을 때, 교점(N₁₀₂)의 전위는 높고 교점(N₁₀₃)의 전위도 높다.

퓨즈(F₁)가 비용단상태에 있고 퓨즈(F₂)가 용단상태에 있을 때, 교점(N₁₀₂)의 전위는 높지만 교점(N₁₀₃)의 전위는 낮다, 반대로 퓨즈(F₂)가 비용단상상태에 있고, 퓨즈(F₁)는 용단상태에 있을 때, 교점(N₁₀₂)에서의 전위는 낮고 교점(N₁₀₃)의 전위도 낮다.

더욱이 퓨즈(F₁및 F₂)가 둘다 용단상태에 있을 때, 교점(N₁₀₂및 N₁₀₃)의 전위는 둘다 낮다. 그래서 퓨즈(F₁및 F₂)중 하나나 둘다가 용단상태에 있고, 퓨즈회로(3)의 출력교점(N₁₀₁)는 낮다.

다시말하면 데이터＂1＂을 기록할 때, 하나 또는 그이상의 퓨즈의 용단은 데이터＂1＂의 기입 완성을 뜻한다. 덧붙여, 퓨즈(F₁및 F₂)가 둘다 용단되었을 때, 데이터＂1＂은 한 개의 퓨즈가 비용단상태로 돌아갔을 때라도 ＂0＂으로 돌아가지 않는다. 즉 두 퓨즈가 다 비용단상태로 돌아갈때까지 ＂1＂같은 데이터는 데이터 ＂0＂으로 돌아가지 않는다.

그래서 퓨즈로부터의 로직출력신호는 앞의 실시예에서와 같이 어떠한 로직게이트회로를 첨가함이 없이 교점(N₁₀₃)에서 직접 얻어진다.

본 발명의 제5실시예를 보여주는 제11도에서 퓨즈회로(3')는 퓨즈의 용단과 비용단 저항값의 비의 허용치를 증가시키도록 래치배열을 가진다.

즉, 엔헨스먼트형 트랜지스터(Q₁₃₄및 Q₁₃₆) 및 디플리이션형 트랜지스터(Q₁₃₅)가 제10도의 디플리이션형 트랜지스터(Q₁₃₃) 대신에 제공되어 있다.

제11도의 퓨즈의 용단모드는 제10도의 것과 같다. 또한 제11도의 회로에서 퓨즈(F₁및 F₂)중 적어도 하나가 용단상태에 있을 때 퓨즈회로(3')의 출력교정(N₁₀₃)의 전위는 낮다.

제6b도에 예시된 수정은 또한 제10도의 실시예에 적용될 수 있다는 점을 유의하라.

본 발명에 따르면 ＂1＂로부터 ＂0＂으로 기록상태의 변화가능성이 매우 작게 될 수 있기 때문에, 정보기억회로의 신뢰도는 상당히 개선될 수 있다.

비록 설명이 용장 기억셀 및 용장제어회로에 관해서 되어졌다 하더라도 본 발명의 정보기억회로는, 프로세스에서 기인되는 변동을 보상하기 위하여 제조 프로세스후에 내부 부품의 특성을 조정하기 위한 트리밍회로를 갖는 집적회로 장치같은 다른 장치에도 또한 적용 가능하다.

이같은 트리밍회로는 트리밍 부품 및 테스트시에 트리밍부품의 첨가나 제거를 결정하는 상기와 같은 정보기억회로로 구성된다.

Claims

용단 및 비용단 퓨즈에 의해 정보를 기억하는 회로에 있어서, 제1 및 제2전력공급단자 (V_CC, GND)와; 상기 제1 및 제2전력공급단자 사이에 연결된 용단 및 비용단 상태중 하나를 가질 수 있는 적어도 두 개의 퓨즈(F₁, F₂)로 이루어지는 퓨즈회로수단(3,3'')과; 상기 모든 퓨즈가 비용단된 상태와 상기 퓨즈중 적어도 하나가 용단된 상태를 구별함으로써 기억정보를 표시하는 출력을 제공하는 정보출력수단으로 이루어지는 것을 특징으로 하는 정보기억회로.
제1항에 있어서, 상기 퓨즈회로수단은 상기 제1 및 제2전력공급단자 사이에 병렬로 연결된 적어도 2개의 퓨즈회로(제6a, 6b, 6c, 6d, 7, 8도)로 이루어지며, 상기 두 개의 퓨즈회로의 각각은 상기 퓨즈(F₁및 F₂)중 하나를 포함하는 것을 특징으로 하는 정보기억회로.
제2항에 있어서, 상기 퓨즈회로(3)의 각각은 제1의 전력공급단자에 연결된 상기 퓨즈 (F₁, F₂)중 하나와, 상기 퓨즈와 상기 제2전력공급단자 사이에 연결된 부하로 이루어지는 것을 특징으로 하는 정보기억회로.
제3항에 있어서, 상기 부하는 상기 퓨즈에 연결된 드레인과 소오스로 연결된 게이트를 가진 디플리선형 트랜지스터(제6a도의 Q₃₂,Q₃₂')로 이루어지는 것을 특징으로 하는 정보기억회로.
제3항에 있어서, 상기 부하는 상기 퓨즈에 연결된 드레인, 상기 제2전력공급단자에 연결된 소오스 및 제1전력공급단자에서 공급된 전압보다 더 낮은 일정한 전압을 받기 위한 게이트를 가진 엔헨스먼트형 트랜지스터(제6b도의 Q₃₂,Q₃₂')로 이루어지는 것을 특징으로 하는 정보기억회로.
제3항에 있어서, 상기 퓨즈회로에 연결된, 상기 퓨즈를 동시에 용단시키기 위한 프로그래밍 수단(제6A,6B,6D,7,8도)으로 더 이루어지는 것을 특징으로 하는 정보기억회로.
제3항에 있어서, 각각이 상기 퓨즈회로의 하나에 연결된, 상기 퓨즈를 개별적으로 용단시키기 위한 다수의 프로그래밍 수단(제6C도)으로 더 이루어지는 것을 특징으로 하는 정보기억회로.
제3항에 있어서, 상기 제1전력공급단자와 상기 퓨즈사이에 연결된 저항(R₁)과; 용단모드에서 상기 제1전력공급단자의 전위보다 더 높은 저위를 받기 위해서, 상기 퓨즈에 연결된 단자(V_PP')로 더 이루어지는 것을 특징으로 하는 정보기억회로.
제3항에 있어서, 상기 정보출력수단은 각각이 상기 퓨즈와 상기 부하 사이에서 연결(N₁,N₂)에 연결된 입력 및 하나의 출력 수단(N₃)을 갖는 NAND회로(Q|₃₆,Q₃₇,Q₃₈)로 구성되어서, 상기 두가지 상태를 구별하고 상기 NAND회로의 출력수단에서 상기 출력을 제공하는 것을 특징으로 하는 정보기억회로.
제2항에 있어서, 상기 퓨즈회로(3')의 각각이 상기 제1과 제2전력공급단자 사이에 연결된 래치회로로 구성되며, 상기 래치회로는 상기 퓨즈(F₁,F₂)의 하나를 하나의 부하로서 구성하는 것을 특징으로 하는 정보기억회로.
제10항에 있어서, 상기 정보출력수단은 각각이 상기 래치회로의 각 출력 (N₁',N₂')에 연결된 입력 및 출력수단(N₃')을 갖는 NOR회로(Q₃₆',Q|₃₇',Q₃₈')로 이루어져서, 상기 두 상태를 구별하고 상기 NOR회로의 출력수단에서 상기 출력을 제공하는 것을 특징으로 하는 정보기억회로.
제2항에 있어서, 상기 제1 및 제2전력공급단자, 상기 두 개의 퓨즈회로 및 상기 정보출력수단에 연결되어, 적어도 2개의 상기 퓨즈의 단지 한 부분만이 용단되었는지 아닌지를 결정하기 위한 결정회로(7)로 더 이루어지는 것을 특징으로 하는 정보기억회로.
제12항에 있어서, 상기 결정회로가 상기 제1전력공급단자에 연결된 부하(Q₂)와; 상기 부하에 연결된 드레인, 상기 정보출력수단의 출력(N₃,N₄)에 연결된 게이트 및 소오스와; 각각이 상기 제1엔헨스먼트형 트랜지스터의 소오스에 연결된 드레인, 상기 퓨즈회로의 하나의 출력(N₁,N₂)에 연결된 게이트 및 상기 제2전력공급단자에 연결된 소오스를 가진 다수의 제2엔헨스먼트형 트랜지스터(Q₇₂,Q₇₃)로 이루어지는 것을 특징으로 하는 정보기억회로.
제1항에 있어서, 상기 퓨즈회로수단은 서로 직렬로 연결된 두 개의 퓨즈(제10도의 F₁,F₂); 와 상기 두 개의 퓨즈와 상기 제2전력공급단자 사이에 연결된 부하(Q₁₃₃)로 이루어지는 것을 특징으로 하는 정보기억회로.
제14항에 있어서, 상기 퓨즈를 개별적으로 용단시키기 위하여, 상기 퓨즈회로수단에 연결된 프로그래밍 수단으로 더 이루어지는 것을 특징으로 하는 정보기억회로.
제15항에 있어서, 상기 부하는 상기 퓨즈에 연결된 드레인과 소오스에 연결된 게이트를 가진 디플리션형 트랜지스터(Q₁₃₃)로 이루어지는 것을 특징으로 하는 정보기억회로.
제15항에 있어서, 상기 부하는 상기 퓨즈에 연결된 드레인, 상기 제2전력공급단자에 연결된 소오스 및 제1전력공급단자의 전압보다 더 낮은 일정한 전압을 받기 위한 게이트를 갖는 엔헨스먼트형 트랜지스터로 이루어지는 것을 특징으로 하는 정보기억회로.
제1항에 있어서, 상기 퓨즈회로수단은 상기 제1 및 제2전력공급단자 사이에 연결된 래치회로(제11도의 3')로 이루어지며, 상기 래치회로는 한 부하로서 서로서로 직렬로 연결된 두 개의 퓨즈(F₁,F₂)로 이루어지는 것을 특징으로 하는 정보기억회로.
제18항에 있어서, 상기 퓨즈를 개별적으로 용단시키기 위하여 상기 래치회로에 연결된 프로그래밍 수단으로 더 이루어지는 것을 특징으로 하는 정보기억회로.