KR19990078061A - 워드 라인과 비트 라인의 단락을 자동으로 인식하고 제거하기 위한 회로 장치 및 방법 - Google Patents

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Abstract

본 발명은, 센서 증폭기(SA)의 워드 라인 비트 라인 단락을 자동으로 인식하고 제거하기 위한 회로 장치 및 방법을 포함하는 메모리 셀 장치에 관한 것으로, 상기 센서 증폭기(SA)는 메모리 셀 장치를 복수의 메모리 블록으로 나눈다. 이 목적을 위해서 비트 라인(BL1, BL2) 내부의 개별 센서 증폭기(SA) 앞에 있는 메모리 블록에는 퓨즈(FE)가 각각 하나씩 제공되며, 이 퓨즈는 상응하는 전압차가 인가됨으로써 테스트 모드에서 2부분으로 나누어진다.

Description

워드 라인과 비트 라인의 단락을 자동으로 인식하고 제거하기 위한 회로 장치 및 방법 {CIRCUIT DEVICE AND METHOD FOR AUTOMATICALLY RECOGNIZING AND REMOVING WORD LINE-BIT LINE-SHORT CIRCUIT}
본 발명은, 비트 라인 및 용장 비트 라인과 함께 메모리 셀 장치에 포함되며, 센서 증폭기가 상기 메모리 셀 장치를 복수의 메모리 블록으로 나누도록 구성된, 센서 증폭기의 워드 라인과 비트 라인의 단락을 자동으로 인식하고 제거하기 위한 회로 장치 및 방법에 관한 것이다.
워드 라인과 비트 라인의 단락은 공지된 바와 같이, 메모리의 메모리 셀 장치내로의 판독 입력 및 메모리 셀 장치로부터의 판독 출력을 방해한다. 따라서, 이러한 워드 라인과 비트 라인의 단락을 인식하고 제거하는 것은 메모리의 작동을 보장할 수 있기 위해서 매우 중요하다.
워드 라인 및 비트 라인이 메모리 제조 프로세스시의 에러 또는 불규칙성으로 인해 서로 접촉되거나 또는 예를 들어 전도성 오염 입자에 의해 저오옴으로 결합되는 경우에는, 상기와 같은 워드 라인과 비트 라인의 단락이 발생된다.
복수의 비트 라인으로 나누어진 센서 증폭기를 사용함으로써, 각각의 센서 증폭기에 하나의 비트 라인의 2개의 분기 또는 상이한 2개의 비트 라인이 할당되며 메모리 셀 장치의 메모리 셀이 전체적으로 2개의 인접한 메모리 블록으로 세분되도록 구성된 메모리에서는, 심지어 워드 라인과 단락된 비트 라인을 하나의 메모리 블록내에서 대체시킨 후에도 상기 비트 라인의 정확한 작동이 다른 메모리 블록내에서는 장애를 받는다는 사실을 추가로 주목해야 한다: 말하자면, 다른 메모리 블록의 비트 라인의 정확한 프리 차아징이 하나의 메모리 블록내에 있는 상응하는 비트 라인과 워드 라인 사이의 단락에 의해 방해를 받음으로써, 결과적으로 하나의 메모리 블록내에서의 단락된 비트 라인의 상응하는 메모리 셀의 정확한 판독 출력이 다른 메모리 블록내에서는 더이상 불가능하다.
따라서, 이러한 어려움을 극복하기 위해 지금까지는 하나의 메모리 블록내에 있는 비트 라인의 결함있는 분기뿐만 아니라 추가로 비트 라인의 결함없는 비트 라인 또는 다른 메모리 블록내에 있는 상이한 비트 라인도 2개의 메모리 블록내에서 용장 비트 라인으로 대체되었었다. 이것은 결과적으로, 각각의 메모리 블록내에 있는 다만 실제로 결함있는 비트 라인 또는 그 비트 라인의 분기들만 대체되어야 하는 경우보다 실제로 2배 정도 많은 비트 라인이 용장을 위해서 준비되어야 한다는 단점을 갖는다. 다른 말로 표현해서, 단락에 의해 실제로 장애를 받은 비트 라인이 2개의 메모리 블록내에서 관찰되면, 기존의 메모리 셀 장치의 용장, 즉 워드 라인과 비트 라인의 단락 발생과 관련이 있는 용장은 분리된 센서 증폭기를 사용하는 경우에 팩터 2만큼 감소된다.
본 발명의 목적은, 개선된 수득률에 도달하기 위하여 에러 발생시 용장을 상승시킬 수 있는, 워드 라인과 비트 라인의 단락을 자동으로 인식 및 제거하기 위한 회로 장치 및 방법을 제공하는 것이다.
도 1은 본 발명을 설명하기 위한 비트 라인 및 워드 라인의 블록 회로도.
도 2는 종래의 회로 장치.
* 도면의 주요 부분에 대한 간단한 설명 *
BL : 비트 라인 C : 커패시터
FE : 퓨즈 RBL : 용장 비트 라인
SA : 센서 증폭기 T : 트랜지스터
WL : 워드 라인
상기 목적은, 비트 라인 및 용장 비트 라인과 함께 메모리 셀 장치에 포함되며, 센서 증폭기가 상기 메모리 셀 장치를 다수의 메모리 블록으로 나누도록 구성된, 하나의 센서 증폭기의 워드 라인과 비트 라인의 단락을 자동으로 인식하고 제거하기 위한 회로 장치 및 방법에서 본 발명에 따라 상기 청구항들의 특징부에 기술된 특징에 의해 달성된다.
본 발명에 따라, 센서 증폭기 앞에 있는 비트 라인의 각각의 메모리 블록내에 테스트 모드에서 활성화되는 퓨즈가 각각 하나씩 제공됨으로써, 단락된 관련 비트 라인이 상응하는 메모리 블록내에서 센서 증폭기로부터 분리된다. 상응하는 비트 라인의 분기가 다른 메모리 블록내에서도 정확한 작동을 수행할 수 있음으로써, 이 경우에는 용장 비트 라인으로의 대체가 불필요하다. 이것은 비트 라인의 용장의 적응성이 완전하게 유지되고 있다는 것을 의미하는데, 그 이유는 단락된 비트 라인이 테스트 모드를 통해 상기 비트 라인의 퓨즈가 활성화됨으로써 센서 증폭기로부터 분리되기 때문이다. 따라서, 각각의 메모리 블록내에서 용장 비트 라인으로 대체될 필요가 있는 비트 라인은 다만 이 분리된 비트 라인뿐이다.
그럼으로써 본 발명은 용장을 현저하게 그리고 팩터 2의 크기로 간소화할 수 있다: 따라서, 워드 라인과 비트 라인의 단락에 의해 장애를 받은 비트 라인을 대체하기 위해서는 다만 절반 개수의 용장 비트 라인만을 준비하면 된다. 대안적으로는, 수득률을 개선시키는, 상기와 같이 "개수 감소된" 용장 비트 라인을 다른 에러를 제거하기 위해 이용할 수도 있다.
테스트 모드 동안 비트 라인내에서 개별 퓨즈를 활성화하는 것은 상이한 방식으로 이루어질 수 있다: 이렇게 해서 개별 퓨즈와 센서 증폭기 사이에 상기 퓨즈를 활성화하기 위한 트랜지스터를 제공할 수 있다. 그렇게 되면 테스트 모드에서 워드 라인은 연속으로 활성화되며, 비트 라인은 센서 증폭기 내부에 제공된 프라 차아징 트랜지스터 및 멀티플렉스 트랜지스터의 차단을 통해 서로로부터 분리된다. 다시 말해서, 비트 라인이 센서 증폭기에 의해 분리됨으로써, 결과적으로 하나의 메모리 블록내에 있는 동일 비트 라인의 분기는 다른 메모리 블록내에 있는 동일 비트 라인의 다른 분기로부터 분리된다. 활성화된 워드 라인과 비트 라인 분기 사이에 단락이 존재하면, 상기 비트 라인 분기는 워드 라인과 거의 동일한 높은 전위를 갖게 된다. 그리고 나서 이 비트 라인 분기가 상기 비트 라인 분기의 퓨즈와 센서 증폭기 사이에 배치된 트랜지스터를 통해서 상응하게 낮은 전위로 떨어지면, 이 비트 라인 분기의 퓨즈는 활성화되며, 상기 비트 라인 분기는 센서 증폭기로부터 분리된다.
그럼으로써, 단락된 상기 비트 라인 분기가 더이상 동일 비트 라인의 다른 분기의 작동 또는 상이한 비트 라인에 장애를 일으키지 않게 되며, 결과적으로 상기 다른 분기는 용장 비트 라인으로 대체될 필요가 없다. 다시 말해서, 다만 하나의 메모리 블록내에 있는 비트 라인의 결함있는 분기를 용장 비트 라인으로 대체하는 것만으로도 충분하게 된다.
퓨즈와 센서 증폭기 사이에 배치된 트랜지스터를 반드시 제공할 필요는 없다. 즉, 경우에 따라서는 보통의 기록 입력 구간을 사용할 수도 있다: 이 목적을 위해서 기록 주기 동안에는 낮은 (제로-)전압이 센서 증폭기에 인가되는 동시에 워드 라인에는 높은 전압이 제공된다. 이와 같이 단락된 워드 라인에서 발생된 전압차에 의해서 상응하는 퓨즈가 테스트 작동시 2부분으로 나누어진다.
도 2는 워드 라인(WL1, WL2, WL3, ...), 비트 라인(BL1, BL2 및1,2) 및 용장 비트 라인(RBL,)을 갖는 종래의 메모리 셀 장치를 보여준다. 비트 라인(BL1, BL2 및1,2)에서는 각각 동일 비트 라인의 2개의 분기 또는 2개의 상이한 비트 라인도 다루어질 수 있다. 워드 라인(WL1, WL2, WL3, ...)과 비트 라인(BL1, BL2 및1,2)의 교차점에는 트랜지스터(T) 및 커패시터(C)로 이루어진 메모리 셀이 배치된다. 이 경우에는 구조적인 이유 및 공간적인 이유에서 다만 워드 라인 및 비트 라인의 제 2교차점만이 상기 메모리 셀로 차지된다. 트랜지스터(T)와 다른 쪽을 향하고 있는 커패시터(C)의 전극에는 예컨대 0.9 V의 정전압이 각각 제공된다.
비트 라인(BL1, BL2 및1,2)은 도 2에 도시된 바와 같이 센서 증폭기 또는 판독 증폭기(SA)에 의해서 각각 2개의 분기("1" 또는 "2")로 세분된다. 센서 증폭기(SA)에는 (도시되지 않은) 프리 차아징 트랜지스터 및 멀티플렉스 트랜지스터가 포함된다. 멀티플렉스 트랜지스터는 각각 비트 라인(BL1, BL2 및1,2)의 "좌측" 분기 또는 "우측" 분기에 스위치-온된다.
비트 라인(1,2)은 비트 라인(BL1, BL2)이 판독될 때 센서 증폭기(SA)를 위한, 0.9 V의 기준 전압을 갖는 기준 라인으로서 이용된다. 그 반대로 비트 라인(BL1, BL2)은 비트 라인(1,2)이 판독될 때 센서 증폭기(SA)를 위한, 0.9 V의 기준 전압을 갖는 기준 라인으로서 이용된다.
용장 비트 라인(RBL,)도 비트 라인의 구성에 대해 전술한 바와 동일한 방식으로 구성된다.
상기 회로 장치에서 예를 들어 비트 라인(BL1, BL2)과 워드 라인(WL1) 사이에서 단락이 발생되면, 전술한 바와 마찬가지로 센서 증폭기(SA)의 "좌측"에 있는 상기 비트 라인(BL1, BL2)의 비트 라인 분기(BL1) 뿐만 아니라 센서 증폭기(SA)의 "우측"에 있는 분기(BL2)도 장애를 받음으로써, 결과적으로 장애를 받은 비트 라인은 용장 비트 라인(RBL 또는)으로 대체되어야만 한다.
이 경우 본 발명은, - 전술한 바와 같이 - 각각의 비트 라인내에 퓨즈를 제공하는 간단한 방식으로 해결 방법을 제공한다.
본 발명은 도면을 참조하여 하기에서 자세히 설명된다.
도 2는 이미 앞에서 설명하였다.
도 1에서 서로 일치하는 부분은 도 2와 동일한 도면 부호로 표시하였다.
도 1은 교차점(1)에서 비트 라인(BL1, BL2)과 단락된 워드 라인(WL)을 보여 준다. 워드 라인(WL)은 예를 들어 도 2의 워드 라인(WL1)과 일치하는 한편, 비트 라인(BL1, BL2)은 도 2의 비트 라인(BL1, BL2)에 할당될 수 있다. 그와 같은 단락이 발생되면, 센서 증폭기(SA)의 "좌측면"에 있는 비트 라인(BL1, BL2)의 분기(BL1) 뿐만 아니라, "우측면"에 있는 비트 라인(BL1, BL2)의 분기(BL2)도 장애를 받는다. 즉, 2개 메모리 블록의 비트 라인이 장애를 받는다. 비트 라인(BL1, BL2)은 동일 비트 라인의 2개의 분기이거나 또는 2개의 상이한 비트 라인일 수도 있다는 사실은 여러 차례 언급된다.
센서 증폭기(SA)의 "우측면"에 있는 비트 라인(BL2)의 분기도 또한 용장 비트 라인으로 대체되어야만 하는 것을 피하기 위해서, 교차점(1)과 센서 증폭기(SA) 사이에 퓨즈(FE)가 제공되는데, 이 퓨즈는 소정 한계 전압 초과시에는 "용단"되어 전기 접속을 차단한다. 상기 방식의 퓨즈는 센서 증폭기(SA)로 가이드되는 모든 비트 라인(BL1, BL2 및1,2 )내에 제공된다.
테스트 모드에서는 워드 라인(WL)은 연속으로 활성화되고, 비트 라인(BL1, BL2)은 프리 차아징 트랜지스터 및 멀티플렉스 트랜지스터를 통해 센서 증폭기(SA)내에서 서로로부터 분리된다. 즉, 도 1 및 도 2에서 프리 차아징 트랜지스터 및 멀티플렉스 트랜지스터의 차단 후에는 비트 라인(BL1, BL2)의 "좌측" 분기 및 "우측" 분기가 각각 서로로부터 분리된다. 활성화된 워드 라인(WL)과 비트 라인(BL1) 사이에 단락이 존재하면, 이 비트 라인(BL1)은 단락으로 인해 워드 라인(WL)과 거의 같은 높이의 전위를 갖게 된다. 이 상태에서 비트 라인(BL1)이 퓨즈(FE)와 센서 증폭기(SA) 사이에서 분기된 트랜지스터(T1)를 통해 상응하게 낮은 전위로 떨어지면, 퓨즈가(FE)가 활성화됨으로써 결과적으로 비트 라인(BL1)의 상응하는 분기가 센서 증폭기(SA)로부터 분리된다. 이러한 분리를 가능하게 하기 위해 트랜지스터(T1)가 그것의 게이트에서 상응하는 신호(TMWLBL)를 통해 스위치-온되면, 결과적으로 낮은 전위가 트랜지스터(T1)의 소스-드레인-구간을 통해 퓨즈(FE)와 센서 증폭기(SA) 사이의 노드점에 이르게 된다.
경우에 따라서는 트랜지스터(T1)를 생략할 수도 있다. 이러한 경우에는 낮은 "전용 전압"이 센서 증폭기(SA)에 기록-사이클로 인가되는 한편, 상응하게 높은 전압은 워드 라인(WL)에 공급된다. 상기 전용 전압과 고전압 사이의 전압차가 충분히 크면, 워드 라인(WL)과 비트 라인(BL1) 사이의 단락시 퓨즈(FE)가 분리된다.
다시 말해서 본 발명은, 테스트 모드에서 워드 라인을 연속으로 활성화시키며 프리 차아징 트랜지스터 및 멀티플렉스 트랜지스터의 차단을 통해 비트 라인을 서로로부터 분리시키는 회로 장치 및 방법을 가능하게 한다. 활성화된 워드 라인과 비트 라인 사이에 단락이 존재하는 경우에 상기 비트 라인은 테스트 모드에서 워드 라인과 거의 같은 높이의 전위를 갖게 된다. 이 경우에는 비트 라인내에 제공된 퓨즈가 그렇게 단락된 비트 라인 및 이 비트 라인의 분기를 센서 증폭기로부터 분리하기 위해서 활성화된다.
그럼으로써, 예상되는 용장 비트 라인의 개수가 현저하게 줄어질 수 있다. 대안적으로는, 그렇게 "개수 감소된" 용장 비트 라인을 다른 에러를 제거하기 위해 이용함으로써 전체적으로 수득율도 상승될 수 있다.
본 발명에 따른 회로 장치 및 방법에 의해, 수득률을 개선하는 동시에 워드 라인과 비트 라인의 단락을 자동으로 인식 및 제거할 수 있게 되었다.

Claims (6)

  1. 비트 라인(BL1, BL2) 및 용장 비트 라인(RBL)과 함께 메모리 셀 장치에 포함되며, 센서 증폭기(SA)가 상기 메모리 셀 장치를 다수의 메모리 블록으로 나누도록 구성된, 하나의 센서 증폭기(SA)의 워드 라인과 비트 라인의 단락을 자동으로 인식하고 제거하기 위한 회로 장치에 있어서,
    센서 증폭기(SA) 앞에 있는 비트 라인(BL1, BL2)내의 메모리 블록에는 각각 하나씩 퓨즈(FE)가 제공되는 것을 특징으로 하는 회로 장치.
  2. 제 1항에 있어서,
    퓨즈(FE)와 센서 증폭기(SA) 사이에는 퓨즈(FE)를 활성화하기 위한 트랜지스터(T1)가 배치되는 것을 특징으로 하는 회로 장치.
  3. 제 1항에 있어서,
    상기 퓨즈(FE)는 전용 전압이 센서 증폭기(SA)에 인가되고/인가되거나 초과 상승된 전압이 워드 라인(WL)에 인가됨으로써 활성화될 수 있는 것을 특징으로 하는 회로 장치.
  4. 비트 라인(BL1, BL2) 및 용장 비트 라인(RBL)과 함께 메모리 셀 장치에 포함되며, 센서 증폭기(SA)가 상기 메모리 셀 장치를 다수의 메모리 블록으로 나누도록 구성된, 하나의 센서 증폭기(SA)의 워드 라인과 비트 라인의 단락을 자동으로 인식하고 제거하기 위한 방법에 있어서,
    테스트 모드에서 워드 라인(WL)과 단락된 비트 라인(BL1, BL2)을 퓨즈(FE)의 활성화에 의해서 분리하는 것을 특징으로 하는 방법.
  5. 제 4항에 있어서,
    퓨즈와 센서 증폭기(SA) 사이에 전압을 공급함으로써 상기 퓨즈(FE)를 활성화하는 것을 특징으로 하는 방법.
  6. 제 4항에 있어서,
    워드 라인(WL)과 비트 라인(BL1, BL2) 사이에 상응하는 전압차를 갖는 전압을 공급함으로써 상기 퓨즈(FE)를 활성화하는 것을 특징으로 하는 방법.
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