KR910002965B1 - 여분 셀로 대치 가능한 반도체 메모리장치 - Google Patents

여분 셀로 대치 가능한 반도체 메모리장치 Download PDF

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Abstract

내용 없음.

Description

여분 셀로 대치 가능한 반도체 메모리장치
제1도는 종래의 반도체장치의 일예를 보이는 개통도.
제2도는 제1도에 보인 장치의 부분적인 상세 부분을 보이는 개통도.
제3도는 본 발명의 실시예를 보이는 개통도.
제4a, 4b 및 4c도는 제3도에 보인 장치의 부분적인 상세 부분을 보이는 회로도.
제5도는 제4b도에 상응하는 또다른 실시예도.
제6도는 제4a, 4b 및 4c도에 보인 장치의 동작을 설명하는 흐름도.
제7도는 본 발명을 멀티 비트 연결을 갖는 메모리 장치에 적용한 것을 나타낸 개통도.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히, 여분의 셀들을 제공하여 불량셀을 여분셀로 대치 가능한 반도체 메모리 장치에 관한 것이다.
최근에 반도체 메모리 장치들의 용량은 현저히 증가되어 왔으며, 반도체 메모리 장치의 용량의 이러한 증가에 따라 그 장치내의 메모리 셀의 일부가 결함이 생길 우려성이 높았으며 결국, 전체 메모리를 못쓰게 만들었다.
이러한 문제점을 제거하기 위해 여분의 메모리 셀들을 제공하여 이러한 여분의 메모러 셀들로서 결함 메모리 셀들을 대치하여 사용하는 방법이 공지되어 있다.
만일 셀 구획에서 대다수의 결함 메모리 셀들이 발생될 경우에는 대다수의 여분셀 군들을 구성하는 것이 유용하다. 그러나, 결함 메모리 셀들이 발생되지 않을 경우 그렇게 많은 여분 셀군들의 구성은 사용할 필요가 없게 된다.
따라서, 통상 1컬럼(Column) 또는 2 내지 3 컬럼들의 여분 셀군들만을 설비한다. 더우기 종래의 시스템에서는, 여분셀 군을 각각의 셀 구획들마다 전용하도록 연결되어 있다.
여분의 셀군이 각 셀 구획에 연결될때 다음과 같은 문제가 발생한다. 즉, 여분셀군이 한 컬럼의 각 셀 구획마다 하나씩 제공되었고, 제1셀 구획내의 각 컬럼에 2개의 결함 메모리셀이 발생했고 제2셀 구획에서는 결함 셀들이 발생되지 않았다고 가정하면, 이 경우에 비록 두개의 여분셀군들과 두개의 결함 메모리 셀들이있지만 두개의 여분셀군들은 제각기 각각의 셀구획들에 전용하도록 연결되어 있으므로 제1셀 구획내의 여분의 셀군은 제2셀 구획용으로 사용할 수 없게 된다.
따라서 단 하나의 여분셀군 만을 결함 셀들을 대치하는데 사용할 수 있으므로 나머지 하나의 결함 메모리셀들은 대치할 수 없어 결국 메모리 장치의 기능이 손상된다.
본 발명의 목적은 여분의 셀군들을 특정 셀구획에 자유롭게 연결 가능하게 함으로써 소수의 여분셀 군들로서 대다수의 결함 메모리 셀들을 대치할 수 있는 식으로 여분셀군들을 자유롭게 사용할 수 있는 반도체메모리 장치를 제공함으로써 상술한 문제점을 제거하는데 있다.
본 발명의 특징적인 요지는 1군의 메모리 셀들을 다수의 메모리 셀구획들로 나누고, 상기 다수의 메모리셀 구획들이 동일한 어드레스에 의해 동시에 선택되도록한 멀티비트 출력구조에 있는 것으로, 본 발명에 의한 반도체 메모리장치는 임의 컬럼의 결함 메모리 셀들을 대치할 수 있는 다수 컬럼의 여분셀들과, 각 셀구획에 대응하는 데이타 버스에 상기 다수 컬럼의 여분셀들의 출력을 선택적으로 연결해주는 스위칭 회로들을포함하며, 상기 스위칭 회로들은 임의의 셀구획에 대응하는 데이타 버스에 상기 다수 컬럼의 여분셀들중 임의수의 컬럼들을 연결시킬 수 있도록 되어 있다.
본 발명의 또다른 특징들 및 장점을 명백히 이해하기 위해 첨부된 도면들을 참고하여 본 발명의 양호한 실시예들을 상세히 설명하면 다음과 같다. 그러나 본 발명의 범위가 이에만 국한되는 것은 아니다.
제1도는 여분셀들을 제공하는 종래의 반도체 메모리 장치의 일예를 보이고 있다. 여기서, 표시번호 10과 12는 셀구획들을 나타내는 것이며, 14와 16은 여분의 셀군들을 나타내는 것이다. 이미 공지된 바와 같이, 셀구획들 (10과 12)는 수많은 워드라인(word line)과 비트 라인들(또는 로우(row)라인 및 컬럼라인)의 교차점들에 메모리 셀들을 배열하고 있으며, Yo내지 Yn은 비트라인들을 선택하기 위한 신호들이다. 워드라인들(도면에 보이지 않음)은 수평방향으로 나열되어 있으며, 여분셀들은 1비트라인(1컬럼)마다 제공되어 있어 선택신호(Ya)에 의해 선택된다. 18과 20은 데이타 버스들이며,22와 24는 I/O(입력출력)버퍼들이다. 이 메모리는 2비트로 구성되어 있어 메모리 셀들이 임의의 어드레스에 의해 선택되면 셀구획들(10과 12)내의 해당하는 메모리셀들이 판독되어 각 I/O 버퍼(22와 24)로부터 1비트씩 즉, 총 2비트가 동시에 출력된다.
셀구획들과 여분셀군들이 동일 어드레스에 의해 선택되기 때문에 간략히 하기 위해 워드라인들을 공동으로 사용하는 것이 좋다. 제2도는 그러한 구성을 보이는 것으로 여기서 WL은 워드라인이고, BL은 비트라인으로서 각각 하나의 라인 또는 한쌍의 라인으로 나타내었다. MC는 메모리셀로서 제2도에는 스태틱 랜돔 억세스 메모리(SRAM ; Static Random Acces Memory)를 보이는 것으로 여기서 MC는 예를 들어 플립플롭으로 형성된다.
RD는 로우(row) 디코오더로서, 이는 워드라인 선택 어드레스들을 수신하며 이 어드레스들이 로우(L) 레벨에 있을때 워드라인 WL을 선택한다. 워드라인 WL은 셀구획(10), 여분셀군들(14,16)과 셀구획(12) 넘어까지 연장되어 있으며, 각 워드라인 WL은 워드라인 어드레스에 의해 동시에 선택된다. I/O 버퍼들은 감지증폭기(SA)와 입력(기입) 데이타 버퍼(DIN)등을 포함하고 있다.
이 메모리장치들은 제조중 검사되며, 결함 셀들이 셀구획내에서 발견될때 결함 어드레스 정보들은 판독메모리(ROM ; Read Only Memory)내에 기입된다(도면에 보이지 않음).
만일 메모리를 사용하는 중에 결함·어드레스를 선택하게 되면 Yo-Yn을 출력시키는 컬럼 디코오더는 무효로 되고(디코오더의 모든 출력들은 로우레벌로 됨) 여분셀군을 선택하기 위한 신호(Ya, Yb, …)가 발생된다. 워드라인들은 셀구획들과 여분셀군들에 공통이므로 결국, 여분 메모리 셀군들을 위한 워드라인들상의 메모리셀들이 결함 메모리셀들 대신에 선택된다.
대량의 여분셀군들을 준비하는 것은 만일 셀구획내에서 대량의 결함 메모리셀들이 발생될 경우에는 유용하다. 그러나, 결함 메모리셀들이 발생되지 않을 경우 그렇게 많은 여분셀군들을 설비할 필요성이 없다. 따라서, 보통 단하나 또는 2-3개의 컬럼의 여분셀군들만을 설비한다. 또한 종래의 시스템에서는, 여분셀군들이 각각의 셀구획마다 전용하도록 연결되어 있다. 즉, 제1도에 보인 바와 같이 여분셀군(14)는 셀구획(10)에 연결되어 있고, 여분셀군(16)은 셀구획(12)에 연결되어 있다. 이것은 어느 데이타 버스에 여분셀군이 연결되느냐에 의해 결정된다.
여분셀군이 그러한 식으로 셀구획에 연결될때 다음과 같은 문제점들이 발생한다. 즉, 1컬럼의 여분셀(14, 16)이 각 셀구획(10, 12)마다 제공되어 있을 경우, 셀구획(10)내에서는 두개의 결함 메모리 셀들이 발생되고, 셀구획(12)에서는 결함셀들이 없다고 가정하면, 이 경우, 여분셀군이 두개있고, 결함 메모리 셀이 두개있지만 두개의 여분셀군물을 각 셀구획들에 제각기 전용하도록 연결되므로 여분셀군(16)은 셀구획(10)을 위해 사용될 수 없다. 따라서, 단하나의 여분셀군(14) 밖에는 결함셀들을 대치할 수 없으므로 나머지 하나의 결함 메모리셀들이 대치될 수 없어 결국 메모리장치의 기능이 손상된다.
제3도는 본 발명의 일실시예를 보이는 것으로 여기서, 제1도에서와 동일한 소자에 대해서는 동일한 표시문자로 표시한다. 제1도와 제3도를 비교하면 명백히 알 수 있는 바와 같이, 본 발명에서는 스위치들(S1-S3)가 있어 여분셀군들(14와 16)이 데이타 버스들(18과 20)중 하나에 연결되도록 되어있다. 메모리장치가 제조된 직후 스위치들(S1-S3)는 개방되어 있다. 셀구획(10)내에서 결함 메모리셀이 발견되지 않으면 여분셀군(14)는 사용되지 않으며, 셀구획(10)내의 컬럼내에서 결함메모리셀이 존재하면 스위치(S2)가 폐쇄되어 결함 메모리셀이 여분셀군(14)로 대치될 수 있다. 셀구획(12)에 대해서도 마찬가지이다. 여기까지 본발명의 장치는 종래의 시스템과 동일하다. 그러나, 만일 두개의 결함 메모리셀들이 셀구획(10)에서 두 컬럼이상 발생되고 셀구획(12)에는 결함셀이 없을때에는 종래의 시스템에서는 처리될 수 없으나 본 발명에서는 아래에 설명되는 바와 같이 처리될 수 있다. 즉, 상술한 경우가 발생되면 스위치(S1과 S2)는 폐쇄되어 여분셀군(16)이 셀구획(10)에 연결될 수 있으므로 결국 셀구획(10)의 한 컬럼에 속하는 결함 메모리셀은 여분셀군(14)로 교체될 수 있고 메모리셀군(10)의 다른 컬럼에 속하는 결함 메모리셀은 여분셀군(16)으로 대치될수 있다. 그러므로, 메모리장치의 기능이 손상되지 않는다.
결함 메모리셀들이 셀구획(12)내의 두 컬럼들에서 발생되고 셀구획(10)내에서는 발생하지 않을 경우는 스위치들(S1과 S3)이 폐쇄된다. 따라서, 상술한 바와 같이 여분셀들이 결함 메모리셀을 대신할 수 있으므로 메모리장치의 기능이 손상되지 않는다.
스위치들(S1-S3)는 처음에는 개방되어 있다가 필요할때만 폐쇄되므로 스위치들은 다결정실리콘 휴즈(fuse)로 구성해도 된다. 스위치가 폐쇄되면 전류공급 또는 레이저 비임에 의해 휴즈가 용융된다. 스위치들(S1-S3)는 처음에는 개방되어 있다가 필요할때만 폐쇄되므로 제4a 및 4c도에 보인 바와 같은 구조가 사용될 수 있다.
제4a도는 제3도에 보인 스위칭회로의 상세도이다. 여기서, 게이트 트랜지스터들(41a, 42a, 43a, 41b, 42b, 43b ; … 41n, 42n, 43n)은 Y 디코오더들(i, j, …k)에 각각 연결되며 게이트 트랜지스터들(44, 45 및 46)은 I/O입력들(1)과 (2) 사이에 연결되어 있다. 각 트랜지스터(42a와 42b)의 한 단자는 트랜지스터(47)에 연결되며, 각 트랜지스터(43a와 43b)의 한 단자는 트랜지스터들(48과 49)를 통하여 트랜지스터(42n)에 연결되며 그리고 트랜지스터(41n)은 트랜지스터(50)에 연결된다. 트랜지스터(44와 47)은 휴즈단자(Fa)로부터의 입력에 의해 제어되며, 트랜지스터들(46과 49)는 휴즈단자(Fb)로부터의 입력에 의해 제어되며, 그리고 트랜지스터(45와 50)은 휴즈단자(Fc)로부터의 입력에 의해 제어된다.
제4b도는 제4a도의 각 Y 디코오더내의 휴즈(ROM)의 구성을 보이는 것으로, 여기서, 51a와 52a는 고저항을 나타대며, 53a와 54a는 휴즈들을 나타내며, 그리고 제4b도의 (a)는 (b)와 (c)에 보인 휴즈의 출력을 수신하는 게이트회로를 나타낸다. 제4c도는 여분셀들의 씨퀀스에 상응하는 휴즈들(Fa, Fb, Fc)의 구성을 보이고 있다. 제4c도에서 55-57은 고저항을 나타내며, 58-60은 휴즈들을 나타낸다.
그다음, 제4a, 4b 및 4c도를 참조하여, 셀구획(1)내의 컬(i)와 셀구획(2)내의 컬럼(k)를 여분셀들로 대치하는 경우를 설명한다. 이 경우에
Figure kpo00001
(53a)에 상응하는 휴즈(53a)와 Fa에 상응하는 휴즈(58)이 용융되어 결국 여분셀(a)(제4a도)의 씨퀀스가 셀구획(1)내의 컬럼(i) 대신 대치된다. 또한
Figure kpo00002
에 상응하는 휴즈와(Fb)에 상응하는 휴즈(59)가 용융되어 셀구획(2)내의 컬럼(k) 대신 대치된다.
그다음, 한 셀구획(1)내의 두 컬럼(i와 j)가 여분셀들로 대치되는 경우를 설명한다. 이 경우에, F11(53a)에 해당하는 휴즈(53a)와 Fa에 해당하는 휴즈(58)이 용융되어 결국 여분셀(a)의 씨퀀스가 셀구획(1)내의 컬럼(i) 대신 대치된다. 또한
Figure kpo00003
에 해당하는 휴즈와 Fc에 해당하는 휴즈(60)이 용융되어 여분셀(b)의 씨퀀스가 셀구획(1)내의 컬럼(j) 대신 대치된다.
제4b 및 4c도에서, 휴즈들은 다결정실리콘과 같은 재질로 만들어지며, 트랜지스터들은 전계효과 트랜지스터들(FETs)이다. 제4b 및 4c도에 보인 바와 같이 트랜지스터의 게이트는 휴즈를 통하여 접지로 연결되므로 오프상태에 있다가 휴즈가 용융되면 트랜지스터는 51a,…55등과 같은 고저항들을 통하아 전원(Vc)까지 상승되어 온상태에 있게 된다. 휴즈가 용융되지 않으면 전류는 전원(Vc)로부터의 고저항과 휴즈를 통하여 접지로 흐른다. 그러나, 만일 고저항을 저항(R)로서 사용하면 이 전류를 피코암페어 정도의 작은 값으로 감소시킬 수 있다.
제4a∼4c도에 대해 A, B 및 C로 대별하여 여분셀로의 대치 동작을 설명하면 다음과 같다.
[A. 초기 상태]
만일 모든 휴즈들이 용융되지 않았을 경우, 그때
Figure kpo00004
="L", F1="H"
Fa=Fb=Fc="L"이므로 각 디코오더의 출력이 대응 전송 트랜지스터의 게이트에 공급된다. 즉, Y 디코오더 i컬럼으로부터의 신호는 트랜지스터(41a)를 통해 트랜지스터(81i)의 게이트에 공급되며, Y 디코오더 j컬럼으로부터의 신호는 트랜지스터(41b)를 통해 트랜지스터(81j)의 게이트에 공급되고, Y 디코오더 k 컬럼으로부터의 신호는 트랜지스터(41n)을 통해 트랜지스터(81k)의 게이트에 공급된다. 그후, Y 디코오더에 의해 출력된 선택신호에 따라, 선택된 비트라인이 데이타 버스라인(I/O)에 연결된다.
[B. 셀구획(1)과 (2)에서 각각 한 컬럼의 비트배선이 결함일 경우]
예를 들어, 만일 BLi(셀블록(1))과 BLk(셀블록(2))이 결함으로서, BL1를 여분셀군(a)로 대치하기 위해서는 i컬럼네의 휴즈(53a)가 용융되어, 결국
Figure kpo00005
="H", F1="L"이 되고, 그다음 i컬럼내의 휴즈(58)(제4c도)이 용융되어 Fa="H"가 된다. 또한 BLk를 여분셀군(b)로 대치하기 위해서는 k컬럼내의 휴즈(53a)가 용융되어 결국
Figure kpo00006
="H", Fk="L"이 되고, 그 다음 k컬럼내의 휴즈(59)(제4c도)가 용융되어 Fb="H"가 된다.
이런식으로 휴즈물을 용융함으로서, Y 디코오디 i컬럼으로부터 신호가 트랜지스터(42a, 47)을 통해 트랜지스터(51)의 게이트에 공급되고, 또한 디코오더 k컬럼으로부터 신호가 트랜지스터(42n, 49)를 통해 트랜지스터(52)의 게이트에 공급된다.
트랜지스터들(44, 45, 46)의 상태는 다음과 같다. Tr(44)와 Tr(46)은 ON 상태이고, Tr(45)는 OFF 상태이다.
따라서 셀구획(1)측의 결함컬럼(i)가 선택되면, 여분컬럼(a)가 선택되어 비트선에 독출된 신호가 트랜지수터(51과 44)를 통해 데이타 버스 I/O(1)에서 독출된다.
셀구획(2)측의 결함 컬럼(k)가 선택되면, 여분컬럼(b)가 선택되어 비트선에 독출된 신호가 트랜지스터(52, 46)을 통해 데이타버스 I/O(2)에서 독출된다.
[C. 한 셀구획내에 두컬럼의 비트선이 결함일 경우]
예를 들어 셀구획(1)내의 두컬럼(BLi와 BLj)가 결함일때, BLi를 여분셀 컬럼(a)로 대치하기 위해서는 컬럼내의 휴즈(53a)가 용융되어
Figure kpo00007
="H"이고, Fi="L"이 되고, 그다음 i컬럼내의 휴즈(58)이 휴즈(58)이 용융되어 Fa="H"가 된다. BLj를 여분셀 컬럼(b)로 대치하기 위해서는 j컬럼내의 휴즈(53b)가 용융되어 F2j="H", Fj="L"이 되고, 그다음 j컬럼내의 휴즈(60)(제4c도)이 용융되어 Fc="H"가 된다.
이러한 식으로 휴즈를 용단함으로써, Y 디코오더(i)로부터의 신호가 트랜지스터(42a, 47)을 통하여 트랜지스터(51)의 게이트에 공급되고, 또한 Y 디코오더(j)로부터 신호가 트랜지스터들(43b, 48)을 통해 트랜지스터(52)의 게이트에 공급된다.
트랜지스터(44, 45, 46)의 상태는 다음과 같다.
Tr(44)와 Tr(45)는 ON 상태이고, Tr(46)은 OFF 상태이다.
결과적으로, 결함 컬럼(i)가 선택되면, 실제에 있어 여분셀 컬럼(a)가 선택되어 비트라인에서 독출된 신호가 트랜지스터(51과 44)를 통해 데이타버스 I/O(1)에서 독출된다. 결함 컬럼(j)가 선택되면, 실제에 있어 여분 셀 컬럼(b)가 선택되어 비트라인에서 독출된 신호가 트랜지스터(52, 45, 44)를 통해 데이타버스 I/O(1)에서 독출된다.
또한 결함 컬럼이, 셀구획(2)측에서 발생될 경우에는 휴즈(59와 60)을 용융시킴으로서 여분셀 컬럼(a, b)를 데이타버스 I/O(2)에 연결할 수 있다.
상술한 바와 같이, 본 발명에서는 다른 셀구획들의 불량을 두 여분컬럼으로 대치하거나 또는 한셀 구획의 불량을 두여분 컬럼으로 대치할 수 있다.
제5도는 제4b도에 상응하는 다른 실시예이다. 제4b도에서, 만일 53a와 같은 휴즈 하나가 용융될 경우신호(F1)는 자동으로 "L"로 되므로 트랜지스터(41a)는 오프된다. 그러나, 제5도에 보인 실시예에서는 휴즈(53a 또는 54a)에 해당하는 적어도 하나의 휴즈가 용융될 경우(61a)에 해당하는 휴즈 또한 용융되어 신호(Fi)가 "L"이 되어 트랜지스터(41a)가 오프되는 그러한 구조이다.
제6도는 제4a도-제4c도에 보인 장치의 동작을 보이는 흐름도이다. 개통(71)에서 만일 고장이 검출될경우 개통(71)은 개통(72)으로 이송된다. 개통(72)에서, 만일 구획(1)내의 한 컬럼이 검출될 경우 고장난 컬럼(i)에 해당하는 휴즈와 Fa에 해당하는 휴즈는 개통(73)내에서 용융되므로 결국 전체장치가 테스트된다.
개통(72)에서, 만일 하나 이상의 고장난 컬럼이 구획(1)내에서, 발생될 경우 개통(72)는 개통(75)로 이송되어 고장난 컬럼들이 시험된다. 고장난 컬럼들이 구획(1)내의 컬럼(i와 j)일때 F1i, F1j(Fi, Fj)와 Fa, Fb에 해당하는 휴즈들은 개통(76)에서 용융되어 고장난 컬럼들은 여분셀들로 대치된 다음 전체장치가 테스트된다.
메모리장치는 하나의 메모리셀이 한 어드레스에 의해 선택되는 일비트 조직과 다수 셀들이 한 어드레스에 의해 동시에 선택되는 다수 비트조직을 포함하고 있다. 제1도와 제3도는 2비트구조와 64KRAM내에 존재하는 8비트들과 같은 멀티비트 구조를 갖는 메모리를 보이고 있다. 이 경우에, 제7도에 보인 바와 같이 제공된 셀구획과 I/O 버퍼들의 수는 비트들의 수와 일치한다.
도면들에서 10A, 12A, …12D는 셀구획들이며, 22A, 24A,……24D는 I/O 버퍼들이다. 본예에서, 제2도에 보인 4개의 회로들이 제공되면, 결국 8k×8비트 구조를 갖는 64KRAM이 얻어질 수 있다. 14A, 16A,……16D는 각 셀구획에 상응하는 여분셀군들이다. 이 시스템에서, 여분셀군들(14A와 16A)는 셀구획들(10A 또는 12A)에 연결될 수 있으나 그들은 다른 셀구획(12D)에는 연결될 수 없다. 이러한 점을 개선하고 어떤 구획에나 여분셀군들을 융통성있게 연결해주기 위한 목적으로 여분셀군들을 다른 셀구획으로 스위칭하기 위한 데이타 버스들(18과 20)을 따라 배선연결들을 제공할 수도 있다. 그러나, 배선배일이 오히려 복잡해지게 된다.
상술한 바와 같이, 본 발명에서는 여분셀군들이 특정 셀구획에만 전용으로 연결되지 않고 어떤 다른 셀구획에라도 연결될 수 있다. 그러므로, 본 발명은 셀구획내에 결함 메모리셀들이 자주 발생하더라도 여분셀군들의 수를 증가시키지 않고서도 처리할 수 있으므로 본 발명은 상술한 목적을 수행하는데 있어 아주 효과적이다.

Claims (4)

  1. 메모리 셀군을 다수의 메모리 셀구획들(10, 12)로 나누고, 상기 셀 구획들(10,12)중 결함 메모리 셀을 대치하기 위해 여분 셀군들(14, 16)을 구비하고 있으며, 상기 셀 구획들과 상기 여분셀 군들은 제각기 데이타 버스(18, 20)에 공통연결되어 있으며, 동일 어드레스(Yo∼Yn)에 의해 상기 다수의 셀 구획들의 메모리셀이 동시에 선택되며 또한 선택신호(Ya)에 의해 상기 결함 메모리 셀을 대신하여 상기 여분셀이 선택될수 있는 멀티 비트출력 구조를 갖는 반도체 메모리장치에 있어서, 상기 셀 구획들 중 다수의 결함 메모리셀을 상기 여분 셀군중 대응 여분셀로 대치하기 위해 상기 결함 셀구획에 속하는 상기 데이타버스를 상기 여분셀 군에 속하는 데이타 버스에 선택적으로 연결해주기 위해 상기 데이타버스간에 스위칭 회로들(S1, S2, S3)을 구성해서 되는 것이 특징인 여분셀로 대치 가능한 반도체 메모리 장치.
  2. 제1항에서, 상기 스위칭회로(S1, S2, S3)들은 제1군의 여분셀(14)들과 제2군의 여분셀(16)들에 상응하는 데이타 버스(18, 20)들간에 연결된 제1스위치(S1)와, 제1셀구획(10)과 상기 제1군의 여분셀들에 상응하는 데이타 버스(18)들간에 연결된 제2스위치(S2)와, 그리고 제2셀구획(12)과 상기 제2구획의 여분셀(16)들에 상응하는 데이타 버스(20)들간에 연결된 제3스위치(S3)를 포함하고 있어, 제1군의 여분셀(14)들어 제1셀구획(10)에 연결될때 상기 제1스위치(S1)는 개방되고, 상기 제2스위치(S2)는 폐쇄되며, 제1군의 여분셀(14)들과 제2군의 여분셀(16)들이 상기 제1셀구획(10)에 연결될때, 상기 제1스위치(S1)와 제2스위치(S2)는 폐쇄되고, 상기 제3스위치(S3)는 개방되는 것이 특징인 여분셀로 대치 가능한 반도체 메모리장치.
  3. 제2항에서, 상기 제1, 제2 및 제3스위치(S1, S2, S3)들은 전계효과 트랜지스터에 의해 형성되며, 상기스위칭회로들 각각은 ROM 소자를 포함하는 것이 특징인 여분셀로 대치 가능한 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 ROM 소자들 각각은 전원(VC)과 접지간(GND)간에 연결된 다결정 실리콘에 의해 형성된 휴즈(53a, 54a, 58, 59)와 고저항(51a, 52a, 55, 56)의 직렬회로를 포함하고 있어, 상기 휴즈가 용융될때 상기 전원전압이 상기 전계효과 트랜지스터의 게이트에 인가되어 결국 상기 전계효과 트랜지스터는 온 상태에 있게 되는 것이 특징인 여분셀로 대치 가능한 반도체 메모리 장치.
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