JPH11312395A - ワ―ド線―ビット線―短絡の自動的識別及び除去のための回路装置及び方法 - Google Patents
ワ―ド線―ビット線―短絡の自動的識別及び除去のための回路装置及び方法Info
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- JPH11312395A JPH11312395A JP11084390A JP8439099A JPH11312395A JP H11312395 A JPH11312395 A JP H11312395A JP 11084390 A JP11084390 A JP 11084390A JP 8439099 A JP8439099 A JP 8439099A JP H11312395 A JPH11312395 A JP H11312395A
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】 改善された収率歩留まりを達成すべく、その
ようなエラー誤差発生の際、冗長性の向上が可能である
ようにすること。 【解決手段】 メモリセル装置のワード線−ビット線−
短絡の自動的識別及び除去のための回路装置であって、
前記メモリセル装置は、センサアンプ（ＳＡ）を有し、
また、ビット線（ＢＬ１，ＢＬ２）及び冗長性のビット
線（ＲＢＬ）を有し、ここで、センサアンプ（ＳＡ）
は、前記メモリセル装置を複数のメモリブロックに分割
するように構成されている当該の回路装置において、各
メモリブロック内にて前記センサアンプ（ＳＡ）前に1
つのフューズ（ＦＥ）が設けられていること
ようなエラー誤差発生の際、冗長性の向上が可能である
ようにすること。 【解決手段】 メモリセル装置のワード線−ビット線−
短絡の自動的識別及び除去のための回路装置であって、
前記メモリセル装置は、センサアンプ（ＳＡ）を有し、
また、ビット線（ＢＬ１，ＢＬ２）及び冗長性のビット
線（ＲＢＬ）を有し、ここで、センサアンプ（ＳＡ）
は、前記メモリセル装置を複数のメモリブロックに分割
するように構成されている当該の回路装置において、各
メモリブロック内にて前記センサアンプ（ＳＡ）前に1
つのフューズ（ＦＥ）が設けられていること
Description
【０００１】
【発明の属する技術分野】本発明は、メモリセル装置の
ワード線−ビット線−短絡の自動的識別及び除去のため
の回路装置及び方法であって、前記メモリセル装置は、
センサアンプを有し、また、ビット線及び冗長性のビッ
ト線を有し、ここで、センサアンプは、前記メモリセル
装置を複数のメモリブロックに分割するようにした当該
の回路装置及び方法に関する。
ワード線−ビット線−短絡の自動的識別及び除去のため
の回路装置及び方法であって、前記メモリセル装置は、
センサアンプを有し、また、ビット線及び冗長性のビッ
ト線を有し、ここで、センサアンプは、前記メモリセル
装置を複数のメモリブロックに分割するようにした当該
の回路装置及び方法に関する。
【０００２】
【従来の技術】ワード線−ビット線−短絡は、周知のよ
うにメモリのメモリセル装置内への読込及びそこからの
読出を阻止する。要するに、そのようなワード線−ビッ
ト線−の短絡識別及び除去は、メモリの作動を保証し得
るため重要である。
うにメモリのメモリセル装置内への読込及びそこからの
読出を阻止する。要するに、そのようなワード線−ビッ
ト線−の短絡識別及び除去は、メモリの作動を保証し得
るため重要である。
【０００３】メモリの作製プロセスにて、ワード線及び
ビット線がエラー又は不規則性に基づき相互に接触し合
ったり、又は例えば、導電性の汚れ粒子により低オーム
も接続されたとき斯様なワード線−ビット線−短絡が生
じる。
ビット線がエラー又は不規則性に基づき相互に接触し合
ったり、又は例えば、導電性の汚れ粒子により低オーム
も接続されたとき斯様なワード線−ビット線−短絡が生
じる。
【０００４】ビット線中に分割されたセンサアンプを使
用するメモリの場合、従って、各センサアンプに１つの
ビット線の２つの分岐、又は、２つの異なるビット線が
割り付けられ、メモリセル装置のメモリセルが、全部で
２つの隣接するメモリ領域に細分化される場合、次のこ
とを留意すべきである、即ち或１つのメモリブロックに
てワード線と短絡したワード線の代替補充後でも、当該
のビット線の適正作動が障害を受けることに留意すべき
である：即ち、他方のメモリブロックのビット線の適正
なプリチャージは、一方のメモリブロックにおけるワー
ド線と相応のビット線との間での短絡により阻止され、
その結果一方のメモリブロック内で短絡されたビット線
の相応のメモリセルの適正な読出がもはや可能でない。
用するメモリの場合、従って、各センサアンプに１つの
ビット線の２つの分岐、又は、２つの異なるビット線が
割り付けられ、メモリセル装置のメモリセルが、全部で
２つの隣接するメモリ領域に細分化される場合、次のこ
とを留意すべきである、即ち或１つのメモリブロックに
てワード線と短絡したワード線の代替補充後でも、当該
のビット線の適正作動が障害を受けることに留意すべき
である：即ち、他方のメモリブロックのビット線の適正
なプリチャージは、一方のメモリブロックにおけるワー
ド線と相応のビット線との間での短絡により阻止され、
その結果一方のメモリブロック内で短絡されたビット線
の相応のメモリセルの適正な読出がもはや可能でない。
【０００５】従って、そのような困難性を克服するため
一方のメモリブロックにおけるビット線の欠陥のある分
岐のみならず、ビット線のそれ自体欠陥のない分岐ない
し、他方のメモリブロックにおける１つの異なるビット
線が、両メモリブロックにおける１つの冗長性のビット
線に代替することが行われた；このことにより惹起され
る欠点とするところは、冗長性のため、実際上、唯実際
に欠陥のあるビット線ないしそれの分岐がそれぞれのメ
モリブロックにて代替しなければならない場合の２倍の
ビット線と用意しなければならないことである。換言す
れば、要するに存在している、ないし、現存のメモリセ
ル装置の冗長性は、−ワード線−ビット線−短絡の発生
に関しては−分割されたセンサアンプ使用のもとで次の
ようにすれば係数２だけ、ないし、１／２に低減され
る、即ち、両メモリブロックにおける実際に短絡により
障害を受けたビット線に着目、ないし、考察するように
すれば係数２だけ、ないし、１／２に低減されるのであ
る。
一方のメモリブロックにおけるビット線の欠陥のある分
岐のみならず、ビット線のそれ自体欠陥のない分岐ない
し、他方のメモリブロックにおける１つの異なるビット
線が、両メモリブロックにおける１つの冗長性のビット
線に代替することが行われた；このことにより惹起され
る欠点とするところは、冗長性のため、実際上、唯実際
に欠陥のあるビット線ないしそれの分岐がそれぞれのメ
モリブロックにて代替しなければならない場合の２倍の
ビット線と用意しなければならないことである。換言す
れば、要するに存在している、ないし、現存のメモリセ
ル装置の冗長性は、−ワード線−ビット線−短絡の発生
に関しては−分割されたセンサアンプ使用のもとで次の
ようにすれば係数２だけ、ないし、１／２に低減され
る、即ち、両メモリブロックにおける実際に短絡により
障害を受けたビット線に着目、ないし、考察するように
すれば係数２だけ、ないし、１／２に低減されるのであ
る。
【０００６】
【発明が解決しようとする課題】従って、本発明の課題
とすることろは改善された収率歩留まりを達成すべく、
そのようなエラー誤差発生の際、冗長性の向上が可能で
あるようにするワード線−ビット線−短絡の自動的識別
及び除去のための回路装置を提供することにある。
とすることろは改善された収率歩留まりを達成すべく、
そのようなエラー誤差発生の際、冗長性の向上が可能で
あるようにするワード線−ビット線−短絡の自動的識別
及び除去のための回路装置を提供することにある。
【０００７】
【課題を解決するための手段】前記課題は、請求項１な
いし４の上位概念による回路装置ないし方法において、
それらの請求項のそれぞれの特徴事項を成す構成要件に
より解決される。
いし４の上位概念による回路装置ないし方法において、
それらの請求項のそれぞれの特徴事項を成す構成要件に
より解決される。
【０００８】要するに、本発明では、各メモリブロック
内にて前記センサアンプ前に1つのフューズが設けられ
ており、前記フューズは、テストモードにて、作動さ
れ、その結果短絡されたビット線は、相応のメモリブロ
ックから切り離されるようにしたのである。他方のメモ
リブロックにおける相応のビット線の分岐は、適正な作
動を行い得、その結果、ここでは冗長性のあるビット線
による代替は不要となる。つまり、ビット線の冗長性の
フレキシビリティ、融通性は完全に維持される。それと
いうのは、短絡されたビット線が、テストモードにてそ
れのフューズの作動によりセンサアンプから切り離され
得るからである。従って、そのような切り離されたビッ
ト線のみをそれぞれのメモリブロックにて冗長性ビット
線により置換しさえすればよい。
内にて前記センサアンプ前に1つのフューズが設けられ
ており、前記フューズは、テストモードにて、作動さ
れ、その結果短絡されたビット線は、相応のメモリブロ
ックから切り離されるようにしたのである。他方のメモ
リブロックにおける相応のビット線の分岐は、適正な作
動を行い得、その結果、ここでは冗長性のあるビット線
による代替は不要となる。つまり、ビット線の冗長性の
フレキシビリティ、融通性は完全に維持される。それと
いうのは、短絡されたビット線が、テストモードにてそ
れのフューズの作動によりセンサアンプから切り離され
得るからである。従って、そのような切り離されたビッ
ト線のみをそれぞれのメモリブロックにて冗長性ビット
線により置換しさえすればよい。
【０００９】それにより、本発明は、係数２の、ない
し、２倍のオーダの冗長性の著しい簡単化を可能にす
る；ワード線−ビット線−短絡により障害を受けたビッ
ト線を置換するのに、唯半分の冗長性のビット線を用意
しさえすればよい。代替選択的に他のエラー誤りを除去
するための“節減された”冗長性のビット線を利用する
ことも可能であり、それにより、収率、歩留まりが改善
される。
し、２倍のオーダの冗長性の著しい簡単化を可能にす
る；ワード線−ビット線−短絡により障害を受けたビッ
ト線を置換するのに、唯半分の冗長性のビット線を用意
しさえすればよい。代替選択的に他のエラー誤りを除去
するための“節減された”冗長性のビット線を利用する
ことも可能であり、それにより、収率、歩留まりが改善
される。
【００１０】テストモード中のビット線におけるそれぞ
れのフューズの作動を種々の態様で行い得る：而して、
それぞれのフューズとセンサアンプとの間にフューズの
作動のためのトランジスタを設けることが可能である。
テストモード中、ワード線は、相次いで作動され、そし
て、ビット線は、センサアンプ内に設けられたプリチャ
ージ及びＭｕｘｉｎｇトランジスタの遮断を介して相互
に分離される。換言すれば、ビット線は、センサアンプ
を介して分離されており、その結果一方のメモリブロッ
クにおける同じビット線の１つの分岐が他方のメモリブ
ロックにおける同じビット線の他方の分岐から分離され
る。作動されたビット線と１つのビット線分岐との間に
短絡が存在生起すると、当該のビット線分岐は、ほぼ同
じ高い電位をとる。前記ビット線分岐が該ビット線分岐
のフューズとセンサアンプとの間に位置するトランジス
タを介して相応の低い電位へ引き寄せられると、前記ビ
ット線分岐のフューズが作動され、そして、このビット
線分岐は、センサアンプから分離される。
れのフューズの作動を種々の態様で行い得る：而して、
それぞれのフューズとセンサアンプとの間にフューズの
作動のためのトランジスタを設けることが可能である。
テストモード中、ワード線は、相次いで作動され、そし
て、ビット線は、センサアンプ内に設けられたプリチャ
ージ及びＭｕｘｉｎｇトランジスタの遮断を介して相互
に分離される。換言すれば、ビット線は、センサアンプ
を介して分離されており、その結果一方のメモリブロッ
クにおける同じビット線の１つの分岐が他方のメモリブ
ロックにおける同じビット線の他方の分岐から分離され
る。作動されたビット線と１つのビット線分岐との間に
短絡が存在生起すると、当該のビット線分岐は、ほぼ同
じ高い電位をとる。前記ビット線分岐が該ビット線分岐
のフューズとセンサアンプとの間に位置するトランジス
タを介して相応の低い電位へ引き寄せられると、前記ビ
ット線分岐のフューズが作動され、そして、このビット
線分岐は、センサアンプから分離される。
【００１１】それにより、短絡されたビット線分岐は、
同じビット線の他方の分岐の作動、又は、異なるビット
線にもはや障害を及ぼすことがなく、その結果前記の他
方の分岐と冗長性のあるビット線により置換する必要が
ない。要するに、一方のメモリブロックにおけるビット
線の欠陥のある分岐のみを、１つの冗長性のあるビット
線で置換すれば事足りる。
同じビット線の他方の分岐の作動、又は、異なるビット
線にもはや障害を及ぼすことがなく、その結果前記の他
方の分岐と冗長性のあるビット線により置換する必要が
ない。要するに、一方のメモリブロックにおけるビット
線の欠陥のある分岐のみを、１つの冗長性のあるビット
線で置換すれば事足りる。
【００１２】フューズとセンサアンプとの間に位置する
トランジスタを必ずしも設ける必要がない。即ち、場合
により、通常の書込区間を使用することも可能である；
このために書込サイクルにて低い〔ゼロ〕電圧がセンサ
アンプに印加され、及び／又は同時にワード線に高い電
圧を加える。短絡されたワード線に対して生じている電
圧差により、テストモード中相応のフューズが分離され
る。
トランジスタを必ずしも設ける必要がない。即ち、場合
により、通常の書込区間を使用することも可能である；
このために書込サイクルにて低い〔ゼロ〕電圧がセンサ
アンプに印加され、及び／又は同時にワード線に高い電
圧を加える。短絡されたワード線に対して生じている電
圧差により、テストモード中相応のフューズが分離され
る。
【００１３】
【外１】
【００１４】
【外２】
【００１５】
【外３】
【００１６】
【外４】
【００１７】
【外５】
【００１８】本発明は、上述のように、それぞれのビッ
ト線中にフューズを設けることにより簡単な手法で対処
する手段を実現、創出するものである。
ト線中にフューズを設けることにより簡単な手法で対処
する手段を実現、創出するものである。
【００１９】次に図を用いて本発明を説明する。
【００２０】
【実施例】図１には、相対応する部分には図２における
と同じ参照符号を付してある。
と同じ参照符号を付してある。
【００２１】図１は、１つのワード線ＷＬを示し、この
ワード線ＷＬでは、クロス交差ポイント１にてビット線
ＢＬ１，ＢＬ２との短絡が生じる。ワード線ＷＬは、例
えば、図２のワード線ＷＬ１に対応し、一方、ビット線
ＢＬ１，ＢＬ２は、図２のビット線ＢＬ１，ＢＬ２に対
応せしめられるべきである。斯様な短絡が生じると、セ
ンサアンプＳＡの“左側”の、ビット線ＢＬ１，ＢＬ２
のビット線分岐のビット線（ＢＬ１）のみならず、セン
サアンプＳＡの“右側”の、ビット線ＢＬ１，ＢＬ２の
分岐（ＢＬ２）も上述のように障害を受ける。換言すれ
ば、両メモリブロックのビット線が障害を受けている。
再度注記すべきことにはビット線ＢＬ１，ＢＬ２が同一
のビット線の２つの分岐又は２つの異なるビット線であ
り得る。
ワード線ＷＬでは、クロス交差ポイント１にてビット線
ＢＬ１，ＢＬ２との短絡が生じる。ワード線ＷＬは、例
えば、図２のワード線ＷＬ１に対応し、一方、ビット線
ＢＬ１，ＢＬ２は、図２のビット線ＢＬ１，ＢＬ２に対
応せしめられるべきである。斯様な短絡が生じると、セ
ンサアンプＳＡの“左側”の、ビット線ＢＬ１，ＢＬ２
のビット線分岐のビット線（ＢＬ１）のみならず、セン
サアンプＳＡの“右側”の、ビット線ＢＬ１，ＢＬ２の
分岐（ＢＬ２）も上述のように障害を受ける。換言すれ
ば、両メモリブロックのビット線が障害を受けている。
再度注記すべきことにはビット線ＢＬ１，ＢＬ２が同一
のビット線の２つの分岐又は２つの異なるビット線であ
り得る。
【００２２】
【外６】
【００２３】テストモード中、ワード線ＷＬは、相次い
で作動され、そして、ビット線ＢＬ１，ＢＬ２は、セン
サアンプＳＡにてプリチャージ−及びＭｕｘｉｎｇトラ
ンジスタの遮断を介して相互に分離され、切り離され
る。換言すれば、図１及び図２において、１つの作動さ
れたワード線ＷＬと１つのビット線ＢＬ１との間に短絡
が生じると、そのビット線ＢＬ１は、短絡の故にワード
線ＷＬのほぼ高い電位をとる。この状態において、ビッ
ト線ＢＬ１が、フューズＦＥとセンサアンプＳＡとの間
で分岐したトランジスタＴ１を介して、相応の低い電位
に引き寄せられると、フューズＦＥは作動され、その結
果ビット線ＢＬ１の相応の分岐が、センサアンプＳＡか
ら分離される。この分離を可能にするため、トランジス
タＴ１は、それのゲートにて、相応の信号ＴＭＷＬＢＬ
を介してオン投入され、その結果低い電位が、トランジ
スタＴ１のソースドレイン区間を介して、フューズＦＥ
とセンサアンプＳＡとの間のノード結合点へ達する。
で作動され、そして、ビット線ＢＬ１，ＢＬ２は、セン
サアンプＳＡにてプリチャージ−及びＭｕｘｉｎｇトラ
ンジスタの遮断を介して相互に分離され、切り離され
る。換言すれば、図１及び図２において、１つの作動さ
れたワード線ＷＬと１つのビット線ＢＬ１との間に短絡
が生じると、そのビット線ＢＬ１は、短絡の故にワード
線ＷＬのほぼ高い電位をとる。この状態において、ビッ
ト線ＢＬ１が、フューズＦＥとセンサアンプＳＡとの間
で分岐したトランジスタＴ１を介して、相応の低い電位
に引き寄せられると、フューズＦＥは作動され、その結
果ビット線ＢＬ１の相応の分岐が、センサアンプＳＡか
ら分離される。この分離を可能にするため、トランジス
タＴ１は、それのゲートにて、相応の信号ＴＭＷＬＢＬ
を介してオン投入され、その結果低い電位が、トランジ
スタＴ１のソースドレイン区間を介して、フューズＦＥ
とセンサアンプＳＡとの間のノード結合点へ達する。
【００２４】場合により、トランジスタＴ１を省くこと
もできる。この場合において、低い“特別な電圧”が書
込サイクルにてセンサアンプＳＡへ印加され、一方、相
応に高い電圧が、ワード線ＷＬに供給される。前記の
“特別な電圧”と高い電圧との間の電圧差が十分大であ
る場合、ワード線ＷＬとビット線ＢＬ１との間での短絡
が起こると、フューズＦＥは切り離される。
もできる。この場合において、低い“特別な電圧”が書
込サイクルにてセンサアンプＳＡへ印加され、一方、相
応に高い電圧が、ワード線ＷＬに供給される。前記の
“特別な電圧”と高い電圧との間の電圧差が十分大であ
る場合、ワード線ＷＬとビット線ＢＬ１との間での短絡
が起こると、フューズＦＥは切り離される。
【００２５】本発明により実現可能になる装置ないし方
法により、テストモードにて相次いでワード線が作動さ
れ、ビット線が、プリチャージ及びＭｕｘｉｎｇトラン
ジスタの遮断を介して分離可能、切り離し得るものであ
る。１つの作動されたワード線と１つのビット線との間
で短絡が起こると、当該のビット線は、テストモードに
てワード線のほぼ高い電位をとる。この場合において、
ビット線ないに設けられたフューズが作動されて、それ
により、短絡されたビット線ないしそれの分岐をセンサ
アンプから分離する。
法により、テストモードにて相次いでワード線が作動さ
れ、ビット線が、プリチャージ及びＭｕｘｉｎｇトラン
ジスタの遮断を介して分離可能、切り離し得るものであ
る。１つの作動されたワード線と１つのビット線との間
で短絡が起こると、当該のビット線は、テストモードに
てワード線のほぼ高い電位をとる。この場合において、
ビット線ないに設けられたフューズが作動されて、それ
により、短絡されたビット線ないしそれの分岐をセンサ
アンプから分離する。
【００２６】それにより、設けられるべき冗長性のある
ビット線の数を著しく低減できる。代替選択的に他のエ
ラー誤りの除去のため“節減された”冗長性経路を利用
し、それにより、全体的に収率、歩留まりを向上させる
ことも可能である。
ビット線の数を著しく低減できる。代替選択的に他のエ
ラー誤りの除去のため“節減された”冗長性経路を利用
し、それにより、全体的に収率、歩留まりを向上させる
ことも可能である。
【００２７】
【発明の効果】本発明によれば、改善された収率歩留ま
りを達成すべく、そのようなエラー誤差発生の際、冗長
性の向上が可能であるようにするワード線−ビット線−
短絡の自動的識別及び除去のための回路装置を実現こと
ができるという効果が奏される。
りを達成すべく、そのようなエラー誤差発生の際、冗長
性の向上が可能であるようにするワード線−ビット線−
短絡の自動的識別及び除去のための回路装置を実現こと
ができるという効果が奏される。
【図１】本発明の説明のための１つのビット線及び１つ
のワード線を有する接続構成の概略図。
のワード線を有する接続構成の概略図。
【図２】現存の回路装置の接続構成の概略図。
ＢＬ１ クロス交差ポイント、個所 ＢＬ２ ビット線
【外７】 ＲＢＬ 冗長性ビット線 ＳＡ センサアンプ Ｔ１ トランジスタ ＷＬ１ ワード線 ＷＬ２ ワード線 ＷＬ３ ワード線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ディーター ヘルレ ドイツ連邦共和国 ミュンヘン シュリー アゼーシュトラーセ ３
Claims (6)
- 【請求項１】 メモリセル装置のワード線−ビット線−
短絡の自動的識別及び除去のための回路装置であって、
前記メモリセル装置は、センサアンプ（ＳＡ）を有し、
また、ビット線（ＢＬ１，ＢＬ２）及び冗長性のビット
線（ＲＢＬ）を有し、ここで、センサアンプ（ＳＡ）
は、前記メモリセル装置を複数のメモリブロックに分割
するように構成されている当該の回路装置において、 各メモリブロック内にて前記センサアンプ（ＳＡ）前に
1つのフューズ（ＦＥ）が設けられていることを特徴と
するワード線−ビット線−短絡の自動的識別及び除去の
ための回路装置。 - 【請求項２】 フューズ（ＦＥ）とセンサアンプ（Ｓ
Ａ）との間にフューズ（ＦＥ）の作動のためのトランジ
スタ（Ｔ１）が設けられていることを特徴とする請求項
１記載の回路装置。 - 【請求項３】 センサアンプ（ＳＡ）への特別な電圧の
印加及び／又はワード線（ＷＬ）への過大の電圧の印加
により、フューズ（ＦＥ）は、作動されるように構成さ
れていることを特徴とする請求項１記載の回路装置。 - 【請求項４】 メモリセル装置のワード線−ビット線−
短絡の自動的識別及び除去のための方法であって、前記
メモリセル装置は、センサアンプ（ＳＡ）を有し、ま
た、ビット線（ＢＬ１，ＢＬ２）及び冗長性のビット線
（ＲＢＬ）を有し、ここで、センサアンプ（ＳＡ）は、
前記メモリセル装置を複数のメモリブロックに分割する
ようにした当該の方法において、 テストモードにて、ビット線（ＢＬ１，ＢＬ２）は、ワ
ード線（ＷＬ）との短絡と共にフューズ（ＦＥ）の作動
により切り離されるようにしたことを特徴とするワード
線−ビット線−短絡の自動的識別及び除去のための方
法。 - 【請求項５】 フューズ（ＦＥ）の作動が、該フューズ
（ＦＥ）とセンサアンプ（ＳＡ）との間での電圧供給に
より行われるようにしたことを特徴とする請求項４記載
の方法。 - 【請求項６】 フューズ（ＦＥ）の作動が、ワード線
（ＷＬ）とビット線（ＢＬ１，ＢＬ２）との間での相応
の電圧差を以ての電圧の供給により行われるようにした
ことを特徴とする請求項４記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19813504.1 | 1998-03-26 | ||
| DE19813504A DE19813504A1 (de) | 1998-03-26 | 1998-03-26 | Schaltungsanordnung und Verfahren zur automatischen Erkennung und Beseitigung von Wortleitungs-Bitleitungs-Kurzschlüssen |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11312395A true JPH11312395A (ja) | 1999-11-09 |
Family
ID=7862509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11084390A Withdrawn JPH11312395A (ja) | 1998-03-26 | 1999-03-26 | ワ―ド線―ビット線―短絡の自動的識別及び除去のための回路装置及び方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6125066A (ja) |
| EP (1) | EP0965995B1 (ja) |
| JP (1) | JPH11312395A (ja) |
| KR (1) | KR100319134B1 (ja) |
| CN (1) | CN1132192C (ja) |
| DE (2) | DE19813504A1 (ja) |
| TW (1) | TW448448B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7688659B2 (en) | 2007-08-08 | 2010-03-30 | Fujitsu Microelectronics Limited | Semiconductor memory capable of testing a failure before programming a fuse circuit and method thereof |
| JP2012533143A (ja) * | 2009-07-13 | 2012-12-20 | シーゲイト テクノロジー エルエルシー | 不揮発性メモリセルの階層的クロスポイントアレイ |
Families Citing this family (6)
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