KR0180282B1 - 불량메모리셀로부터의 누설 전류를 억제가능하게 한 용장기능을 가지는 반도체 기억장치 - Google Patents

Abstract

판독, 기록동작에 있어서는, 불량메모리셀(200)이 존재하는 비트선쌍군(100)은, 스페어비트선쌍군(104)로 치환된다.

비트선 이퀄라이스회로(14) 및 센스앰프의 전원공급배선(S2P, S2N)에의 프리차지 전위의 공급은, 상기 비트선쌍군마다 접지되어 있는 배선 L_BLn에 의해 행하여 지고 있다.

상기 치환을 행하는 사이에, 퓨스소자(28)에 의해, 비트선 쌍군(100)에의 프리차지 전위의 공급은 컷된다.

Description

불량메모리셀로부터의 누설 전류를 억제가능하게 한 용장기능을 가지는 반도체 기억장치

제1도는 본 발명의 제1의 실시예를 표시하는 개략블록도.

제2도는 제1 실시예의 동작을 설명하기 위한 타이밍챠트.

제3도는 본 발명의 제2의 실시예를 표시하는 개략블록도.

제4도는 제2실시예의 동작을 표시하는 타이밍챠트.

제5도는 본 발명의 제3의 실시예를 표시하는 개략블록도.

제6도는 제3실시예의 동작을 표시하는 타이밍챠트.

제7도는 본 발명의 제4의 실시예를 표시하는 개략블록도.

제8도는 본 발명의 제5의 실시예를 표시하는 개략블록도.

제9도는 제5실시예의 동작을 표시하는 타이밍챠트.

제10도는 본 발명의 제6의 실시예를 표시하는 개략블록도.

제11도는 제6실시예의 동작을 표시하는 타이밍챠트.

제12도는 본 발명의 제7의 실시예를 표시하는 개략블록도.

제13도는 본 발명의 제8의 실시예를 표시하는 개략블록도.

제14도는 제8실시예의 동작을 표시하는 타이밍챠트.

제15도는 본 발명의 제9의 실시예를 표시하는 개략블록도.

제16도는 본 발명의 제10의 실시예를 표시하는 개략블록도.

제17도는 제10의 실시예의 동작을 표시하는 타이밍챠트.

제18도는 종전의 다이나믹형 반도체 기억장치를 표시하는 개략블록도.

제19도는 종전의 다이나믹형 반도체 기억장치의 동작을 표시하는 타이밍 챠트.

본 발명은 용장회로(冗長回路)를 포함한 반도체 기억장치 및 그 동작방법에 관한 것이다.

반도체 기억장치, 특히 다이나믹형 RAM(DRAM)의 고집적회로가 진행함에 따라, 대기동작시의 소비전력은 증가해가는 경향에 있다.

특히, DRAM에서는 대기중에도 기억정보의 재판독, 재기록을 행하므로서 기억정보를 유지하고 있어서, 원리적으로도 대기중의 소비전력의 저감에는 한계가 있다.

그러나, 예를들면 DRAM을 대량으로 사용하는 시스템에 있어서는, 이 대기중의 소비전력을 조금이라도 감소시키는 것이 필수의 과제다.

한편, 고집적화에 따라 필요적으로, 메모리셀에서의 결함의 발생빈도도 증가한다.

이와같은 메모리셀의 결함에 의해 불량이 발생했을 경우, 일반적으로, 결함 메모리셀의 존재하는 메모리셀열등을 예비의 메모리셀열등과 치환하는 소위 용장회로에 의한 구제가 행하여진다.

이 치환에 의한, 메모리셀의 데이터의 판독, 기록등의 기본동작은 문제없이 행하여진다.

그러나, 해당 불량을 용장회로로 구제해도, 불량부의 리크패스는 여전히 존재한다.

따라서, 이 점에서도 DRAM등의 대기중의 소비전력은 증가하고 마는 결과가 된다.

이상의 사정을 종전의 DRAM의 구성을 표시하는 제18도에 의해, 더욱더 상세하게 설명한다.

먼저, 각 구성부분의 동작을 간단히 설명한다.

Y어드레스비교회로(38)에는, 사전에 테스트시에 불량비트의 존재로 판명한 어드레스가, 퓨즈회로등의 불휘발성 메모리에 의해 기억되고 있다.

외부로부터의 어드레스신호(40)은, 상기 불량비트의 존재하는 어드레스와 일치하지 않는 경우는, 예를들면, 칼럼선택선 드라이브회로(34)가 활성화되며, 칼럼선택선(이하 CS선)(24)가 H레벨이 된다.

비트서쌍군 단위(102)의 I/O게이트(19)(비트선쌍군단위 100중의 I/O게이트(18)에 상당)등에 의해, 비트선쌍 BL3, /BL3등이, 데이터 입출력선(20)과 접속된다.

비트선쌍 BL3, /BL3등의 전위차는, 사전에 그것들에게 접속되며, 도시하지 않는 워드선의 신호에 의해 선택된 메모리셀의 기억정보에 대응하여, 센스앰프(17)등이 증폭하고 있다.

이상의 동작으로 상기 메모리셀의 정보가 외부로 판독된다.

한편에서는, 가령 비트선 BL1에 GND레벨과의 사이의 쇼트부분(200)이 존재하며는, 이 비트선에 접속되는 메모리셀의 판독, 기록동작은 불능하게 된다.

이 경우, 이 불량이 생긴 비트선은 예비의 비트선과 치환된다.

일반적으로, 비트선단위로 치환되는 것이 아니고, CS선에서 선택되는 비트선쌍군단위로 치환이 행하여 진다.

결국, 이 불량이 생긴 비트선 BL1이 속하는 비트선쌍군 단위(100)에 대응하는 CS선(22)의 어드레스가, Y어드레스 비교회로(38)에 사전에 프로그램된다.

외부로부터의 어드레스 신호(40)은, 이 프로그램된 불량어드레스와 Y어드레스비교회로(38)에 의해 비교된다.

양자가 일치하는 경우, 스페어칼럼 데코더가 활성화하는 신호(SE신호)가 CS선 드라이브회로(36)에 입력되며, 스페어비트선 스페어BL1, 스페어/BL1등으로 된 비트선쌍군단위(104)가 선택된다.

동시에 불량비트선 BL1을 가진 CS선을 비활성화하는 신호(NED신호)가, CS선 드라이브회로(32)에 입력된다.

따라서, 불량비트의 치환이 행하여져, 메모리셀의 기본동작에는 문제가 없어진다.

그러나, 비트선쌍은 메모리셀의 정보에 응해서 센스앰프(16)이 증폭동작을 개시하기 전에, 예를들면, 미국특허 제4663584호에도 개시되어 있는 거와 같이, 칩내부의 비트선 전위발생회로(도시하지 않음)에 의해 공급되는 전위에 V_BL에 프리차지되어있다.

여기서, 전위 V_BL는, 일반적으로는 전원(2)로부터 공급되는 전위를 V_CC로 할 때, 1/2V_CC가 되도록 설정된다.

단 V_BL의 값은 반드시 1/2V_CC에는 한정되지 않고, 임의의 값으로 하는 것이 가능하다.

또, 스위칭 트랜지스터(10)을 통해서 전원(2)와 접속하는, 센스앰프에의 제1의 전원공급선 S2P 및 스위칭 트랜지스터(12)를 통해서 접지나 접속한다. 센스앰프에의 제2의 전원공급선 S2N(이하, 양자를 총칭하여 S2선이라 부른다)도, 비트선쌍과 마찬가지로 프리차지된다.

따라서, 쇼트부분(200)의 존재로, 비트선전위 발생회로의 전위공급선에서, 비트선쌍 BL1, /BL1을 공통으로 전위 V_BL로 하는 비트선 이퀄라이스회로(14)를 지나, 비트선 BL1을 경유하여 전류가 누설하는 제1의 누설패스(202)와, S2선을 공통으로 전위 V_BL로 하는 S2선 이퀄라이스회로(8)에서, S2선 및 센스앰프(16), 비트선 BL1을 경유하여 전류가 누설하는 제2의 리크패스(204)가 발생한다.

그 결과, 메모리셀부에서의 실제의 대기전류가 증대하고 마는 문제가 발생한다.

또, 전위 V_BL가 설계치보다도 낮게 되므로서, V_BL에 대한 동작마진이 현저하게 저하한다는 문제도 있다.

이점을, 제19도의 종전의 DRAM의 동작의 타이밍 챠트에 의해 설명한다.

먼저, 시각 t₀에 있어서는, 비트선쌍의 본래 모두, 전위 V_BL에 프리차지되어 있다.

그러나, 불량비트의 존재하는 비트선쌍 BL1, /BL1의 전위는, 전위 V_BL(=1/2V_CC)보다도 리크전류 때문에 저하한다.

또, 센스앰프의 S2선도, 리크 전류에 의해 프리차지전압 V_BL보다도 저하한다.

여기서 주의하지 않으면 안되는 것은, 이 S2선의 전위저하는, S2선에 공통으로 접속하는 모든 센스앰프의 동작에 영향을 주는 일이다.

행어드레스 스트로브신호/RAS가, 시각 t2에 있어서, H에서 L가 되며는 내부신호 BLEQ가 시각 t₃에 있어서 H에서 L로 되며, 비트선쌍은 전기적으로 분리된다.

마찬가지로, S2선의 쌍도 S2선 이퀄라이스회로(8)이 오프상태로 되어, 전기적으로 분리된다.

그후, 시각 t₅에 있어서 신호/SOP 및 SON에 의해, 스위칭 트랜지스터(10) 및 (12)가 각각 온상태가 되며, 센스앰프(16)이 활성화한다.

그 결과, 비트선쌍 BL1, /BL1 및 스페어 BL1, 스페어 /BL1의 전위는, 그들의 각각에 대응하여 선택되어 있는 메모리셀의 기억정보에 응해서, 한편이 전위 V_CC에, 타편의 접지전위로 변화한다.

신호 NED 및 신호 SE가, 시각 t₈로 L에서H가 되며, CS1선(22)는 비활성상태 그대로인 것에 대하여, 스페어 CS선(26)이 활성화되어, 데이터 입출력선(I/O선)(20)에 데이터가 출력된다.

그리고 나서, 시각 t₁₂에 있어서, /RAS 신호가 L에서 H가 되며, 시각 t₁₃에 있어서의 BLEQ신호는 L에서 H가 된다.

동시에, 신호 /SOP 및 SON에 의해 센스 앰프는 비활성상태가 된다.

BLEQ신호에 의해, 비트선쌍은 다시 전위 V_BL에 프리차지된다.

그러나, 비트선쌍 BL1, /BL1의 전위는 누설전류에 의해 저하하며, S2선의 전위도 저하해간다.

이상과 같이, 리크전류 때문에 센스앰프가 활성화되는 직전의 S2선의 전위는 V_BL(1/2V_CC)보다도 저하하고 있게 되는 것이다.

이 때문에, 생기는 V_BL마진의 저하는, 근래에서는 메모리의 대용량화 공히 더구나 심각한 문제가 된다.

즉, 메모리의 대용량화와 함께 디바이스도 미세화하며, 신뢰성등의 관점에서 전원전압의 저전압화가 필요하게 되었다.

이 때문에, 본래 저전압화에 의한 V_BL마진의 저하가 문제인 것을 합하여 리크패스에 의한 V_BL의 저하에 의해, 더구나 V_BL마진이 저하한다는 결과가 되기 때문이다.

이상과 같이, 종전의 반도체 기억장치에서는, 불량부의 리크 전류 때문에, 메모리셀부의 실제의 대기 전류가 증대하는 동시에, 전위 V_BL에 대한 동작마진이 저하한다는 문제가 있었다.

본 발명의 목적은, 대기시의 소비전력을 저감할 수 있는 반도체 기억장치 및 그 동작방법을 제공하는 일이다.

본 발명의 다른 목적은, 메모리셀부에 불량이 있다해도, 그 불량에 의해 프리차지 시에서의 비트선 전위나 센스앰프의 S2선의 전위의 저하를 방지할 수 있는 반도체 기억장치 및 그 동작방법을 제공하는 것이다.

본 발명을 요약하며는 일정수의 메모리셀열 또는 일정수의 메모리셀행을 단위로 하여 기억정보의 판독/기록이 행하여지는 복수의 메모리셀을 포함하는 메모리셀어레이를 구비하고, 상기 메모리셀 어레이중, 복수개의 상기 판독/기록의 단위가 정규의 메모리셀 어레이를 구성하고, 또한, 상기 정규의 메모리셀 어레이중에 불량메모리셀이 존재하는 경우에,

상기 메모리셀 어레이중, 최소한 하나의 상기 판독/기록의 단위가, 해당하는 판독/기록의 단위를 치환하는 예비의 메모리셀 어레이를 구성하는 반도체 기억장치에 있어서, 제1의 전원과, 제2의 전원과 복수의 비트선과, 복수의 센스앰프와, 제3의 전원과, 복수의 전원배선과, 복수의 제1의 스위치 회로와, 복수의 제2의 스위치 회로를 구비한다.

제1의 전원은, 기억정보의 제1의 론리레벨에 대응하는 제1의 전위를 공급한다.

제2의 전원은, 기억정보의 제2의 론리레벨에 대응하는 제2의 전위를 공급한다.

복수의 비트선의 각각은, 메모리셀의 최소한 하나와 접속된다.

보수의 센스앰프의 각각은 비트선과 접속되며, 메모리셀의 기억정보에 응해서 제1의 전위 또는 제2의 전위를 출력한다.

센스앰프는, 제1의 전위가 공급되는 제1의 전원입력단과 제2의 전위가 공급된다.

제2의 전원입력단과를 포함한다.

제3의 전원은, 제3의 전위를 공급한다.

복수의 전원배선은, 메모리셀 어레이 판독/기록의 단위가 각각에 제3의 전위를 공급한다.

복수의 제1의 스위치 회로는, 외부로부터의 제어신호에 응해서 메모리셀의 기억정보의 판독/기록 동작개시전에, 비트선의 각각 및 센스앰프의 제1 및 제2의 전원입력단의 각각과, 복수의 전원배선으로부터 공급되는 제3의 전위와의 결합을 개폐한다.

복수의 제2의 스위치회로는 복수의 전원배선과, 대응하는 복수의 판독/기록의 단위과의 사이에 접속을, 각각 별개 또한 불휘발적으로 설정할 수 있다.

본 발명의 다른 국면에 따르면, 일정수의 메모리셀 열 또는 일정의 메모리셀 행을 단위로 하여 정보의 판독/기록이 행하여지는 복수의 메모리셀을 포함하는 메모리셀 어레이를 구비하며, 상기 메모리셀 어레이중, 복수개의 상기 판독/기록의 단위가 정규의 메모리셀 어레이를 구성하며, 또한, 상기 정규의 메모리셀 어레이중에 불량메모리셀이 존재하는 경우에, 상기 메모리 어레이중, 적어도 한 개의 상기 판독/기록단위가, 해당하는 판독/기록단위를 치환하는 예비메모리셀 어레이를 구성하는 반도체 기억장치에 있어서, 제1의 전원과 제2의 전원과, 배선의 쌍과 제1의 스위치회로와, 제2의 스위치 회로를 구비한다.

제1의 전원은 기억정보의 제1의 론리레벨에 대응하는 제1의 전위를 공급한다.

제2의 전원은, 기억정보의 제2의 론리레벨에 대응하는 제2의 전위를 공급한다.

배선의 쌍은, 메모리열 또는 메모리셀행의 단위중에 최소한 한 개 존재하며, 기억정보의 판독/기록동작의 개시전에 있어서, 제1의 전위와 제2의 전위와의 중간의 제3의 전위로 유지되며, 메모리셀과 전기적으로 접속할 수 있다.

제1의 스위치회로는, 배선의 쌍이 각각에 대해서 설치되며, 외부로부터의 제어신호에 응해서, 배선이 쌍의 한쪽을 제1의 전위로, 다른쪽을 제2의 전위로 하는 제1의 상태와, 배선의 쌍을 전기적으로 부유상태로 하는 제2의 상태와를 전환한다.

제2의 스위치 회로는, 배선의 쌍마다 설치되어, 배선의 쌍의 사이의 접속을 개폐한다.

따라서 본 발명의 주된 이점은, 불량 메모리셀이 존재하며, 누설 전류가 발생하고 있는 메모리셀열 또는 메모리셀행의 판독/기록단위에 대해서, 제3의 전위를 공급하고 있는 전원배선은, 상기 판독/기록의 단위와의 접속을 제2의 스위치 수단에 의해 컷된다.

이 때문에, 대기상태에서의 전류의 증가를 억제할 수 있는 것이다.

본 발명의 다른 이점은 이하와 같다.

즉, 메모리셀열 혹은 메모리셀행의 판독/기록의 단위 중에, 적어도 한쌍 존재하는 배선쌍은, 그 한쪽이 제1전위이며, 다른쪽이 제2의 전위인 상태로 전기적으로 부유상태가 된다.

상기 배선의 쌍은 전기적으로 부유상태 그대로, 제2의 스위치수단에 의해 양자가 접속되는 것으로 제3의 전위로 변화한다.

따라서 제3의 전위를 발생하는 전원이 불필요할 뿐만 아니라, 제3의 전위의 전원에서 불량메모리셀의 쇼트부분을 통해서 리크해 가는 전류도 존재하지 않으므로, 대기시의 소비전류의 증가도 억제된다.

[실시예]

제1도는, 본 발명의 제1의 실시예의 DRAM의 요부개략블록도이다.

도면중, 종전예의 제18도와 동일부호는 동일한 구성요소를 표시한다.

종전예와 틀리는 점은, 비트선 및 센스앰프의 S2선의 프리차지전위 V_BL를 공급하는 전원선 V_BL1, V_BL, …, V_BLS를, 비트선쌍군 단위마다 CS선과 평행하게 배치하고 있는 일이다.

이 프리차지 전위전원선들과, 대응하는 메모리셀 어레이 부는, 각각 불휘발성의 스위치수단, 예를들면 퓨즈소자에 의해 접속되어 있다.

또한, S2선은, 불량비트가 존재하는 경우에 치환이 행하여지는 단위이며, 비트선쌍군 단위(100, 102, 104)등마다 분리되어 있다.

그 각각에는, S2선쌍의 사이의 접속을 개폐하는 S2선 이퀄라이스회로 S2-EQ가 설치되어 있다.

여기서, 예를들면 비트선쌍 단위 100중의 비트선BL1에 접속하는 메모리셀에, 쇼트부분(200)이 있는 경우는, 퓨즈소자(28)를 컷한다.

이것으로, 종전예에서는 불량비트의 존재하는 비트선쌍 단위의 치환후에도 제1 및 제2의 리크패스가 존재한 것에 대해, 본 구성에서는, 양 리크패스가 차단되어 리크전류가 흐르지 않는다.

따라서, 치환후의 불량비트에 의해 대기전류의 증가를 방지하는 것이 가능하게 된다.

제2도는, 제1의 실시예의 동작을 표시하는 타이밍챠트이다.

기본적으로는, 종전의 예의 동작과 마찬가지다.

불량비트의 접속하는 비트선상 BL1, /BL1에 있어서도, 센스동작이 행하여져, 비트선쌍간의 전위가 증폭된다.

이 경우, 비트선 BL1과 접지와의 사이에 리크가 있으므로, 비트선 BL1이 L레벨, 비트선 /BL1이 H레벨로 증폭된다.

그러나, 이 비트선쌍은, 예비의 비트선쌍, 스페어 BL1 및 스페어/BL1으로 치환되어 있으므로 기본동작에는 어떤 영향도 일어나지 않는다.

그후, 시각 t9에 있어서, 비트선쌍 BL1 및 /BL1은, 신호 BLE1Q가 L레벨로 부터H레밸로 되어, 양자가 접속되어 1/2V_CC레벨이 된다.

그러나, 전류의 리크를 위해, 상기 비트선쌍의 전압레벨은 서서히 저하하며, 시각 t10에 있어서 충분히 전위가 내려가 일정치가 된다.

퓨즈소자(28)이 컷되어 있어서, 그후는 리크전류는 흐르지 않는다.

종전의 용장회로에서는, 불량이 속한 비트선쌍군단위를 구제해도 대기시의 전류증가를 구제하는 것은 불가능했다.

그것에 대해서 본 실시예에 표시하는 거와같이, 치환단위로 S2선을 분리하는 동시에, 비트선 및 S2선의 프리차지 전원배선을 분리하며, 퓨즈소자에 의해 리크전류패스를 컷하며는, 상기 문제를 경감하는 것이 가능하게 된다. 또한, 제1도중의 제1의 실시예에서는, 정규의 비트선쌍군 단위에 대응하는 프리차지 전원배선만을 퓨즈소자가 설치되는 구성으로 되어있다.

그러나, 예비의 비트선쌍군 단위(104)에 대응하는 전원배선에도 퓨즈소자가 설치되는 것으로, 예비메모리셀중의 불량비트에 의해, 대기전류가 증가하는 불량에 대응가능한 것을 물론이다.

제3도는, 본 발명의 제2의 실시예의 DRAM의 요부개략블록도다.

제1의 실시예에서는, 센스앰프의 S2선을 분리했기 때문에, S2선의 용량경감에 의해, 센스앰프의 래치능력이 저하하고 있다.

따라서, CS선이 활성화되며, 비트선의 데이터가 I/O선에 전송되는 경우, I/O선과 비트선이 접속된 순간에, I/O선의 초기의 전위레벨이, 역으로 센스앰프측에 전송되며, 센스앰프가 래치하고 있는 데이터가 파괴된다는 문제가 생기는 가능성이 있다.

그래서, 제2의 실시예에서는, I/O선과 비트선과를 접속하는 I/O게이트는, 이하에 기술하는 구조의 게이트받기 I/O게이트(50)으로 구성된다.

즉, 게이트받기 I/O게이트(50)에 있어서, 소스가 접지되는 한쌍의 제1의 N채널 MOSFET의 게이트에 CS 선이 공통으로 접속되어 있다.

또한, 소스가 한쌍의 제1의 N채널 MOSFET의 드레인과 접속하는 한쌍의 제2의 N채널 MOSFET의 게이트가 비트선쌍에, 드레인이 I/O선과 접속되어 있다.

따라서, I/O선의 전위가 직접 비트선에는 전달되지 않는다.

결국, S2선이 분리되어서 센스앰프의 래치능력이 저하했을 경우에도, I/O선이 초기전위에 의해, 센스앰프측의 데이터가 파괴되는 일이 없어진다.

또한, 한쌍의 제1의 N채널 MOSFET의 게이트에 비트선쌍이 한쌍의 제2의 N채널 MOSFET의 게이트에 CS선이 접속되어 있는 구성이라도, 똑같은 효과가 있다.

이상의 동작을, 제4도의 타이밍 챠트에 의해 설명한다.

이하의 설명에서는, I/O선의 전위는 초기치로서, H레벨로 프리차지되어 있는 것으로 한다.

시각 t1에 있어서 신호 /SOP, SON가 활성화하는 것으로, 센스앰프가 기동되며, 비트선쌍 BLn, /BLn의 전위차가, 선택되어 있는 메모리셀의 기억정보에 응해서 증폭된다.

시각 t4에 있어서, CSn선이 L레벨에서 H레벨로 변화하기 시작하면, 그것에 응해서, I/O선위 전위도 변화하기 시작한다.

통상의 I/O게이트(제1도중의 (18)에 상당함)에서는, L레벨의 비트선의 전위는, I/O게이트의 초기전위 때문에, 제4도중의 점선과 같이 변동을 받는다.

이 변동이 충분히 크게되면, 데이터가 파괴되는 것으로 된다.

이에 대해서, 게이트받기 I/O게이트(50)에서는, H레벨의 비트선에 접속되는 I/O선의 레벨이 L레벨에로 변화한다.

단, 비트선은 I/O선과 직접 결합하고 있지 않으므로, I/O선의 전위에 의한 비트선전위의 변동은 거의 없다.

이 때문에, 데이터가 파괴되는 일도 없다.

제5도는, 본 발명의 제3의 실시예인 DRAM의 요구개략블록도다.

제2실시예와 틀리는 점은, 이하의 4점이다.

즉, 제1점은, S2선이 비트선쌍군단위마다 분리되어 있지 않은 것이다.

제2점은, 센스앰프대와 비트선간에 있는 트랜지스터 게이트(60)에 의해, 비트선의 메모리셀측과 센스앰프측이 분리가능한 것이다.

제3점은 비트선쌍의 메모리셀이 설치되어 있는 측에 이퀄라이스회로(14)를 설치하며, 이 회로에의 프리차지 전위의 공급은, 비트선쌍 군단위마다 설치되며, 퓨즈소자를 가지는 프리차지 전원배선 V_BLn에 의해 행하여지는 것이다.

이하, 제6도의 타이밍 차트에 의해 동작을 설명한다.

시각 t₀에서는, 신호BL1은 L레벨이며, 트랜스퍼게이트(60)에 프리차지전위를 공급하는 배선과, 비트선쌍의 메모리셀이 설치되어 있는측과는 분리되어 있다.

시각 t₂에 있어서, 신호 BL1가 L레벨에서 L레벨로 변화하여, 트랜스퍼게이트(60)은 온 상태로 변화한다.

비트선 이퀄라이스신호 BLEQ 및 BLIQ는, H레벨에서 L이 되며, 프리차지 전위의 비트선 및 S2선에의 공급이 차단된다.

그후, 센스앰프는 통상의 동작을 행하며, 신호의 판독이 행하여진 후에, 시간 t₉에 있어서, 신호 BL1는 L레벨이 되며, 트랜스퍼게이트(60)은 오프상태가 된다.

이 상태로, 비트선쌍의 메모리셀이 설치되어 있는 측을 프리차지하는 동작을, 이퀄라이스회로(14)가 행한다.

동시에, 비트선쌍의 센스앰프가 설치되어 있는 측을 프리차지하는 동작을, 이퀄라이스회로(62)가 행한다.

따라서, 프리차지동작중, 메인의 프리차지 전원배선과, 불량메모리셀 부분(200)과는 분리되어 있다.

이 때문에, 리크전류의 패스가 차단되며, 대기전류의 증가가 억제된다.

더구나, 퓨즈소자(28)를 컷하는 것으로, 프리차지전원(4)와 불량메모리셀 부분(200)과는 분리하는 것이 가능하다.

또, 본 실시예에서는, 센스앰프의 S2선이 분리되어 있지 않아, 제1의 실시예와 같이 센스앰프의 래치능력이 저하한다는 문제는 없다.

제7도는 본 발명의 제4의 실시예인 DRAM의 요부개략블록도다.

제1의 실시예와의 구성상의 상위점은, 이하의 설명에 의해, 프리차지 전원(4)을 없애고, 프리차지 전원배선 V_BL1, V_BL2, …V_BLS를 전기적으로 플로팅 상태로 한 것이다.

또한, 이 경우도, 제1의 실시예와 마찬가지로 센스앰프의 S2선이 분리되는 것으로 래치능력의 저하가 문제가 되는 가능성이 있다.

그래서, 이점을 개선하는데는, 제8도에 표시하는 제5의 실시예의 DRAM와 같이, I/O게이트를 게이트받기 I/O게이트(50)으로 하면 좋다.

제4의 실시예 및 제5의 실시예 공히 기본적으로 그 동작은 마찬가지이므로, 제9도의 타이밍차트에 의해 설명된다.

시각 t₀에 있어서는, 정상적인 비트선쌍군중의 비트선쌍 BLn, /BLn(n≠1,2)는 한쪽이 전위 V_CC에, 다른쪽이 접지전위로 되어있고, 전기적으로 플로팅한 상태로 유지되어 있다.

시각 t₁에 있어서, 행어드레스 스트로브신호 /RAS가 H레벨에서 L레벨로 변화하며는, 시각 t₂에서 t의 기간, 신호 BLEQ가 펄스적으로 H레벨이 된다.

비트선쌍간이, 이퀄라이스회로(14)로 접속되므로서, 양비트선은 공통전위 1/2V_CC로되어, 프리차지된 것과 마찬가지인 상태로 된다.

한편, 상기 신호 BLEQ가 H레벨이 되는 기간의 직전은, S2선의 쌍은, 신호 /SOP, SON가 비활성상태이므로, S2P선은 전위 V_CC이며, S2N선은 접지전위이므로, 플로팅상태로 되어있다.

신호 BLEQ가 H레벨이 되며는, S2선은 플로팅 상태대로, S2선 이퀄라이스 회로 S2-EQ에 의해 결합되므로, 그 전위는 1/2 V_CC가된다.

결국, 이상의 동작으로 비트선쌍, S2선쌍 공히 프리차지된 것과 마찬가지의 상태가 된다.

시각 t₇로, 센스앰프가 활성으로 되고, 비트선쌍의 전위차가 증폭된다.

이때, 불량메모리셀 부분(200)이 접속하는 비트선쌍 BL1, /BL1의 전위차도 증폭되며, 정보의 판독동작이 행하여진다.

시각 t₁₀에 있어서, 센스앰프는 비활성상태에로 변화하기 시작하며, S2선쌍은 다시 플로팅 상태로 되어, 전위차 V_CC로 유지된다.

비트선쌍도, 플로팅 상태로 전위치 V_CC의 상태로 유지된다.

이때, 비트선쌍 BL1 및 /BL1의 전위는, 리크전류에 의해 저하해 가지만, 시각 t₁₁에 있어서 일정치가 되며는 이후는 변화하지 않고 리크전류도 흐르지 않게 된다.

따라서, 본 발명의 구성에 의해 프리차지 전원(4)는 불요하게 되며, 대기 상태에서의 소비전류의 증가도 억제된다.

제10도는, 본 발명이 제6의 실시예인 DRAM의 요부개략블록도다.

제4의 실시예와 틀리는 점은, 이하의 2점이다.

제1점은, S2선이 비트선쌍군단위마다 분리되어 있지 않은 것이다.

제2점은, 비트선쌍의 메모리셀이 설치되는 측과 센스앰프의 설치된 측이 트랜스퍼게이트(60)에 의해 분리가능한 점이다.

이하, 제11도의 타이밍 차트에 의해, 그 동작을 설명한다.

시각 t₀에 있어서는, 신호 BL1은 L레벨이며, 플로팅게이트(60)은, 오프 상태이며, 비트선쌍의 메모리셀이 설치되는 측과 센스앰프가 설치되는 측과는 분리되어 있다.

비트선쌍은, 메모리셀의 설치되는 측은, 플로팅 상태이며, 센스앰프가 설치되는 측은, 센스앰프가 활성상태이므로, 공히 전위차 V_CC로 유지된다.

센스앰프는 활성상태이며, S2선쌍은, S2P선이 전위 V_CC에, S2N선이 접지전위로 되어있다.

시각 t₁으로, 해스트로브신호/RAS가 H레벨에서 L레벨로 변화하기 시작한후, 시각 t₃에 있어서 신호 BL1도 L레벨에서 H레벨로 변화한다.

이것에 의해, 트랜스퍼게이트(60)은 온상태가 되며, 비트선쌍의 메모리셀측과 센스앰프측이 결합된다.

시각 t₂에 있어서, 센스앰프는 비활성이된다.

익서에 의해, S2선쌍은 플로팅 상태로 되어, 전위차 V_CC로 유지된다.

시각 t₃로부터 t₆까지의 사이, 신호 BLEQ가 펄스적으로 H레벨이 된다.

이퀄라이스회로(14)에 의해, 플로팅 상태인 비트선쌍이 접속되며, 그 전위는 1/2V_CC가 된다.

한편, S2선쌍 S2P 및 S2N도, 이퀄라이스회로(8)에 의해 접속되며, 전위1/2V_CC가된다.

이상으로 비트선쌍 및 S2선쌍은 프리차지된 것과 같은 상태가 된다.

계속해서, 시각 t₈에 있어서 센스앰프는, 활성화하기 시작하여, 비트선상의 전위차를 그것에 접속되는 메모리셀의 기억정보에 응해서 증폭한다.

시각 t₁₂에 있어서 신호 BL1은 L레벨이 되며, 트랜스퍼게이트(60)은, 오프상태가 된다.

비트선쌍은, 플로팅 상태로서, 전위차 V_CC로 유지되며, S2선쌍은, 활성상태이며, S2P선은 전위 V_CC, S2N선은 접지전위다.

결함 메모리셀부분(200)과 접속하는 비트선쌍 BL1 및 /BL1의 전위는, 리크 전류에 의해 저하하는 것으로, 시각 t₁₃에서 일정치가 되며, 이후는 리크 전류는 흐르지 않는다.

이상의 동작에 명백한거와 같이 본 실시예의 구성에서는, 프라차지 전원이 필요하지 않다.

불량비트 구제후의 대기시의 소비전류의 증가도 억제된다.

또한, S2선을 분리하지 않으므로 센스앰프의 래치능력이 저하한다는 문제도 없다.

실시예6의 회로의 제11에 표시한 동작방법에서는, 센스앰프가 메모리셀의 기억정보의 판독, 기록동작을 행하지 않는 스탠바이 상태에 있어서도, 센스앰프는 활성상태다.

이 때문에, 센스앰프를 구성하는 트랜지스터의 서브드레숄드 전류에 의한, 스탠바이 전류가 미소로 흐를가능이 높아진다.

혹은, 이것을 피하기 위해서, 센스앰프를 구성하는 트랜지스터의 한계치 전압만을 높게 할 필요가 있다.

그래서, 본 발명의 제7의 실시예인, 스텐바이시에는 센스앰프를 비활성으로 하는 동작방법을 제12도에 타이밍 차트로서 표시한다.

제11도의 동작과 비교하면, 센스앰프가 활성상태가 되며, 메모리셀 정보에 응해서 비트선쌍의 전위차를 증폭하고 있는 시각 t₇에서 t₁₂이외의 기간은, 센스앰프가 비활성이 되는 점이 틀릴뿐이다.

본 실시예의 구성에 있어서도, 프리차지전원이 필요하지 않다.

또, 불량비트 구제후의 대기시의 소비전류의 증가도 억제된다.

또한, S2선을 분리하고 있지 않아, 센스앰프의 래치능력이 저하한다는 문제도 없다.

또한, 센스앰프를 구성하는 트랜지스터의 서브드레숄드 전류에 의해 스텐바이시의 소비전류도 억제된다.

더해서, 스텐바이시에는 센스앰프가 비활성이기 때문에, 센스앰프부분에 리크 전류가 있는 경우에도, 스텐바이 전류는 증가하지 않는다.

제13도는, 본 발명의 제8의 실시예인 DRAM의 요부개략블록도다.

제6의 실시예와 틀리는 점은, 이하의 2점이다.

제1점은, 이퀄라이스회로(14)가 센스앰프 측이 아니고, 메모리셀측에 접지되어 있는 점이다.

제2점은, 이퀄라이스회로(14)는 신호 BLEQ로 제어되며, S2선 이퀄라이스회로(8)은 신호 SEQ로 제어된다는 점이다.

이하, 제14도의 타이밍차트에 의해 그 동작을 설명한다.

제6의 실시예의 동작을 표시하는 제11도와 본질적으로 틀리는 것은 이하의 점이다.

신호 BL1이 시각 t₁₂에 있어서, H레벨로 되어, 트랜스퍼게이트(60)이 오프상태로 된후, 신호 BLEQ가 시각 t₁₃으로부터 t₁₆에 걸쳐서, 펄스적으로 H 레벨이 되며, 이퀄라이스(14)에 의해, 비트선쌍의 메모리셀측의 전위(도면중, BLn에 상당함)이 1/2V_CC로 되는 일이다.

제11도에 있어서는 비트선이 V_CC의 전위차를 가진상태로 스텐바이 상태로 유지되고 있으므로, 메모리셀에 있어서 비트선과 셀의 축적노드간에 높은 전위차가 상시 발생하고 있는 것이되며, 메모리셀의 데이터가 비트선측에 리크하기 쉽게 된다는 가능성이 증대한다.

본 실시예와 같이, 1/2V_CC로 하여 유지하며는 전위차가 감소하며 셀의 리크전류는 경감할수 있다.

결국 셀데이터가 비트선측에 리크하는 량을 저감하는 것이 가능하게 된다.

제8의 실시예의 회로의 제14도에 표시한 동작방법에서는, 메모리셀의 기억정보의 판독, 기록동작을 행하지 않는 스텐바이 상태에 있어서도, 센스앰프는 활성상태다.

이 때문에, 제11도의 동작방법과 마찬가지로, 센스앰프를 구성하는 트랜지스터의 서브스레숄드 전류에 의한 스텐바이 전류가 미소하게 흐를 가능성이 높아진다.

그래서, 본 발명의 제9의 실시예인, 스텐바이시에는 센스앰플로 비활성으로 하는 동작방법을 제15도에 타이밍차트로서 표시한다.

제14도의 동작과 비교하면, 신호 BL1이 H레벨로부터 L레벨로 변화하기 전에, 신호 BLEQ 및 신호 SEQ가, 시각 t₁₃에서 t₁₅까지의 사이 펄스적으로 H레벨이 되며, 이퀄라이스 회로(14)에 의해 비트선쌍의 전위는 1/2V_CC가되며, S2선 이퀄라이스회로(8)에 의해 S2선쌍의 전위도 1/2V_CC가된다.

따라서, 스탠바이시에는 비트선쌍 및 S2선쌍 공히 1/2V_CC의 전위로 플로팅 상태로 유지된다.

이상과 같이하여, 센스앰프를 구성하는 트랜지스터의 서브스레숄드 전류에 의해 스텐바이 전류가 미소하게 흐르는 것이 억제되며, 셀 데이터가 비트선측에 리크하는 양도 저감된다.

더구나, 스텐바이시에는 센스앰프가 비활성이기 때문에, 센스앰프 부분에 리크전류가 있는 경우에도, 스텐바이 전류는 증가하지 않는다.

제16도는, 본 발명의 제10의 실시예를 표시하는 센스앰프의 회로도를 표시한다.

제6도의 실시예나 제8의 실시예의 경우와 같이, 스텐바이시에 센스앰프가 활성상태이면, P채널 MOS트랜지스터 혹은 n채널 MOS트랜지스터의 한쪽은 오프 상태이므로, 트랜지스터의 서브 스레숄드전류 때문에 스텐바이 전류가 증대하는 가능성이 있다.

제16도에 대해서 설명하면 지금 가령 배선 SA의 전위가 H이며, 배선 /SA의 전위가 L라하면, 트랜지스터 Tr2, 및 Tr3가 오프상태에 있고, 이 트랜지스터의 서브스레숄드 전류에 의해 전원에서 그라운드에 전류가 흘러 스텐바이전류가 증가한다.

그래서, 이 구성에서 스텐바이시의 백바이어스의 레벨을 활성시에 비하여 한계치를 올리도록 변화시켜서, 스텐바이시의 어서브스레숄드 리크전류를 저감하는 것이 고려된다.

제17도는 이와같은 동작의 타이밍차트도다.

센스앰프가 스텐바이상태인 시각 t₁까지 및 t₉이후는 n채널 MOS트랜지스터의 백바이어스 V_BN는 판독동작중의 전위 V_bb2보다도 낮은 전위에 V_bb1으로 변화한다.

한편, p채널 MOS트랜지스터의 백바이어스 V_BP는, 판독중의 전위 V_PP2보다도 높은 전압인 V_PP1으로 변화한다.

이상의 동작에 의해, 스텐바이시에서의 센스앰프를 구성하는 트랜지스터의 서브스레숄드리크 전류가 저감된다.

또한 본 실시예와 같이 백바이어스를 변화시키는 것으로, 센스앰프를 구성하는 트랜지스터의 한계치를 변화시키는 일은, 소위 SOI(Semi conductor On Insulator)구조의 디바이스에 특히 적합하다.

즉, CMOS트랜지스터의 웰 부분의 기생용량에 비하여, SOI구조에서의 기생용량은, 훨씬 작으므로, 상기 변화를 위한 소비전류를 작게 할 수가 있기 때문이다.

Claims (15)

1. 일정수의 메모리셀 열 또는 일정의 메모리셀 행을 단위로 하여 정보의 판독/기록이 행하여지는 복수의 메모리셀을 포함하는 메모리셀 어레이를 구비하며, 상기 메모리셀 어레이중, 복수개의 상기 판독/기록의 단위가 정규의 메모리셀 어레이를 구성하며, 또한, 상기 정규의 메모리셀 어레이중에 불량메모리셀이 존재하는 경우에, 상기 메모리 어레이중, 최소한 한 개의 상기 판독/기록단위가, 해당하는 판독/기록단위를 치환하는 예비의 메모리셀 어레이를 구성하는 반도체 기억장치에 있어서, 상기 기억정보의 제1의 론리레벨에 대응하는 제1의 전위를 공급하는 제1의 전원, 상기 기억정보의 제2의 론리레벨에 대응하는 제2의 전위를 공급하는 제2의 전원, 각각이 상기의 최소한 한 개와 접속된 복수의 비트선, 각각이 상기 비트선과 접속되며, 상기 메모리셀의 기억정보에 응해서 제1의 전위 또는 제2의 전위를 출력하는 복수의 센스앰프를 구비하며, 상기 센스앰프는, 제1의 전위가 공급되는 제1의 전원입력단, 재2의 전위가 공급되는 제2의 전원입력단을 포함하며, 상기 반도체 기억장치는, 더구나, 제3의 전위를 공급하는 제3의 전원, 상기 메모리셀 어레이의 상기 판독/기록 단위의 각각에 상기 제3의 전위를 공급하는 복수의 전원배선, 외부로부터의 제어신호에 응해서, 상기 메모리셀의 기억정보의 판독/기록 동작개시전에, 상기 비트선의 각각 및 센스앰프의 제1 및 제2의 전원입력단의 각각과, 상기 복수의 전원배선에서 공급되는 제3의 전위과의 결합을 개폐하는 복수의 제1의 스위치수단, 상기 복수의 전원배선과, 대응하는 상기 복수의 판독/기록의 단위와의 사이의 접속을 각각 개별 또한 불휘발적으로 설정할 수 있는 복수의 제2의 스위치 수단을 더구나 구비하는 반도체기억장치.
2. 제1항에 있어서, 상기 비트선은, 상기 메모리셀열 및 메모리셀행마다 쌍으로 설치하며, 상기 각 메모리셀은, 대응하는 상기 비트선상의 어느 한쪽에 접속되며, 상기 센스앰프는 상기 메모리셀열 또는 메모리셀행마다 설치되며, 대응하는 상기 메모리셀의 각각의 기억정보를 상시 쌍으로서 설치되는 비트선의 사이의 전위차로서 증폭하며, 상기 반도체 기억장치는, 상기 메모리셀열 또는 메모리셀행의 단위마다 최소한 한 개 설치하며, 상기 제1의 전위 및 제2의 전위와 상기 센스앰프의 제1 및 제2의 전원입력단과의 결합을, 각각 개폐하는 제1 및 제2 센스앰프 구동스위치 수단을 더구나 구비하며, 상기 제1의 스위치 수단은, 상기 메모리셀열 또는 메모리셀행마다 설치되며, 상기 쌍으로서 설치되는 비트선의 전위를 공통으로, 대응하는 상기 전원배선에서 공급되는 제3의 전원전위와 결합하는 제1의 비트선 이퀄라이스회로와, 상기 메모리셀열 또는 메모리셀행의 단위마다 설치되며, 상기 각 센스앰프의 상기 제1의 전원입력단을 접속하는 배선과, 상기 각 센스앰프의 상기 제2의 전원입력단을 접속하는 배선으로된 배선쌍의 전위를 공통으로, 대응하는 상기 전원배선에서 공급되는 상기 제3의 전원전위와 결합하는 제1의 센스앰프 프리차지 회로를포함하는 반도체 기억장치.
3. 제2항에 있어서, 상기 메모리셀의 기억정보를 외부출력단자에 전달하는 입출력데이터선과, 상기 입출력데이터선과 상기 비트선쌍과를 접속하는 비트선쌍 선택스위치 수단과를 더구나 구비하며, 상기 비트선쌍 선택스위치 수단은, 소스가 상기 제1의 전위와 결합하는 제1의 N채널 MOSFET와, 드레인이 상기 입출력데이터선과 접속하는 제2의 N채널 MOSFET를 포함하며, 상기 제1의 N채널 MOSFET 및 상기 제2의 N채널 MOSFET의 어느 한쪽의 게이트에는, 외부로부터의 입출력 제어신호가 입력되며 다른쪽의 게이트에는, 상기 비트선이 접속되는 반도체 기억장치.
4. 제1항에 있어서, 상기 비트선은, 상기 메모리셀열 및 메모리셀행마다 쌍으로 설치하며, 상기 각 메모리셀은, 대응하는 상기 비트선쌍의 어느한쪽에 접속되며, 상기 센스앰프는, 상기 메모리셀열 또는 메모리셀행마다 설치되며, 대응하는 상기 메모리셀의 각각의 기억정보를 상기 쌍으로서 설치되는 비트선의 사이의 전위차로서 증폭하며, 더구나, 상기 메모리셀열 또는 메모리셀행의 적어도 2개의 단위에 속하는 상기 센스앰프의 각각의 제1의 전원입력단에 공통으로 접속하는 제1의 배선, 상기 제1의 배선과 상기 제1의 전원과의 접속을 개폐하는 제3의 센스앰프구동스위치수단, 상기 제1의 배선과 쌍을 이루며, 상기 센스앰프의 각각의 제2의 전원입력단에 공통으로 접속하는 제2의 배선과, 상기 제2의 배선과 상기 제2의 전원과의 접속을 개폐하는 제4의 센스앰프구동스위치 수단을 더구나 구비하며, 상기 제1의 스위치수단은, 상기 메모리셀열 또는 메모리셀행마다 설치하며, 상기 쌍으로서 설치되는 비트선의 전위를 공통으로, 대응하는 상기 전원배선에서 공급되는 제3의 전위와 결합하는 제2 및 제3의 비트선이퀄라이스회로, 상기 제1의 배선의 전위와 상기 제2의 배선의 전위와를 공통으로 상기 제3의 전위와 결합하는 제2의 센스앰프 프리차지회로를 포함하며, 상기 메모리셀열 또는 메모리셀행마다 설치되며, 상기 쌍으로서 설치되는 비트선의 상기 제2 및 제3의 비트선 이퀄라이스회로의 중간에 배치되어서, 상기 쌍으로서 설치되는 비트선의 상기 제2의 비트선 이퀄라이스회로측과 상기 제3의 비트선 이퀄라이스회로 측과의 접속을 개폐하는 비트선쌍분리 스위치 수단을 더구나 포함하는 반도체 기억장치.
5. 일정수의 메모리셀 열 또는 일정수의 메모리셀 행을 단위로 하여 기억 정보의 판독/기록이 행하여지는 복수의 메모리셀을 포함하는 메모리셀 어레이를 구비하며, 상기 메모리셀 어레이중, 복수개의 상기 판독/기록의 단위가 정규의 메모리셀 어레이를 구성하며, 또한, 상기 정규의 메모리셀 어레이중에 불량메모리셀이 존재하는 경우에, 상기 메모리 어레이중, 적어도 한 개의 상기 판독/기록단위가 해당하는 판독/기록단위를 치환하는 예비메모리셀 어레이를 구성하는 반도체 기억장치에 있어서, 상기 기억정보의 제1의 론리레벨에 대응하는 제1의 전위를 공급하는 제1의 전원, 상기 기억정보의 제2의 론리레벨에 대응하는 제2의 전위를 공급하는 제2의 전원, 상기 메모리셀열 또는 메모리셀행의 단위중에 적어도 한쌍 존재하며, 기억정보의 판독/기록동작의 개시전에 있어서, 상기 제1의 전위와 제2의 전위와의 중간의 제3의 전위로 유지되는, 상기 메모리셀과 전기적으로 접속할 수 있는 배선의 쌍, 상기 배선의 쌍의 각각에 대해서 설치되어, 외부로부터의 제어신호에 따라서, 상기 배선의 쌍의 한편을 제1의 전위에, 타편을 상기 제2의 전위로 하는 제1의 상태와, 배선의 쌍을 전기적으로 부유상태로 하는 제2의 상태와를 절환하는 제1의 스위치수단, 상기 배선의 쌍마다 설치되어, 상기 배선의 쌍간의 접속을 개폐하는 제2의 스위치 수단을 구비하는 반도체 기억상태.
6. 제5항에 있어서, 상기 메모리셀열 또는 메모리셀마다 쌍으로서 설치되며, 대응하는 상기 메모리셀의 각각과, 그 어느 한편이 접속되는 복수의 비트선쌍과, 상기 메모리셀열 또는 메모리셀행마다 설치되어, 대응하는 상기 메모리셀의 각각의 기억정보를 상기 비트선쌍의 사이에 전위차로서 증폭하는 복수의 센스앰프를 더구나 설비하며, 상기 센스앰프는, 상기 제1의 전위가 공급되는 제1의 전원입력단, 상기 제2의 공급되는 제2의 전원입력단을 또한 포함하며, 최소한 상기 메모리셀열 또는 메모리셀행의 단위마다 설치되며, 상기 제1의 전위 및 제2의 전위와 상기 센스앰프의 제1 및 제2의 전원 입력단과의 결합을 각각 개폐하는 제1 및 제2의 센스앰프 구동스위치 수단을 더구나 포함하며, 상기 배선의 쌍은, 상기 비트선의 쌍과, 상기 메모리셀열 또는 메모리셀행의 단위마다 설치되며, 상기 센스앰프의 제1 및 제2의 전원입력단과 제1 및 제2의 센스앰프 구동스위치 수단과를 각각 접속하는 전원공급선쌍을 포함하며, 상기 비트선쌍에 대한 상기 제1의 스위치수단은, 상기 제1의 상태에서는 활성하게 되며, 상기 비트선쌍중 한편을 상기 제1의 전위에, 다른쪽을 상기 제2의 전위로 변화시켜, 상기 제2의 상태에서는, 비활성이 되는 상기 센스앰프를 포함하며, 상기 전원공급배선 쌍에 대한 상기 제1의 스위치수단은, 제1의 상태에서는 도통상태가 되며, 제2의 상태에서는 비도통상태가 되며, 상기 제1 및 제2의 센스앰프 구동스위치 수단을 포함하는 반도체 기억장치.
7. 제6항에 있어서, 상기 메모리셀의 기억정보를 외부출력단자에 전달하는 입출력 데이터선, 상기 입출력데이터와 상기 비트선과를 접속하는 스위치 수단을 구비하며, 상기 스위치수단은, 소스가 상기 제1의 전위와 결합하는 제1의 N채널 MOSFET와, 소스가 상기 제1의 N채널 MOSFET의 드레인과 접속하며, 드레인이 상기 입출력 데이터선과 접속하는 제2의 N채널 MOSFET, 상기 제1의 N채널 MOSFET 및 상기 제2의 N채널 MOSFET의 어느 한쪽의 게이트에는, 외부로부터의 입출력 제어신호가 입력되며, 다른쪽의 게이트에는, 상기 비트선이 접속되는 것을 포함하는 반도체 기억장치.
8. 제5항에 있어서, 상기 메모리셀열 또는 메모리셀행마다 쌍으로서 설치되며, 대응하는 상기 메모리셀의 각각과, 그 어느한쪽이 접속되는 복수의 비트선쌍, 상기 메모리셀열 또는 메모리셀행마다 설치되며, 대응하는 상기 메모리셀의 각각의 기억정보를 상기 비트선의 쌍간의 전위차로서 증폭하는 복수의 센스앰프를 더구나 구비하며, 상기 센스앰프는, 상기 제1의 전위가 공급되는 제1의 전원입력단, 상기 제2의 전위가 공급되는 제2의 전원입력단을 포함하며, 상기 배선의 쌍은, 상기 비트선의 쌍을 포함하며, 상기 비트선의 쌍에 대한 상기 제1의 스위치수단은, 제1의 상태에서는 활성하게되며, 상기 비트선의 쌍중 한편을 상기 제1의 전위에, 다른편을 상기 제2의 전위로 변화시켜, 제2의 상태에서는 비활성이 되는 상기 센스앰프를 포함하며, 상기 반도체 기억장치는, 상기 메모리열 또는 메모리셀행의 최소한 2개의 단위에 속하는 상기 센스앰프의 각각의 제1의 전원입력단에 공통으로 접속하는 제1의 배선과, 상기 제1의 배선과 상기 제1의 전원과의 접속을 개폐하는 제3의 센스앰프 구동스위치수단과, 상기 제1의 배선과 쌍을 이루고, 상기 센스앰프의 각각의 제2의 전원입력단에 공통으로 접속하는 제2의 배선과, 상기 제2의 배선과 상기 제2의 전원과의 접속을 개폐하는 제4의 센스앰프구동스위치 수단과, 상기 메모리셀의 기억정보의 판독, 기록동작의 개시전에 있어서, 상기 제1 및 제2의 배선간의 접속을 개폐하는 센스앰프 프리차지수단과, 상기 비트선의 쌍의, 상기 메모리셀이 접속되는측과 상기 센스앰프 및, 상기 제2의 스위치수단이 설치되는 측과를 접속하는 비트선 쌍분리 스위치수단을 구비하는 반도체 기억장치.
9. 제8항에 있어서, 상기 센스앰프를, 제1의 상태로서, 상기 비트선의 쌍중 한쪽을 상기 제1의 전위에, 다른쪽을 상기 제2의 전위로 변화시켜, 상기 제2의 스위치수단을 비도통상태로하고, 상기 제3 및 제4의 센스앰프 구동스위치 수단을 공히 도통상태로하며, 상기 제1 및 상기 제2의 배선을, 각각 상기 제1 및 상기 제2의 전위로 하며, 상기 센스앰프프리차지 수단을 비도통상태로 하며, 상기 비트선쌍 분리스위치 수단을 비도통상태로 하는 제1의 스탭과, 상기 외부로 부터의 제어신호에 응해서, 상기 센스앰프를 상기 제2의 상태로 하며, 상기 비트선쌍을 전기적으로 부유상태로하고, 상기 제2의 스위치 수단을 도통상태로 하여, 상기 비트선의 쌍의 전위를 상기 제3의 전위로 하며, 상기 제3 및 상기 제4의 센스앰프구동 스위치수단을 공히 비도통상태로하여, 상지 제1 및 제2의 배선을 전기적으로 부유상태로 하며, 상기 센스앰프프리차지수단을 도통상태로하여, 상기 제1 및 제2의 배선을 상기 제3의 전위로하여, 상기 비트선쌍 분리 스위치 수단을 도통상태로 하는 제2의 스탭과, 상기 외부로부터의 제어신호에 응해서, 상기 센스앰프를 제1의 상태로하여, 상기 메모리셀의 기억정보에 응해서, 상기 비트선의 쌍중 한쪽을 상기 제1의 전위에, 다른쪽을 상기 제2의 전위로 변화시켜, 상기 제2의 스위치 수단은 비도통 상태로 하며, 상기 제3 및 제4의 센스앰프구동스위치 수단을 공히 도통 상태로 하여, 상기 제1 및 상기 제2의 배선을 각각 상기 제1 및 제2의 전위로하며, 상기 센스앰프 프리차지 수단을 비도통상태로하며, 상기 비트선쌍 분리 스위치수단을 도통상태 대로하는 제3의 스탭과, 상기 외부로부터의 제어신호에 응해서, 상기 비트선쌍 분리 스위치 수단을 비도통상태로 하며, 상기 제1의 스탭과 동일한 상태로 하는 제4의 스텝을 포함하는 반도체 기억장치의 동작방법.
10. 제8항에 있어서, 상기 센스앰프를 상기 제2의 상태로 하며, 상기 비트선의 쌍은 전기적으로 부유상태로 하여, 상기 제2의 스위치 수단을 비도통상태로 하며, 상기 제3 및 상기 제4의 센스앰프 구동스위치 수단을 공히 비도통상태로 하며, 상기 제1 및 상기 제2의 배선을 전기적으로 부유상태로 하며, 상기 센스앰프 프리차지 수단을 비도통 상태로 하며, 상기 비트선쌍 분리 스위치수단을 비도통 상태로 하는 제1의 스탭과, 상기 외부로부터의 제어신호에 응해서, 상기 센스앰프를 상기 제2의 상태대로 하며, 상기 비트선의 쌍을 전기적으로 부유상태대로 하며, 상기 제2의 스위치 수단을 도통상태로 하여, 상기 비트선의 쌍의 전위를 상기 제3의 전위로 하며, 상기 제3 및 상기 제4의 센스앰프 구동스위치 수단을 공히 보도통상태대로 하여, 상기 제1 및 상기 제2의 배선을 전기적으로 부유상태대로 하며, 상기 센스앰프 프리차지수단을 도통상태로 하여, 상기 제1 및 상기 제2의 배선을 상기 제3의 전위로 하여, 상기 비트선쌍 분리 스위치 수단을 도통상태로 하는 제2의 스탭과, 상기 외부로부터의 제어신호에 응해서, 상기 센스앰프를 상기 제1의 상태로 하여, 상기 메모리셀의 기억정보에 응해서, 상기 비트선의 쌍중 한쪽을 상기 제1의 전위로, 다른쪽을 상기 제2의 전위로 변화시켜, 상기 제2의 스위치 수단을 비도통상태로 하며, 상기 제3 및 제4의 센스앰프 구동스위치 수단을 공히 도통상태로 하여, 상기 제1 및 상기 제2의 배선을 각각 상기 제1 및 상기 제2의 전위로 하여, 상기 센스앰프프리차지 수단을 비도통 상태로하며, 상기 비트선쌍의 분리 스위치 수단을 비도통 상태로 하며, 상기 비트선쌍의 분리스위치 수단을 도통상태 그대로 하는 제3의 스텝과, 상기 외부로부터의 제어신호에 응해서, 상기 센스앰프를 상기 제1의 상태로서, 상기 메모리셀의 기억정보에 응해서, 상기 비트선쌍중 한쪽을 상기 제1의 전위로, 다른쪽을 상기 제2의 전위로 변화시켜, 상기 제2의 스위치 수단을 비도통상태로 하며, 상기 제3 및 제4의 센스앰프 구동스위치 수단을 공히 도통상태로 하고, 상기 제1 및 상기 제2의 배선을 각각 상기 제1 및 상기 제2의 전위로하여, 상기 센스앰프 프리차지수단을 비도통 상태로 하고, 상기 비트선쌍 분리 스위치 수단을 도통상태대로 하는 제3의 스텝과, 상기 외부로부터의 제어신호에 응해서, 상기 센스앰프를 상기 제2의 상태로 하며, 상기 비트선의 쌍을 전기적으로 부유상태로 하여, 상기 제2의 스위치 수단을 비도통상태 그대로하며, 상기 제3 및 상기 제4의 센스앰프 구동스위치 수단을 공히 비도통상태로 하며, 상기 제1 및 제2의 배선을 전기적으로 부유상태로 하며, 상기 센스앰프 프리차지 수단을 상기 제1의 스텝과 동일한 상태로 하는 제4의 스텝을 포함하는 반도체 기억장치의 동작방법.
11. 제5항에 있어서, 상기 메모리셀열 또는 메모리셀행마다 쌍으로서 설치되며, 대응하는 상기 메모리셀의 각각과, 그 어느한쪽이 접속되는 복수의 비트선쌍, 상기 메모리셀열 또는 메모리셀행마다 설치되며, 대응하는 상기 메모리셀의 각각의 기억정보를 상기 비트선의 쌍의 사이의 전위차로서 증폭하는 복수의 앰프를 더구나 구비하며, 상기 센스앰프는, 상기 제1의 전위가 공급되는 제1의 전원입력단, 상기 제2의 전위가 공급되는 제2의 전원입력단을 포함하며, 상기 배선의 쌍은, 상기 비트선의 쌍을 포함하며, 상기 비트선의 쌍에 대한 상기 제1의 스위치수단은, 제1의 상태에서는 활성하게 되며, 상기 비트선쌍중 한편을 상기 제1의 전위에 타편을 상기 제2의 전위로 변화시켜, 제2의 상태에서는, 비활성이 되는 상기 센스앰프를 포함하며, 상기 메모리셀열 또는 메모리셀행의 최소한 2개의 단위에 속하는 상기 센스앰프의 각각의 제1의 전원입력단에 공통으로 접속하는 제1의 배선, 상기 제1의 배선과 상기 제1의 전원과의 접속을 개폐하는 제5의 센스앰프 구동 스위치수단, 상기 제1의 배선과 쌍을 이루고, 상기 센스앰프의 각각의 제2의 전원 입력단에 공통으로 접속하는 제2의 배선, 상기 제2의 배선과 상기 제2전원과의 접속을 개폐하는 제6의 센스앰프 구동스위치 수단, 상기 메모리셀의 기억정보의 판독, 기록동작의 개시전에 있어서, 상기 제1 및 제2의 배선간의 접속을 개폐하는 센스앰프프리차지 수단, 상기 비트선의 상기 메모리셀 및 상기 제2의 스위치 수단이 설치되는 제1의 측과 상기 센스앰프가 설치되는 제2의 측과를 접속하는 비트선상분리 스위치수단을 더구나, 구비한 반도체 기억장치.
12. 제11항에 있어서, 상기 센스앰프를 제1의 상태로 하며, 상기 비트선쌍 분리 스위치 수단을 비도통상태로 하며, 상기 비트선의 쌍의 제1의 측에서는, 양쪽의 비트선을 공히 상기 제3의 전위로 하여, 상기 비트선의 쌍의 제2의 측에서는, 한쪽의 비트선을 상기 제1의 전위로 다른쪽을 상기 제2의 전위로 하며, 상기 제2의 스위치 수단을 비도통 상태로 하며, 상기 제5 및 제6의 센스앰프 구동스위치 수단을 공히 도통상태로 하고, 상기 제1 및 제2의 배선을, 각각 상기 제1 및 상기 제2의 전위로 하여, 상기 센스프리차지 수단을 비도통상태로 하는 제1의 스텝과, 상기 외부로부터의 제어신호에 따라서, 상기 센스앰프를 상기 제2상태로 하며, 상기 비트선쌍을 전기적으로 부유상태로 하며, 상기 비트선쌍 분리 스위치 수단을 도통상태로 하며, 상기 제2의 스위치 수단을 도통상태로 하여, 상기 비트선의 쌍의 제1 및 제2의 측의 전위를 공통으로 상기 제3의 전위로 하며, 상기 제5 및 제6의 센스앰프구동스위치 수단을 공히 비도통상태로 하여, 상기 제1 및 제2의 배선을 전기적으로 부유상태로 하며, 상기 센스앰프프리차지 수단을 도통상태로 하며, 상기 제1 및 제2의 배선을 상기 제3의 전위로 하는 제2의 스텝과, 상기 외부로부터의 제어신호에 따라서, 상기 센스앰프를 상기 제1의 상태로 하며, 상기 비트선쌍 분리스위치 수단을 도통상태대로 하며, 상기 메모리셀의 기억정보에 응해서, 상기 비트선의 쌍의 제1 및 제2측 공히, 쌍중 한쪽을 상기 제1의 전위에, 다른쪽을 상기 제2의 전위로 변화시켜, 상기 제2의 스위치 수단을 비도통 상태로 하고, 상기 제5 및 제6의 센스앰프 구동스위치 수단을 공히 및 상기 제2의 전위로서, 상기 센스앰프프리차지 수단을 비도통 상태로 하는 제3의 스텝과, 상기 외부로부터의 제어신호에 따라서, 상기 센스앰프를 제1의 상태 그대로 하고, 상기 비트선상 분리 스위치수단을 비도통 상태로 하며, 상기 제2의 스위치 수단을 도통상태로서, 상기 비트선의 쌍의 제1의 측에서는, 양쪽의 비트선을 공히 상기 제3의 전위로 하고, 상기 비트선의 쌍의 제2측에서는, 한쪽의 비트선을 상기 제1의 전위에, 다른편을 상기 제2의 전위로서, 상기 제5 및 제6의 센스앰프구동스위치 수단을 공히 도통상태로 하며, 상기 제1 및 제2의 배선을, 각각 상기 제1 및 상기 제2의 전위로서, 상기 센스앰프 프리차지수단을 비도통 상태대로 하는 제4의 스텝과, 상기 외부로부터의 제어신호에 응해서, 상기 제2의 스위치 수단을 비도통상태로 하여, 상기 제1의 스텝과 동일한 상태로 하는 제5의 스텝을 포함하는 반도체 기억장치의 동작방법.
13. 제11항에 있어서, 상기 센스앰프를 상기 제2의 상태로서, 상기 비트선의 쌍을 전기적으로 부유상태로 하며, 상기 비트선쌍분리 스위치 수단을 비도통상태로 하며, 상기 비트선의 쌍의 제1 및 제2의 측과함께, 상기 비트선을 상기 제3의 전위로 하고, 상기 제2의 스위치 수단을 비도통 상태로 하며, 상기 제5 및 제6의 센스앰프구동 스위치 수단을 공히 비도통상태로 하며, 상기 제1 및 제2의 배선을, 공히 제3의 전위로서 전기적으로 부유상태로 하며, 상기 센스앰프 프리차지 수단을 비도통 상태로 하는 제1의 스텝과, 상기 외부로 부터의 제어신호에 응해서, 상기 센스앰프를 상기 제2의 상태대로 하여, 상기 비트선의 쌍도 전기적으로 부유상태 그대로하며, 상기 비트선쌍이 분리스위치 수단을 도통상태로 하며, 상기 제2의 스위치 수단을 도통상태로 하여, 상기 제5 및 상기 제6의 센스앰프 구동스위치 수단을 공히 비도통 상태대로하여, 상기 제1 및 상기 제2의 배선을 전기적으로 부유상태대로하고, 상기 센스앰프 프리차지 수단을 도통상태로 하는 제2의 스텝과, 상기 외부로부터의 제어신호에 응해서, 상기 센스앰프를 상기 제1의 상태로 하며, 상기 비트선분리 스위치 수단을 도통상태대로하고, 상기 메모리셀의 기억정보에 응해서, 상기 비트선의 쌍중, 한쪽을 상기 제1의 전위에, 다른쪽을 상기 제2의 전위로 변화시켜, 상기 제2의 스위치수단을 비도통 상태로하며, 상기 제5 및 상기 제6의 센스앰프구동스위치 수단을 공히 도통상태로 하며, 상기 제1 및 상기 제2의 배선을, 각각 상기 제1 및 상기 제2의 전위로 하고, 상기 센스앰프 프리차지 수단을 비도통 상태로 하는 제3의 스텝과, 상기 외부로부터의 제어신호에 응해서, 상기 센스앰프를 상기 제2의 상태로서, 상기 비트선의 쌍을 전기적으로 부유상태로 하며, 상기 비트선쌍분리 스위치 수단을 도통상태 그대로 하며, 상기 제2의 스위치 수단을 도통상태로하고, 상기 비트선의 상의 상기 제1 및 상기 제2의 측과 함께, 상기 비트선을 상기 제3의 전위로 하며, 상기 제5 및 제6의 센스앰프 구동 스위치수단을 공히 비도통상태로하여, 상기 제1 및 상기 제2의 배선을 전기적으로 부유상태로하며, 상기 제1 및 상기 제2의 배선을 공히 상기 제3의 전위로 하는 제4의 스탭과, 상기 외부로부터의 제어신호에 응해서, 상기 제2의 스위치 수단을 비도통 상태로하며, 상기 센스앰프 프리차지 수단을 비도통상태로 하며, 상기 비트선쌍 분리 스위치 수단을 비도통 상태로 하여, 상기 제1의 스텝과 동일한 상태로 하는 제5의 스텝을 포함하는 반도체 기억장치의 동작방법.
14. 제8항에 있어서, 판독 또는 기록동작을 행하지 않는 상태에서, 센스앰프를 구성하는 MOS 트랜지스터의 백 바이어스가, 한계치가 높아지는 측으로 변화하는 바이어스 수단을 더구나 구비하는 반도체 기억장치.
15. 제11항에 있어서, 판독 또는 기록동작을 행하지 않는 상태에서, 센스앰프를 구성하는 MOS트랜지스터의 백바이어스가, 한계치가 높아지는 측으로 변화하느 바이어스 수단을 더구나 구비하는 반도체 기억장치.