KR100207970B1

KR100207970B1 - 반도체 기억장치

Info

Publication number: KR100207970B1
Application number: KR1019950014089A
Authority: KR
Inventors: 가츠미 아베
Original assignee: 니시무로 타이죠; 가부시끼가이샤 도시바
Priority date: 1994-05-31
Filing date: 1995-05-31
Publication date: 1999-07-15
Also published as: KR950034793A; JPH07326192A; TW276360B; US5757707A

Abstract

본 발명은, 이퀄라이즈시간을 단축할 수 있는 반도체기억장치를 제공하도록 하는 것이다.

본 발명은, 열데이터선쌍과, 이 열데이터선쌍을 비트선쌍, 증폭선쌍에 용량분할하는

Description

반도체기억장치

제1도는 본 발명의 제1실시예에 따른 DRAM의 구성도.

제2도는 본 발명의 제1실시예에 따른 DRAM의 동작사이클을 설명하기 위한 도면.

제3도는 본 발명의 제1실시예에 따른 DRAM의 동작파형도.

제4도는 본 발명의 제1실시예에 따른 DRAM의 배선용량을 설명하기 위한 도면.

제5도는 본 발명의 제1실시예에 따른 DRAM의 동작타이밍과 종래의 DRAM의 동작타이밍을 비교하기 위한 도면으로,

(a)도는 종래 DRAM의 동작타이밍도를 도시한 도면이고,

(b)도는 제1실시예에 따른 DRAM의 동작타이밍을 도시한 도면.

제6도는 본 발명의 제2실시예에 따른 DRAM의 구성도.

제7도는 본 발명의 제2실시예에 따른 DRAM의 동작파형도.

제8도는 본 발명의 제3실시예에 따른 DRAM의 구성도.

제9도는 본 발명의 제4실시예에 따른 DRAM의 주요부분의 구성도.

제10도는 본 발명에 따른 DRAM에서의 열데이터선쌍의 전위변화를 도시한 도면.

제11도는 종래의 DRAM의 구성도.

제12도는 종래의 DRAM의 동작파형도.

제13도는 제11도에 도시한 트랜지스터(N2)의 단면도.

* 도면의 주요부분에 대한 부호의 설명

10,10A,10B : 메모리셀 어레이 12 : 입/출력선(DQ)쌍

14 : 비트선쌍 이퀄라이저(비트선 초기화수단)

16 : 리스토어회로 18,18A,18B :t게이트(분할수단)

20 : 감지회로 22 : 열게이트

24 : 메모리셀

26,26' : 증폭선쌍 이퀄라이저(셀 데이터 증폭선 초기화수단)

[산업상의 이용분야]

본 발명은 반도체기억장치에 관한 것으로, 특히 열데이터선 전위의 초기화(이퀄라이징)를 고속으로 수행하는 반도체기억장치에 관한 것이다.

[종래의 기술 및 그 문제점]

이하, DRAM을 예로 들어 종래의 기술 및 그 문제점에 대해서 설명한다.

제11도는 종래의 DRAM의 구성도이다.

제11도에는 메모리셀 어레이와 입/출력선(DQ선)쌍을 서로 접속하는 열데이터선쌍이 도시되고, 특히 그 열데이터선쌍에 부가되는 회로가 도시되어 있다.

제11도에 도시된 바와 같이, 메모리셀 어레이(10)로부터 DQ선쌍(12)까지 열데이터선쌍이 설치되어 있다. 종래의 DRAM에서의 열데이터선쌍에는 어레이(10)측으로부터 순차 비트선쌍 이퀄라이저(14)와, 리스토어회로(16), 고저항부(t게이트 :18), 감지회로(20) 및, 열게이트(DQ게이트 : 22)가 각각 부가되어 있다.

한편, 본 발명에 있어서는, 그 이해를 돕기 위해 열데이터선쌍중t게이트(18)를 경계로 하여 어레이(10)측을 비트선쌍(BL, BBL : 선두의 B는 반전신호를 표시)으로 정의하고, 또한t게이트(18)로부터 DQ게이트(22)까지를 셀 데이터 증폭선쌍(BLC,BBLC : 선두의 B는 반전신호를 표시)으로 정의하여 서로 구별해 설명한다.

다음, 제11도에 도시한 DRAM의 동작에 대해서 설명한다.

종래, DRAM의 동작사이클은 액티브기간과 프리챠지기간으로 크게 구별된다.

프리챠지기간에 있어서는, 모든 워드선(WL)의 전위는 GND레벨로 된다. 또한, 비트선(BL)과, 그 반전신호 비트선(BBL) 및, 리스토어회로(16)를 활성화시키기 위한 신호(SAP), 감지회로(20)를 활성화시키기 위한 신호(BSAN)의 각 전위는 각각 VBL레벨로 된다. 전위(VBL)의 전형적인 값은 외부전원전압(VCC)의 2분의 1(Half-VCC)이다.

이와 같이, 프리챠지기간중, 비트선(BL 및 BBL)의 전위는 각각 VBL레벨로 되고, 비트선쌍 사이에는 전위차는 없이 초기화(이퀄라이즈)되어 있다. 이 때문에, 리스토어회로(16)와 감지회로(20)는 함께 비동작상태이다.

DRAM의 동작이, 상기 프리챠지기간으로부터 액티브기간으로 이행하면, 외부에서 입력된 어드레스신호를 취입하고, 그 어드레스에 따라 워드선(WL0~WLn)중 어느 하나의 전위가 고레벨로 된다. 워드선의 전위가 고레벨로 되면, 메모리셀(24)중 그 워드선에 접속된 전송게이트를 갖는 것이 도통상태로 되고, 셀의 기억노드에 축적되어 있던 데이터가 비트선(BL)으로 독출된다. 독출된 데이터는,t게이트(18)를 매개로 증폭선(BLC)에 전해져 감지회로(20)에 도달한다.

이후, 신호(BSAN)의 전위가 VBL레벨로부터 GND레벨까지 천이한다. 이에 의해, 감지회로(20)를 구성하는 N채널형 MOS트랜지스터(N1,N2) 각각의 소스에 전원전위가 공급되어 감지회로(20)가 활성화한다. 감지회로(20)가 활성화하는 것으로, 독출된 데이터가 전해져 있는 증폭선쌍(BLC,BBLC)에서 차동증폭이 시작한다. 본 설명에서는, 증폭선(BLC)의 전위가 반전신호 증폭선(BBLC)의 전위보다도 높다고 가정한다. 이 경우, 전위가 낮은 반전신호 증폭선(BBLC)으로부터 정(+)의 전하가 트랜지스터(N2)의 전류통로를 매개로 GND레벨로 뽑아내어진다.

여기서,t게이트의 작용에 대해서 설명한다.

t게이트가 삽입되어 있는 전위는, 감지회로(20)와 메모리셀 어레이(10)의 사이에 있다.t게이트(18)는 그 도통저항에 의해 비트선쌍(BL,BBL)과 증폭선쌍(BLC,BBLC)을 용량적으로 분할하는 기능을 갖고 있다.

비트선쌍(BL,BBL)의 배선용량과 증폭선쌍(BLC,BBLC)의 배선용량을 서로 비교해보면, 증폭선쌍(BLC,BBLC)쪽이 현저히 작다. 이 때문에, 차동증폭이 개시되면, 증폭선쌍(BLC,BBLC)의 전하를 뽑아내는 쪽이 비트선쌍(BL,BBL)의 전하를 뽑아내는 쪽보다도 먼저 시작되게 된다. 따라서, 증폭선쌍(BLC,BBLC)쪽이 비트선쌍(BL,BBL)보다도 먼저 전위가 생긴다.

이와 같이,t게이트(18)를 리스토어회로(16)와 감지회로(20)의 사이에 설치하는 것으로, 그 도통저항에 의해 셀 데이터의 초기 감지시에 특유의 현상이 생긴다. 이 특유의 현상에 의해 생기는 전위차에 의해, 리스토어회로(16)와 감지회로(20)로서 구성되는 감지증폭기의 전류구동능력은 보다 큰 전하량, 즉 큰 배선용량을 갖춘 비트선쌍(BL,BBL)도 구동할 수 있다.

또한, 거의 동시에 신호(SAP)의 전위가 VBL레벨로부터 VCC레벨로 천이한다. 이에 의해, 리스토어회로(16)를 구성하는 P채널형 MOS트랜지스터(P1,P2) 각각의 소스에 전원전위가 공급되어 리스토어회로(16)가 활성화된다. 리스토어회로(16)가 활성화함으로써, 비트선쌍(BL,BBL)에서 차동증폭이 시작한다. 리스토어회로(16)는, 전위가 GND레벨이 아닌 비트선(BL)에 트랜지스터(P1)의 전류통로를 매개로 정의 전하를 공급하고, 그 전위를 VCC레벨까지 끌어올린다.

비트선쌍(BL,BBL)이 차동증폭된 시점에서, 메모리셀(24)로부터 독출된 데이터가 전위(VCC) 또는 GND레벨까지 증폭된 것으로 되고, 동시에 메모리셀(24)에 있어서도 워드선(WL)이 고레벨 그대로이기 때문에 리프래쉬(refresh)된 데이터가 재기입되게 된다.

이후, 외부에서 취입된 열어드레스신호에 의해, 지정된 열선택선(CSL)의 전위가 GND레벨로부터 VCC레벨가지 천이한다. 그리고, 지정된 열에 속하는 증폭선쌍(BLC,BBLC)이 DQ게이트(22)를 매개로 DQ선쌍(12)에 접속된다. 그리고, 증폭된 셀 데이터가 DQ선쌍(12)에 전해져 DQ선쌍(12)으로부터 도시하지 않은 DQ버퍼로 보내지고, 여기서 재차 증폭된 후, 다시 I/O버퍼로 보내지며, 여기서 최종적으로 증폭되고나서 기억장치 외부로 출력된다. 더욱이, 셀 데이터가 DQ버퍼로 보내진 후, 열선택선은 GND레벨로 되돌아가고, 증폭선쌍(BLC,BBLC)을 DQ선쌍(12)으로부터 전기적으로 차단한다.

상기와 같이t게이트(18)가 설치된 DRAM에 있어서는, 그 특유한 초기 감지동작에 의해, 예컨대 배선용량이 큰 비트선에 있어서도 고속으로 구동되고, 프리챠지기간으로부터 액티브기간으로의 이행시간이 단축된다. 이 때문에, 데이터 억세스를 고속화할 수 있다는 이점을 갖고 있다.

그런데, 최근의 DRAM은 데이터 억세스의 고속화는 물론이고 사이클시간의 단축에 따라 액티브기간으로부터 프리챠지기간으로의 이행시간, 즉 이퀄라이즈 시간도 점차 짧은 것이 요구되도록 되고 있다.

그러나, 그 한편에서는 외부전원전압(VCC)이 5V로부터 3.5V로 저전압화되는 등, DRAM의 이퀄라이즈시간의 단축이라는 기술에 있어서는 앞으로 많은 어려움이 있다. 예컨대, 외부전원전압(VCC)이 3.3V의 DRAM이면, 비트선쌍 이퀄라이저(14)를 구성하는 트랜지스터인 소스~드레인간 전압도 3.3V로 된다. 이 때문에, 이들 트랜지스터의 구동능력이 저하해 버린다. 트랜지스터의 구동능력이 저하하면, 비트선쌍의 이퀄라이즈에 요하는 시간이 늘어난다. 이 결과, 이퀄라이즈시간이 길어지게 되어 사이클시간의 단축화가 방해되고 있다. 이것이 기술적인 현상이다.

또한, 비트선쌍 사이의 이퀄라이즈를 완전히 행하지 않으면, DRAM의 동작에 나쁜 영향을 준다.

예컨대, 메모리셀(24)로부터 비트선에 독출되는 데이터, 즉 비트선쌍(BL,BBL) 사이의 전위차는 메모리셀(24)의 캐패시터용량과, 비트선 자체가 갖는 배선용량의 비에 의해 결정된다. 통상, 100전후의 미소량의 신호이다. 예컨대, 비트선쌍 사이의 이퀄라이즈가 불충분하게 비트선쌍 사이에 전위치가 남아있던 경우, 이와 같은 미소량의 신호에서는 비트선의 전위를 셀 데이터와 같은 전위로 할 수 없을 가능성이 있다. 이 경우에는, 데이터의 하이(high), 로우(low)가 역전되어 데이터가 독출되어 버린다. 또한, 이것뿐만 아니라, 이 독출된 틀린 데이터가 메모리셀에 재기입되어 버리는 것으로도 되어 올바른 셀 데이터가 파괴될 가능성이 생기게 된다.

또한, 비트선쌍 사이의 전위차를 차동증폭할 때에는 그 특유의 현상에 의해 유효한 효과가 얻어지고 있던t게이트도 액티브기간으로부터 프리챠지기간으로 이행시킬 때, 증폭선의 이퀄라이즈를 지연시켜버리는 것도 최근 판명할 수 있었다.

이하,t게이트에 의한 증폭선 이퀄라이즈의 지연현상에 대해 설명한다.

제12도에는 DRAM에서의 액티브기간으로부터 프리챠지기간으로 이동할 때의 타이밍챠트이다.

제12도에 도시한 바와 같이, DRAM이 액티브기간으로부터 프리챠지기간으로 들어가면, 거기까지 VCC레벨이었던 워드선(WL)의 전위가 GND레벨로 된다. 이어서, 비트선쌍 이퀄라이저(14)를 활성화시키기 위한 신호(EQL)의 전위가 GND레벨로부터 VCC레벨로 된다. 이와 마찬가지로, 신호(SAP)의 전위가 VCC레벨로부터 VBL레베로 및, 신호(BSAN)가 GND레벨로부터 VBL레벨로 각각 천이한다. 신호(SAP) 및 신호(BSAN)가 함께 VBL레벨로 되면, 리스토어회로(16)와 감지회로(20)가 각각 비활성상태로 된다. 또한, 신호(EQL)가 VCC로 되면, 이퀄라이저(14)가 활성화하고, 비트선쌍간 BL,BBLC를 단락시킨다. 이에 의해, 비트선(BL) 및 반전신호 비트선(BBL)의 전위는 각각 VBL레벨로 수속(收束)해간다.

한편, 증폭선(BLC) 및 반전신호 증폭선(BBLC)의 전위는 각각t게이트(18)를 매개로 비트선(BL), 반전신호 비트선(BBL)의 전위가 공급되고 나서 이퀄라이즈가 개시되고, 곧 VBL레벨로 수속해간다.

이상이, 전형적인 비트선쌍의 이퀄라이즈 동작의 흐름이다.

여기서, N채널형 MOS트랜지스터에는, 일반적으로 임계치 하락이라고 불리는 현상이 있는 것을 고려할 필요가 있다.

이 임계치 하락 때문에, 제12도에 도시한 바와 같이 증폭선(BLC)의 전위는 액티브기간중에서 VCC레벨로는 되어 있지 않다. 증폭선(BLC)의 전위는 액티브기간중에는 전위(VCC)로부터t게이트의 임계치 전압(트랜지스터(N3)의 임계치 전압 ; Vth)이 저하한 값이다. 즉, 증폭선(BLC)의 전위는 VCC-Vth이다. 증폭선(BLC)의 이퀄라이즈도 그 임계치가 하락한 전위로부터 시작한다.

그런데,t게이트(18)는 비트선이 갖는 배선용량을 그 도통저항에 의해 분단하고, 데이터 감지를 고속으로 행할 목적을 위해 설치되어 있는 것이다. 이 때문에,t게이트(18)를 구성하는 N채널형 MOS트랜지스터(N3,N4)는 각각 어느정도 높은 도통저항을 갖도록 설계되어 있다. 더욱이, 트랜지스터(N3,N4)는 쌍방향 스위치(바이플로 트랜지스터)로서 이용되고 있기 때문에, 소스전위와 백게이트전위가 다르게 되버리고 있다. 즉, 백게이트 바이어스효과가 걸리기 쉬운 상태이다. 이와 함께, 패턴적으로 메모리셀 어레이에 인접하는 부분, 즉 트랜지스터가 밀집되어 배치되는 부분에 설치되는 것으로 되기 때문에, 그 게이트폭도 크게 할 수 없어 작은 것으로 되어 있다. 이 게이트폭의 작음도 백게이트 바이어스효과를 조장한다. 즉, 트랜지스터(N3,N4)는 각각 구조적으로 임계치 전압이 높게 되어 있다.

DRAM의 동작은 전형적으로 신호(EQL)의 전위가 VCC레벨로 되는 것으로, 이퀄라이즈의 기간으로 들어가지만, 특히 증폭선(BLC)에서는 그 전위가 하강하기까지 시간을 요한다. 결국, 신호(EQL)의 전위가 VCC레벨로 된 시점, 즉 비트선(BL)의 전위가 또한 VCC레벨인 경우에는 트랜지스터(N3)는 그 게이트전위가 VCC레벨이었던 것으로도 차단하고 있다. 이 트랜지스터(N3)가 도통하기 위한 조건은 비트선(BL)의 전위가 하강하여 증폭선(BLC)의 전위보다도 낮아지면서 비트선(BL)의 전위와 게이트전위차가 임계치 전압(Vth)을 넘는 것이다.

그러나, 상기와 같이 임계치 전압이 높기 때문에 비트선(BL)의 전위가 프리챠지전위(VBL)에 상당히 접근하고 나서가 아니라, 트랜지스터(N3)는 상기의 조건에 만족시키지 않아 도통하지 않는다. 이와 같은 트랜지스터(N3)의 도통의 지연이 증폭선쌍의 이퀄라이즈를 지연시키는 제1원인이다.

더욱이, 제2원인도 있다.

증폭선(BLC)은 트랜지스터(N3)가 도통하기까지 전기적으로 부유상태로 되어 있다. 증폭선(BLC)이 전기적으로 부유상태인 것은 제12도에 도시한 바와 같이 증폭선(BLC)의 전위가 일시적으로 상승한다는 현상을 발생시킨다. 이것은, 제13도에 도시한 바와 같이 감지회로(20)를 구성하는 트랜지스터(N2)가 그 게이트와 소스 사이에 오버랩용량(Col)을 규제적으로 갖고 있는 것이 원인이다. 이퀄라이즈의 기간으로 되면, 트랜지스터(N2)의 소스전위가 GND레벨로부터 VBL레벨로 천이하는데, 이때, 트랜지스터(N2)의 소스와, 트랜지스터(N2)의 게이트에 접속된 증폭선(BLC)이 상기 용량(Col)에 의해 용량결합을 일으킨다. 전기적으로 부유상태인 증폭선(BLC)의 전위는 이 용량결합에 의해 일어나게 되어 버린다.

상기와 같이, 비트선쌍을 차동증폭시킬 때에는 그 특유의 현상에 의해 유효한 효과가 얻어진t게이트도 비트선쌍을 이퀄라이즈시킬 때, 즉 액티브기간으로부터 프리챠지기간으로 되돌아갈 때 증폭선쌍의 이퀄라이즈를 지연시켜버린다.

즉,t게이트의 임계치 전압이 구조적으로 높게 되어 있기 때문에, 비트선(BL)의 전위에 의해t게이트를 도통시키기 위해서는 상당한 시간을 요한다.

더욱이,t게이트가 차단하고 있는 사이, 증폭선(BLC)은 전기적으로 부유상태이기 때문에, 신호(BSAN)의 전위를 GND레벨로부터 VBL레벨로 천이시켰을 때 감지회로중의 트랜지스터에 의해 용량결합을 일으켜 증폭선(BLC)의 전위가 상승한다.

이들 2가지의 현상이 원인이 되어, 종래의 DRAM에서는 증폭선쌍(BLC,BBLC)의 이퀄라이즈시간의 단축이 곤란했었다.

[발명의 목적]

본 발명은 상기한 점을 감안하여 발명된 것으로, 이퀄라이즈시간을 단축할 수 있는 반도체기억장치를 제공함에 그 목적이 있다.

[발명의 구성]

상기 목적을 달성하기 위한 본 발명의 반도체기억장치는, 제1비트선과, 이 제1비트선과 쌍을 이루는 제2비트선, 제1비트선에 전류통로의 일단이 접속된 제1고저항소자, 제2비트선에 전류통로의 일단이 접속된 제2고저항소자, 제1고저항소자의 전류통로의 다른 단에 일단이 접속된 제1셀 데이터 증폭선 및, 제2고저항소자의 전류통로의 다른 단에 일단이 접속되어 상기 제1셀 데이터 증폭선과 쌍을 이루는 제2셀 데이터 증폭선을 구비한다. 그리고, 제1셀 데이터 증폭선 및 제2셀 데이터 증폭선 각각의 전위를 초기화하기 위한 셀 데이터 증폭선 초기화수단을 더 설치한 것을 특징으로 하고 있다.

또한, 다른 형태로는 열데이터선쌍과, 이 열데이터선쌍을 메모리셀측과 열게이트측에서 각각 용량분할하기 위한 분할 수단을 구비하고, 상기 용량분할된 열데이터선쌍의 열게이트측의 이퀄라이즈 완료에 필요한 시간을 상기 열데이터선쌍의 메모리셀측의 이퀄라이즈 완료에 필요한 시간보다 짧아지도록 구성한 것을 특징으로 하고 있다.

[작용]

상기와 같이 구성된 본 발명의 반도체기억장치에서는, 제1셀 데이터 증폭선 및 제2셀 데이터 증폭선 각각의 전위를 초기화하기 위한 셀 데이터 증폭선 초기화수단을 더 설치함으로써, 비트선쌍의 초기화와 관계없이 증폭선쌍의 초기화를 단독으로 수행하도록 된다. 이 때문에, 용량결합에 의한 증폭선의 전위상승 등의 불편함이 해소되고, 증폭선의 전위를 고속으로 프리챠지전위로 수속시킬 수 있다. 따라서, 이퀄라이즈시간을 단축할 수 있다.

또한, 다른 형태의 반도체기억장치에서는, 증폭선쌍의 이퀄라이즈 완료에 요하는 시간을 비트선쌍의 이퀄라이즈 완료에 요하는 시간보다도 짧게 함으로써, 비트선쌍 전위의 프리챠지전위로 수속해가는 속도가, 예컨대 증폭선쌍의 전위가 프리챠지전위로 된 시점으로부터 급속하게 높아지도록 된다. 이는, 비트선의 전위가 증폭선의 프리챠지전위로 끌려지기 때문이다. 이와 같은 관점으로부터 다른 형태의 반도체기억장치에 있어서도 이퀄라이즈시간을 단축할 수 있다.

[실시예]

이하, 예시도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다. 모든 도면에 걸쳐 공통의 부분에 대해서는 공통의 참조부호를 붙이고, 중복하는 설명은 피하는 것으로 한다.

제1도는 본 발명의 제1실시예에 다른 DRAM의 구성도이다.

제1도에 도시된 바와 같이, 제1실시예에 따른 DRAM은 메모리셀 어레이(10)와 입/출력선(이하, DQ선으로 칭함)쌍(12)을 서로 접속하는 열데이터선을 갖추고 있다. 열데이터선쌍에는 어레이측으로부터 순차 비트선선쌍 사이에 나타나는 전위차를 이퀄라이즈하기 위한 비트선쌍 이퀄라이저(14)와, 비트선쌍 사이에 나타나는 전위차를 차동증폭하기 위한 리스토어회로(16), 열데이터선쌍을 비트선쌍과 셀 데이터 증폭선쌍에 용량적으로 분할하는 기능을 포함하는 고저항부(이하,t게이트로 칭함 : 18), 셀 데이터 증폭선쌍 사이에 나타나는 전위차를 차동증폭하기 위한 감지회로(20), 셀 데이터 증폭선쌍 사이에 전위차를 이퀄라이즈하는 기능을 포함하는 회로부(26 : 이하, 증폭선쌍 이퀄라이저로 칭함) 및, 기억장치 외부로부터 입력되는 어드레스신호에 기초하여 선택된 열을 DQ선쌍(12)에 전기적으로 접속하기 위한 열게이트(DQ게이트라고도 부름 : 22)가 각각 부가되어 있다.

다음에, 각 회로부의 회로구성에 대해서 설명한다.

제1도에 도시한 바와 같이, 메모리셀 어레이(10)내에는, 복수의 메모리셀(24)이 설치되어 있다. 하나의 메모리셀(24)은 행선택선(이하, 워드선으로 칭함)의 전위에 기초하여 온, 오프하는 1개의 MOS트랜지스터(TG : 이하, 셀 전송 게이트로 칭함)와, 데이터를 축적하기 위한 1개의 캐패시터(C)로 구성되어 있다.

셀 전송게이트(TG)의 하나의 게이트단자와, 드레인단자 및, 소스단자를 각각 갖춘다. 게이트단자는 워드선(WL;WO0~WLn)의 하나에 접속되고, 드레인단자는 비트선(BL;BL,BBL)의 하나에 접속되어 있다. 캐패시터(C)의 다른쪽의 단자는 플레이트전위(VPL)가 공급되는 고정전위단자에 접속되어 있다.

또한, 하나의 비트선(BL)은 동일의 메모리셀 어레이내에 설치되어 있는 다른 비트선의 하나, 즉 비트선(BBL)과 서로 쌍을 이룬다. 비트선(BBL)에는 비트선(BL)에 흐르는 신호가 반전한 신호가 흐른다.

비트선쌍 이퀄라이저(14)는 3개의 N채널형 트랜지스터(N5,N6,N7)를 포함한다. 트랜지스터(N5)는 그 전류통로의 일단이 비트선(BL)에 접속되고, 다른 단이 다른쪽의 비트선(BBL)에 접속되며, 2개의 비트선(BL,BBL)을 각각 소스 또는 드레인으로 하고 있다.

또한, 트랜지스터(N6)는 그 드레인단자가 비트선(BL)에 접속되고, 그 소스단자가 프리챠지전위(VBL)가 공급되는 배선에 접속되어있다. 마찬가지로, 트랜지스터(N7)는 그 드레인단자가 다른쪽의 비트선(BBL)에 접속되고, 그 소스단자가 프리챠지전위(VBL)가 공급되는 배선에 접속되어 있다. 이들 3개의 트랜지스터(N5,N6,N7)의 게이트단자는 서로 공통으로 결합되고, 이 공통노드에는 DRAM의 프리챠지기간에 하이레벨로 되는 프리챠지신호(EQL)가 공급된다.

리스토어회로(16)는 2개의 P채널형 트랜지스터(P1,P2)를 포함한다. 트랜지스터(P1)는 그 드레인단자가 비트선(BL)에 접속되고, 그 게이트단자가 다른쪽 비트선(BBL)에 접속되며, 그 소스단자가 신호(SAP)가 공급되는 배선에 접속하고 있다. 여기서, 신호(SAP)는 리스토어회로(16)를 활성화시키기 위한 신호이다. 마찬가지로, 트랜지스터(P2)는 그 드레인단자가 다른 쪽의 비트선(BBL)에 접속되고, 게이트단자가 한쪽의 비트선(BL)에 접속되며, 그 소스단자가 신호(SAP)가 공급되는 배선에 접속되어 있다.

t게이트(18)는 2개의 N채널형 트랜지스터(N3,N4)를 포함한다. 트랜지스터(N3)는 그 전류통로의 일단이 비트선(BL)에 접속되고, 그 외 다른 단이 셀 통로의 일단이 다른쪽의 비트선(BBL)에 접속되고, 그 외 다른 단이 다른 쪽의 셀 데이터 증폭선(BBLC)에 접속되어 있다. 이들 2개의 트랜지스터(N3,N4)의 게이트단자는 각각 전위(VCC)가 공급되는 배선에 접속되어 있다.

감지회로(20)는 2개의 N채널형 트랜지스터(N1,N2)를 포함한다. 트랜지스터(N1)는 그 드레인단자가 증폭선(BLC)에 접속되고, 그 게이트단자가 다른쪽의 증폭선(BBLC)에 접속되며, 그 소스단자가 신호(BSAN)가 공급되는 배선에 접속되어 있다. 여기서, 신호(BSAN)는 감지회로(20)를 활성화시키기 위한 신호이다. 마찬가지로, 트랜지스터(P2)는 그 드레인단자가 다른 쪽의 증폭선(BBLC)에 접속되고, 게이트단자가 증폭선(BLC)에 접속되며, 그 소스단자가 신호(BSAN)가 공급되는 배선에 접속되어 있다.

증폭선쌍 이퀄라이저(26)는 1개의 N채널형 트랜지스터(N8)를 포함한다. 트랜지스터(N8)는 그 전류통로의 일단이 증폭선(BLC)에 접속되고, 다른 단이 다른 쪽의 증폭선(BBLC)에 접속되며, 2개의 증폭선(BLC,BBLC)을 각각 소스 또는 드레인으로 하고 있다. 트랜지스터(N8)의 게이트단지에는 DRAM의 프리챠지기간에 하이레벨로 되는 프리챠지신호(EQL)가 공급된다.

열게이트(22)는 2개의 N채널형 트랜지스터(N9,N10)를 포함한다. 트랜지스터(N9)는 그 전류통로의 일단이 증폭선(BLC)에 접속되고, 그 다른 단이 DQ선에 접속되어 있다. 마찬가지로, 트랜지스터(N10)는 그 전류통로의 일단이 다른 쪽의 증폭기(BBLC)에 접속되고, 그 외 다른 단이 다른 쪽의 BDQ선에 접속되어 있다. 이들 2개의 트랜지스터(N9,N10)의 게이트단자는 각각 열선택신호(CSL)가 공급되는 배선(열선택선)에 접속되어 있다. 여기서, 신호(CSL)는 기억장치의 외부로부터 입력되는 복수의 어드레스신호로부터 그 장치내부에서 복수의 열어드레스 신호를 생성하고, 이들 복수의 열어드레스신호를 디코드하는 것으로 얻어진다. 열게이트(22)는 여기에 공급되는 열선택신호(CSL)가 GND레벨로부터 VCC레벨로 되는 것으로, 증폭선쌍(BLC,BBLC)을 DQ선쌍(12)에 전기적으로 접속한다.

이때, 열선택선의 전위가 VCC레벨로 되는 타이밍은 그 동작상 매우 중요하다. 왜냐하면, 이 타이밍은 너무 빠르면 비트선전위가 충분히 증폭되기 전에 DQ선과 접속하는 것으로 되고, 접속시의 노이즈 등에 의해 데이터가 반전할 가능성이 높다. 그러나, 이 타이밍을 빠르게 하는 것은 데이터의 독출시간을 단축하는 것으로 되기 때문에 가능한 한 빠르게 했다. 이 때문에, 열게이트(22)는 초기 감지가 빠르게 행해지는 증폭선쌍(BLC,BBLC)에 설치하는 것이 바람직하다.

다음에, 제1도에 도시한 DRAM의 동작에 대해서 설명한다.

제2도는, 제1도에 도시한 DRAM의 동작사이클을 설명하기 위한 도면이다.

제2도에 도시한 바와 같이, 제1도에 도시하는 DRAM도 전형적인 DRAM과 마찬가지로 그 동작사이클은 열데이터선 CDL과 BCDL의 사이에 전위차가 발생시키고 있는 액티브기간과, 열데이터선 CDL의 전위와 BCDL의 전위가 서로 프리챠지전위(VBL)로 되어 있는 프리챠지기간으로 크게 구별된다.

먼저, 프리챠지기간으로부터 액티브기간으로 이행할 때의 동작에 대해서 설명한다.

제1도에 도시하는 DRAM에서는, 리스토어회로(16)와 감지회로(20)의 사이에t게이트(18)가 설치되어 있다. 또한, 액티브기간중에 있어서는, 신호(EQL)가 GND레벨이고, 증폭선쌍 이퀄라이저(26)는 오프하고 있다. 이를 위해, 제11도에 도시한 DRAM과 마찬가지의 동작을 행한다. 따라서, 초기 감지시, 증폭선쌍(BLC,BBLC)의 쪽에 비트선쌍(BL,BBL)보다도 먼저 전위차가 발생한다. 이와 같은 초기 감지동작에 의해, 리스토어회로(16)와 감지회로(20)로 구성되는 감지증폭기의 전류 구동능력이 상승하고, 프리챠지기간으로부터 액티브기간으로의 이행시간(Ts;제2도 참조)을 단축할 수 있다. 이 단축효과는 주로 데이터 억세스의 고속화에 공헌한다. 단, 제2도에서는 액티브기간과 프리챠지기간을 개략적으로 구별하기 위해 열데이터선(CDL, BCDL)의 전위를 예로 하여 도시하고 있다.

다음, 액티브기간으로부터 프리챠지기간으로 이행할 때의 동작에 대해서 설명한다.

제3도는, 제1도에 도시하는 DRAM의 액티브기간으로부터 프리챠지기간으로 이행할 때의 동작파형도이다.

제3도에 도시한 바와 같이, DRAM이 액티브기간으로부터 프리챠지기간으로 이행하면, 그때까지 VCC레벨이던 워드선(WL)의 전위가 GND레벨로 된다. 이어서, 비트선쌍 이퀄라이저(14)와 증폭선쌍 이퀄라이저(26)를 활성화시키기 위한 신호(EQL)의 전위가 GND레벨로부터 VCC레벨로 된다. 이와 마찬가지로, 신호(SAP)의 전위가 VCC레벨로부터 VBL레벨로, 그리고 신호(BSAN)가 GND레벨로부터 VBL레벨로 각각 천이한다. 신호(SAP) 및 신호(BSAN)가 함께 VBL레벨로 되면, 리스토어회로(16)와 감지회로(20)가 각각 비활성상태로 된다. 또한, 신호(EQL)가 VCC로 되면, 이퀄라이저(14,26)가 활성화하고, 비트선쌍 사이 BL, BBLC를 단락시킨다. 이에 의해, 비트선(BL,BBL) 쌍방의 전위는 VBL레벨로 수속한다. 동시에, 증폭선(BLC,BBLC) 쌍방의 전위는 각각 고전위측 증폭선의 전위상승도 발생하지 않고 증폭선쌍간 전위차의 반, 즉(VCC-Vth)/2의 전위로 수속해간다.

이상이, 본 실시에에 따른 DRAM의 이퀄라이즈동작의 개략적인 흐름이다.

여기서, 본 실시예에 따른 DRAM에서는, 제4도에 도시한 바와 같이 비트선쌍(BL,BBL)과 증폭선쌍(BLC,BBLC)이t게이트(18)에 의해 용량적으로 분할되어 있다. 제4도에는, 비트선(BL)의 배선용량이 용량 CBL, 비트선(BBL)의 배선용량이 용량 CBBL, 증폭선(BLC)의 배선용량이 용량 CBLC 및 증폭선(BBLC)의 배선용량이 용량 CBBLC이 각각 표시되어 있다. 용량 CBLC와 CBBLC는 함께 용량 CBLC와 CBBLC는 함께 용량 CBL과 CBBL보다도 작다. 이 때문에, 이퀄라이저(14,26)가 동시에 동작을 개시하도록 하면, 배선용량이 작은 증폭선쌍(BLC,BBLC)쪽이 비트선쌍(BL,BBL)보다도 제3도에 도시한 바와 같이 먼저 이퀄라이즈가 완료하도록 된다. 증폭선(BLC,BBLC) 쌍방의 전위는, 이퀄라이즈가 완료한 시점에서는 (VCC-Vth)/2의 전위이다. 그러나, 증폭선(BLC,BBLC) 쌍방의 전위는, 상기 전위에 도달한 후, 비트선(BL,BBL)의 전위(VBL)로 이끌리도록 되어 상승하기 시작한다. 이 때문에, 비트선(BL,BBL)의 전위가 VBL레벨로 되는 시점에서는 증폭선(BLC,BBLC) 쌍방의 전위도 VBL레벨까지 상승하도록 된다. 이와 같이 하여, 비트선쌍(BL,BBLC)과, 증폭선쌍(BLC,BBLC)은 함께 동전위로 되고, 열데이터선쌍의 전위가 서로 프리챠지전위(VBL)로 된다.

제5도는, 제11도에 도시한 DRAM의 동작과 제1도에 도시한 DRAM의 동작을 서로 비교하여 도시한 도면으로, (a)는 제11도에 도시한 DRAM의 경우, (b)도는 제1도에 도시한 DRAM의 경우이다.

제5도에 도시한 바와 같이, 제1도에 도시한 DRAM에서는, 특해 액티브기간으로부터 프리챠지기간으로의 이행시간(이퀄라이즈시간;Te)이 단축된다. 따라서, 고속동작이 가능하다.

게다가, 상기 이퀄라이즈의 고속화는 증폭선쌍(BLC,BBCL)을 독자적으로 이퀄라이즈하기 때문에,t게이트(18)를 구성하는 트랜지스터(N3,N4)의 임계치 전압에 좌우되지 않는다. 즉, 트랜지스터(N3,N4)의 임계치 전압이 높아도 이퀄라이즈의 개시로부터 완료까지의 시간은 변화하지 않는다. 이 때문에, 이퀄라이저(26)를 부가한 것으로 새롭게 더한 소자패턴분의 증가를, 트랜지스터(N3,N4)의 게이트폭을 줄이고,t게이트(18)의 소자패턴을 작게 함으로써 최소한으로 하는 것도 가능하다.

더욱이, 증폭선쌍(BLC,BBLC)의 배선용량이 작기 때문에, 트랜지스터(N8)에 별로 전류고동능력이 요구되지 않는다. 이 때문에, 트랜지스터(N8)의 게이트폭을 줄이는 것도 가능하고, 이퀄라이저(26)의 소자패턴을 작게 할 수도 있다. 예컨대, 이퀄라이즈(26)가 포함하는 트랜지스터(N8)의 게이트폭은 이퀄라이저(14)가 포함하는 트랜지스터(N5)의 게이트폭보다 작게 한다.

이와 같이 트랜지스터(N8)의 게이트폭을 쓸데없이 크게 하지 않고, 증폭선쌍(BLC,BBLC)의 배선용량에 걸맞는 전류구동능력이 얻어지는 게이트폭으로 하는 것으로도 새롭게 더한 소자패턴분의 증가를 최소한으로 억제할 수 있다.

다음에, 본 발명의 제2실시예에 따른 DRAM에 대해서 설명한다.

제6도에 본 발명의 제2실시예에 따른 DRAM의 구성도이다.

제6도에 도시한 바와 같이, 제2실시예에 따른 DRAM은 증폭선쌍 이퀄라이저(26)를 비트선쌍 이퀄라이저(14)와 마찬가지로 프리챠지신호(EQL)에 의해 도통된 후, 증폭선상에 대해서 프리챠지전위(VBL)를 공급할 수 있도록 구성한 것이다.

증폭선쌍 이퀄라이저(26')는 3개의 N채널형 트랜지스터(N8,N11,N12)를 포함한다. 트랜지스터(N8)는 제1도에 도시된 트랜지스터(N8)와 마찬가지의 접속상태를 갖는다. 트랜지스터(N10)는 그 드레인단자가 증폭선(BLC)에 접속되고, 그 소스단자가 프리챠지전위(VBL)가 공급되는 배선에 접속되어 있다. 마찬가지로, 트랜지스터(N12)는 그 드레인단자가 다른 쪽의 증폭선(BBLC)에 접속되고, 그 소스단자가 프리챠지전위(VBL)가 공급되는 배선에 접속되어 있다.

이들 3개의 트랜지스터(N8,N11,N12)의 게이트단자를 서로 공통으로 결합되고, 이 공통노드에는 DRAM의 프리챠지기간에 하이레벨로 되는 프리챠지신호(EQL)가 공급되도록 하고 있다.

제7도는, 제6도에 도시한 DRAM의 액티브기간으로부터 프리챠지기간으로 이행할 때의 동작파형도이다.

제7도에 도시한 바와 같이, 증폭선(BLC,BBLC) 쌍방의 전위는 이퀄라이저(26')로부터 전위(VBL)의 공급을 받기 때문에, 증폭선쌍의 이퀄라이즈가 완료한 시점에서 VBL레벨로 된다.

본 제2실시예에 따른 DRAM에서는, 제1실시예에 따른 DRAM과 마찬가지로 이퀄라이즈시간(Te)을 단축할 수 있는 효과가 얻어지는 외에, 다음과 같은 효과를 얻을 수 있다.

제1실시예에 따른 DRAM에서는, 증폭선쌍(BLC,BBLC)의 전위를 프리챠지전위(VBL)로 하기 위해t게이트(18)를 매개로 비트선쌍 이퀄라이저(14)로부터 전위(VBL)의 공급을 받고 있다. 이 점, 제2실시예에 따른 DRAM에서는, 증폭선쌍 이퀄라이저(26') 자체가 증폭선쌍(BLC,BBLC)에 전위(VBL)를 공급할 수 있기 때문에, 비트선쌍 이퀄라이저(14)로부터 전위(VBL)가 공급되지 않아도 증폭선쌍(BLC,BBLC)의 전위를 프리챠지전위(VBL)로 할 수 있다. 이 때문에,t게이트(18)의 게이트단자에, 항상 전위(VCC)를 공급하는 것은 아니고, 프리챠지기간중에 GND레벨의 전위를 공급하는 것으로t게이트(18)를 오프시키는 것이 가능하게 된다. 이 때문에, 회로설계의 자유도가 증가한다.

현재, DRAM은 시스템적으로 다양한 것으로 세분화되지만, 회로설계의 자유도가 증가하는 것은 다양하게 세분화된 DRAM에 있어서, 본 발명을 응용할 수 있는 DRAM의 범위가 넓은 것으로 이어진다.

한편, 이퀄라이저(26')가 포함하는 트랜지스터(N11,N12)에 대해서도 트랜지스터(N8)와 마찬가지로 그다지 전류구동능력이 요구되지 않는다. 이 때문에, 트랜지스터(N11,N12)의 게이트폭을 증폭선쌍의 배선용량에 걸맞는 전류구동능력이 얻어지는 정도로 설정하는 것으로, 소자패턴분의 증가를 최소한으로 억제할 수 있다. 예컨대, 이퀄라이저(26')가 포함하는 트랜지스터(N11,N12)의 게이트폭은 각각 이퀄라이저(14)가 포함하는 트랜지스터(N6,N7)의 게이트폭보다 작아도 좋다.

다음, 본 발명의 제3실시예에 따른 DRAM에 대해서 설명한다.

제8도는 본 발명의 제3실시예에 따른 DRAM의 구성도이다.

제3실시예에 따른 DRAM은, 제8도에 도시한 바와 같이 제2실시예에 따른 DRAM에 의해 설명한 증폭선쌍 이퀄라이저(26')를 이용하는 것으로, 본 발명을 소위 분배(shared) 감지증폭기방식 DRAM에 응용했을 때의 구체예이다.

분배 감지증폭기방식 DRAM은 개략적으로 복수의 메모리셀 어레이로 1개의 감지증폭기를 공통으로 사용하고, 회로수의 삭감을 달성하도록 하는 것이다.

분배 감지증폭기방식 DRAM에서는, 1개의 감지증폭기를 공통으로 사용하기 위해 제1메모리셀 어레이와, 공통 감지증폭기의 사이 및, 다른 제2메모리셀 어레이와 공통의 감지증폭기의 사이 각각에 접속스위치가 설치된다. 이들의 접속스위치는 데이터의 독출, 기입시에는 동시에 온하지 않도록 제어되고, 예컨대 서로 제1, 제2메모리셀 어레이의 어느 한쪽만을 공통의 감지증폭기에 전기적으로 접속시킨다.

본 발명의 실시예에 따른 DRAM에서는t게이트(18)를 갖추고 있다. 이t게이트(18)를 이용하여 메모리셀 어레이를 감지증폭기로부터 전기적으로 끊을 때, 그 게이트에 GND레벨의 전위를 공급하는 등으로 온/오프제어할 수 있도록 한다. 즉,t게이트(18)로 메모리셀 어레이 선택신호를 공급하는 것으로, 분배 감지증폭기방식 DRAM에 필요한 접속스위치가 얻어진다.

제8도에 도시한 바와 같이, 본 실시예에서는, 제1메모리셀 어레이(10A)에 부속하는 주변회로 및 제2메모리셀 어레이(10B)에 부속하는 주변회로중 감지회로(20)와, 증폭선쌍 이퀄라이저(26') 및, 열게이트(22)를 공통으로 이용해 공통회로(28)로 하고 있다.

더욱이, 공통회로(28)내에는 어레이(10A) 및 어레이(10B)에서 공통으로 사용되는 증폭선쌍(BLC,BBLC)이 포함되어 있다. 공통 증폭선쌍(BLC,BBLC)의 일단은 제1t게이트(18A)를 매개로 제1비트선쌍(BLA,BBLA)에 접속된다. 또한, 그 외 다른 단은 제2t게이트(18B)를 매개로 제1비트선쌍(BLB,BBLB)에 접속된다. 제1t게이트(18A)는 어레이 선택신호(tA)가 공급되고, 또한 제2t게이트(18B)에는 어레이 선택신호(tB)가 공급된다.t게이트(18A,18B)는 각각 적어도 데이터의 독출, 기입시에는 동시에 온하지 않도록 신호(tA,tB)에 의해 제어된다. DQ선쌍(12)은 열게이트(22)를 매개로 공통증폭선쌍(BLC,BBLC)에 접속되어 있다.

한편, 비트선쌍 이퀄라이저(14A,14B)와, 리스토어회로(16A,16B) 및, 감지회로(20) 각각의 회로구성에 대해서도 제1도에 도시한 DRAM과 마찬가지의 구성이다.

이와 같이, 본 발명은 분배 감지증폭기방식 DRAM에도 응용이 가능하다.

또한, 본 실시예에 따른 DRAM에서는 어레이(10A) 및 어레이(10B)에서 공통으로 된 증폭선쌍(BLC,BBLC)을 독자적으로 이퀄라이즈하면서 독자적으로 프리챠지전위로 할 수 있는 이퀄라이저(26')를 갖추기 때문에 다음과 같은 효과를 얻을 수 있다.

예컨대, 제3실시예에 따른 DRAM으로부터 이퀄라이저(26')를 제거한 DRAM을 가정한다. 이 경우, 공통 증폭선쌍(BLC,BBLC)을 이퀄라이즈하기 위해서는t게이트(18A) 및t게이트(18B)의 어느 한쪽을 도통시켜 비트선쌍 이퀄라이저(14A,14B)의 어느 하나를 이용하여 공통 증폭선쌍(BLC,BBLC)을 단락시키지 않으면 안된다. 이 때문에, 프리챠지기간중,t게이트(18A,18B)의 어느 하나를 도통시켜 둘 필요가 있다. 이와 같은 제어방식이면, 액티브기간에 이행시킬 경우,t게이트(18A,18B)의 사이에서 온/오프의 절환을 행할 필요성이 생긴다. 예컨대, 프리챠지기간중t게이트(18A)를 도통시켜 두고, 이것에 이어서 액티브기간에서는 어레이(10B)를 선택했기 때문에t게이트(18A)를 오프시키고,t게이트(18B)를 도통시키는 경우 등이다. 이와 같은t게이트(18A,18B)의 사이에서의 온/오프의 절환은 프리챠지기간으로부터 액티브기간으로의 이행이라는 한정된 시간내에서 행할 필요가 있기 때문에, 시간적인 허용이 없어 제어가 어렵다.

이 점, 제3실시예에 따른 DRAM에서는,t게이트(18A,18B)가 함께 오프시켜진 상태로 공통 증폭선쌍(BLC,BBLC)을 이퀄라이즈할 수 있다. 이 때문에, 상기와 같은 절환제어는 필요치 않고, 선택해야 할 어레이측의t게이트(18)를 도통시키는 것만으로 완료된다. 따라서, 상기의 제어방식에서는,t게이트의 제어가 간단하게 되어 시간적인 여유도 생긴다.

또한,t게이트(18A,18B)를 프리챠지기간중에 함께 오프시키는 것으로, 공통 증폭선쌍(BLC,BBLC)을 제1비트선쌍(BLA,BBLA) 및 제2비트선쌍(BLB,BBLB)으로부터 전기적으로 분리할 수 있다. 이 때문에, 어레이선택전에 데이터가 제1비트선쌍(BLA,BBLA) 혹은 제2비트선쌍(BLB,BBLB)까지 나와버렸다고 하더라도 공통 증폭선쌍(BLC,BBLC)에 전해진 것은 아니다. 이 때문에, 회로동작마진도 향상한다.

또한, 이 점을 이용하여 데이터 독출을 고속화하기 때문에 어레이선택전에 미리 데이터를 제1비트선쌍(BLA,BBLA) 및 제2비트선쌍(BLB,BBLB)까지 각각 독출해 두는 등의 회로설계도 가능하다.

다음에, 본 발명의 제4실시예에 따른 DRAM에 대해서 설명한다.

제9도는 본 발명의 제4실시예에 따른 DRAM의 구성도이다.

제9도에 도시한 바와 같이, 증폭선쌍 이퀄라이저(26)를 감지회로(20)와t게이트(18)의 사이에 설치하도록 해도 좋다. 또한, 제9도에 도시하는 DRAM에 있어서, 증폭선쌍 이퀄라이저(26')를 제1도에 도시한 바와 같은 증폭선쌍(BLC,BBLC) 사이를 단락시키는 것만의 이퀄라이저(26)로 바꿔도 좋다.

상기 제1~제4실시예에 따른 DRAM이면, 증폭선쌍(BLC,BBLC)을 이퀄라이즈하기 위한 이퀄라이저를 설치하는 것으로, 액티브기간으로부터 프리챠지기간으로 이행하는 시간(이퀄라이즈시간;Te)을 단축할 수 있다. 따라서, 동작의 고속화가 가능하다. 또한, 앞으로 더욱 진전하면 고려되는 사이클시간의 단축이라는 기술에도 공헌할 수 있다.

또한, 제1실시예에 따른 DRAM이면, 트랜지스터를 하나만 부가해도 좋기 때문에, 소자수의 증가를 최소한으로 할 수 있다. 더욱이, 소자패턴분의 증가에 대해서도 트랜지스터(N3,N4)의 게이트폭이나 트랜지스터(N8)의 게이트폭을 줄이고,t게이트(18) 및 이퀄라이저(26)의 소자패턴을 각각 작게 함으로써 최소한으로 할 수 있다.

또한, 제2, 제3실시예에 따른 DRAM이면, 증폭선쌍 이퀄라이저가 프리챠지전위(VBL)를 공급할 수 있기 때문에 증폭선쌍(BLC,BBLC)의 최종적인 이퀄라이즈 레벨을 비트선쌍 이퀄라이저에 의뢰할 필요가 없어진다. 이 결과, 프리챠지기간중에t게이트를 오프시켜 두는 등의 기술이 가능하게 되고, 회로설계의 자유도가 증가한다. 특히, 프리챠지기간중에t게이트를 오프시켜 비트선쌍(BL,BBL)과 증폭선쌍(BLC,BBLC)을 전기적으로 분리해둠으로써 회로동작마진의 확대 등 유효한 효과를 얻을 수 있다.

더욱이, 제1~제4실시예에 따른 DRAM이면, 증폭선쌍 이퀄라이저(26)를 설치한 것으로써, 비트선쌍(BL,BBL)보다도 먼저 증폭선쌍(BLC,BBLC)이 이퀄라이즈레벨에 도달한다는 특징적인 동작을 행한다. 이 특징적인 동작에 의해 다음과 같은 효과를 얻어지게 되었다.

제10도는 본 발명에 따른 DRAM에서의 액티브기간으로부터 프리챠지기간으로 이행할 때의 열데이터선쌍의 전위변화를 도시한 도면이다.

제10도에 도시한 바와 같이 본 발명에 따른 DRAM에서는 비트선쌍(BL,BBL)보다도 먼저 증폭선쌍(BLC,BBLC)이 프리챠지전위(VBL)에 도달한다. 이에 의해, 비트선쌍(BL,BBL)의 프리챠지전위(VBL)로 수속해가는 속도가 높아진다.

제10도에 도시한 시각(t1)은 이퀄라이즈가 개시되는 시각이고, 비트선쌍(BL,BBL) 및 증폭선쌍(BLC,BBLC)의 전위는 각각 동시에 전위(VBL)로 향해 수속한다. 이 후, 시각(t2)에 있어서, 증폭선쌍(BLC,BBLC)이 전위(VBL)에 도달한다. 이 시각(t2)쯤으로부터 비트선쌍(BL, BBL)의 전위(VBL)로의 수속속도가 현저히 높아진다. 이 원인으로서는, 비트선쌍(BL,BBL)의 전위가 증폭선쌍(BLC,BBLC)의 전위와 용량결합하고, 전위(VBL)에 이끌려져 가고t게이트를 도통시킨 경우일 때는 이를 매개로 비트선쌍(BL,BBL)에 전위(VBL)가 공급되는 것으로 생각된다.

한편, 제10도에는, 파선(I)이 표시되어 있는데, 이 I선은 상기의 작용을 고려한 경우에 추측되는 비트선쌍(BL,BBL)의 전위변화를 도시한 것이다. 이 I선과 실제의 전위변화를 나타내는 선을 비교하는 것으로 명확한 바와 같이 실제의 전위변화쪽이 전위(VBL)에 도달하기까지 △t만큼 빨라진다.

따라서, 비트선쌍(BL,BBL)보다도 먼저 증폭선쌍(BLC,BBLC)의 전위를 전위(VBL)로 하는 것으로도 이퀄라이즈시간을 단축할 수 있다.

또한, 본 발명은 다음과 같은 변형도 가능하다.

t게이트(18)를 트랜지스터로 바꾸고, 다른 고저항소자, 예컨대 실리콘기판중에 형성된 불순물확산층 저항이나, 실리콘기판상에 형성된 폴리실리콘막 등에 의한 저항부재로 해도 좋다. 이와 같이 해도 열데이터선쌍을 메모리셀측의 비트선쌍 및, 열게이트측의 셀데이터 증폭선쌍 각각에 용량분할 할 수 있다.

한편, 본원 청구범위를 구성요건에 병기한 도면 참조부호는 본원 발명의 이해를 용이하게 하기 위한 것이며, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도로 병기한 것은 아니다.

[발명의 효과]

이상과 같이 본 발명에 의하면, 이퀄라이즈시간을 단축할 수 있는 반도체기억장치를 제공할 수 있다.

Claims

제1메모리셀이 접속된 제1비트선(BL)과, 상기 제1메모리셀과는 다른 제2메모리셀이 접속되어 상기 제1비트선쌍(BL)을 이루는 제2비트선(BBL), 상기 제1비트선에 전류통로의 일단이 접속된 제1고저항소자(18,N3), 상기 제2비트선에 전류통로의 일단이 접속된 제2고저항소자(18,N4), 상기 제1고저항소자의 전류통로의 다른 단에 일단이 접속된 제1셀 데이터 증폭선(BLC), 상기 제2고저항소자(18,N4)의 전류통로의 다른 단에 일단이 접속되어 상기 제1셀 데이터 증폭선(BLC)과 쌍을 이루는 제2셀 데이터 증폭선(BBLC), 상기 제1셀 데이터 증폭선(BLC)의 다른 단에 전기적으로 결합된 제1셀 데이터 입출력선(DQ) 및, 상기 제2셀 데이터 증폭선(BLC)의 다른 단에 전기적으로 결합되어 상기 제2셀 데이터 선과 쌍을 이루는 제2셀 데이터 입출력선(BDQ)을 구비하고, 상기 제1셀 데이터 증폭선(BLC) 및 상기 제2셀 데이터 증폭선(BBLC) 각각의 전위를 초기화하기 위한 셀 데이터 증폭선 초기화수단(26,26')을 더 구비하여 구성된 것을 특징으로 하는 반도체기억장치.
제1항에 있어서, 상기 셀 데이터 증폭선 초기화수단(26,26')에 더하여, 더욱이 제1비트선 및 제2비트선 각각의 전위상태를 초기화하기 위한 비트선 초기화수단(14)을 구비한 것을 특징으로 하는 반도체기억장치.
제1항에 있어서, 상기 제1, 제2고저항소자(18)의 저항체는, 절연게이트형 FET(N3,N4)의 소스~드레인간 저항, 반도체 기판중에 형성된 확산층 저항 및 반도체 기판상에 형성된 저항부재중 어느 하나로부터 선택되는 것을 특징으로 하는 반도체기억장치.
제1항에 있어서, 상기 제1, 제2고저항소자(18)는 절연게이트형 FET(N3,N4)이고, 데이터의 독출동작 및 기입동작중 상기 절연게이트형 FET(N3,N4)의 전류통로의 일단-다른 단 사이가 도통되는 것을 특징으로 하는 반도체기억장치.
제2항에 있어서, 상기 제1, 제2고저항소자(18)의 저항체는, 절연게이트형 FET(N3,N4)의 소스~드레인간 저항, 반도체 기판중에 형성된 확산층 저항 및 반도체 기판상에 형성된 저항부재중 어느 하나로부터 선택되는 것을 특징으로 하는 반도체기억장치.
제2항에 있어서, 상기 제1, 제2고저항소자(18)는 절연게이트형 FET(N3,N4)이고, 데이터의 독출동작 및 기입동작중 상기 절연게이트형 FET(N3,N4)의 전류통로의 일단~다른 단 사이가 도통되는 것을 특징으로 하는 반도체기억장치.
제1항 내지 제6항중 어느 한 항에 있어서, 상기 셀 데이터 증폭선 초기화수단(26,26')은, 셀 데이터 증폭선쌍의 프리챠지기간중, 적어도 1회는 상기 제1, 제2셀 데이터 증폭선끼리를 단락시키는 것을 특징으로 하는 반도체기억장치.
제7항에 있어서, 상기 셀 데이터 증폭선 초기화수단(26,26')은, 적어도 하나의 절연게이트형 FET(N3,N4)로 이루어지고, 이 적어도 하나의 절연게이트형 FET(N3, N4)는 그 전류통로의 일단이 상기 제1셀 데이터 증폭선(BLC)에 접속되며, 그 전류통로의 다른 단이 상기 제2셀 데이터 증폭선(BBLC)에 접속되고, 프리챠지기간중 그 게이트에 적어도 1회는 상기 FET를 도통시키기 위한 신호가 공급되는 것을 특징으로 하는 반도체기억장치.
열데이터선쌍과, 이 열데이터선쌍을 메모리셀측의 비트선쌍(BL, BBL, BLA, BBLA, BLB, BBLB) 및 열 게이트측의 셀 데이터 증폭선쌍(BLC,BBLC) 각각에 용량분할하기 위한 분할수단(18,18A, 18B)을 더 구비하고, 상기 용량분할된 증폭선쌍의 이퀄라이즈 완료에 요하는 시간을 상기 비트선쌍의 이퀄라이즈 완료에 요하는 시간보다 작아지도록 구성한 것을 특징으로 하는 반도체기억장치.
열데이터선쌍과, 이 열데이터선쌍을 메모리셀측의 비트선쌍(BL, BBL, BLA, BBLA, BLB, BBLB) 및 열 게이트측의 셀 데이터 증폭선쌍(BLC,BBLC) 각각에 용량분할하기 위한 분할수단 및, 상기 셀 데이터 증폭선쌍을 이퀄라이즈하기 위한 이퀄라이즈회로(26,26')를 구비하여 구성된 것을 특징으로 하는 반도체기억장치.
제1메모리셀 어레이(10A)와, 제2메모리셀 어레이(10B), 일단을 상기 제1메모리셀 어레이의 메모리셀에 접속한 제1비트선쌍(BLA,BBLA), 일단을 상기 제2메모리셀 어레이의 메모리셀에 접속한 제2비트선쌍(BLB,BBLB), 상기 제1비트선쌍의 다른 단에 접속된 제1접속스위치(18A), 상기 제2비트선쌍의 다른 단에 접속된 제2접속스위치(18B), 상기 제1접속스위치와 상기 제2접속스위치를 서로 접속하는 셀 데이터 증폭선쌍(BLC,BBLC), 상기 셀 데이터 증폭선쌍에 전류통로의 일단을 접속한 열선택 스위치(22) 및, 상기 셀 데이터 증폭선쌍을 이퀄라이즈하기 위한 이퀄라이즈회로(26')를 구비하여 구성된 것을 특징으로 하는 반도체기억장치.
제11항에 있어서, 상기 제1, 제2접속스위치를 적어도 셀 데이터 증폭선쌍의 이퀄라이즈시간중 함께 오프시켜 두도록 구성한 것을 특징으로 하는 반도체기억장치.