KR950034793A - 반도체 기억장치 - Google Patents

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KR950034793A
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Abstract

본 발명은, 이퀄라이즈시간을 단축할수 있는 반도체 기억장치를 제공하도록 하는 것이다.
본 발명은, 열데이터선쌍과, 이 열데이터선쌍을 비트선쌍, 증폭선쌍에 용량분할하는 øt게이트(18)을 구비한다. 그리고, 증폭 선쌍에 이 증폭선쌍을 이퀄라이즈하기 위한 증폭선쌍 이퀄라이저(26)를 설치한 것을 특징으로 하고 있다. 이 구성이면, 증폭선쌍의 이퀄라이즈 비트선쌍 이퀄라이즈와 독립하여 행하고, 증폭선쌍을 재빠르게 이퀄라이즈할수 있도록 되어 열데이터선쌍의 이퀄라이즈시간이 단축된다.

Description

반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 제1실시예에 따른 DRAM의 구성도. 제2도는 본 발명의 제1실시예에 따른 DRAM의 동작 사이클을 설명하기 위한 도면, 제3도는 본 발명의 제1실시예에 따른 DRAM의 동작 파형도.

Claims (12)

  1. 제1메모리 셀리 접속된 제1비트선(BL)과, 상기 제1메모리 셀과는 다른 제2메모리 셀이 접속되어 상기 제1비트선쌍을 이루는 제2비트선(BBL), 상기 제1비트선에 전류통로의 일단이 접속된 제1고저항소자(18,N3), 상기 제2비트선에 전류통로의 일단이 접속된 제2고저항소자(18,N4), 상기 제1고저항소자의 전류통로의 다른단에 일단이 접속된 제1셀데이터 증폭선(BLC), 상기 제2고정항소자의 전류통로의 다른 단에 일단이 접속되어 상기 제1셀데이터 증폭선과 쌍을 이루는 제2셀데이터 증폭선(BBLC), 상기 제1셀데이터 증폭선의 다른 단에 전기적으로 결합된 제1셀데이터 입출력선(DQ) 및 상기 제2셀데이터 증폭선의 다른 단에 전기적으로 결합되어 상기 제2셀데이터 입출력선과 쌍을 이루는 제2셀데이터 입출력선(BDQ)을 구비하고, 상기 제1셀데이터 증폭선 및 상기 제2셀데이터 증폭선 각각의 전위를 초기화하기 위한 셀데이터 증폭선 초기화수단(26,26')을 더욱 구비는 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 셀 데이터 증폭선 초기화수단에 더하여, 더욱이 제1비트선 및 제2비트선 각각의 전위상태를 초기화하기 위한 비트선 초기화수단(14)을 구비하는 것을 특징으로 하는 반도체 기억장치.
  3. 제1항에 있어서, 상기 제1, 제2고저항소자(18)의 저항체는 절연게이트형 FET의 소오스∼드레인간 저항과, 반도체 기판중에 형성된 확산층 저항 및, 반도체 기판상에 형성된 저항부재의 어느 하나에서 선택되는 것을 특징으로 하는 반도체 기억장치.
  4. 제1항에 있어서, 상기 제1,제2고저항소자(18)는 절연게이트형 FET(N3,N4)이고, 데디터의 독출동작 및 기입동작중 상기 절연게이트형 FET의 전류통로의 일단∼다른 단 사이가 도통되는 것을 특징으로 하는 반도체 기억장치.
  5. 제2항에 있어서, 상기 제1, 제2고저항소자(18)의 저항체는 절연게이트형 FET의 소오스∼드레인간 저항과, 반도체 기판중에 형성된 확산층 저항 및, 반도체 기판상에 형성된 저항부재의 어느 하나에서 선택되는 것을 특징으로 하는 반도체 기억장치.
  6. 제2항에 있어서, 상기 제1,제2고저항소자(18)는 절연게이트형 FET(N3,N4)이고, 데어터의 독출동작 및 기입동작중 상기 절연게이트형 FET의 전류통로의 일단∼다른 단 사이가 도통되는 것을 특징으로 하는 반도체 기억장치.
  7. 제1항 내지 제6항의 어느 한항에 있어서, 상기 셀데이터 증폭선 초기화수단(26,26')은, 셀데이터 증폭선 쌍의 프리챠지기간중, 적어도 1회는 상기 제1, 제2셀데이터 증폭선끼리를 단락시키는 것을 특징으로 하는 반도체 기억장치.
  8. 제7항에 있어서, 상기 셀데이터 증폭선 초기화수단(26,26')은 적어도 하나의 절연게이트형 FET로 이루어지고, 이 적어도 하나의 절연게이트형 FET는 그 전류통로의 일단이 상기 제1셀데이터 증폭선에 접속되며, 그 전류통로의 다른 단이 상기 제2셀데이터 증폭선에 접속되고, 프리챠지기간중 그 게이트에 적어도 1회는 상기 FET를 도통하기 위한 신호가 공급되는 것을 특징으로 하는 반도체 기억장치.
  9. 열데이터선쌍과, 이 열데이터선쌍을 메모리 셀측의 비트선쌍(BL,BBL,BLA,BBLA,BLB,BBLB) 및 열게이트측의 셀데이터 증폭선쌍(BLC,BBLC) 각각에 용량분할하기 위한 분할수단(18,18A,18B)을 구비하고, 상기 용량분할된 증폭선쌍의 이퀄라이즈 완료에 요하는 시간을 상기 비트선쌍의 이퀄라이즈 완료에 요하는 시간보다 작도록 구성한 것을 특징으로 하는 반도체 기억장치.
  10. 열데이터선쌍과, 이 열데이터선쌍을 메모리 셀측의 비트선쌍(BL,BBL,BLA,BBLA,BLB,BBLB) 및 열게이트측의 셀데이터 증폭선쌍(BLC,BBLC) 각각에 용량분할하기 위한 분할수단 및, 상기 셀데이터 증폭선쌍을 이퀄라이즈하기 위한 이퀄라이즈회로(26,26')를 구비하는 것을 특징으로 하는 반도체 기억장치.
  11. 제1메모리 셀 어레이(10A)와, 제2메모리 셀 어레이(10B), 일단을 상기 제1메모리 셀 어레이의 메모리 셀에 접속한 제1비트선쌍(BLA,BBLA), 일단을 상기 제2메모리 셀 어레이의 메모리 셀에 접속한 제2비트선쌍(BLB,BBLB), 상기 제1비트선쌍의 다른 단에 접속된 제1접속스위치(18A) 상기 제2비트선쌍의 다른 단에 접속된 제2접속 스위치(18B) 상기 제1접속스위치와 상기 제2접속스위치를 서로 접속하는 셀데이터 증폭선쌍(BLC,BBLC), 상기 셀데이터 증폭선쌍에 전류통로의 일단을 접속한 열선택 스위치(22) 및 상기 셀데이터 증폭선쌍을 이퀄라이즈하기 위한 이퀄라이즈회로(26')를 구비하는 것을 특징으로 하는 반도체 기억장치.
  12. 제11항에 있어서, 상기 제1, 제2접속 스위치를 적어도 셀데이터 증폭선쌍의 이퀄라이즈시간중 함께 오프시키고 있도록 구성한 것을 특징으로 하는 반도체 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950014089A 1994-05-31 1995-05-31 반도체 기억장치 KR100207970B1 (ko)

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