JP5262706B2 - 半導体集積回路，データ転送システムおよびデータ転送方法 - Google Patents

Description

この出願は、半導体集積回路，データ転送システムおよびデータ転送方法に関する。

近年、例えば、システムＬＳＩ（ＳＯＣ：System on Chip）とＤＲＡＭ間のデータ転送速度の向上を目的としたＤＤＲ（Double-Data-Rate）インターフェース(I/F)は大きな技術進歩を遂げている。

そして、現在では、１Ｇｂｐｓ（ＣＬＫ周波数：５００ＭＨｚ〜）を超えるデータ転送速度に対応したＤＤＲ−ＳＤＲＡＭ（Double-Data-Rate Synchronous Dynamic Random Access Memory）も存在している。

このようなＤＤＲ (I/F)等の高速メモリインターフェースを使用したメモリシステム（データ転送システム）は、ＳＯＣとＤＲＡＭ間のデータ転送（書き込み／読み出し動作）を高速化することが可能となっている。

しかしながら、従来のメモリシステムにおいて、例えば、読み出し待機時間（読み出し開始までの時間）は、さらなる高速化の余地が残されている。

図１は従来のメモリシステム（におけるデータストローブ信号）の一例を模式的に示すブロック図である。
図１に示されるように、従来のメモリシステムは、半導体集積回路（ＳＯＣ）１，伝送路２およびメモリ（ＤＤＲ−ＳＤＲＡＭ）３を備える。半導体集積回路１は、出力バッファ（最終段バッファ）１１，入力バッファ１２およびＯＤＴ（On Die Termination）回路１３を有し、また、メモリ３は、出力バッファ３１および入力バッファ３２を有する。

ＯＤＴ回路１３は、伝送路２の差動の信号線２１，２２にそれぞれ設けられたプルアップ抵抗１３１ａ，１３２ａおよびプルダウン抵抗１３１ｂ，１３２ｂを有する。

そして、伝送路２を介してメモリ３からデータを読み出す場合、電源線ＰＳＬ（電源電圧：ＶＤＥ）と接地線ＧＮＤとの間に直列に接続される抵抗１３１ａ，１３１ｂ；１３２ａ，１３２ｂを終端抵抗として使用する。

すなわち、抵抗１３１ａ，１３１ｂ；１３２ａ，１３２ｂは、半導体集積回路１がメモリ３からの読み出しデータを受け取る場合に信号線２１，２２と接続されてマッチングを取るようになっている。

なお、半導体集積回路１は、例えば、伝送路２および入力バッファ１２を介して供給されるメモリ３からの読み出しデータを処理すると共に、データを処理して出力バッファ１１および伝送路２を介してメモリ３へ書き込む様々な回路（図示じない）を有する。

また、メモリ３は、入力バッファ３２および出力バッファ３１を介して入出力されるデータを格納するメモリセルアレイおよびセンスアンプ、並びに、アドレス信号をデコードするロウおよびコラムアドレスデコーダ等の様々な回路（図示じない）を有する。

ここで、本明細書において、伝送路２は、差動の信号線２１，２２として説明するが、シングルエンドの信号線であってもよい。また、メモリ３は、ＤＤＲ−ＳＤＲＡＭ以外のメモリであってもよく、さらに、メモリ以外のデータを転送するための様々な回路であってもよい。

ところで、従来、バス形式のローカルエリアネットワーク（ＬＡＮ）回線に接続された装置内に設けられる終端抵抗器の自動設定を行う終端抵抗設定装置が知られている。

この終端抵抗設定装置は、動作開始時などにＬＡＮ回線への送信エラーが発生した際に終端抵抗器をＬＡＮ回線およびデータ入出力端に接続し、送信成功時またはデータ送信前に伝送データを受信した場合に終端抵抗器を非接続とする制御を行っている。

特開平０９−３２６８１１号公報

図２は図１のメモリシステムにおける読み出し開始時の動作を説明するための図である。
図２に示されるように、伝送路２を介してメモリ３からデータを読み出す場合、まず、半導体集積回路１におけるＯＤＴ回路１３を制御する信号SOC.ODTONをタイミングＰ１で低レベル『Ｌ』から高レベル『Ｈ』に立ち上げる。

これにより、伝送路２の差動の信号線２１，２２に対して、プルアップ／プルダウン抵抗１３１ａ，１３１ｂおよび１３２ａ，１３２ｂが接続状態となる。その結果、期間Ｐ２’において、信号線２１および２２のレベル（DRAM.DQS）が『Ｈ／Ｌ（不定状態）』からＶＤＥ／２（所定電位）に収束する。

すなわち、読み出し開始時において、信号線２１，２２は、それまでのレベルに関わらず、一旦、電源線（第１電源線）ＰＳＬの電圧ＶＤＥと接地線（第２電源線）ＧＮＤの電圧０Ｖとの中間の電圧ＶＤＥ／２にプリチャージされる。

そして、タイミングＰ３’で信号線２１，２２の電位が両方ともＶＤＥ／２になる。さらに、Ｐ３’〜Ｐ４’のプリアンブル期間（Pos信号が低レベル『Ｌ』）を経て、その次の半導体集積回路１のクロックSOC.CLKに応じたデータ読み出し期間Ｐ４’以降で実際の読み出し動作が行われる。

すなわち、一方の信号線２１（Pos）が高レベル『Ｈ』（電圧ＶＤＥ）に変化し、他方の信号線２２（Neg）が低レベル『Ｌ』（０Ｖ）に変化する。

なお、伝送路２がシングルエンドの信号線の場合には、収束期間Ｐ２’において、そのシングルエンドの信号線のレベルを『Ｈ／Ｌ（不定状態）』からＶＤＥ／２（所定電位）に収束させる。その後、Ｐ３’〜Ｐ４’のプリアンブル期間（低レベル『Ｌ』）を経て、高レベル『Ｈ』に変化する。

図２に示されるように、従来の読み出し開始時の処理において、信号線２１，２２のレベルを不定状態からＶＤＥ／２に収束する収束期間Ｐ２’が時間的に大きな割合を占めている。

収束期間Ｐ２’は、伝送路２の信号線２１，２２における電荷の充放電により時間が決定するため、現時点では絶対的に存在する待機時間であり、この間のクロック（SOC.CLK）は使用することができない。

この収束期間Ｐ２’の処理に起因した待機時間は、例えば、さらなるＤＤＲの技術進歩に伴ったクロック周波数の向上等において、読み出し時間の高速化を妨げる大きな問題となる。

この出願は、上述した課題に鑑み、データ転送システムにおけるデータ転送の高速化を目的とする。

本実施形態によれば、第１回路との間で伝送路を介してデータ転送を行う半導体集積回路であって、第１終端抵抗回路と、バッファ回路と、終端抵抗制御部と、を有する半導体集積回路が提供される。前記第１終端抵抗回路は、第１電位が印加された第１電源線と前記伝送路との間の第１電源線抵抗値を、第１抵抗値または前記第１抵抗値よりも小さい第２抵抗値に切り替えると共に、前記第１電位とは異なる第２電位が印加された第２電源線と前記伝送路との間の第２電源線抵抗値を、第３抵抗値または前記第３抵抗値よりも小さい第４抵抗値に切り替える。

前記バッファ回路は、前記第１電源線と前記伝送路との間に接続される第１トランジスタ、および、前記第２電源線と前記伝送路との間に接続される第２トランジスタを含み、前記半導体集積回路から前記第１回路へ出力データを出力する。

前記終端抵抗制御部は、前記データを受け取る前の収束期間において、前記第１終端抵抗回路を制御して、前記第１および第２電源線抵抗値を前記第２および第４抵抗値に切り替えると共に、前記バッファ回路を制御して、前記第１および第２トランジスタをオン状態とし、前記収束期間の後に、前記第１終端抵抗回路を制御して、前記第１および第２電源線抵抗値を前記第１および第３抵抗値に切り替えると共に、前記バッファ回路を制御して、前記第１および第２トランジスタをオフする。

各実施形態によれば、データ転送システムにおけるデータ転送の高速化を提供することができる。

まず、各実施例を詳述する前に、図３および図４を参照して第１〜第３実施例の概略を説明する。

図３は各実施例（におけるデータストローブ信号）を模式的に示すブロック図であり、参照符号（Ｉ）は第１実施例の制御を示し、（II）は第２実施例の制御を示し、そして、（III）は第３実施例の制御を示している。

なお、第１〜第３実施例は、例えば、前述した図２におけるメモリ３からデータを読み出す場合における伝送路２の信号線２１，２２の電位を『Ｈ／Ｌ（不定状態）』からＶＤＥ／２に収束させる収束期間の処理に関連するものである。

また、本明細書では、半導体集積回路１が伝送路２を介してメモリ３からのデータを読み出す場合を説明するが、各実施例の適用は、メモリからのデータ読み出し開始時の動作に限定されるものではない。すなわち、各実施例は、第１回路から第２回路へ伝送路を介してデータを転送する、図２で示すタイミング機構を有する様々なデータ転送システムに適用することが可能である。

図３に示されるように、メモリシステムは、半導体集積回路（ＳＯＣ）１，伝送路２およびメモリ（ＤＤＲ−ＳＤＲＡＭ）３を備える。

半導体集積回路１は、出力バッファ（最終段バッファ）１１，入力バッファ１２，ＯＤＴ（On Die Termination）回路１３，ＯＤＴ操作ロジック１４およびタイミング信号制御回路（ＰＨＹ）１５を有する。

伝送路２は、差動の信号線２１および２２を有し、また、メモリ３は、出力バッファ３１，入力バッファ３２およびＯＤＴ回路３３を有する。

ＯＤＴ回路１３は、信号線２１および２２と電源線ＰＳＬとの間に接続されるプルアップ抵抗１３１ａおよび１３２ａ、並びに、信号線２１および２２と接地線ＧＮＤとの間に設けられるプルダウン抵抗１３２ａ，１３２ｂを有する。

なお、ＯＤＴ回路３３は、信号線２１および２２と電源線ＰＳＬとの間に接続されるプルアップ抵抗３３１ａおよび３３２ａ、並びに、信号線２１および２２と接地線ＧＮＤとの間に設けられるプルダウン抵抗３３２ａ，３３２ｂを有する。

ここで、ＯＤＴ回路１３の抵抗１３１ａ，１３１ｂ；１３２ａ，１３２ｂは、半導体集積回路１がメモリ３からの読み出しデータを受け取る場合に信号線２１，２２と接続されてマッチングを取る機能を有する。

同様に、ＯＤＴ回路３３の抵抗３３１ａ，３３１ｂ；３３２ａ，３３２ｂは、メモリ３が半導体集積回路１からの書き込みデータを受け取る場合に信号線２１，２２と接続されてマッチングを取る機能を有する。

まず、第１実施例は、図３の符号（Ｉ）に示されるように、後述する収束期間において、半導体集積回路１におけるＯＤＴ回路１３を制御して、プルアップ／プルダウン抵抗１３１ａ，１３１ｂおよび１３２ａ，１３２ｂの抵抗値を変化させる。

すなわち、信号線２１および２２と電源線ＰＳＬ／接地線ＧＮＤ間の抵抗１３１ａ／１３１ｂおよび１３２ａ／１３２ｂの抵抗値を小さくして、信号線２１，２２が『Ｈ／Ｌ（不定状態）』からＶＤＥ／２に収束する時間（収束期間）を短縮する。

次に、第２実施例は、図３の符号（II）に示されるように、収束期間において、半導体集積回路１の出力バッファ（最終段バッファ）１１のプルアップ／プルダウン出力トランジスタ（ｐおよびｎＭＯＳトランジスタ）を両方ともオン状態にする。

すなわち、メモリ３からデータを読み出す場合、通常、半導体集積回路１の最終段バッファ１１はオフしているが、本第２実施例では、最終段バッファ１１のプルアップ／プルダウン出力トランジスタをオン状態とし、そのオン抵抗を利用して収束期間を短縮する。

さらに、第３実施例は、図３の符号（III）に示されるように、収束期間において、半導体集積回路１におけるＯＤＴ回路１３だけでなく、メモリ３におけるＯＤＴ回３３も制御する。

ここで、メモリ３のＯＤＴ回３３におけるプルアップ／プルダウン抵抗３３１ａ，３３１ｂおよび３３２ａ，３３２ｂは、通常、半導体集積回路１からメモリ３へ書き込みデータを転送するときに終端抵抗として使用するものである。

すなわち、半導体集積回路１のＯＤＴ回路１３における抵抗１３１ａ，１３１ｂおよび１３２ａ，１３２ｂだけでなく、メモリ３のＯＤＴ回３３における抵抗３３１ａ，３３１ｂおよび３３２ａ，３３２ｂも信号線２１および２２に接続する。

これにより、信号線２１および２２と電源線ＰＳＬ／接地線ＧＮＤ間の抵抗値が小さくなって収束期間が短縮されることになる。

図４は各実施例による読み出し開始時の動作を従来と比較して説明するための図である。

図４に示されるように、本第１〜第３実施例によれば、信号線２１，２２と電源線ＰＳＬ／接地線ＧＮＤ間の等価的な抵抗値が小さくなり、信号線２１，２２の電位DRAM.DQSが『Ｈ／Ｌ（不定状態）』からＶＤＥ／２へ短時間で収束する。

すなわち、図１および図２を参照して説明した従来のメモリシステムにおける収束期間Ｐ２’は、本第１〜第３実施例により収束期間Ｐ２へと短縮され、従来のタイミングＰ３’はＰ３へと前倒しされることになる。

その結果、クロックSOC.CLKの１クロック分の時間を削減して、データ読み出し（Ｐ４）を従来（Ｐ４’）よりも早いタイミングから開始することができる。

なお、図４では、１クロック分の時間が削減されているが、本第１〜第３実施例により短縮される読み出し動作開始までの時間は、様々に変化し得るのはいうまでもない。また、伝送路は、差動の信号線ではなく、シングルエンドの信号線であってもよいのは前述した通りである。

以下、半導体集積回路，データ転送システムおよびデータ転送方法の実施例を、添付図面を参照して詳述する。

図５は第１実施例のメモリシステムを模式的に示すブロック図である。
図５に示されるように、本第１実施例のメモリシステムは、半導体集積回路（ＳＯＣ）１，伝送路２およびメモリ（ＤＤＲ−ＳＤＲＡＭ）３を備える。

半導体集積回路１は、出力バッファ１１，入力バッファ１２，ＯＤＴ回路１３，ＯＤＴ操作ロジック１４およびタイミング信号制御回路（ＰＨＹ）１５を有する。

伝送路２は、差動の信号線２１および２２を有し、また、メモリ３は、出力バッファ３１，入力バッファ３２およびＯＤＴ回路３３を有する。

ＯＤＴ回路３３は、信号線２１および２２と電源線ＰＳＬとの間に接続されたプルアップ抵抗３３１ａおよび３３２ａ、並びに、信号線２１および２２と接地線ＧＮＤとの間に設けられたプルダウン抵抗３３２ａ，３３２ｂを有する。

ＯＤＴ回路１３は、信号線２１および２２と電源線ＰＳＬとの間に接続されたプルアップ抵抗１３１ａおよび１３２ａ、並びに、信号線２１および２２と接地線ＧＮＤとの間に設けられたプルダウン抵抗１３２ａ，１３２ｂを有する。

図５の下図に示されるように、信号線２１に接続される抵抗１３１（プルアップ抵抗１３１ａおよびプルダウン抵抗１３１ｂ）は、タイミング信号制御回路１５からの制御信号により制御される抵抗１３１１ａ，１３１１ｂ；１３１２ａ，１３１２ｂを有する。

ここで、抵抗１３１１ａ，１３１１ｂは、タイミング信号制御回路１５からの制御信号ODTCNTL１により信号線２１との接続が制御され、抵抗１３１２ａ，１３１２ｂは、クロックカウンタ回路１４０からの制御信号ODTCNTL２により信号線２１との接続が制御される。

図６は第１実施例の半導体集積回路の要部を示すブロック図である。
図６に示されるように、クロックカウンタ回路１４０は、３つのＲＳフリップフロップ１４１〜１４３を有する。信号線２１に接続される抵抗１３１は、タイミング信号制御回路１５からの制御信号ODTCNTL１で接続制御される第１終端抵抗部１３１１、および、クロックカウンタ回路１４０からの制御信号ODTCNTL２で接続制御される第２終端抵抗部１３１２を有する。

第１終端抵抗部１３１１は、制御信号ODTCNTL１で制御されるｎＭＯＳトランジスタ１３１１ｃ，１３１１ｄ、および、３組の抵抗１３１１ａ，１３１１ｂ；１３１１ａ’，１３１１ｂ’；１３１１ａ”，１３１１ｂ”を有する。

ｎＭＯＳトランジスタ１３１１ｃのドレインおよび１３１１ｄのソースは、それぞれ電源線ＰＳＬおよび接地線ＧＮＤに接続され、それらのゲートには、制御信号ODTCNTL１が供給されている。

３組の抵抗１３１１ａ，１３１１ｂ〜１３１１ａ”，１３１１ｂ”は、ｎＭＯＳトランジスタ１３１１ｃのソースおよび１３１１ｄのドレイン間に接続され、各組の抵抗の共通接続ノードが信号線２１に接続されている。

第２終端抵抗部１３１２は、制御信号ODTCNTL２で制御されるｐＭＯＳトランジスタ１３１２ｃ，１３１２ｄ、および、３組の抵抗１３１２ａ，１３１２ｂ；１３１２ａ’，１３１２ｂ’；１３１２ａ”，１３１２ｂ”を有する。

ｐＭＯＳトランジスタ１３１２ｃソースおよび１３１２ｄのドレインは、それぞれ電源線ＰＳＬおよび接地線ＧＮＤに接続され、それらのゲートには、制御信号ODTCNTL２が供給されている。

３組の抵抗１３１２ａ，１３１２ｂ〜１３１２ａ”，１３１２ｂ”は、ｐＭＯＳトランジスタ１３１２ｃのドレインおよび１３１１ｄのソース間に接続され、各組の抵抗の共通接続ノードが信号線２１に接続されている。

図７は図６の半導体集積回路における読み出し開始時の動作を説明するための図である。

図７に示されるように、タイミングＰ１で信号SOC.ODTON（ＯＤＴＯＮ）が低レベル『Ｌ』から高レベル『Ｈ』に立ち上がると、クロックカウンタ回路１４０からの制御信号ODTCNTL１が立ち上がり、制御信号ODTCNTL２で立ち下がる。

これにより、第１終端抵抗部１３１１のｎＭＯＳトランジスタ１３１１ｃ，１３１１ｄがオンして第１終端抵抗部１３１１の抵抗１３１１ａ，１３１１ｂ；１３１１ａ’，１３１１ｂ’；１３１１ａ”，１３１１ｂ”が信号線２１と接続される。

同様に、第２終端抵抗部１３１２のｐＭＯＳトランジスタ１３１２ｃ，１３１２ｄがオンして第２終端抵抗部１３１２の抵抗１３１２ａ，１３１２ｂ；１３１２ａ’，１３１２ｂ’；１３１２ａ”，１３１２ｂ”が信号線２１と接続される。

すなわち、信号線２１には第１終端抵抗部１３１１および第２終端抵抗部１３１２の両方の抵抗が接続され、信号線２１のＯＤＴ回路１３１による抵抗値は小さくなる。

具体的に、例えば、信号SOC.ODTONが立ち上がってから制御信号ODTCNTL２をクロック信号SOC.CLKの２サイクル分（０→５ns）だけ低レベル『Ｌ』とすることで、信号線２１の抵抗値は、第１終端抵抗部１３１１および第２終端抵抗部１３１２により５０Ωとなる。

これにより、信号線２１のレベルは、『Ｈ／Ｌ（不定状態）』からＶＤＥ／２へ短時間で収束する。すなわち、図７では、クロックSOC.CLKの１クロック分の時間を削減して、データ読み出し（Ｐ４）を従来よりも早いタイミングから開始することができる。

その後、クロックカウンタ回路１４０がクロック信号SOC.CLK（ＣＬＫ）を所定数（例えば、２クロックサイクル）カウントして制御信号ODTCNTL２が立ち上がると、第２終端抵抗部１３１２のｐＭＯＳトランジスタ１３１２ｃ，１３１２ｄがオフする。

その結果、信号線２１には第１終端抵抗部１３１１の抵抗だけが接続され、信号線２１のＯＤＴ回路１３１による抵抗値は、伝送路２の特性に対応した値となる。

具体的に、例えば、クロック信号SOC.CLKの２サイクル目以降（５ns→）、制御信号ODTCNTL２が高レベル『Ｈ』になると、信号線２１の抵抗値は、高レベル『Ｈ』の制御信号ODTCNTL１による第１終端抵抗部１３１１だけによる１５０Ωとなる。

これにより、メモリ３からの読み出しデータを実際に転送するデータ読み出し期間Ｐ４において、信号線２１は適切な値で終端された状態となり、マッチングが取られた高速データ転送が行われる。

なお、以上の説明では、伝送路２を差動の信号線で構成した場合における一方の信号線２１に関して説明したが、他方の信号線２２に関しても同様である。また、伝送路２をシングルエンドの信号線で構成した場合は、上述した信号線２１のみの場合に対応する。また、これは、以下に説明する第２実施例および第３実施例においても同様である。

このように、本第１実施例によれば、メモリからのデータ読み出し動作を開始するまでの収束期間Ｐ２を短縮することでデータ転送を高速化することが可能になる。

図８は第２実施例のメモリシステムを模式的に示すブロック図である。
図８に示されるように、本第２実施例は、半導体集積回路１に対して、クロックカウンタ回路１４０および出力トランジスタオン制御回路１６０を設け、出力バッファ１１（信号線２１の最終段バッファ１１０）を制御する。

すなわち、クロックカウンタ回路１４０からの制御信号ＴＲＯＮにより、半導体集積回路１の信号線２１の最終段バッファ１１０におけるプルアップ／プルダウン出力トランジスタを両方ともオン状態とし、そのオン抵抗を利用して収束期間Ｐ２を短縮する。

なお、最終段バッファ１１０における両方の出力トランジスタをオンすると、貫通電流が流れることになるが、これは、単に、信号線２１の収束期間を短縮するために行うものであり、そのオン時間の制御等により、消費電力の増加はほとんど問題にならない。

図９は第２実施例の半導体集積回路の要部を示すブロック図である。
図９に示されるように、クロックカウンタ回路１４０は、３つのＲＳフリップフロップ１４１〜１４３を有する。

出力トランジスタオン制御回路１５０は、ＡＮＤゲート１５１，ＯＲゲート１５２およびインバータ１５３を有する。また、最終段バッファ１１０は、複数のｐＭＯＳトランジスタ１１１ａ，１１２ａ，…，１１ｎａおよび複数のｎＭＯＳトランジスタ１１１ｂ，１１２ｂ，…，１１ｎｂを有する。

ＡＮＤゲート１５１の一方の入力には、クロックカウンタ回路１４０からの制御信号ＴＲＯＮが供給され、他方の入力には、プリバッファの出力信号が供給されている。また、ＯＲゲート１５２の一方の入力には、インバータ１５３を介して制御信号ＴＲＯＮが供給され、他方の入力には、プリバッファの出力信号が供給されている。

ここで、最終段バッファ１１０は、半導体集積回路１からメモリ３へ転送する書き込みデータのレベル（振幅）を制御するためのもので、通常、メモリ３からのデータ読み出し時には使用しない。

また、プリバッファ（図示しない）は、最終段バッファ１１０におけるｐＭＯＳトランジスタ１１１ａ〜１１ｎａまたはｎＭＯＳトランジスタ１１１ｂ〜１１ｎｂをオンして、その転送する書き込みデータを制御するためのものである。

図１０は図９の半導体集積回路における読み出し開始時の動作を説明するための図である。

図１０に示されるように、タイミングＰ１で信号SOC.ODTON（ＯＤＴＯＮ）が低レベル『Ｌ』から高レベル『Ｈ』に立ち上がると、クロックカウンタ回路１４０からの制御信号ＴＲＯＮが高レベル『Ｈ』から低レベル『Ｌ』に立ち下がる。この制御信号ＴＲＯＮが低レベル『Ｌ』になっている間、ＡＮＤゲート１５１の出力は低レベル『Ｌ』となり、ＯＲゲート１５２の出力は高レベル『Ｈ』になる。

これにより、最終段バッファ１１０における全てのｐＭＯＳトランジスタｐＭＯＳトランジスタ１１１ａ〜１１ｎａおよびｎＭＯＳトランジスタ１１１ｂ〜１１ｎｂはオンとなる。

その結果、上述した第１実施例と同様に、信号線２１のレベルは、『Ｈ／Ｌ（不定状態）』からＶＤＥ／２へ短時間で収束する。

すなわち、図１０では、クロックSOC.CLKの１クロック分の時間を削減して、データ読み出し（Ｐ４）を従来よりも早いタイミングから開始することができる。

なお、最終段バッファ１１０における全てのトランジスタのオン制御は、前述した第１実施例の第２終端抵抗部１３１２と同様に、クロックカウンタ回路１４０がクロック信号SOC.CLK（ＣＬＫ）を所定数（例えば、２クロックサイクル）カウントすると停止する。

また、ＯＤＴ回路１３は前述した第１終端抵抗部１３１１と同様に制御され、メモリ３からの読み出しデータを実際に転送するデータ読み出し期間Ｐ４において、信号線２１はＯＤＴ回路１３により終端され、マッチングが取られた高速データ転送が行われる。

図１１は第３実施例のメモリシステムを模式的に示すブロック図である。
図１１に示されるように、本第３実施例は、半導体集積回路１に対して、クロックカウンタ回路１４０およびメモリＯＤＴオフ制御回路１７０を設け、半導体集積回路１のＯＤＴ回路１３だけでなく、メモリ３のＯＤＴ回路３３も利用するようになっている。

すなわち、収束期間Ｐ２において、半導体集積回路１のＯＤＴ回路１３と共に、メモリ３のＯＤＴ回路３３を信号線２１に接続し、読み出しデータを実際に転送するデータ読み出し期間Ｐ４が開始する前にメモリ３のＯＤＴ回路３３を遮断する。

図１２は第３実施例のメモリシステムの要部を示すブロック図である。
図１２に示されるように、クロックカウンタ回路１４０は、３つのＲＳフリップフロップ１４１〜１４３を有する。

メモリＯＤＴオフ制御回路１７０は、インバータ１７１およびＡＮＤゲート１７２を有する。また、メモリ３は、ＯＤＴ回路３３およびタイミング信号制御回路（ＰＨＹ）３５を有する。

ＡＮＤゲート１７２の一方の入力には、インバータ１７１を介してクロックカウンタ回路１４０の出力信号ＤＯＤＴＯＦＦが供給され、また、他方の入力には、信号DRAMODTONが供給されている。また、ＡＮＤゲート１７２の出力信号は、ＤＲＡＭ３のタイミング信号制御回路３５に供給され、そして、タイミング信号制御回路３５からの制御信号DRAM.ODTOFFがＯＤＴ回路３３に供給されている。なお、半導体集積回路１のＯＤＴ回路１１には、制御信号SOC.ODTONが供給されている。

図１３は図１２のメモリシステムにおける読み出し開始時の動作を説明するための図である。

図１３に示されるように、タイミングＰ１で信号SOC.ODTONが低レベル『Ｌ』から高レベル『Ｈ』に立ち上がると、半導体集積回路１におけるＯＤＴ回路１１が信号線２１（伝送路２）に接続される。

このとき、信号SOC.DRAMODTON（DRAMODTON）は、低レベル『Ｌ』となっており、メモリ３のタイミング信号制御回路３５からの制御信号DRAM.ODTOFFは高レベル『Ｈ』となってメモリ３のＯＤＴ回路３３も信号線２１（伝送路２）に接続される。

ここで、信号SOC.DRAMODTONを立ち下げるタイミングは、信号SOC.ODTONが立ち上がるタイミングと同期させる必要はなく、例えば、半導体集積回路１からの書き込みデータをメモリ３へ転送するときのＯＤＴ回路３３の接続状態をそのまま継続させてもよい。

これにより、半導体集積回路１のＯＤＴ回路１３およびメモリ３のＯＤＴ回路３３の両方が信号線２１に接続されることになり、信号線２１のレベルは、『Ｈ／Ｌ（不定状態）』からＶＤＥ／２へ短時間で収束する。

そして、クロックカウンタ回路１４０がクロック信号SOC.CLK（ＣＬＫ）を所定数（例えば、２クロックサイクル）カウントすると、その出力信号SOC.DODTOFF（ＤＯＤＴＯＦＦ）が高レベル『Ｈ』から低レベル『Ｌ』に立ち下がる。

これにより、メモリ３のタイミング信号制御回路３５からの制御信号DRAM.ODTOFFは高レベル『Ｈ』から低レベル『Ｌ』に立ち下がり、メモリ３のＯＤＴ回路３３は信号線２１から遮断される。

そして、メモリ３からの読み出しデータを実際に転送するデータ読み出し期間Ｐ４では、ＯＤＴ回路１３だけが信号線２１に接続されることになり、マッチングが取られた高速データ転送が行われる。

上述した実施例１〜３の説明において、クロックカウンタ回路１４０は、３つのフリップフロップ１４１〜１４３を有しているが、クロックカウンタ回路１４０はこの構成に限定されるものではない。

図１４はクロックカウンタ回路の一例を模式的に示すブロック図であり、また、図１５は図１４のクロックカウンタ回路の一構成例を示す回路図である。

図１４に示されるように、本実施例のクロックカウンタ回路１４０は、例えば、半導体集積回路１の外部入力として信号ＣＯＵＮＴを受け取り、その出力信号（例えば、第２終端抵抗部１３１２を信号線２１に接続しておく時間等）制御するようになっている。

すなわち、図１５に示されるように、クロックカウンタ回路１４０は、複数のフリップフロップ１４１，１４２，１４３，…、および、セレクタ４００を有する。

そして、外部からの信号ＣＯＵＮＴにより、セレクタ４００に入力されるフリップフロップ１４２，１４３，１４４，…の出力のいずれかを選択して、例えば、クロックカウンタ回路１４０の出力信号（例えば、ODTCNTL２）を制御する。

すなわち、第１実施例に適用した場合には、外部からの信号ＣＯＵＮＴのコードを制御することにより、第２終端抵抗部１３１２が信号線２１に接続している時間を所望の時間に調整することが可能になる。もちろん、このクロックカウンタ回路１４０は、第２実施例および第３実施例に対しても適用することができるのはいうまでもない。

図１６はクロックカウンタ回路の他の例を模式的に示すブロック図、図１７は図１６のクロックカウンタ回路の一構成例を示すブロック図、そして、図１８は図１７のカウンタオプティマイザにおけるカウンタテーブルの一例を説明するための図である。ここで、図１６および図１７に示すクロックカウンタ回路１４０は、例えば、上述した図１５に示すクロックカウンタ回路に相当する。

図１６に示されるように、本実施例では、上述したクロックカウンタ回路１４０に入力する信号ＣＯＵＮＴを、半導体集積回路１の内部に設けたカウンタオプティマイザ１８０で生成するようになっている。

すなわち、図１７に示されるように、カウンタオプティマイザ１８０は、メモリ１８１を有し、そのメモリ１８１に格納されたカウンタテーブルに従って信号ＣＯＵＮＴのコードを生成する。

図１８に示されるように、メモリ１８１に格納されたカウンタテーブルとしては、例えば、クロック周波数に対するＯＤＴ回路１３で選択可能な抵抗値および伝送線路長等のパラメータの関係を示している。

具体的に、カウンタテーブルは、クロック周波数ｆが４００ＭＨｚのときの、ＯＤＴ抵抗値（５０Ω，７５Ω，１００Ω，１５０Ω）、および、伝送線路長（２０ｍｍ，４０ｍｍ，…，１００ｍｍ）に対する信号ＣＯＵＮＴのコード（１，３，４，…）を規定する。

ここで、伝送線路長は、その長さが長くなるほど収束期間Ｐ２が増加し、また、読み出し用のＯＤＴ抵抗値は、その値（終端抵抗値）が大きいほど収束期間Ｐ２が増加することになる。そして、これら伝送線路長やＯＤＴ抵抗値の情報をカウンタオプティマイザ１８０に入力することにより、クロックカウンタ回路１４０を調整することができる。

なお、読み出し用のＯＤＴ抵抗値は、例えば、ターゲットインピーダンスを半導体集積回路１の端子ＲＣＯＭＰからコード入力し、また、伝送線路長は、例えば、端子ＬＥＮＧＴＨからコード入力する。

さらに、例えば、信号線２１のレベルを『Ｈ／Ｌ（不定状態）』からＶＤＥ／２へ収束させるときに使用する終端抵抗の数やオン状態にするトランジスタの数等もカウンタオプティマイザ１８０の付加機能として設定することができる。

なお、図１７の実施例では、第２終端抵抗部１３１２は、３つの第２終端抵抗細部１３１２１〜１３１２３で有し、収束期間Ｐ２で使用する第２終端抵抗細部の数、および、信号線２１と接続する時間を調整できるようになっている。

そして、カウンタオプティマイザ１８０により、例えば、第１実施例の第２終端抵抗部１３１２の制御時間を調整する。

なお、以上の説明では、メモリ３から読み出したデータを半導体集積回路（ＳＯＣ）１に転送する場合を説明したが、各実施例の適用はこれに限定されるものではない。

以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
第１回路から伝送路を介して転送されるデータを受け取る半導体集積回路であって、
前記伝送路に接続される第１終端抵抗回路と、
前記データの転送が開始される前の収束期間において、前記伝送路のレベルを所定電位に近づける収束制御手段と、を有し、
前記収束制御手段は、前記収束期間において、前記伝送路の前記第１終端抵抗回路による抵抗値を小さくなるように制御することを特徴とする半導体集積回路。

（付記２）
付記１に記載の半導体集積回路において、
前記第１終端抵抗回路は、前記伝送路の特性に対応した第１終端抵抗部と、
第２終端抵抗部と、
前記収束期間において、前記収束制御手段からの第１制御信号に応じて前記第２終端抵抗部を前記第１終端抵抗部に並列接続するスイッチ回路と、を有することを特徴とする半導体集積回路。

（付記３）
付記２に記載の半導体集積回路において、
前記第１終端抵抗部は、第１電源線と前記伝送路との間に接続される第１終端抵抗、および、第２電源線と前記伝送路との間に接続される第２終端抵抗を有し、
前記第２終端抵抗部は、前記第１電源線と前記伝送路との間に接続される第３終端抵抗、および、前記第２電源線と前記伝送路との間に接続される第４終端抵抗を有し、
前記スイッチ回路は、前記収束期間において、前記収束制御手段からの前記第１制御信号に応じて前記第１終端抵抗および前記第３終端抵抗を並列接続すると共に、前記第２終端抵抗および前記第４終端抵抗を並列接続することを特徴とする半導体集積回路。

（付記４）
付記１〜３のいずれか１項に記載の半導体集積回路において、さらに、
前記伝送路に接続され、プルアップおよびプルダウン出力トランジスタを有する最終段バッファ回路を有し、
前記最終段バッファ回路は、前記収束期間において、前記収束制御手段からの第２制御信号に応じて前記プルアップおよびプルダウン出力トランジスタをオン状態にすることを特徴とする半導体集積回路。

（付記５）
付記１〜４のいずれか１項に記載の半導体集積回路において、
前記第１回路は、前記伝送路に接続される第２終端抵抗回路を有し、
前記第２終端抵抗回路は、前記収束期間において、前記収束制御手段からの第３制御信号に応じて前記第２終端抵抗回路を前記第１終端抵抗回路に並列接続することを特徴とする半導体集積回路。

（付記６）
付記２〜５のいずれか１項に記載の半導体集積回路において、さらに、
クロック信号および各種命令を受け取って前記半導体集積回路および前記第１回路の動作を制御するタイミング信号制御回路を有し、
前記収束制御手段は、前記タイミング信号制御回路から出力される前記第１終端抵抗回路を前記伝送路に接続制御する第４制御信号、および、前記クロック信号を受け取る第１クロックカウンタ回路を有し、
該第１クロックカウンタ回路は、前記第４制御信号により前記クロック信号を所定数カウントして前記第１，第２または第３制御信号を生成するための信号出力することを特徴とする半導体集積回路。

（付記７）
付記６に記載の半導体集積回路において、
前記第２終端抵抗回路は、第１電源線と前記伝送路との間に接続される第５終端抵抗、および、第２電源線と前記伝送路との間に接続される第６終端抵抗を有することを特徴とする半導体集積回路。

（付記８）
付記６または７に記載の半導体集積回路において、さらに、
クロック信号および各種命令を受け取って前記半導体集積回路および前記第１回路の動作を制御するタイミング信号制御回路を有し、
前記収束制御手段は、前記タイミング信号制御回路からの前記第２終端抵抗回路を前記伝送路から遮断して該伝送路の終端を終了する第５制御信号、および、前記クロック信号を受け取る第２クロックカウンタ回路を有し、
該第２クロックカウンタ回路は、前記第５制御信号により前記クロック信号を所定数カウントした時間だけ前記第３制御信号を出力することを特徴とする半導体集積回路。

（付記９）
付記１〜８のいずれか１項に記載の半導体集積回路において、
前記伝送路は、差動の信号線を有することを特徴とする半導体集積回路。

（付記１０）
付記１〜８のいずれか１項に記載の半導体集積回路において、
前記伝送路は、シングルエンドの信号線を有することを特徴とする半導体集積回路。

（付記１１）
付記１〜１０のいずれか１項に記載の半導体集積回路において、
前記第１回路は、ＤＤＲ−ＳＤＲＡＭであり、
前記半導体集積回路は、ＳＯＣであり、
前記収束期間は、前記ＤＤＲ−ＳＤＲＡＭからの読み出しデータを前記ＳＯＣへ転送を開始する前の期間であることを特徴とする半導体集積回路。

（付記１２）
付記１〜１１のいずれか１項に記載の半導体集積回路において、
前記収束期間に前記伝送路のレベルを近づける前記所定電位は、第１電源線の電位と第２電源線の電位との中間電位であることを特徴とする半導体集積回路。

（付記１３）
付記１〜１２のいずれか１項に記載の半導体集積回路と、
前記第１回路と、
前記半導体集積回路および前記第１回路に接続され、該第１回路からのデータを該半導体集積回路へ伝える前記伝送路と、を有することを特徴とするデータ転送システム。

（付記１４）
第１回路から第２回路へ伝送路を介してデータを転送するデータ転送方法であって、
前記データの転送を開始する前の収束期間において、前記伝送路の特性に対応した終端抵抗を該伝送路に接続すると共に、該伝送路の前記第終端抵抗による抵抗値を小さくなるように制御することを特徴とするデータ転送方法。

（付記１５）
付記１４に記載のデータ転送方法において、
前記第１回路は、ＤＤＲ−ＳＤＲＡＭであり、
前記第２回路は、ＳＯＣであり、
前記収束期間は、前記ＤＤＲ−ＳＤＲＡＭからの読み出しデータを前記ＳＯＣへ転送を開始する前の期間であることを特徴とするデータ転送方法。

従来のメモリシステムの一例を模式的に示すブロック図である。 図１のメモリシステムにおける読み出し開始時の動作を説明するための図である。 各実施例を模式的に示すブロック図である。 各実施例による読み出し開始時の動作を従来と比較して説明するための図である。 第１実施例のメモリシステムを模式的に示すブロック図である。 第１実施例の半導体集積回路の要部を示すブロック図である。 図６の半導体集積回路における読み出し開始時の動作を説明するための図である。 第２実施例のメモリシステムを模式的に示すブロック図である。 第２実施例の半導体集積回路の要部を示すブロック図である。 図９の半導体集積回路における読み出し開始時の動作を説明するための図である。 第３実施例のメモリシステムを模式的に示すブロック図である。 第３実施例のメモリシステムの要部を示すブロック図である。 図１２のメモリシステムにおける読み出し開始時の動作を説明するための図である。 クロックカウンタ回路の一例を模式的に示すブロック図である。 図１４のクロックカウンタ回路の一構成例を示す回路図である。 クロックカウンタ回路の他の例を模式的に示すブロック図である。 図１６のクロックカウンタ回路の一構成例を示すブロック図である。 図１７のカウンタオプティマイザにおけるカウンタテーブルの一例を説明するための図である。

符号の説明

１ 半導体集積回路（ＳＯＣ）
２ 伝送路
３ メモリ（ＤＤＲ−ＳＤＲＡＭ）
１１ 半導体集積回路の出力バッファ（最終段バッファ）
１２ 半導体集積回路の入力バッファ
１３ 半導体集積回路のＯＤＴ回路
１４ ＯＤＴ操作ロジック
１５ 半導体集積回路のタイミング信号制御回路（ＰＨＹ）
２１，２２ 信号線
３１ メモリの出力バッファ
３２ メモリの入力バッファ
３３ メモリのＯＤＴ回路
３５ メモリのタイミング信号制御回路（ＰＨＹ）
１４０ クロックカウンタ回路
１５０ 出力トランジスタオン制御回路
１６０ 出力トランジスタオン制御回路
１７０ メモリＯＤＴオフ制御回路
１８０ カウンタオプティマイザ

Claims (6)

1. 第１回路との間で伝送路を介してデータ転送を行う半導体集積回路であって、
   第１電位が印加された第１電源線と前記伝送路との間の第１電源線抵抗値を、第１抵抗値または前記第１抵抗値よりも小さい第２抵抗値に切り替えると共に、前記第１電位とは異なる第２電位が印加された第２電源線と前記伝送路との間の第２電源線抵抗値を、第３抵抗値または前記第３抵抗値よりも小さい第４抵抗値に切り替える第１終端抵抗回路と、
   前記第１電源線と前記伝送路との間に接続される第１トランジスタ、および、前記第２電源線と前記伝送路との間に接続される第２トランジスタを含み、前記半導体集積回路から前記第１回路へ出力データを出力するバッファ回路と、
   前記第１終端抵抗回路および前記バッファ回路を制御する終端抵抗制御部と、を有し、
   前記終端抵抗制御部は、
   前記データを受け取る前の収束期間において、前記第１終端抵抗回路を制御して、前記第１および第２電源線抵抗値を前記第２および第４抵抗値に切り替えると共に、前記バッファ回路を制御して、前記第１および第２トランジスタをオン状態とし、
   前記収束期間の後に、前記第１終端抵抗回路を制御して、前記第１および第２電源線抵抗値を前記第１および第３抵抗値に切り替えると共に、前記バッファ回路を制御して、前記第１および第２トランジスタをオフする、
   ことを特徴とする半導体集積回路。
2. さらに、
   クロック信号および命令に応じて、前記半導体集積回路および前記第１回路の動作を制御するタイミング信号制御回路、を有し、
   前記終端抵抗制御部は、
   前記タイミング信号制御回路からの第１制御信号に応じて、前記第１終端抵抗回路および前記バッファ回路を制御して前記収束期間を短縮する、
   ことを特徴とする請求項１に記載の半導体集積回路。
3. 前記終端抵抗制御部は、
   前記第１制御信号および前記クロック信号を受け取る第１クロックカウンタ回路、を含み、前記第１クロックカウンタ回路が、前記第１制御信号に応じて前記クロック信号を所定数カウントしたときに、前記収束期間の処理を終了する、
   ことを特徴とする請求項２に記載の半導体集積回路。
4. 前記第１回路は、前記第１電位が印加された第３電源線と前記伝送路との間の第１終端抵抗と、前記第２電位が印加された第３電源線と前記伝送路との間の第２終端抵抗とを含む第２終端抵抗回路、を有し、
   前記終端抵抗制御部は、
   前記収束期間において、前記第２終端抵抗回路を制御して、前記第１および第２終端抵抗を前記伝送路に接続し、
   前記収束期間の後に、前記第２終端抵抗回路を制御して、前記第１および第２終端抵抗を前記伝送路から遮断する、
   ことを特徴とする請求項２または３に記載の半導体集積回路。
5. 前記終端抵抗制御部は、前記クロック信号および前記タイミング信号制御回路からの第２制御信号を受け取る第２クロックカウンタ回路、を含み、
   前記第２クロックカウンタ回路が、前記第２制御信号に応じて前記クロック信号を所定数カウントしたときに、前記第１および第２終端抵抗を前記伝送路から遮断する、
   ことを特徴とする請求項４に記載の半導体集積回路。
6. 前記終端抵抗制御部は、前記収束期間において、前記伝送路のレベルを前記第１および第２電位の中間電位に近づけるように制御する、
   ことを特徴とする請求項１乃至請求項５のいずれか１項に記載の半導体集積回路。

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