JP3085241B2 - 半導体記憶装置 - Google Patents
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に多バンク構成メモリに関する。
し、特に多バンク構成メモリに関する。
【０００２】
【従来の技術】チップ内に独立に動作するメモリ（バン
ク）を複数個設け、これらのバンクをチップ内でインタ
リーブする多バンク構成メモリが知られている。例え
ば、あるバンクに属する行アドレスをラッチ回路でラッ
チし、これをもとに、後段のメモリ動作を行っている間
に、プロセッサから、他のバンクのアドレスを、他バン
クに属する行アドレスラッチ回路に送ることができる。
このため、あるバンクのメモリアクセス時間だけ待つ必
要が無く、異なるバンクを続けてアクセスすることがで
きる。
ク）を複数個設け、これらのバンクをチップ内でインタ
リーブする多バンク構成メモリが知られている。例え
ば、あるバンクに属する行アドレスをラッチ回路でラッ
チし、これをもとに、後段のメモリ動作を行っている間
に、プロセッサから、他のバンクのアドレスを、他バン
クに属する行アドレスラッチ回路に送ることができる。
このため、あるバンクのメモリアクセス時間だけ待つ必
要が無く、異なるバンクを続けてアクセスすることがで
きる。
【０００３】また、あるバンクがアクセスされている間
に、他のバンクはプリチャージやリフレッシュ動作もで
きる。
に、他のバンクはプリチャージやリフレッシュ動作もで
きる。
【０００４】さらに、インタリーブ動作をさせているバ
ンク間でＩ／Ｏバス線を共通にして、パイプライン動作
を行わせれば、異なるバンクのデータを連続出力するこ
ともできる。
ンク間でＩ／Ｏバス線を共通にして、パイプライン動作
を行わせれば、異なるバンクのデータを連続出力するこ
ともできる。
【０００５】現在、半導体記憶装置の高速動作を実現さ
せるため、このような、多バンク構成のメモリが採用さ
れるようになっている。
せるため、このような、多バンク構成のメモリが採用さ
れるようになっている。
【０００６】以下では、多バンク構成のメモリについ
て、図２に示すように、Ａバンク、Ｂバンクという２個
のバンク構成について説明する。図２を参照すると、Ａ
バンク１０７、Ｂバンク１０８間にて、Ｉ／Ｏバス線は
共有し、Ｉ／ＯバスＴ１（１０２）は、Ａバンク１０７
上で、ビット線Ｄ１（１０３）と、Ｂバンク１０８上で
ビット線Ｄ２（１０５）と接続されている。
て、図２に示すように、Ａバンク、Ｂバンクという２個
のバンク構成について説明する。図２を参照すると、Ａ
バンク１０７、Ｂバンク１０８間にて、Ｉ／Ｏバス線は
共有し、Ｉ／ＯバスＴ１（１０２）は、Ａバンク１０７
上で、ビット線Ｄ１（１０３）と、Ｂバンク１０８上で
ビット線Ｄ２（１０５）と接続されている。
【０００７】また、Ｉ／ＯバスＮ１（１０１）（Ｉ／Ｏ
バスＴ１の相補信号線）は、Ａバンク１０７上で、ビッ
ト線ＤＢ１（１０４）（ビット線Ｄ１の相補信号）と、
Ｂバンク１０８上でビット線ＤＢ２（１０５）と接続さ
れている。
バスＴ１の相補信号線）は、Ａバンク１０７上で、ビッ
ト線ＤＢ１（１０４）（ビット線Ｄ１の相補信号）と、
Ｂバンク１０８上でビット線ＤＢ２（１０５）と接続さ
れている。
【０００８】またＩ／ＯバスＴ１、Ｎ１はそれぞれライ
トバッファ（ＷＢＵＦ）、データアンプ（ＤＡＭＰ）１
０９と接続されており、そこからデータの書き込み、読
み込みが行われる。
トバッファ（ＷＢＵＦ）、データアンプ（ＤＡＭＰ）１
０９と接続されており、そこからデータの書き込み、読
み込みが行われる。
【０００９】Ａバンク１０７のデータはビット線Ｄ１、
ＤＢ１からＩ／ＯバスＴ１、Ｎ１に伝わり、Ｂバンク１
０８上を通ってデータアンプ（ＤＡＭＰ）に出力され
る。この時、Ｂバンク１０８からは、Ｉ／ＯバスＴ１、
Ｎ１にデータは出力されない。
ＤＢ１からＩ／ＯバスＴ１、Ｎ１に伝わり、Ｂバンク１
０８上を通ってデータアンプ（ＤＡＭＰ）に出力され
る。この時、Ｂバンク１０８からは、Ｉ／ＯバスＴ１、
Ｎ１にデータは出力されない。
【００１０】逆に、Ｂバンク１０８のデータがビット線
Ｄ２、ＤＢ２からＩ／ＯバスＴ１、Ｎ１に伝わって出力
される時は、Ａバンク１０７のデータは、Ｉ／ＯバスＴ
１、Ｎ１に伝わることはない。
Ｄ２、ＤＢ２からＩ／ＯバスＴ１、Ｎ１に伝わって出力
される時は、Ａバンク１０７のデータは、Ｉ／ＯバスＴ
１、Ｎ１に伝わることはない。
【００１１】また、バンク内のビット線は、カラム選択
信号をＯＮすることにより選択される。例えば、Ａバン
ク１０７内のあるプレートにおいて、ビット線Ｄ３〜Ｄ
６、ＤＢ３からＤＢ６があり、ビット線選択信号用とし
てカラム選択信号３（１１３）〜カラム選択信号６（１
２２）がある時、カラム選択信号４（１１６）がＯＮす
ると、ビット線Ｄ４、ＤＢ４からのデータがＩ／Ｏバス
Ｔ１、Ｎ１に出力され、他のカラム選択信号３、５、６
はＯＦＦしているため、ビット線Ｄ３、ＤＢ３およびＤ
５、Ｄ６、ＤＢ５、ＤＢ６からはデータは出力されな
い。
信号をＯＮすることにより選択される。例えば、Ａバン
ク１０７内のあるプレートにおいて、ビット線Ｄ３〜Ｄ
６、ＤＢ３からＤＢ６があり、ビット線選択信号用とし
てカラム選択信号３（１１３）〜カラム選択信号６（１
２２）がある時、カラム選択信号４（１１６）がＯＮす
ると、ビット線Ｄ４、ＤＢ４からのデータがＩ／Ｏバス
Ｔ１、Ｎ１に出力され、他のカラム選択信号３、５、６
はＯＦＦしているため、ビット線Ｄ３、ＤＢ３およびＤ
５、Ｄ６、ＤＢ５、ＤＢ６からはデータは出力されな
い。
【００１２】従来、配線として、例えば下層から、配線
用シリサイド、Ｗ（タングステン）、Ａｌ（アルミ配
線）を用い、ビット線を、配線シリサイド、Ｉ／Ｏバス
線をＷ（タングステン）、カラム選択信号をアルミ配線
にて構成する。
用シリサイド、Ｗ（タングステン）、Ａｌ（アルミ配
線）を用い、ビット線を、配線シリサイド、Ｉ／Ｏバス
線をＷ（タングステン）、カラム選択信号をアルミ配線
にて構成する。
【００１３】図３に、ビット線Ｄ２、ＤＢ２と、Ｉ／Ｏ
バス線Ｔ１、Ｎ１の接続部分のレイアウト図を示す。図
中の番号２０８から２１７はコンタクトを表し、コンタ
クト２０８、２０９、２１１、２１２は、Ｉ／Ｏバス線
と拡散層を、コンタクト２１３、２１４、２１６、２１
７は、ビット線Ｄ２、ＤＢ２と拡散層を、コンタクト２
１０はタングステン層とゲートを、コンタクト２１５は
カラム選択信号線とタングステン層を、それぞれつない
でいる。
バス線Ｔ１、Ｎ１の接続部分のレイアウト図を示す。図
中の番号２０８から２１７はコンタクトを表し、コンタ
クト２０８、２０９、２１１、２１２は、Ｉ／Ｏバス線
と拡散層を、コンタクト２１３、２１４、２１６、２１
７は、ビット線Ｄ２、ＤＢ２と拡散層を、コンタクト２
１０はタングステン層とゲートを、コンタクト２１５は
カラム選択信号線とタングステン層を、それぞれつない
でいる。
【００１４】ここで、選択されたカラム選択信号をＯＮ
すると、コンタクト２１５、タングステン層、コンタク
ト２１０を伝わりゲートをＯＮする。
すると、コンタクト２１５、タングステン層、コンタク
ト２１０を伝わりゲートをＯＮする。
【００１５】ゲートがＯＮすることにより、コンタクト
２０８、２０９と、コンタクト２１３、２１４の下の拡
散層が、またコンタクト２１１、２１２と、コンタクト
２１６、２１７の下の拡散層がそれぞれ導通状態とな
り、ビット線Ｄ２（２０５）のデータは、Ｉ／ＯバスＴ
１（２０２）に、ビット線ＤＢ２（２０７）のデータは
Ｉ／ＯバスＮ１（２０１）に、それぞれ出力される。
２０８、２０９と、コンタクト２１３、２１４の下の拡
散層が、またコンタクト２１１、２１２と、コンタクト
２１６、２１７の下の拡散層がそれぞれ導通状態とな
り、ビット線Ｄ２（２０５）のデータは、Ｉ／ＯバスＴ
１（２０２）に、ビット線ＤＢ２（２０７）のデータは
Ｉ／ＯバスＮ１（２０１）に、それぞれ出力される。
【００１６】この時、隣接する層、ビット線（配線シリ
サイド）−Ｉ／Ｏバス（Ｗ）、Ｉ／Ｏバス（Ｗ）−ＹＳ
Ｗ（アルミ配線）の間には、層間容量が存在する。層間
容量はノイズを発生させるため、動作に影響を与える。
サイド）−Ｉ／Ｏバス（Ｗ）、Ｉ／Ｏバス（Ｗ）−ＹＳ
Ｗ（アルミ配線）の間には、層間容量が存在する。層間
容量はノイズを発生させるため、動作に影響を与える。
【００１７】このような層間容量を低減する従来技術と
して、例えば特開昭６２−６０２５５号公報には、１つ
のトランジスタでメモリセルを構成し、これにワード
線、ビット線及び列アドレス線を配線してなる半導体記
憶装置において、半導体基板上に構成する列アドレス線
の層をワード線とビット線の各層の中間層位置に延設す
るとともに、ビット線をこれらの線の中の最上層位置に
延設した構成が提案されている。すなわち、この従来の
半導体記憶装置においては、列アドレス線がビット線と
同層あるいはその上層に形成されているため、ビット線
とワード線とが直接的に対向配置され、ワード線とビッ
ト線の層間容量によりビット線に生ずるノイズがセンス
アンプの正常な動作を阻害させることから、この従来技
術においては、ワード線とビット線の中間層位置に列ア
ドレス線の層を延設し、かつビット線をこれらの層の最
上層に延設して、ビット線容量を低減している。
して、例えば特開昭６２−６０２５５号公報には、１つ
のトランジスタでメモリセルを構成し、これにワード
線、ビット線及び列アドレス線を配線してなる半導体記
憶装置において、半導体基板上に構成する列アドレス線
の層をワード線とビット線の各層の中間層位置に延設す
るとともに、ビット線をこれらの線の中の最上層位置に
延設した構成が提案されている。すなわち、この従来の
半導体記憶装置においては、列アドレス線がビット線と
同層あるいはその上層に形成されているため、ビット線
とワード線とが直接的に対向配置され、ワード線とビッ
ト線の層間容量によりビット線に生ずるノイズがセンス
アンプの正常な動作を阻害させることから、この従来技
術においては、ワード線とビット線の中間層位置に列ア
ドレス線の層を延設し、かつビット線をこれらの層の最
上層に延設して、ビット線容量を低減している。
【００１８】
【発明が解決しようとする課題】図２及び図３を参照し
て説明した多バンク構成のメモリにおいて、Ａバンク１
０７のＣＡＳ（カラムアドレスストローブ）アクセス
時、カラム選択信号がＯＮすると、ビット線Ｄ１、ＤＢ
１のデータは、Ｉ／ＯバスＴ１、Ｎ１に伝わり、Ｂバン
ク１０８上を通過して、データアンプ（ＤＡＭＰ）に出
力される。このとき、Ｂバンク１０８で、ＲＡＳ（ロウ
アドレスストローブ）アクセスが行われると、Ｂバンク
１０８のビット線Ｄ２、ＤＢ２は、電源電位ＶＣＣ、グ
ランド電位ＧＮＤから、中間電位ＶＣＣ／２はプリチャ
ージされる。
て説明した多バンク構成のメモリにおいて、Ａバンク１
０７のＣＡＳ（カラムアドレスストローブ）アクセス
時、カラム選択信号がＯＮすると、ビット線Ｄ１、ＤＢ
１のデータは、Ｉ／ＯバスＴ１、Ｎ１に伝わり、Ｂバン
ク１０８上を通過して、データアンプ（ＤＡＭＰ）に出
力される。このとき、Ｂバンク１０８で、ＲＡＳ（ロウ
アドレスストローブ）アクセスが行われると、Ｂバンク
１０８のビット線Ｄ２、ＤＢ２は、電源電位ＶＣＣ、グ
ランド電位ＧＮＤから、中間電位ＶＣＣ／２はプリチャ
ージされる。
【００１９】ビット線がプリチャージすると、その影響
でビット線−Ｉ／Ｏバス線間の層間容量が変化する。
でビット線−Ｉ／Ｏバス線間の層間容量が変化する。
【００２０】図４に示すように、ビット線Ｄ２、ＤＢ２
と、Ｉ／Ｏバス線Ｔ１、Ｎ１と、の結合容量を、それぞ
れＣ１、Ｃ２、Ｃ３、Ｃ４とし、すなわち、Ｉ／Ｏバス
線Ｔとビット線Ｄ間の容量をＣ１、Ｉ／Ｏバス線Ｔとビ
ット線ＤＢ間の容量をＣ２、Ｉ／Ｏバス線Ｎとビット線
Ｄ間の容量をＣ３、Ｉ／Ｏバス線Ｎとビット線ＤＢ間の
容量をＣ４、とし、Ｃ１、Ｃ４側でコンタクトが取られ
ているものとする。
と、Ｉ／Ｏバス線Ｔ１、Ｎ１と、の結合容量を、それぞ
れＣ１、Ｃ２、Ｃ３、Ｃ４とし、すなわち、Ｉ／Ｏバス
線Ｔとビット線Ｄ間の容量をＣ１、Ｉ／Ｏバス線Ｔとビ
ット線ＤＢ間の容量をＣ２、Ｉ／Ｏバス線Ｎとビット線
Ｄ間の容量をＣ３、Ｉ／Ｏバス線Ｎとビット線ＤＢ間の
容量をＣ４、とし、Ｃ１、Ｃ４側でコンタクトが取られ
ているものとする。
【００２１】仮に、ビット線Ｄ２、ＤＢ２の線幅が等し
く、かつ一定であれば、一方がＶＣＣ電位からＶＣＣ／
２へ、もう一方がＧＮＤ電位からＶＣＣ／２へプリチャ
ージすることで、層間容量の変化は、対称となり、その
影響は打ち消されることになる。すなわちＣ１−Ｃ２＝
０、Ｃ３−Ｃ４＝０となる。
く、かつ一定であれば、一方がＶＣＣ電位からＶＣＣ／
２へ、もう一方がＧＮＤ電位からＶＣＣ／２へプリチャ
ージすることで、層間容量の変化は、対称となり、その
影響は打ち消されることになる。すなわちＣ１−Ｃ２＝
０、Ｃ３−Ｃ４＝０となる。
【００２２】しかし、従来の配線では、Ｉ／Ｏバス線Ｔ
１、Ｎ１の下の位置で、ビット線Ｄ２、ＤＢ２の一方に
のみコンタクトが設けられ、その線幅は同一でないた
め、結合容量は、 Ｃ１＞Ｃ２、 Ｃ４＞Ｃ３ となる。
１、Ｎ１の下の位置で、ビット線Ｄ２、ＤＢ２の一方に
のみコンタクトが設けられ、その線幅は同一でないた
め、結合容量は、 Ｃ１＞Ｃ２、 Ｃ４＞Ｃ３ となる。
【００２３】このため、コンタクトのある側で、層間容
量の変化は大きくなり、Ｉ／Ｏバス線にノイズが乗り、
Ａバンクから出力されるデータに悪影響を及ぼす。Ｉ／
Ｏバス線全体の容量をＣIO、Ｉ／Ｏバス線とビット線と
の層間容量の不均衡により生じた容量差のトータルをΔ
ＣBITとすると、ΔＣBITはＣIOの１％程度であり、ビッ
ト線がプリチャージにより３．３Ｖ動くことから、Ｉ／
Ｏバス線はその影響として約３３ｍＶのノイズが生じ
る。
量の変化は大きくなり、Ｉ／Ｏバス線にノイズが乗り、
Ａバンクから出力されるデータに悪影響を及ぼす。Ｉ／
Ｏバス線全体の容量をＣIO、Ｉ／Ｏバス線とビット線と
の層間容量の不均衡により生じた容量差のトータルをΔ
ＣBITとすると、ΔＣBITはＣIOの１％程度であり、ビッ
ト線がプリチャージにより３．３Ｖ動くことから、Ｉ／
Ｏバス線はその影響として約３３ｍＶのノイズが生じ
る。
【００２４】Ｉ／Ｏバス線に生じるノイズはデータアン
プ（ＤＡＭＰ）の誤動作をまねくなど、そのまま動作マ
ージンの悪化につながり、半導体記憶装置の高集積化の
さまたげとなる。
プ（ＤＡＭＰ）の誤動作をまねくなど、そのまま動作マ
ージンの悪化につながり、半導体記憶装置の高集積化の
さまたげとなる。
【００２５】また、上記した特開昭６２−６０２５５号
公報の記載に見られるように、対向配置された配線の層
間容量を単に低減するだけでは、少なからず容量の不均
衡が生じ、ノイズ発生のもととなる。
公報の記載に見られるように、対向配置された配線の層
間容量を単に低減するだけでは、少なからず容量の不均
衡が生じ、ノイズ発生のもととなる。
【００２６】以上のように、多バンク構成の半導体メモ
リにおいて、Ｉ／Ｏバス線を多バンク間で共通に使用
し、パイプライン動作を行う場合、あるバンクのＣＡＳ
アクセスによるデータ出力が、データ出力時に通過する
バンクのＲＡＳアクセスによるビット線プリチャージタ
イミングと重なることがある。その際、ビット線とＩ／
Ｏバス線との結合容量が不均衡である場合、ビット線の
プリチャージによりＩ／Ｏバス線にノイズが発生、動作
マージンの悪化を生じる。このため、ビット線とＩ／Ｏ
バス線の接合容量の不均衡をなくすことが必要である。
リにおいて、Ｉ／Ｏバス線を多バンク間で共通に使用
し、パイプライン動作を行う場合、あるバンクのＣＡＳ
アクセスによるデータ出力が、データ出力時に通過する
バンクのＲＡＳアクセスによるビット線プリチャージタ
イミングと重なることがある。その際、ビット線とＩ／
Ｏバス線との結合容量が不均衡である場合、ビット線の
プリチャージによりＩ／Ｏバス線にノイズが発生、動作
マージンの悪化を生じる。このため、ビット線とＩ／Ｏ
バス線の接合容量の不均衡をなくすことが必要である。
【００２７】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、多バンク構成の
半導体メモリにおいて、ビット線とＩ／Ｏバス線との層
間容量の不均衡を抑え、Ｉ／Ｏバス線に対するノイズの
低減を図り、動作マージンの悪化を防ぐ半導体記憶装置
を提供することにある。
てなされたものであって、その目的は、多バンク構成の
半導体メモリにおいて、ビット線とＩ／Ｏバス線との層
間容量の不均衡を抑え、Ｉ／Ｏバス線に対するノイズの
低減を図り、動作マージンの悪化を防ぐ半導体記憶装置
を提供することにある。
【００２８】
【課題を解決するための手段】前記目的を達成する本発
明の半導体記憶装置は、独立に動作可能なメモリアレイ
（「バンク」という）を複数有し、前記バンクの相補に
動作するＩ／Ｏバス線対Ｔ、Ｎが他バンクの相補に動作
するビット線対Ｄ、ＤＢ上を通過する半導体記憶装置に
おいて、前記Ｉ／Ｏバス線Ｔと前記ビット線Ｄ間の容量
をＣ１、前記Ｉ／Ｏバス線Ｔと前記ビット線ＤＢ間の容
量をＣ２、前記Ｉ／Ｏバス線Ｎと前記ビット線Ｄ間の容
量をＣ３、前記Ｉ／Ｏ線Ｎと前記ビット線ＤＢ間の容量
をＣ４とした場合、略Ｃ１＝Ｃ２、及び、略Ｃ３＝Ｃ
４、となるように構成したことを特徴とする。
明の半導体記憶装置は、独立に動作可能なメモリアレイ
（「バンク」という）を複数有し、前記バンクの相補に
動作するＩ／Ｏバス線対Ｔ、Ｎが他バンクの相補に動作
するビット線対Ｄ、ＤＢ上を通過する半導体記憶装置に
おいて、前記Ｉ／Ｏバス線Ｔと前記ビット線Ｄ間の容量
をＣ１、前記Ｉ／Ｏバス線Ｔと前記ビット線ＤＢ間の容
量をＣ２、前記Ｉ／Ｏバス線Ｎと前記ビット線Ｄ間の容
量をＣ３、前記Ｉ／Ｏ線Ｎと前記ビット線ＤＢ間の容量
をＣ４とした場合、略Ｃ１＝Ｃ２、及び、略Ｃ３＝Ｃ
４、となるように構成したことを特徴とする。
【００２９】本発明においては、前記Ｉ／Ｏバス線対と
前記ビット線対の間に、Ｉ／Ｏバス線対、ビット線対以
外の配線層を有する、ことを特徴とする。
前記ビット線対の間に、Ｉ／Ｏバス線対、ビット線対以
外の配線層を有する、ことを特徴とする。
【００３０】また本発明においては、前記Ｉ／Ｏバス線
対と前記ビット線対の間にＩ／Ｏバス線対、ビット線以
外の配線としてカラム選択信号を有することを特徴とす
る。
対と前記ビット線対の間にＩ／Ｏバス線対、ビット線以
外の配線としてカラム選択信号を有することを特徴とす
る。
【００３１】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明の半導体記憶装置は、その好ましい
実施の形態において、多バンク間で相補に動作するＩ／
Ｏバス線Ｔ、Ｎが他バンクの相補に動作するビット線対
Ｄ２、ＤＢ２上を通過する半導体メモリにおいて、前記
Ｉ／Ｏバス線Ｔと前記ビット線Ｄ２間の容量Ｃ１、前記
Ｉ／Ｏバス線Ｔと前記ビット線ＤＢ２間の容量Ｃ２、前
記Ｉ／Ｏバス線Ｎと前記ビット線Ｄ２間の容量Ｃ３、前
記Ｉ／Ｏバス線Ｎと前記ビット線ＤＢ２間の容量Ｃ４に
対し、Ｃ１＝Ｃ２、Ｃ３＝Ｃ４となるように、それぞれ
の不均衡をなくし、ノイズの発生を防ぐようにしたもの
であり、好ましくはカラム選択信号（ＹＳＷ）の層を、
ビット線と、Ｉ／Ｏバス線の各層の中間層位置に設けた
上で、線幅の異なるビット線Ｄ、ＤＢ上のカラム選択信
号の線幅を、少なくともビット線の線幅の異なる部分を
覆い隠すように、あるいはビット線Ｄ、ＤＢの間隔以上
に広げることにより、ビット線Ｄ、ＤＢとＩ／Ｏバス線
とをシールドし、結合容量の不均衡を抑える構成として
いる。
に説明する。本発明の半導体記憶装置は、その好ましい
実施の形態において、多バンク間で相補に動作するＩ／
Ｏバス線Ｔ、Ｎが他バンクの相補に動作するビット線対
Ｄ２、ＤＢ２上を通過する半導体メモリにおいて、前記
Ｉ／Ｏバス線Ｔと前記ビット線Ｄ２間の容量Ｃ１、前記
Ｉ／Ｏバス線Ｔと前記ビット線ＤＢ２間の容量Ｃ２、前
記Ｉ／Ｏバス線Ｎと前記ビット線Ｄ２間の容量Ｃ３、前
記Ｉ／Ｏバス線Ｎと前記ビット線ＤＢ２間の容量Ｃ４に
対し、Ｃ１＝Ｃ２、Ｃ３＝Ｃ４となるように、それぞれ
の不均衡をなくし、ノイズの発生を防ぐようにしたもの
であり、好ましくはカラム選択信号（ＹＳＷ）の層を、
ビット線と、Ｉ／Ｏバス線の各層の中間層位置に設けた
上で、線幅の異なるビット線Ｄ、ＤＢ上のカラム選択信
号の線幅を、少なくともビット線の線幅の異なる部分を
覆い隠すように、あるいはビット線Ｄ、ＤＢの間隔以上
に広げることにより、ビット線Ｄ、ＤＢとＩ／Ｏバス線
とをシールドし、結合容量の不均衡を抑える構成として
いる。
【００３２】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例を図面を参照して以下
に説明する。図１は、本発明の一実施例を説明するため
のレイアウト図であり、図３に示した従来例と同様、ビ
ット線Ｄ、ＤＢとＩ／Ｏバス線Ｔ１、Ｎ１の接続部分を
示したものである。
細に説明すべく、本発明の実施例を図面を参照して以下
に説明する。図１は、本発明の一実施例を説明するため
のレイアウト図であり、図３に示した従来例と同様、ビ
ット線Ｄ、ＤＢとＩ／Ｏバス線Ｔ１、Ｎ１の接続部分を
示したものである。
【００３３】本実施例において、Ｉ／Ｏバス線４０１〜
４０４はＡｌ（アルミ配線）、カラム選択信号線４０９
はＷ（タングステン）、ビット線４０８、４０９は配線
シリサイドで構成している。
４０４はＡｌ（アルミ配線）、カラム選択信号線４０９
はＷ（タングステン）、ビット線４０８、４０９は配線
シリサイドで構成している。
【００３４】図３では、Ｉ／Ｏバス線はＴ１、Ｎ１の１
対であったが、同一バンク内の異なるプレートからデー
タを一度に出力するため、通常は、２対乃至４対のＩ／
Ｏバス線を用いる。このため、図３では、ビット線とＩ
／Ｏバス線のコンタクトが取られていないもう１対乃至
３対のＩ／Ｏバス線が他に存在する。
対であったが、同一バンク内の異なるプレートからデー
タを一度に出力するため、通常は、２対乃至４対のＩ／
Ｏバス線を用いる。このため、図３では、ビット線とＩ
／Ｏバス線のコンタクトが取られていないもう１対乃至
３対のＩ／Ｏバス線が他に存在する。
【００３５】これに対して、図１では、Ｉ／Ｏバス線Ｔ
１、Ｎ１およびＩ／Ｏバス線Ｔ２、Ｎ２の２対を交互に
配線している。これはＩ／Ｏバス線をアルミ配線にした
ことにより、Ｉ／Ｏバス線Ｔ１、Ｎ１の間に隙間が生
じ、コンタクトを取らないＩ／Ｏバス線Ｔ２、Ｎ２を配
線できるようになったためである。
１、Ｎ１およびＩ／Ｏバス線Ｔ２、Ｎ２の２対を交互に
配線している。これはＩ／Ｏバス線をアルミ配線にした
ことにより、Ｉ／Ｏバス線Ｔ１、Ｎ１の間に隙間が生
じ、コンタクトを取らないＩ／Ｏバス線Ｔ２、Ｎ２を配
線できるようになったためである。
【００３６】図１において、参照番号４１１から４２２
はコンタクトを示している。
はコンタクトを示している。
【００３７】コンタクト４１１、４１２およびコンタク
ト４１４、４１５はタングステン層と拡散層を、コンタ
クト４１３およびコンタクト４１６はＩ／Ｏバス線Ｎ１
およびＴ１とタングステン層を、それぞれ接続してい
る。
ト４１４、４１５はタングステン層と拡散層を、コンタ
クト４１３およびコンタクト４１６はＩ／Ｏバス線Ｎ１
およびＴ１とタングステン層を、それぞれ接続してい
る。
【００３８】また、コンタクト４１７、４１８およびコ
ンタクト４２１、４２２はビット線ＤＢおよびＤと拡散
層を、コンタクト４１９、４２０はカラム選択信号線と
ゲートを、それぞれ接続している。
ンタクト４２１、４２２はビット線ＤＢおよびＤと拡散
層を、コンタクト４１９、４２０はカラム選択信号線と
ゲートを、それぞれ接続している。
【００３９】ビット線Ｄ２、ＤＢ２を選択するために、
カラム選択信号４０９がＯＮすると、コンタクト４１
９、４２０からゲートに伝わり、コンタクト４１７、４
１８の下の拡散層と、コンタクト４１１、４１２の下の
拡散層が導通状態になる。また、コンタクト４２１、４
２２の下の拡散層とコンタクト４１４、４１５の下の拡
散層が導通状態になる。
カラム選択信号４０９がＯＮすると、コンタクト４１
９、４２０からゲートに伝わり、コンタクト４１７、４
１８の下の拡散層と、コンタクト４１１、４１２の下の
拡散層が導通状態になる。また、コンタクト４２１、４
２２の下の拡散層とコンタクト４１４、４１５の下の拡
散層が導通状態になる。
【００４０】従って、ビット線Ｄ２、ＤＢ２のデータ
は、拡散層からタングステン層４０５、４０６を経て、
Ｉ／ＯバスＴ１、Ｎ１に伝わり出力される。
は、拡散層からタングステン層４０５、４０６を経て、
Ｉ／ＯバスＴ１、Ｎ１に伝わり出力される。
【００４１】ＡバンクＣＡＳアクセスにより、Ａバンク
のビット線Ｄ１、ＤＢ１から、Ｉ／ＯバスＴ２、Ｎ２に
データが出力されたとする。Ｉ／ＯバスＴ２、Ｎ２から
データが出力されるタイミングで、ＢバンクでＲＡＳア
クセスを行い、Ｂバンクのビット線Ｄ２、ＤＢ２がプリ
チャージした場合を考える。
のビット線Ｄ１、ＤＢ１から、Ｉ／ＯバスＴ２、Ｎ２に
データが出力されたとする。Ｉ／ＯバスＴ２、Ｎ２から
データが出力されるタイミングで、ＢバンクでＲＡＳア
クセスを行い、Ｂバンクのビット線Ｄ２、ＤＢ２がプリ
チャージした場合を考える。
【００４２】本実施例では、Ｉ／Ｏバス線Ｔ２、Ｎ２
と、ビット線Ｄ２、ＤＢ２の間にカラム選択信号線４０
９のタングステン層が延設されているため、ビット線Ｄ
２、ＤＢ２とＩ／Ｏバス線Ｔ２、Ｎ２の距離を離し、層
間容量を減少させている。
と、ビット線Ｄ２、ＤＢ２の間にカラム選択信号線４０
９のタングステン層が延設されているため、ビット線Ｄ
２、ＤＢ２とＩ／Ｏバス線Ｔ２、Ｎ２の距離を離し、層
間容量を減少させている。
【００４３】また、ビット線Ｄ２、ＤＢ２プリチャージ
時には、カラム選択信号４０９は動作しないため、ビッ
ト線Ｄ２、ＤＢ２とＩ／Ｏバス線Ｔ２、Ｎ２とのシール
ドとなり、Ｉ／Ｏバス線Ｔ２、Ｎ２に対するノイズを低
減することができる。
時には、カラム選択信号４０９は動作しないため、ビッ
ト線Ｄ２、ＤＢ２とＩ／Ｏバス線Ｔ２、Ｎ２とのシール
ドとなり、Ｉ／Ｏバス線Ｔ２、Ｎ２に対するノイズを低
減することができる。
【００４４】さらに、ビット線Ｄ２、ＤＢ２で配線幅が
異なる所は、カラム選択信号４０９の線幅を少なくとも
ビット線の線幅の異なる部分を覆い隠すように、あるい
はビット線の配線間隔以上とすることで、ビット線Ｄ
２、ＤＢ２と、Ｉ／Ｏバス線Ｔ２、Ｎ２の層間容量の不
均衡を防ぐことができる。
異なる所は、カラム選択信号４０９の線幅を少なくとも
ビット線の線幅の異なる部分を覆い隠すように、あるい
はビット線の配線間隔以上とすることで、ビット線Ｄ
２、ＤＢ２と、Ｉ／Ｏバス線Ｔ２、Ｎ２の層間容量の不
均衡を防ぐことができる。
【００４５】すなわち、（Ｉ／Ｏバス線Ｔ２とビット線
Ｄ２間の容量Ｃ１）＝（Ｉ／Ｏバス線Ｔ２とビット線Ｄ
Ｂ２間の容量Ｃ２）、および、（Ｉ／Ｏバス線Ｎ２とビ
ット線Ｄ２間の容量Ｃ３）＝（Ｉ／Ｏバス線Ｎ２とビッ
ト線ＤＢ２間の容量Ｃ４）、となる。
Ｄ２間の容量Ｃ１）＝（Ｉ／Ｏバス線Ｔ２とビット線Ｄ
Ｂ２間の容量Ｃ２）、および、（Ｉ／Ｏバス線Ｎ２とビ
ット線Ｄ２間の容量Ｃ３）＝（Ｉ／Ｏバス線Ｎ２とビッ
ト線ＤＢ２間の容量Ｃ４）、となる。
【００４６】従って、Ｉ／ＯバスＴ２、Ｎ２の出力タイ
ミングでＢバンクＲＡＳアクセスが起こったとしても、
ビット線Ｄ２、ＤＢ２のプリチャージによる、Ｉ／Ｏバ
スＴ２、Ｎ２へのノイズの発生は防止することが可能と
なる。
ミングでＢバンクＲＡＳアクセスが起こったとしても、
ビット線Ｄ２、ＤＢ２のプリチャージによる、Ｉ／Ｏバ
スＴ２、Ｎ２へのノイズの発生は防止することが可能と
なる。
【００４７】
【発明の効果】以上説明したように、本発明によれば、
カラム選択信号線をビット線とＩ／Ｏバス線との中間位
置に延設して、ビット線とＩ／Ｏ線とをカラム選択信号
線でシールドし、ビット線の線幅の異なる場所を覆うよ
うに、カラム選択信号線の線幅を広げるように構成した
ことにより、ビット線とＩ／Ｏバス線との層間容量の不
均衡を抑える構成としているため、Ｉ／Ｏバス線に対す
るノイズの低減を図り、動作マージンの悪化を防ぐこと
ができるという効果を奏する。
カラム選択信号線をビット線とＩ／Ｏバス線との中間位
置に延設して、ビット線とＩ／Ｏ線とをカラム選択信号
線でシールドし、ビット線の線幅の異なる場所を覆うよ
うに、カラム選択信号線の線幅を広げるように構成した
ことにより、ビット線とＩ／Ｏバス線との層間容量の不
均衡を抑える構成としているため、Ｉ／Ｏバス線に対す
るノイズの低減を図り、動作マージンの悪化を防ぐこと
ができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の一実施例を説明するためのレイアウト
図である。
図である。
【図２】パイプライン動作を行う多バンクの構成図であ
る。
る。
【図３】従来の配線レイアウト図である。
【図４】ビット線とＩ／Ｏバス線の接合容量とプリチャ
ージによるノイズの発生を説明するための図である。
ージによるノイズの発生を説明するための図である。
１０１ Ｉ／ＯバスＮ１ １０２ Ｉ／ＯバスＴ１ １０３ ビット線Ｄ１ １０４ ビット線ＤＢ１ １０５ ビット線Ｄ２ １０６ ビット線ＤＢ２ １０７ Ａバンク １０８ Ｂバンク １０９ ライトバッファ・データアンプ １１０ Ｉ／ＯバスＮ１ １１１ Ｉ／ＯバスＴ１ １１２ ビット線Ｄ３ １１３ カラム選択信号線３ １１４ ビット線ＤＢ３ １１５ ビット線Ｄ４ １１６ カラム選択信号線４ １１７ ビット線ＤＢ４ １１８ ビット線Ｄ５ １１９ カラム選択信号線５ １２０ ビット線ＤＢ５ １２１ ビット線Ｄ６ １２２ カラム選択信号線６ １２３ ビット線ＤＢ６ ２０１ Ｉ／ＯバスＴ２ ２０２ Ｉ／ＯバスＴ１ ２０３ ゲート ２０４ タングステン層 ２０５ ビット線Ｄ２ ２０６ カラム選択信号線 ２０７ ビット線ＤＢ２ ２０８〜２１７ コンタクト ４０１ Ｉ／ＯバスＴ２ ４０２ Ｉ／ＯバスＴ１ ４０３ Ｉ／ＯバスＮ２ ４０４ Ｉ／ＯバスＮ１ ４０５ タングステン層１ ４０６ タングステン層２ ４０７ ゲート ４０８ ビット線Ｄ２ ４０９ カラム選択信号線 ４１０ ビット線ＤＢ２ ４１１〜４２２ コンタクト Ｃ１ Ｉ／Ｏバス線Ｔとビット線Ｄ間の容量 Ｃ２ Ｉ／Ｏバス線Ｔとビット線ＤＢ間の容量 Ｃ３ Ｉ／Ｏバス線Ｎとビット線Ｄ間の容量 Ｃ４ Ｉ／Ｏ線Ｎとビット線ＤＢ間の容量
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 G11C 11/41 H01L 21/8242 H01L 27/10
Claims (4)
- 【請求項１】独立に動作可能なメモリアレイ（「バン
ク」という）を複数有し、前記バンクの相補に動作する
Ｉ／Ｏバス線対Ｔ、Ｎが他バンクの相補に動作するビッ
ト線対Ｄ、ＤＢ上を通過する半導体記憶装置において、 前記Ｉ／Ｏバス線Ｔと前記ビット線Ｄ間の容量をＣ１、 前記Ｉ／Ｏバス線Ｔと前記ビット線ＤＢ間の容量をＣ
２、 前記Ｉ／Ｏバス線Ｎと前記ビット線Ｄ間の容量をＣ３、 前記Ｉ／Ｏ線Ｎと前記ビット線ＤＢ間の容量をＣ４とし
た場合、 略Ｃ１＝Ｃ２、及び、略Ｃ３＝Ｃ４、となるように構成
したことを特徴とする半導体記憶装置。 - 【請求項２】前記Ｉ／Ｏバス線対と前記ビット線対の間
の中間層位置に、Ｉ／Ｏバス線対、ビット線対以外の配
線層を有する、ことを特徴とする請求項１記載の半導体
記憶装置。 - 【請求項３】前記Ｉ／Ｏバス線対と前記ビット線対の間
の中間層位置に、Ｉ／Ｏバス線対、ビット線以外の配線
として、カラム選択信号線を有する、ことを特徴とする
請求項１記載の半導体記憶装置。 - 【請求項４】独立に動作可能なメモリアレイ（「バン
ク」という）を複数有し、前記バンクの相補に動作する
Ｉ／Ｏバス線対が他バンクの相補に動作するビット線対
上を通過する半導体記憶装置において、 前記Ｉ／Ｏ線と前記ビット線との間の中間層位置にカラ
ム選択信号線を延設し、コンタクトなどのために前記ビ
ット線の配線幅が異なっている領域を、前記カラム選択
信号線の配線幅を広げて覆い、前記カラム選択信号線を
前記Ｉ／Ｏ線と前記ビット線のシールドとして機能させ
るようにしたことを特徴とする半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09110400A JP3085241B2 (ja) | 1997-04-11 | 1997-04-11 | 半導体記憶装置 |
| TW087105524A TW388121B (en) | 1997-04-11 | 1998-04-09 | Semiconductor memory device |
| KR1019980012844A KR100323635B1 (ko) | 1997-04-11 | 1998-04-10 | 반도체 메모리 장치 |
| CN98101534A CN1114952C (zh) | 1997-04-11 | 1998-04-13 | 半导体存贮器件 |
| US09/058,771 US6088283A (en) | 1997-04-11 | 1998-04-13 | Semiconductor memory device capable of preventing noise from occurring in the bus lines |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09110400A JP3085241B2 (ja) | 1997-04-11 | 1997-04-11 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10289987A JPH10289987A (ja) | 1998-10-27 |
| JP3085241B2 true JP3085241B2 (ja) | 2000-09-04 |
Family
ID=14534854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09110400A Expired - Fee Related JP3085241B2 (ja) | 1997-04-11 | 1997-04-11 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
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| JP (1) | JP3085241B2 (ja) |
| KR (1) | KR100323635B1 (ja) |
| CN (1) | CN1114952C (ja) |
| TW (1) | TW388121B (ja) |
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| JP3398693B2 (ja) * | 1999-08-24 | 2003-04-21 | エヌイーシーマイクロシステム株式会社 | 半導体記憶装置 |
| JP2001143464A (ja) * | 1999-11-11 | 2001-05-25 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
| JP3789266B2 (ja) * | 1999-12-27 | 2006-06-21 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置レイアウト方法及び半導体装置をレイアウトするためのプログラムを記録した記録媒体 |
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| KR100944664B1 (ko) * | 2002-12-24 | 2010-03-04 | 매그나칩 반도체 유한회사 | 노이즈 방지 기능을 갖는 반도체 메모리 소자 |
| US7760927B2 (en) * | 2003-09-10 | 2010-07-20 | Bioimagene, Inc. | Method and system for digital image based tissue independent simultaneous nucleus cytoplasm and membrane quantitation |
| US7161226B2 (en) * | 2003-10-20 | 2007-01-09 | Industrial Technology Research Institute | Multi-layered complementary wire structure and manufacturing method thereof |
| JP5137178B2 (ja) * | 2007-02-19 | 2013-02-06 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置及びそのレイアウト方法 |
| KR101458792B1 (ko) * | 2008-02-11 | 2014-11-10 | 삼성전자주식회사 | 플래시 메모리 장치 |
| JP2013187223A (ja) * | 2012-03-06 | 2013-09-19 | Elpida Memory Inc | 半導体装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06104401A (ja) * | 1992-09-22 | 1994-04-15 | Sharp Corp | 半導体メモリ装置 |
| JPH07326192A (ja) * | 1994-05-31 | 1995-12-12 | Toshiba Micro Comput Eng Corp | 半導体記憶装置 |
| JP3154650B2 (ja) * | 1995-09-07 | 2001-04-09 | 富士通株式会社 | 半導体装置 |
| JPH09162305A (ja) * | 1995-12-08 | 1997-06-20 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP3230435B2 (ja) * | 1996-05-17 | 2001-11-19 | 日本電気株式会社 | 半導体記憶装置 |
| JP3291206B2 (ja) * | 1996-09-17 | 2002-06-10 | 富士通株式会社 | 半導体記憶装置 |
-
1997
- 1997-04-11 JP JP09110400A patent/JP3085241B2/ja not_active Expired - Fee Related
-
1998
- 1998-04-09 TW TW087105524A patent/TW388121B/zh not_active IP Right Cessation
- 1998-04-10 KR KR1019980012844A patent/KR100323635B1/ko not_active IP Right Cessation
- 1998-04-13 CN CN98101534A patent/CN1114952C/zh not_active Expired - Fee Related
- 1998-04-13 US US09/058,771 patent/US6088283A/en not_active Expired - Fee Related
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| CN1196578A (zh) | 1998-10-21 |
| CN1114952C (zh) | 2003-07-16 |
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