JP2010123157A - 半導体記憶装置 - Google Patents

Abstract

【課題】クロックサイクルを保持しつつ、適度なデュアルポートアクセスを行える擬似的なデュアルポート型のＤＲＡＭを提供する。
【解決手段】複数のＤＲＡＭセルＭＣと、対応するビット線対にそれぞれ接続された複数のセンスアンプ１０２と、複数のセンスアンプ１０２にそれぞれ割り当てられた第１及び第２のカラムスイッチ１０６，１０７と、それぞれカラムスイッチ１０６，１０７を介して複数のセンスアンプ１０２に接続されたデータラインＲＬＩＮＥ，ＷＬＩＮＥと、ライトデータ及びリードデータを入出力可能な第１及び第２のポートＰＯＲＴ１，２と、ＰＯＲＴ１，２とデータラインＲＬＩＮＥ，ＷＬＩＮＥを接続する入出力回路２３０とを備える。これにより、通常のＤＲＡＭアレイを用いて擬似的なデュアルポートメモリを構成することができる。
【選択図】図１

Description

本発明は半導体記憶装置に関し、特に、デュアルポート型の半導体記憶装置（デュアルポートメモリ）に関する。

デュアルポートメモリとは、入出力ポートを２系統有し、両ポートから同時に、同じメモリ空間にアクセスできるメモリで、ＣＰＵや周辺コントローラなど、メモリに直接アクセスしたり、バッファ領域をランダムにアクセスする必要があるようなデバイス同士が通信する際に、データ受け渡しの仲介役として用いられる。従来のデュアルポートメモリは、主にＳＲＡＭが用いられていたが、これをＤＲＡＭで実現する方法が特許文献１で提案されている。

図１５は、特許文献１にて提案されているデュアルポートメモリの主要部の構成を示す回路図である。

図１５に示すＤＲＡＭメモリセル３０１は、ワード線ＷＤ０ａによって選択されるトランスファーゲート３０２と、ワード線ＷＤ０ｂによって選択されるトランスファーゲート３０３で共有されている。トランスファーゲート３０２はメモリセル３０１をセンスアンプ３０４に接続するスイッチであり、トランスファーゲート３０３はメモリセル３０１をセンスアンプ３０５に接続するスイッチである。センスアンプ３０４のデータは、カラム選択信号ＹＳ０ａによって入出力ポート（ＰＯＲＴ１）３０６につながり、センスアンプ３０５のデータは、カラム選択信号ＹＳ０ｂによって入出力ポート３０７（ＰＯＲＴ２）につながる。つまり、それぞれの入出力ポート３０６，３０７に対してセンスアンプがそれぞれ割り当てられている。

このような構成とすれば、同一アドレスに対する異なるデータのライト動作以外は、ロウアクセス、カラムアクセスとも自由に行うことができることから、各入出力ポートから独立に同一メモリアレイに対してアクセスすることができる。但し、メモリセルがＤＲＡＭセルであることから、ワード線を立ち上げてからセンスアンプを活性化させるまでの初期読み出し期間はノイズに弱い。このため、大きな隣接ノイズが発生すると、データが反転するおそれがある。しかしながら、図１５に示すデュアルポートメモリは、ワード線ＷＤ０ａが選択されてからセンスアンプ３０４が活性化するまでの間に、すでに活性状態にあるセンスアンプ３０８に対してライト動作が行われると、センスアンプ３０４には大きな隣接ノイズが加わることから、センスアンプ３０４は誤データを増幅してしまうであろう。このような問題を解消するためには、センスアンプ３０８に対するライト動作をセンスアンプ３０４の増幅が完了するまで待たせる必要がある。
特開２００４−８６９７０号公報

このように、特許文献１に記載されたデュアルポートメモリでは、ＤＲＡＭメモリセル特有のノイズ対策が必要になり、スムーズなクロック同期動作が行えなくなるか、クロックサイクルを大幅に伸ばす必要が出てくる。また、ワード線、ビット線、センスアンプとも、ポートの数だけ有する必要があり、メモリアレイはほぼ２倍になってしまう。

本発明による半導体記憶装置は、複数のワード線と、複数のビット線と、ワード線及びビット線の交点に配置された複数のＤＲＡＭセルと、対応するビット線対にそれぞれ接続された複数のセンスアンプと、複数のセンスアンプにそれぞれ割り当てられた第１及び第２のカラムスイッチとを有するメモリセルアレイと、それぞれ第１及び第２のカラムスイッチを介して複数のセンスアンプに接続された第１及び第２のデータラインと、メモリセルアレイに入力されるライトデータ及びメモリセルアレイから出力されるリードデータをいずれも入出力可能な第１及び第２のポートと、第１及び第２のポートと第１及び第２のデータラインを接続する入出力回路とを備えることを特徴とする。

本発明によれば、デュアルポートメモリの定義を少し緩めた疑似的なデュアルポート構成を採ることによって、クロックサイクルを保持しつつ、適度なデュアルポートアクセスを行えるデュアルポートメモリを提供することが可能となる。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

デュアルポートメモリを介したデータの授受は、一方のポートがコントローラデバイスにつながり、他方のポートが出力デバイスにつながる場合が多い。このような場合は、コントローラデバイス側は主にライト動作を行い、出力デバイス側は主にリード動作を行う。したがって、このような使用形態においては、ライト動作とリード動作を同時に実行できることが重要と考えられる。

本実施形態では、同一のロウアドレスに対して、リード動作とライト動作を同時に実行できるメモリを提供する。リード動作とライト動作を同時に実行可能なアドレスを同一ロウアドレスに絞ることによって、マルチアクセス時期をセンスアンプ増幅後のみにすることができ、ＤＲＡＭの初期読み出し動作におけるノイズの影響などを考慮する必要がなくなる。また、フルページ分のデータを対象とできるので、アクセス方法を工夫すればヒット確率も上がるであろう。具体的には次のようにデュアルポートメモリを構成する。つまり、リード動作とライト動作を同時に実行可能なメモリコアに対し、ライトパスをデュアルポートで共有する調停回路と、リードパスをデュアルポートで共有する調停回路を付加する。調停のしかたは、一方のポートがライトパスに割り当てられる場合は、もう一方のポートはリードパスに割り当てるものとする。これにより、ライトパスとリードパスの同時動作という形で、デュアルポートのリード動作とライト動作の同時動作が実現できる。なお、１つのデータパスをデュアルポートで共有する方法は従来から見られるが、本発明の形態は、デュアルポートの同時動作が可能という点で大きく異なる。カラム動作におけるメモリセルの相当するセンスアンプをデュアルポートで共有していることが重要である。すなわち、カラム系動作のみではあるが、デュアルポートメモリコアを用いている。

図１は、本発明の好ましい第１の実施形態による半導体記憶装置４００の主要部の構成を示す回路図である。本実施形態による半導体記憶装置４００はＤＲＡＭである。

図１に示すように、本実施形態による半導体記憶装置４００は、メモリセルアレイ２０１と、メモリセルアレイ２０１に接続されたリード用データラインＲＬＩＮＥ及びライト用データラインＷＬＩＮＥと、２つポートＰＯＲＴ１，ＰＯＲＴ２と、ＰＯＲＴ１，ＰＯＲＴ２とリード用データラインＲＬＩＮＥ及びライト用データラインＷＬＩＮＥとを接続する入出力回路２３０とを有している。

図２は、メモリセルアレイ２０１の構造を示す回路図である。

図２に示すように、メモリセルアレイ２０１は、ワード線ＷＬ０，ＷＬ１・・・と、ビット線対ＢＬ０，ＢＬ１・・・と、ワード線とビット線の交点に配置されたメモリセルＭＣとを有するメモリセルアレイ１０３を備えている。ワード線ＷＬ０，ＷＬ１・・・は、それぞれ対応するワードドライバ１０１によって駆動される。各ビット線対ＢＬ０，ＢＬ１・・・には、それぞれセンスアンプ１０２が接続されている。各センスアンプ１０２は、それぞれ対応するカラムスイッチ１０６を介して、リード用データラインＲＬＩＮＥに接続されているとともに、それぞれ対応するカラムスイッチ１０７を介して、ライト用データラインＷＬＩＮＥに接続されている。カラムスイッチ１０６には、リード用カラム選択ドライバ１０４の出力であるリード用カラム選択信号ＹＲ０，ＹＲ１・・・がそれぞれ供給され、これによってリード動作時においてはいずれか一つがオンする。一方、カラムスイッチ１０７には、ライト用カラム選択ドライバ１０５の出力であるライト用カラム選択信号ＹＷ０，ＹＷ１・・・がそれぞれ供給され、これによってライト動作時においてはいずれか一つがオンする。

リード用データラインＲＬＩＮＥは、相補のリードデータを伝送するための配線であり、図１に示す入出力回路２３０に接続されている。また、ライト用データラインＷＬＩＮＥは、相補のライトデータを伝送するための配線であり、図１に示す入出力回路２３０に接続されている。尚、図２に示す回路は、メモリセルアレイ２０１における１ビット分のＩ／Ｏに対応する部分である。

図１に示すように、ライト動作用のライトバスＷＢＵＳと、リード動作用のリードバスＲＢＵＳを、ＰＯＲＴ１とＰＯＲＴ２が共有する構成を有している。アドレス遷移検出信号ＡＴ，ＡＴＤは、図３に示す検出回路１２０ｃを用いることができる。

図３は、アドレス遷移検出信号ＡＴ，ＡＴＤを生成するための検出回路１３０ｃの回路図である。

図３に示すように、検出回路１３０ｃには、現在のリード用アドレスＩＡＲ［ｔ］、現在のライト用アドレスＩＡＷ［ｔ］、現在のリード状態フラグＲＥ［ｔ］及び現在のライト状態フラグＷＲ［ｔ］が供給される。ここで「状態フラグ」とは当該サイクルがその状態であるとき"Ｈ"、それ以外は"Ｌ"となる信号である。

現在の選択アドレスＩＡ［ｔ］は、現在のリード用アドレスＩＡＲ［ｔ］及び現在のライト用アドレスＩＡＷ［ｔ］は、ＥＸＯＲゲート１３１に供給される。したがって、ＥＸＯＲゲート１３１は、現在のリード用アドレスＩＡＲ［ｔ］と現在のライト用アドレスＩＡＷ［ｔ］が一致した場合に、その出力ＸをＬとする。それ以外のケースでは、出力Ｘはハイレベルに保たれる。

また、現在のリード状態フラグＲＥ［ｔ］及び現在のライト状態フラグＷＲ［ｔ］は、ＮＡＮＤゲート１３３に供給される。したがって、ＮＡＮＤゲート１３３は、ライト動作とリード動作が同時に要求された場合に、その出力ＹをＬとする。それ以外のケースでは、出力Ｙはハイレベルに保たれる。

出力Ｘ，ＹはＯＲゲート１３５に供給される。したがって、アドレス遷移検出信号ＡＴは、ライト要求とリード要求が同時に発行され、且つ、リードアドレスとライトアドレスが同一である場合にだけ"Ｌ"となる。

アドレス遷移検出信号ＡＴは、遅延回路１３６に供給される。遅延回路１３６の出力は遅延アドレス遷移検出信号ＡＴＤとなる。遅延アドレス遷移検出信号ＡＴＤは、タイミングを取るためにアドレス遷移検出信号ＡＴを遅らせた信号である。

これにより、ライト要求とリード要求を同じアドレスで受け入れた際は、ライトデータをアレイに書き込むとともに、後述するように、当該ライトデータをリードデータとして返すことができる。

各ポートデータの振り分けは次のように行う。尚、図１において、サフィックスａが付された信号はＰＯＲＴ１用の信号であり、サフィックスｂが付された信号はＰＯＲＴ２用の信号である。

まずライト動作系に関して説明する。ＰＯＲＴ１がライト動作であり、ＰＯＲＴ２がライト動作ではないときは、トライステートバッファ４０１のゲートが開き、ＰＯＲＴ１のライトデータがライトバスＷＢＵＳに供給される。逆に、ＰＯＲＴ１がライト動作ではなく、ＰＯＲＴ２がライト動作であるときは、トライステートバッファ４０２のゲートが開き、ＰＯＲＴ２のライトデータがライトバスＷＢＵＳに供給される。このようにして、各ポートからのライトデータを共通のライトバスＷＢＵＳに乗せ分ける。保持回路４０３は、いずれもポートからのライトデータであっても保持する必要があることから、ライトバッファ活性信号ＷＢＥａ，ＷＢＥｂの排他的論理和出力に応じて動作する。

次にリード動作系に関して説明する。リードアンプ４０５及び保持回路４０６は、ＰＯＲＴ１がリード動作であり、ＰＯＲＴ２がリード動作ではないとき、もしくは、ＰＯＲＴ１がリード動作ではなく、ＰＯＲＴ２がリード動作であるときのどちらかで活性化しなければならないので、活性化信号ＲＡＥＰａ，ＲＡＥＰｂの排他的論理和出力によって活性化する。保持回路４０７も、活性化信号ＲＡＥＰａ，ＲＡＥＰｂの排他的論理和出力によって活性化する。そして、マルチプレクサ４０８で入力１側及び入力０側のどちらかを選び、選択された側の信号をリードバスＲＢＵＳに供給する。そして、ＰＯＲＴ１がリード動作であり、ＰＯＲＴ２がリード動作ではないときは、トライステートバッファ４０９を介してＰＯＲＴ１側に出力し、逆に、ＰＯＲＴ１がリード動作ではなく、ＰＯＲＴ２がリード動作であるときは、トライステートバッファ４１０を介してＰＯＲＴ２側に出力する。

なお、ＰＯＲＴ１とＰＯＲＴ２のアドレスは、選択回路４１１を用いてリード動作用アドレスＩＡＲとライト動作用アドレスＩＡＷに分けて使用する。また、ＰＯＲＴ１とＰＯＲＴ２のアドレスは、アドレス遷移検出信号ＡＴを生成する際にも使用する。なお、本実施形態では、動作できない組み合わせである、ＰＯＲＴ１とＰＯＲＴ２における同時ライト動作や、ＰＯＲＴ１とＰＯＲＴ２における同時リード動作は受け付けない。その代わり、本実施形態では検出回路１２を備えており、ＰＯＲＴ１とＰＯＲＴ２における同時ライト動作が要求された場合は信号ＷＦＢＤＮを活性化させ、ＰＯＲＴ１とＰＯＲＴ２における同時リード動作が要求された場合は信号ＲＦＢＤＮを活性化させ、さらに、アドレス遷移検出信号が"Ｌ"となった場合は信号ＡＴＢＭＯＮを活性化させる。これらの信号を利用すれば、書けなかったデータをもう一度書いたり、読めなかったデータをもう一度読んだり、といった制御もできるであろう。

図４は、本実施形態において、ライト要求とリード要求が同時に発行され、且つ、リードアドレスとライトアドレスが同一である場合の動作タイミングを示すタイミング図である。

まず、時刻ｔ１においてビット線対ＢＬ０に相当するアドレスを指定してＰＯＲＴ１に対するライト動作を要求すると、ライトバスＷＢＵＳａには、時刻ｔ１に同期してデータＤが書き込まれる。ライトバッファ起動信号ＷＢＥａも時刻ｔ１に同期して、時刻ｔＷＢＥに立ち上がる。これにより、保持回路４０３にデータＤが取り込まれ、ライトバッファ４０４によってライト用データラインＷＬＩＮＥにデータＤが供給される。続いてライト用のカラム選択信号ＹＷ０が立ち上がり、ビット線対ＢＬ０にデータＤが書き込まれる。

一方、時刻ｔ１においては、ビット線対ＢＬ０に相当するアドレスを指定してＰＯＲＴ２に対するリード動作も要求されている。つまり、ライトアドレスとリードアドレスが同一であることから、アドレス遷移検出信号ＡＴは"Ｌ"となる。このため、リード用のカラム選択信号ＹＲ０は非活性状態に保たれる。このときビット線対ＢＬ０は、先のライト要求によりデータＤを書き込んでいる最中のため、信号量もまだ小さい状態にある。このため、これを途中で読み出すと、データＤが破壊される可能性があるが、ＡＴ＝"Ｌ"であることから、このデータＤが読み出されることはない。したがって、書き込み最中のビット線対ＢＬ０は、負荷の変化なども特になく、安定した書き込みが続く。つまり、通常であればリード用データラインＲＬＩＮＥに読み出されるリードデータは無い。続いて、時刻ｔＲＡＥに活性化信号ＲＡＥＰｂが立ち上がるが、ＡＴ＝"Ｌ"のため活性化信号ＲＡＥｂは立ち上がらず、このためリードアンプ４０５も活性化されない。一方、活性化信号ＲＡＥＰｂに同期して、レジスタ４０７にライトデータＤが保持され、これが信号線ＨＤＡＴＡに転送される。そして、遅延アドレス遷移検出信号ＡＴＤも"Ｌ"であるため、マルチプレクサ４０８は入力０側を選択し、ライトデータＤがそのままリードデータＤとしてリードバスＲＢＵＳｂに読み出される。

このように、ライト要求とリード要求が同じアドレスで発行された場合には、ライトデータをアレイに書き込むとともに、当該ライトデータをリードデータとして返すことにより、当該要求の受け付けが可能となる。

尚、本発明による半導体記憶装置におけるモリセルアレイの構成が図１５に示した構成であってはならない訳ではなく、図１５に示したメモリセルアレイを用いることも可能である。以下の実施形態に関しても同様である。

次に、本発明の好ましい第２の実施形態について説明する。

本実施形態は、上述した第１の実施形態をさらに発展させ、同一のロウアドレスに対するリード及びライトの同時動作に加えて、ＰＯＲＴ１とＰＯＲＴ２における同時リード動作、並びに、異なるカラムアドレスを指定したＰＯＲＴ１とＰＯＲＴ２における同時ライト動作が可能なデュアルポートメモリを提供するものである。

上述した第１の実施形態では、データ線およびカラム選択信号をライト動作用とリード動作用に分けていたが、本実施形態ではこれをＰＯＲＴ１用とＰＯＲＴ２用に分ける。具体的には次のようにデュアルポートメモリを構成する。ＰＯＲＴ１がライト動作、ＰＯＲＴ２がリード動作の場合に同時動作が可能なよう、メモリコアのライトパスをＰＯＲＴ１に割り当て、リードパスをＰＯＲＴ２に割り当てる。さらに、ＰＯＲＴ１がライト動作、ＰＯＲＴ２がライト動作の場合に同時動作が可能なよう、ＰＯＲＴ２側にライト機能を付加し、データラインをＩ／Ｏとする。仮に、この構成をＡと呼ぶとする。一方、ＰＯＲＴ２がライト動作、ＰＯＲＴ１がリード動作の場合に同時動作が可能なよう、メモリコアのライトパスをＰＯＲＴ２に割り当て、リードパスをＰＯＲＴ１に割り当てる。さらに、ＰＯＲＴ２がライト動作、ＰＯＲＴ１がライト動作の場合に同時動作が可能なよう、ＰＯＲＴ１側にライト機能を付加し、データラインをＩ／Ｏとする。仮に、この構成をＢと呼ぶとする。構成Ａと構成Ｂを重ね合わせると、ＰＯＲＴ１とＰＯＲＴ２に分かれている構成を得ることができる。

図５は、本発明の好ましい第２の実施形態による半導体記憶装置５００の主要部の構成を示す回路図である。本実施形態による半導体記憶装置５００はＤＲＡＭである。

図５に示すように、ＰＯＲＴ１を用いたライト動作時には、保持回路５０１でライトデータを取り込み、ライトバッファ５０２によってＩ／ＯラインＬＩＯａにライトデータを供給する。ＰＯＲＴ１を用いたリード動作時には、Ｉ／ＯラインＬＩＯａを介して供給されたリードデータをリードアンプ５０３で増幅し、保持回路５０４で保持し、マルチプレクサ５０６で選択した後、トライステートバッファ５０７から出力する。これらをＰＯＲＴ１内で独立したタイミングで行う。但し、ＰＯＲＴ１のリード動作がＰＯＲＴ２のライト動作と同じアドレスで重なったときは、ＰＯＲＴ２のライトデータをＰＯＲＴ１のリードデータとして利用する必要がある。この場合には、保持回路５０４ではなくＰＯＲＴ２側の保持回路５０８に保持されたデータをマルチプレクサ５０６によって選択する。したがって、ＰＯＲＴ２側の保持回路５０８は、ＰＯＲＴ１系のタイミングで動作する必要がある。以上の説明は、ＰＯＲＴ２側についても同様であるので、重複する説明は省略する。

このため、カラム選択ドライバ５０９、リードアンプ５０３、マルチプレクサ５０６を制御するアドレス遷移検出信号ＡＴａ，ＡＴｂは、図６に示す検出回路１３０ｅによって生成される。図６に示す検出回路１３０ｅは、ＰＯＲＴ１がリード、ＰＯＲＴ２がライトであり、且つ、ＰＯＲＴ１のアドレスとＰＯＲＴ２のアドレスが同一である場合、アドレス遷移検出信号ＡＴａをＬレベルとする。同様に、ＰＯＲＴ１がライト、ＰＯＲＴ２がリードであり、且つ、ＰＯＲＴ１のアドレスとＰＯＲＴ２のアドレスが同一である場合、アドレス遷移検出信号ＡＴｂをＬレベルとする。

アドレス遷移検出信号ＡＴａが"Ｌ"である場合には、ＰＯＲＴ１のカラム選択信号およびリードアンプ５０３は駆動されず、ＰＯＲＴ２のライトデータをＰＯＲＴ１のリードデータとして代用する。ＰＯＲＴ２のライト動作については通常通り行う。同様に、アドレス遷移検出信号ＡＴｂが"Ｌ"である場合には、ＰＯＲＴ２のカラム選択信号およびリードアンプは駆動されず、ＰＯＲＴ１のライトデータをＰＯＲＴ２のリードデータとして代用する。ＰＯＲＴ１のライト動作については通常通り行う。

本実施形態によるデュアルポートメモリは、検出回路５１０を備えている。検出回路５１０は、禁止された組み合わせである、同一アドレスを指定したＰＯＲＴ１とＰＯＲＴ２における同時ライト動作が要求された場合に活性化する信号ＷＦＢＤＮと、ＡＴａ，ＡＴｂのいずれかが"Ｌ"となった場合に活性化する信号ＡＴＢＭＯＮを生成する。これらの信号を利用すれば、書けなかったデータをもう一度書くといった制御もできるであろう。尚、図５に示した回路図では、禁止されたアクセスが要求された際は動作しないよう考慮されている。

本実施形態では、同一アドレスを指定したＰＯＲＴ１とＰＯＲＴ２における同時リード動作は禁止されていない。しかしながら、リード動作によって得られる信号量が、一方のリード動作分の信号量しか保障できない場合は、図７に示すように、一方のポートに対応したリード動作のみを行い、得られたリードデータをＰＯＲＴ１とＰＯＲＴ２で共有することが好ましい。

図７に示す回路では、同一アドレスのリード動作同士の組み合わせの際には、ＰＯＲＴ２は通常通りリード動作を行う。一方、ＰＯＲＴ１側は、マルチプレクサ５２１を通じてＰＯＲＴ２のリードデータを受け取り、一方、アドレス遷移検出信号ＡＴＲＲによって、ＰＯＲＴ１用のカラム選択ドライバ５２２を止め、ＰＯＲＴ１用のリードアンプ５２３の活性化も禁止する。アドレス遷移検出信号ＡＴＲＲは、図８に示す検出回路１３０ｆによって生成することができる。アドレス遷移検出信号ＡＴＲＲＤは、アドレス遷移検出信号ＡＴＲＲをリードアンプ増幅タイミングまで遅らせた信号である。

次に、本発明の好ましい第３の実施形態について説明する。

本実施形態は、第１の実施形態とは異なる動作によって、同一ロウアドレスに対し、リード動作とライト動作を同時に実行できるデュアルポートメモリを提供するものである。具体的には次のようにデュアルポートメモリを構成する。リード動作とライト動作を同時に実行可能なメモリコアに対し、ライトパスをデュアルポートで共有する調停回路と、リードパスをデュアルポートで共有する調停回路を付加する。調停のしかたは、一方のポートがライトパスに割り当てられる場合は、もう一方のポートはリードパスに割り当てるものとする。これにより、ライトパスとリードパスの同時動作というかたちで、デュアルポートのリード動作とライト動作の同時動作が実現できる。

具体的な回路構成は、図１に示した第１の実施形態によるデュアルポートメモリと同一であり、アドレス遷移検出信号ＡＴは図９に示す検出回路１３０ｄを用いる。図９に示す検出回路１３０ｄは、図３に示した検出回路１３０ｃにＤＱラッチ１５１，１５２を追加した回路構成を有している。これらＤＱラッチは、簡便には、ＤＱフリップフロップである。これにより、ＥＸＯＲゲート１３１には現在のリード用アドレスＩＡＲ［ｔ］と１サイクル前のライト用アドレスＩＡＷ［ｔ−１］が供給され、ＮＡＮＤゲート１３３には現在のリード状態フラグＲＥ［ｔ］と１サイクル前のライト状態フラグＷＲ［ｔ−１］が入力される。これにより、アドレス遷移検出信号ＡＴは、ライト要求の次のサイクルでリード要求が発行され、且つ、リードアドレスとライトアドレスが同一である場合にだけ"Ｌ"となる。これにより、WRITE to READ動作でライト動作時のアドレスとリード動作時のアドレスが同じときにＡＴ＝"Ｌ"となり、回避動作を行う。このため、サイクル時間tCKを律速せずに、まず書かれているデータをリードし、後にデータをライトする動作を実現できる。なお、本動作は、リードアンプ活性待ち時間分、アレイに対する書き込みが遅れるので、ライトコマンド後にプリチャージコマンド投入可能時刻を決めるスペックtDPL(tWR)に対して、動作が厳しくなる。

上述した第１の実施形態は、同一アドレスに対するライト要求とリード要求があった場合、ライト要求に対しては実際にライト動作を行う一方、リード要求に対しては実際にリード動作を行うこと無く、ライトデータをそのままリードデータとして返している。これに対し、本実施形態では、同一アドレスに対するライト要求とリード要求があった場合、リード要求に対して実際にリード動作を行い、その後、ライト要求に対して実際にライト動作を行う。本実施形態による半導体記憶装置の主要部の構成については、図１に示した回路構成をそのまま用いることができる。

このような場合、リード要求に応じた活性化信号ＲＡＥＰに対して、ライトバッファ活性信号ＷＢＥの活性化を遅らせる必要があり、結果としてライト動作が次サイクルに食い込む形となる。

図１０は、本実施形態において、ライト要求とリード要求の同時発行が連続的に行われ、且つ、リードアドレスとライトアドレスが同一である場合の動作タイミングを示すタイミング図である。

まず、時刻ｔ１においてビット線対ＢＬ０に相当するアドレスを指定してＰＯＲＴ１に対するリード動作を要求すると、ＡＴ＝"Ｈ"であることから、リード用のカラム選択信号ＹＲ０が活性化し、ビット線対ＢＬ０からリードデータＲ１が読み出され、リード用データラインＲＬＩＮＥに供給される。続いて、時刻ｔ１に対応する時刻ｔＲＡＥ１に活性化信号ＲＡＥＰａが立ち上がり、ＡＴ＝"Ｈ"のため活性化信号ＲＡＥａも立ち上がる。これにより、データＲ１がリードアンプ４０５によって増幅され、保持回路４０６に保持される。そして、マルチプレクサ４０８は入力１側を選択するため、リードデータＲ１はマルチプレクサ４０８を介してリードバスＲＢＵＳａに出力される。

一方、時刻ｔ１にはビット線対ＢＬ０に相当するアドレスを指定してＰＯＲＴ２に対するライト動作も要求されており、ライトバスＷＢＵＳｂには、時刻ｔ１に同期して、データＷ１が書き込まれる。ライトバッファ起動信号ＷＢＥｂは時刻ｔＲＡＥ１よりも遅い時刻ｔＷＢＥ１に立ち上がる。これにより、データＷ１は保持回路４０３に保持されるとともに、ライトバッファ４０４によってライト用データラインＷＬＩＮＥに供給される。続いてライト用のカラム選択信号ＹＷ０が立ち上がり、ビット線対ＢＬ０にデータＷ１が書き込まれる。ここで、ＹＲ０とＹＷ０は同一アドレスであり、同じビット線対ＢＬ０を選択するため、データＷ１を書き込みやすくするよう、ＹＲ０を立ち下げる工夫も必要であろう。データＲ１は保持回路４０６にすでに保持されているので特に問題は無い。

続いて、時刻ｔ２において再びビット線対ＢＬ０に相当するアドレスを指定してＰＯＲＴ１に対するリード動作を要求すると、当該リード要求に対応するアドレスが前サイクルのライト要求に対応するアドレスが同一であるため、アドレス遷移検出信号ＡＴが"Ｌ"となり、通常であれば立ち上がるカラム選択信号ＹＲ０は立ち上がらない。このときビット線対ＢＬ０は、先のライト要求によりデータＷ１を書き込んでいる最中のため、信号量もまだ小さい状態にある。このため、これを途中で読み出すと、データＷ１が破壊される可能性があるが、ＡＴ＝"Ｌ"であることから、このデータＷ１が読み出されることはない。したがって、書き込み最中のビット線対ＢＬ０は、負荷の変化なども特になく、安定した書き込みが続く。つまり、通常であればリード用データラインＲＬＩＮＥに読み出されるリードデータは無い。続いて、時刻ｔＲＡＥ２に活性化信号ＲＡＥＰａが立ち上がるが、ＡＴ＝"Ｌ"のため活性化信号ＲＡＥａは立ち上がらず、このためリードアンプ４０５も活性化されない。一方、活性化信号ＲＡＥＰａに同期して、レジスタ４０７にライトデータＷ１が保持され、これが信号線ＨＤＡＴＡに転送される。そして、遅延アドレス遷移検出信号ＡＴＤも"Ｌ"であるため、マルチプレクサ４０８は入力０側を選択し、ライトデータＷ１がそのままリードデータとしてリードバスＲＢＵＳａに読み出される。

一方、時刻ｔ２にはビット線対ＢＬ０に相当するアドレスを指定してＰＯＲＴ２に対するライト動作も要求されており、ライトバスＷＢＵＳｂには、時刻ｔ２に同期して、データＷ２が書き込まれる。ライトバッファ起動信号ＷＢＥｂは時刻ｔＲＡＥ２よりも遅い時刻ｔＷＢＥ２に立ち上がる。これにより、データＷ２は保持回路４０３に取り込まれ、ライトバッファ４０４によってライト用データラインＷＬＩＮＥに供給される。

このように、ライト要求とリード要求を同じアドレスで受け入れた際も、サイクル時間tCKを律速せずに、まず書かれているデータをリードし、その後、データをライトする動作を実現できる。なお、本実施形態に示した動作は、リードアンプタイミング待ち時間分、アレイに対する書き込みが遅れるので、ライトコマンド後にプリチャージコマンド投入可能時刻を決めるスペックtDPL(tWR)に対して、動作が厳しくなることに言及しておく。

次に、本発明の好ましい第４の実施形態について説明する。

本実施形態は、上述した第３の実施形態をさらに発展させ、同一ロウアドレスに対するリード動作とライト動作の同時動作に加えて、リード動作とリード動作の同時動作、および、異なるカラムアドレス間のライト動作とライト動作の同時動作ができるデュアルポートメモリを提供するものである。

上述した第３の実施形態では、データ線およびカラム選択信号をライト動作用とリード動作用に分けていたが、本実施形態ではライト動作用とリード動作用のセットを、もう１セット用意し、これらをＰＯＲＴ１用とＰＯＲＴ２用にそれぞれ使い分ける。具体的には次のようにデュアルポートメモリを構成する。前記の通り、第３の実施形態もリード動作とライト動作を同時に実行可能なメモリコアを与える。ＰＯＲＴ１がライト動作、ＰＯＲＴ２がリード動作の場合に同時動作が可能で、かつ、次サイクルのＰＯＲＴ２のリード動作にも対応できるよう、第３の実施形態のメモリコアのライトパスをＰＯＲＴ１に割り当て、リードパスをＰＯＲＴ２に割り当てる。仮に、この構成をＡと呼ぶとする。一方、ＰＯＲＴ２がライト動作、ＰＯＲＴ１がリード動作の場合に同時動作が可能で、かつ、次サイクルのＰＯＲＴ１のリード動作にも対応できるよう、第３の実施形態のメモリコアのライトパスをＰＯＲＴ２に割り当て、リードパスをＰＯＲＴ１に割り当てる。仮に、この構成をＢと呼ぶとする。構成Ａと構成Ｂを重ね合わせると、第３の実施形態を、２種、同時に内在させた形で、ＰＯＲＴ１とＰＯＲＴ２に、それぞれがライト動作用とリード動作用のセットを１セット持った状態で、分かれている構成を得ることができるが、同一ポートでのライト動作と次サイクルのリード動作の組み合わせには対応できていない。そこで、さらに、ＰＯＲＴ１のライト動作の次サイクルのＰＯＲＴ１のリード動作にも対応できるようバイパスレジスタを設け、同様に、ＰＯＲＴ２のライト動作の次サイクルのＰＯＲＴ２のリード動作にも対応できるようバイパスレジスタを設ける。これにより、あらゆる動作に対応できるようになる。

図１１は、本発明の好ましい第４の実施形態による半導体記憶装置６００の主要部の構成を示す回路図である。本実施形態による半導体記憶装置６００はＤＲＡＭである。

図１１に示すように、本実施形態では、ＰＯＲＴ１のライト動作では、ライトバスＷＢＵＳａから供給されたライトデータは、保持回路６０１に取り込まれ、ライトバッファ６０２によってライト用データラインＷＬＩＮＥａに供給される。ＰＯＲＴ１のリード動作では、リード用データラインＲＬＩＮＥａから読み出されたリードデータをリードアンプ６０３で増幅、保持回路６０４で保持し、マルチプレクサ６０７，６０８により選択されてリードバスＲＢＵＳａに出力される。これらの動作をＰＯＲＴ１内において独立したタイミングで行う。ＰＯＲＴ２についても同様である。

但し、ＰＯＲＴ１のリード動作が、ＰＯＲＴ１又はＰＯＲＴ２のライト動作と、同じアドレスで重なったときは、どちらかライトしているポートのデータを利用する必要がある。このため、保持回路６０５，６０６は、それぞれ、ＰＯＲＴ１とＰＯＲＴ２のＯＲのタイミングで動くことになる。まず、マルチプレクサ６０７でＰＯＲＴ１の保持データを使うか、ＰＯＲＴ２の保持データを使うかを選択し、さらに、マルチプレクサ６０８でアレイから読み出したデータを使うか保持データを使うかを選択する。このため、カラム選択ドライバ６１０，６１１、リードアンプ６０３、マルチプレクサ６０７，６０８を制御するアドレス遷移検出信号ＡＴａ，ＡＴｂは、図１２に示す検出回路１３０ｇによって生成する必要がある。

図１２に示す検出回路１３０ｇは、ＰＯＲＴ１がWRITE to READ動作をし、両アドレスが同じ場合か、または、ＰＯＲＴ２がライト動作をした後ＰＯＲＴ１がリード動作をし、ＰＯＲＴ２のライトアドレスとＰＯＲＴ１のリードアドレスが同じ場合、アドレス遷移検出信号ＡＴａをＬレベルとする。また、ＰＯＲＴ２がライト動作をした後、ＰＯＲＴ１がリード動作をし、ＰＯＲＴ２のライトアドレスとＰＯＲＴ１のリードアドレスが同じ場合、信号ＡＴＭａをＬレベルとする。同様に、ＰＯＲＴ２がWRITE to READ動作をし、両アドレスが同じ場合か、または、ＰＯＲＴ１がライト動作をした後ＰＯＲＴ２がリード動作をし、ＰＯＲＴ１のライトアドレスとＰＯＲＴ２のリードアドレスが同じ場合、アドレス遷移検出信号ＡＴｂをＬレベルとする。また、ＰＯＲＴ１がライト動作をした後、ＰＯＲＴ２がリード動作をし、ＰＯＲＴ１のライトアドレスとＰＯＲＴ２のリードアドレスが同じ場合、信号ＡＴＭｂをＬレベルとする。

図１１に示すように、アドレス遷移検出信号ＡＴａ＝"Ｌ"である場合は、ＰＯＲＴ１用のカラム選択ドライバ６１０、リードアンプ６０３、保持回路６０４は駆動されず、ライトしているポートのライト動作を行う。信号ＡＴＭａはライトしているポートに応じてＨ又はＬとなり、代用データとして、ライトしているポートのライト動作に用いたデータの読み出しを制御する。

本実施形態によるデュアルポートメモリは、検出回路６１２を備えている。検出回路６１２は、図５に示した検出回路５１０と同じ回路構成を有しており、検出回路５１０と同じ役割を果たす。尚、本実施形態においても、禁止されたアクセスが要求された際は動作しないよう考慮されている。

本実施形態においても、同一アドレスを指定したＰＯＲＴ１とＰＯＲＴ２における同時リード動作は禁止されていない。しかしながら、リード動作によって得られる信号量が、一方のリード動作分の信号量しか保障できない場合は、図１３に示すように、一方のポートに対応したリード動作のみを行い、得られたリードデータをＰＯＲＴ１とＰＯＲＴ２で共有することが好ましい。

図１３に示す回路では、同一アドレスのリード動作同士の組み合わせの際には、ＰＯＲＴ２は通常通りリード動作を行う。一方、ＰＯＲＴ１側は、マルチプレクサ６２１を通じてＰＯＲＴ２のリードデータを受け取り、一方、アドレス遷移検出信号ＡＴＲＲによって、ＰＯＲＴ１用のカラム選択ドライバ６２２を止め、ＰＯＲＴ１用のリードアンプ６２３の活性化も禁止する。アドレス遷移検出信号ＡＴＲＲは、図８に示した検出回路１３０ｆによって生成することができる。アドレス遷移検出信号ＡＴＲＲＤは、アドレス遷移検出信号ＡＴＲＲをリードアンプ増幅タイミングまで遅らせた信号である。

なお、本動作はリードアンプのタイミング待ち時間分、アレイに対する書き込みが遅れるので、ライトコマンド後にプリチャージコマンド投入可能時刻を決めるスペックtDPL(tWR)に対して動作が厳しくなることは、第３の実施形態と同様である。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施形態では、本発明の適用対象がＤＲＡＭである場合を例に説明したが、本発明の適用対象がＤＲＡＭに限定されるものではなく、ＰＲＡＭなど他の半導体記憶装置に適用することも可能である。

また、実施形態における、入出力回路とメモリアレイをつなぐデータラインは、階層を伴ったデータラインでもよい。階層数も問わない。すなわち、図１４（ａ）に示すような１マットアレイ構成１００１に関しては、ここまで説明してきたとおり適用可能であり、図１４（ｂ）のような、通常のメモリデバイスのアレイに用いられる、階層化データライン構造を伴う複数マット構成１００２であっても、サブ入出力回路についてはサブデータラインを介してメモリアレイにつながっており、メイン入出力回路については、メインデータライン、サブ入出力回路、サブデータラインを介して、メモリアレイとつながっているので、サブ入出力回路であっても、メイン入出力回路であっても適用が可能である。また、勿論、図１４（ｃ）のように、独立に動作できるバンクを持たせても構わない。

本発明の好ましい第１の実施形態による半導体記憶装置４００の主要部の構成を示す回路図である。 メモリセルアレイ２０１の構造を示す回路図である。 アドレス遷移検出信号ＡＴ，ＡＴＤを生成するための検出回路１３０ｃの回路図である。 第１の実施形態において、ライト要求とリード要求が同時に発行され、且つ、リードアドレスとライトアドレスが同一である場合の動作タイミングを示すタイミング図である。 本発明の好ましい第２の実施形態による半導体記憶装置５００の主要部の構成を示す回路図である。 検出回路１３０ｅの回路図である。 半導体記憶装置５００の変形例を示す回路図である。 検出回路１３０ｆの回路図である。 検出回路１３０ｄの回路図である。 第３の実施形態において、ライト要求とリード要求の同時発行が連続的に行われ、且つ、リードアドレスとライトアドレスが同一である場合の動作タイミングを示すタイミング図である。 本発明の好ましい第４の実施形態による半導体記憶装置６００の主要部の構成を示す回路図である。 検出回路１３０ｇの回路図である。 半導体記憶装置６００の変形例を示す回路図である。 （ａ）は１マットアレイ構成を示し、（ｂ）は階層化データライン構造を伴う複数マット構成を示し、（ｃ）は複数バンクに分割された構成を示している。 特許文献１にて提案されているデュアルポートメモリの主要部の構成を示す回路図である。

符号の説明

ＷＬ ワード線
ＢＬ ビット線
ＭＣ メモリセル
１０１ ワードドライバ
１０２ センスアンプ
１０３ メモリセルアレイ
１０４ リード用カラム選択ドライバ
１０５ ライト用カラム選択ドライバ
１０６，１０７ カラムスイッチ
２０１ メモリセルアレイ
２３０ 入出力回路
４００ 半導体記憶装置
４０１，４０２ トライステートバッファ
４０３ 保持回路
４０４ ライトバッファ
４０５ リードアンプ
４０６，４０７ 保持回路
４０７ レジスタ
４０８ マルチプレクサ
４０９，４１０ トライステートバッファ
４１１ 選択回路
ＲＬＩＮＥ リード用データライン
ＷＬＩＮＥ ライト用データライン

Claims (11)

1. 複数のワード線と、複数のビット線と、前記ワード線及び前記ビット線の交点に配置された複数のＤＲＡＭセルと、対応する前記ビット線対にそれぞれ接続された複数のセンスアンプと、前記複数のセンスアンプにそれぞれ割り当てられた第１及び第２のカラムスイッチとを有するメモリセルアレイと、
   それぞれ前記第１及び第２のカラムスイッチを介して前記複数のセンスアンプに接続された第１及び第２のデータラインと、
   前記メモリセルアレイに入力されるライトデータ及び前記メモリセルアレイから出力されるリードデータをいずれも入出力可能な第１及び第２のポートと、
   前記第１及び第２のポートと前記第１及び第２のデータラインを接続する入出力回路と、を備えることを特徴とする半導体記憶装置。
2. 前記複数のワード線は、前記第１及び第２のポートに対して共通に設けられていることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記入出力回路は、
   前記第１のポートに入力された前記ライトデータを前記第１のデータラインに供給する第１のライトパスと、
   前記第２のポートに入力された前記ライトデータを前記第１のデータラインに供給する第２のライトパスと、
   前記第２のデータラインを介して読み出された前記リードデータを前記第１のポートに供給する第１のリードパスと、
   前記第２のデータラインを介して読み出された前記リードデータを前記第２のポートに供給する第２のリードパスと、を含んでいることを特徴とする請求項１又は２に記載の半導体記憶装置。
4. 前記入出力回路は、
   前記第１のポートに入力された前記ライトデータを前記第１のデータラインに供給する第１のライトパスと、
   前記第２のポートに入力された前記ライトデータを前記第２のデータラインに供給する第２のライトパスと、
   前記第１のデータラインを介して読み出された前記リードデータを前記第１のポートに供給する第１のリードパスと、
   前記第２のデータラインを介して読み出された前記リードデータを前記第２のポートに供給する第２のリードパスと、を含んでいることを特徴とする請求項１又は２に記載の半導体記憶装置。
5. 第１及び第２のデータラインは、いずれもリード用ラインとライト用ラインを含んでおり、
   前記第１のライトパスは、前記第１のポートに入力された前記ライトデータを前記第１のデータラインのライト用ラインに供給し、
   前記第２のライトパスは、前記第２のポートに入力された前記ライトデータを前記第２のデータラインのライト用ラインに供給し、
   前記第１のリードパスは、前記第１のデータラインのリード用ラインを介して読み出された前記リードデータを前記第１のポートに供給し、
   前記第２のリードパスは、前記第２のデータラインのリード用ラインを介して読み出された前記リードデータを前記第２のポートに供給することを特徴とする請求項４に記載の半導体記憶装置。
6. 前記入出力回路は、前記第１のポートに入力された前記ライトデータを前記第２のポートに供給し、前記第２のポートに入力された前記ライトデータを前記第１のポートに供給するバイパス回路をさらに含むことを特徴とする請求項１乃至５のいずれか一項に記載の半導体記憶装置。
7. 前記入出力回路は、前記第１のポートに対するライトアドレスと前記第２のポートに対するリードアドレスとの一致、並びに、前記第２のポートに対するライトアドレスと前記第１のポートに対するリードアドレスとの一致を検出する検出回路をさらに含み、
   前記バイパス回路は、前記検出回路によって一致が検出されたことに応答して、前記第１のライトパスへ供給された前記ライトデータを前記第２のリードパスに供給し、或いは、前記第２のライトパスへ供給された前記ライトデータを前記第１のリードパスに供給することを特徴とする請求項６に記載の半導体記憶装置。
8. 前記バイパス回路は、前記第１のライトパス上の前記ライトデータを前記第２のリードパスに供給する第１のバイパス回路と、前記第２のライトパス上の前記ライトデータを前記第１のリードパスに供給する第２のバイパス回路とを含んでいることを特徴とする請求項７に記載の半導体記憶装置。
9. 前記入出力回路は、前記第１のライトパスへ供給された前記ライトデータを前記第１のリードパスに供給し、或いは、前記第２のライトパスへ供給された前記ライトデータを前記第２のリードパスに供給するバイパス回路をさらに含むことを特徴とする請求項３乃至５のいずれか一項に記載の半導体記憶装置。
10. 前記入出力回路は、前記第２のリードパス上の前記リードデータを前記第１のリードパスに供給する回路をさらに含んでいることを特徴とする請求項８又は９に記載の半導体記憶装置。
11. 前記第１及び第２のデータラインがいずれも階層化構造を有していることを特徴とする請求項１乃至１０のいずれか一項に記載の半導体記憶装置。

Images