JP5162024B2 - マルチポート型メモリスーパーセル及びデータ経路スイッチング回路を伴う集積回路 - Google Patents
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- Static Random-Access Memory (AREA)
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Description
15:制御ユニット
18:メモリスーパーセル
19:メモリバンク
20:スイッチユニット
21:ポート
22、24、26、28:リクエスタ
100:プロセッサ
101、102:プロセッサコア
111、121:インストラクションキャッシュ
112、122:データキャッシュ
113、123:コアインターフェイス
180:L2キャッシュ
181、182:メモリスーパーセル
185:I/Fユニット
191:アドレスデコーダ
192:I/Oユニット
202:選択回路
205、210:セグメント
Claims (17)
- 複数のメモリリクエスタと、
別々にアドレス可能な記憶位置の各範囲を各々形成する複数のメモリバンクを含むメモリスーパーセルであって、このメモリスーパーセルは、複数のバンクグループへと編成され、これら複数のバンクグループの各々は、複数のメモリバンクのサブセット及びそれに対応する専用のアクセスポートを含むものであるメモリスーパーセルと、
前記複数のメモリリクエスタとメモリスーパーセルとの間に結合されたスイッチであって、前記複数のメモリリクエスタのうちの所与の1つによるメモリ要求に応答して、その所与のメモリリクエスタと、前記メモリ要求によりアドレスされるバンクグループのうちの特定の1つのバンクグループの専用アクセスポートとの間にデータ経路を接続するように構成されたスイッチと、を備え、
前記複数のバンクグループの内の第1のバンクグループの記憶位置へデータを書き込むために特定のリクエスタによって開始される書き込み要求の間に、その特定のリクエスタからのデータは第1のアクセスポートへの経路上に駆動され、前記複数のバンクグループの内の第2のバンクグループに関連する第2のアクセスポートに接続されたセグメント上でデータを駆動しない集積回路。 - 前記複数のメモリバンクのうちの各メモリバンクは、アドレスデコーダを含む、請求項1に記載の集積回路。
- 前記スイッチは、複数のセグメント及び複数の選択回路を含み、その複数の選択回路の各々は、前記複数のセグメントのうちの特定のセグメントを前記複数のセグメントのうちの別のセグメントに電気的に接続して、特定のリクエスタと第1又は第2のアクセスポートとの間に経路を形成するように構成され、前記複数のセグメントの第1サブセットは、前記メモリスーパーセルへデータを搬送するように構成され、更に、前記複数のセグメントの第2サブセットは、前記メモリスーパーセルからデータを搬送するように構成される、請求項1又は2に記載の集積回路。
- 第1のバンクグループの記憶位置からデータを読み取るために特定のリクエスタにより開始される読み取り要求の間に、複数のリクエスタのうちの他のリクエスタに接続されたセグメント上にデータを駆動せずに、第1のアクセスポートからその特定のリクエスタへの経路上にデータが駆動される、請求項1から3のいずれかに記載の集積回路。
- 前記メモリスーパーセルは、前記複数のメモリバンクの第1サブセットの記憶位置にアドレスされた要求に対応するデータが第1アクセスポートを経て排他的に与えられ、且つ前記複数のメモリバンクの第2サブセットの記憶位置にアドレスされた要求に対応するデータが第2アクセスポートを経て排他的に与えられるように構成され、更に、前記スイッチング回路は、前記複数のメモリリクエスタのうちの所与のメモリリクエスタによるメモリ要求に応答して、そのメモリ要求が前記複数のメモリバンクの第1サブセットの記憶位置にアドレスされた場合にはその所与のメモリリクエスタと第1アクセスポートとの間に第1の対応データ経路を接続し、且つそのメモリ要求が前記複数のメモリバンクの第2サブセットの記憶位置にアドレスされた場合にはその所与のメモリリクエスタと第2アクセスポートとの間に第2の対応データ経路を接続するように構成された、請求項1から4のいずれかに記載の集積回路。
- 前記複数のメモリバンクは、メモリスーパーセル内の二次元アレイで編成され、その二次元アレイは、第1方向に配列された少なくとも2つのメモリバンクと、第2方向に配列された少なくとも2つのメモリバンクとを含む、請求項5に記載の集積回路。
- 前記複数のメモリバンクの第1サブセットは、前記二次元アレイの第1行における隣接メモリバンクの第1の対により形成され、更に、前記複数のメモリバンクの第2サブセットは、前記二次元アレイの第2行における隣接メモリバンクの第2の対により形成される、請求項6に記載の集積回路。
- 前記メモリスーパーセルは、隣接メモリバンクの複数の付加的な対を含み、前記メモリスーパーセルは、隣接メモリバンクの各付加的な対の記憶位置にアドレスされる要求に対応するデータが付加的な対応アクセスポートを経て排他的に与えられるように構成される、請求項7に記載の集積回路。
- 前記複数のメモリバンクの第1サブセットは、第2アクセスポートよりも第1アクセスポートに物理的に接近しており、前記複数のメモリバンクの第2サブセットは、第1アクセスポートよりも第2アクセスポートに接近している、請求項5から8のいずれかに記載の集積回路。
- 前記スイッチユニットは、複数のセグメントと、その複数のセグメントのうちの特定のセグメントを、その複数のセグメントのうちの別のセグメントに結合するように各々構成された複数の選択回路とを備え、前記メモリスーパーセルは、そのメモリスーパーセル内の二次元アレイで編成された複数のメモリバンクを含み、その複数のメモリバンクは、複数のメモリバンクの対応サブセットを各々含む複数のバンクグループへと分割され、それらバンクグループの各々は、前記メモリスーパーセル内の複数のバンクグループのうちの他のバンクグループとは独立して前記スイッチユニットに結合され、そして前記集積回路は、前記スイッチユニット及び前記1つ以上のリクエスタの各々に結合されたコントローラを更に備え、このコントローラは、前記リクエスタの1つからのメモリスーパーセルアクセス要求に応答して、前記スイッチユニットをして、前記選択回路が、前記リクエスタの1つと、そのリクエスタに関連した記憶位置に対応するバンクグループとの間の経路に対応するセグメントを選択するようにさせるよう構成される、請求項1から9のいずれかに記載の集積回路。
- 前記リクエスタの各々は、データキャッシュ及びインストラクションキャッシュを含むプロセッサコアであり、各プロセッサコアのデータキャッシュ及びインストラクションキャッシュは、前記スイッチユニットに結合される、請求項10に記載の集積回路。
- 前記メモリスーパーセルは、レベル2(L2)キャッシュの少なくとも一部分を形成する、請求項11に記載の集積回路。
- 前記複数のセグメントの第1サブセットは、前記メモリスーパーセルへデータを搬送するように構成され、前記複数のセグメントの異なるサブセットは、前記メモリスーパーセルからデータを搬送するように構成される、請求項10に記載の集積回路。
- 複数のメモリリクエスタと、
別々にアドレス可能な記憶位置の各範囲を各々形成する複数のメモリバンクを含むメモリスーパーセルであって、このメモリスーパーセルは、複数のバンクグループへと編成され、これら複数のバンクグループの各々は、複数のメモリバンクのサブセット及びそれに対応する専用のアクセスポートを含むものであるメモリスーパーセルと、
前記複数のメモリリクエスタとメモリスーパーセルとの間に結合されたスイッチと、を備えた集積回路において、
前記複数のメモリリクエスタのうちの所与の1つによるメモリ要求に応答して、その所与のメモリリクエスタと、前記メモリ要求によりアドレスされるバンクグループのうちの特定の1つのバンクグループの専用アクセスポートとの間にデータ経路を接続することを含み、
前記複数のバンクグループの内の第1のバンクグループの記憶位置へデータを書き込むために特定のリクエスタによって開始される書き込み要求の間に、その特定のリクエスタからのデータは第1のアクセスポートへの経路上に駆動され、前記複数のバンクグループの内の第2のバンクグループに関連する第2のアクセスポートに接続されたセグメント上でデータを駆動しない、方法。 - 前記スイッチは、複数のセグメント及び複数の選択回路を含み、前記データ経路を接続することは、その複数のセグメントのうちの特定のセグメントを、その複数のセグメントのうちの別のセグメントに電気的に接続して、特定のリクエスタと第1又は第2のアクセスポートとの間に経路を形成することを含み、前記複数のセグメントの第1サブセットは、前記メモリスーパーセルへデータを搬送するように構成され、前記複数のセグメントの第2サブセットは、前記メモリスーパーセルからデータを搬送するように構成された、請求項14に記載の方法。
- 第1のバンクグループの記憶位置からデータを読み取るために特定のリクエスタにより開始される読み取り要求の間に、複数のリクエスタのうちの他のリクエスタに接続されたセグメント上にデータを駆動せずに、第1のアクセスポートからその特定のリクエスタへの経路上にデータを駆動させる、請求項14から15のいずれかに記載の方法。
- 前記複数のメモリバンクの第1サブセットの記憶位置にアドレスされた要求に対応するデータを、第1アクセスポートを経て排他的に与え、
前記複数のメモリバンクの第2サブセットの記憶位置にアドレスされた要求に対応するデータを、第2アクセスポートを経て排他的に与える、ことを更に含む請求項14から16のいずれかに記載の方法。
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US9514069B1 (en) * | 2012-05-24 | 2016-12-06 | Schwegman, Lundberg & Woessner, P.A. | Enhanced computer processor and memory management architecture |
TWI550403B (zh) * | 2013-04-02 | 2016-09-21 | 晨星半導體股份有限公司 | 記憶體控制器及其記憶體位址產生方法 |
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GB2373595B (en) * | 2001-03-15 | 2005-09-07 | Italtel Spa | A system of distributed microprocessor interfaces toward macro-cell based designs implemented as ASIC or FPGA bread boarding and relative common bus protocol |
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US6769050B1 (en) * | 2001-09-10 | 2004-07-27 | Rambus Inc. | Techniques for increasing bandwidth in port-per-module memory systems having mismatched memory modules |
US6621752B2 (en) * | 2001-10-03 | 2003-09-16 | Infineon Technologies Aktiengesellschaft | Refreshing scheme for memory cells a memory array to increase performance of integrated circuits |
DE10245037B4 (de) * | 2002-09-26 | 2007-08-23 | Infineon Technologies Ag | Verfahren zum Entwurf von DRAM-Halbleiter-Speicherbauelementen |
US7571287B2 (en) * | 2003-03-13 | 2009-08-04 | Marvell World Trade Ltd. | Multiport memory architecture, devices and systems including the same, and methods of using the same |
JP2004355271A (ja) * | 2003-05-28 | 2004-12-16 | Toshiba Corp | データ転送システム |
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