RU2011137523A - Интегральная схема с многопортовой суперячейкой памяти и схемой коммутации маршрута передачи данных - Google Patents

Интегральная схема с многопортовой суперячейкой памяти и схемой коммутации маршрута передачи данных Download PDF

Info

Publication number
RU2011137523A
RU2011137523A RU2011137523/08A RU2011137523A RU2011137523A RU 2011137523 A RU2011137523 A RU 2011137523A RU 2011137523/08 A RU2011137523/08 A RU 2011137523/08A RU 2011137523 A RU2011137523 A RU 2011137523A RU 2011137523 A RU2011137523 A RU 2011137523A
Authority
RU
Russia
Prior art keywords
memory
banks
segments
access port
data
Prior art date
Application number
RU2011137523/08A
Other languages
English (en)
Other versions
RU2481652C1 (ru
Inventor
Шиние ШИУ
Брайан П. ЛИЛЛИ
Original Assignee
Эппл Инк.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Эппл Инк. filed Critical Эппл Инк.
Publication of RU2011137523A publication Critical patent/RU2011137523A/ru
Application granted granted Critical
Publication of RU2481652C1 publication Critical patent/RU2481652C1/ru

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G11C7/1012—Data reordering during input/output, e.g. crossbars, layers of multiplexers, shifting or rotating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
    • G06F12/0846—Cache with multiple tag or data arrays being simultaneously accessible
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/108—Wide data ports
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Multimedia (AREA)
  • Static Random-Access Memory (AREA)
  • Electronic Switches (AREA)
  • Dram (AREA)

Abstract

1. Интегральная схема, содержащая:множество запросчиков памяти;суперячейку памяти, которая содержит множество банков памяти, каждый из которых формирует соответствующий диапазон отдельно адресуемых местоположений памяти, при этом суперячейка памяти организована во множество групп банков, при этом каждая из множества групп банков содержит подмножество множества банков памяти и соответствующий выделенный порт доступа, при этом соответствующий выделенный порт доступа для каждой из множества групп банков физически расположен по центру между банками памяти этой группы;коммутационный блок, соединенный между множеством запросчиков памяти и суперячейкой памяти, при этом коммутационный блок выполнен с возможностью, в качестве реакции на запрос памяти со стороны конкретного одного из множества запросчиков памяти, соединять соответствующий маршрут передачи данных между этим конкретным запросчиком памяти и выделенным портом доступа конкретной одной из групп банков, к которой обращен запрос памяти.2. Интегральная схема по п.1, в которой каждый банк памяти из множества банков памяти содержит декодер адреса.3. Интегральная схема по п.1, в которой коммутационный блок содержит множество сегментов и множество схем выбора, при этом каждая из множества схем выбора выполнена с возможностью электрически соединять конкретные сегменты из множества сегментов с другими сегментами из множества сегментов для формирования маршрута между конкретным запросчиком и либо первым, либо вторым портом доступа, при этом первое подмножество множества сегментов выполнено с возможностью передавать данные в суперячейку памяти, а втор�

Claims (19)

1. Интегральная схема, содержащая:
множество запросчиков памяти;
суперячейку памяти, которая содержит множество банков памяти, каждый из которых формирует соответствующий диапазон отдельно адресуемых местоположений памяти, при этом суперячейка памяти организована во множество групп банков, при этом каждая из множества групп банков содержит подмножество множества банков памяти и соответствующий выделенный порт доступа, при этом соответствующий выделенный порт доступа для каждой из множества групп банков физически расположен по центру между банками памяти этой группы;
коммутационный блок, соединенный между множеством запросчиков памяти и суперячейкой памяти, при этом коммутационный блок выполнен с возможностью, в качестве реакции на запрос памяти со стороны конкретного одного из множества запросчиков памяти, соединять соответствующий маршрут передачи данных между этим конкретным запросчиком памяти и выделенным портом доступа конкретной одной из групп банков, к которой обращен запрос памяти.
2. Интегральная схема по п.1, в которой каждый банк памяти из множества банков памяти содержит декодер адреса.
3. Интегральная схема по п.1, в которой коммутационный блок содержит множество сегментов и множество схем выбора, при этом каждая из множества схем выбора выполнена с возможностью электрически соединять конкретные сегменты из множества сегментов с другими сегментами из множества сегментов для формирования маршрута между конкретным запросчиком и либо первым, либо вторым портом доступа, при этом первое подмножество множества сегментов выполнено с возможностью передавать данные в суперячейку памяти, а второе подмножество множества сегментов выполнено с возможностью передавать данные из суперячейки памяти.
4. Интегральная схема по п.1, в которой во время запроса записи, инициированного конкретным запросчиком для записи данных в местоположение памяти первой группы банков, данные из этого кокретного запросчика передаются по маршруту к первому порту доступа без передачи данных по сегментам, соединенным со вторым портом доступа.
5. Интегральная схема по п.1, в которой во время запроса чтения, инициированного конкретным запросчиком для считывания данных из местоположения памяти первой группы банков, данные передаются по маршруту от первого порта доступа к этому конкретному запросчику, без передачи данных по сегментам, соединенным с другими запросчиками из множества запросчиков.
6. Интегральная схема по п.1, в которой суперячейка памяти сконфигурирована так, что данные, которые соответствуют запросам, обращенным к местоположениям памяти первого подмножества множества банков памяти, подаются исключительно через первый порт доступа, и так, что данные, которые соответствуют запросам, обращенным к местоположениям памяти второго подмножества множества банков памяти, подаются исключительно через второй порт доступа, при этом коммутационный блок выполнен с возможностью, в ответ на запрос памяти со стороны конкретного запросчика памяти из множества запросчиков памяти, соединять первый соответствующий маршрут передачи данных между этим конкретным запросчиком памяти и первым портом доступа, если запрос памяти обращен к местоположению памяти первого подмножества множества банков памяти, и соединять второй маршрут передачи данных между этим конкретным запросчиком памяти и вторым портом доступа, если запрос памяти обращен к местоположению памяти второго подмножества множества банков памяти.
7. Интегральная схема по п.6, в которой множество банков памяти организовано в двумерный массив в суперячейке памяти, при этом двумерный массив содержит по меньшей мере два банка памяти, расположенных в первом направлении, и по меньшей мере два банка памяти, расположенных во втором направлении.
8. Интегральная схема по п.7, в которой первое подмножество множества банков памяти образуется первой парой смежных банков памяти в первой строке двумерного массива, а второе подмножество множества банков памяти образуется второй парой смежных банков памяти во второй строке двумерного массива.
9. Интегральная схема по п.8, в которой суперячейка памяти содержит множество дополнительных пар смежных банков памяти, при этом суперячейка памяти сконфигурирована так, что данные, соответствующие запросам, обращенным к местоположениям памяти каждой дополнительной пары смежных банков памяти, подаются исключительно через дополнительный соответствующий порт доступа.
10. Интегральная схема по п.6, в которой первое подмножество множества банков памяти находится физически ближе к первому порту доступа, чем к второму порту доступа, при этом второе подмножество множества банков памяти ближе ко второму порту доступа, чем к первому порту доступа.
11. Интегральная схема по п.1, в которой коммутационный блок содержит множество сегментов и множество схем выбора, каждая из которых выполнена с возможностью соединять конкретные сегменты из множества сегментов с другими сегментами из множества сегментов, при этом суперячейка памяти содержит множество банков памяти, организованных в двумерный массив в суперячейке памяти, при этом множество банков памяти разделено на множество групп банков, каждая из которых включает в себя соответствующее подмножество множества банков памяти, при этом каждая из групп банков соединена с коммутационным блоком независимо от других групп из множества групп банков в суперячейке памяти, а интегральная схема дополнительно содержит контроллер, соединенный с коммутационным блоком и каждым из одного или более запросчиков, при этом контроллер выполнен с возможностью, в качестве реакции на запрос на доступ к суперячейке памяти от одного из запросчиков, предписывать коммутационному блоку конфигурировать схемы выбора для выбора сегментов, соответствующих маршруту между одним из запросчиков и группой банков, соответствующей местоположению памяти, связанному с запросом.
12. Интегральная схема по п.11, в которой каждый из запросчиков является ядром процессора, которое включает в себя кэш данных и кэш команд, при этом кэш данных и кэш команд каждого ядра процессора соединены с коммутационным блоком.
13. Интегральная схема по п.12, в которой суперячейка памяти образует по меньшей мере часть кэша второго уровня (L2).
14. Интегральная схема по п.11, в которой первое подмножество множества сегментов выполнено с возможностью передавать данные в суперячейку памяти, при этом другое подмножество множества сегментов выполнено с возможностью передавать данные из суперячейки памяти.
15. Способ, реализуемый в интегральной схеме, которая содержит множество запросчиков памяти; суперячейку памяти, которая содержит множество банков памяти, каждый из которых формирует соответствующий диапазон отдельно адресуемых местоположений памяти, при этом суперячейка памяти организована во множество групп банков, при этом каждая из множества групп банков содержит подмножество множества банков памяти и соответствующий выделенный порт доступа; и коммутационный блок, соединенный между множеством запросчиков памяти и суперячейкой памяти, при этом способ включает в себя этап, на котором:
в качестве реакции на запрос памяти со стороны конкретного одного из множества запросчиков памяти соединяют с помощью коммутацинного блока соответствующий маршрут передачи данных между этим конкретным запросчиком памяти и выделенным портом доступа конкретной одной из групп банков, к которой обращен запрос памяти, при этом соответствующий выделенный порт доступа для каждой из множества групп банков физически расположен по центру между банками памяти этой группы.
16. Способ по п.15, в котором коммутационный блок содержит множество сегментов и множество схем выбора, и при соединении маршрута передачи данных электрически соединяют конкретные сегменты из множества сегментов с другими сегментами из множества сегментов для формирования маршрута между конкретным запросчиком и либо первым, либо вторым портом доступа, при этом первое подмножество множества сегментов выполнено с возможностью передавать данные в суперячейку памяти, а второе подмножество множества сегментов выполнено с возможностью передавать данные из суперячейки памяти.
17. Способ по п.15, дополнительно содержащий этап, на котором во время запроса записи, инициированного конкретным запросчиком для записи данных в местоположение памяти первой группы банков, передают данные от этого конкретного запросчика по маршруту к первому порту доступа, без передачи данных по сегментам, соединенным со вторым портом доступа.
18. Способ по п.15, дополнительно содержащий этап, на котором во время запроса чтения, инициированного конкретным запросчиком для считывания данных из местоположения памяти первой группы банков, передают данные по маршруту от первого порта доступа к этому конкретному запросчику, без передачи данных по сегментам, соединенным с другими запросчиками из множества запросчиков.
19. Способ по п.15, дополнительно содержащий этапы, на которых:
подают данные, соответствующие запросам, которые обращены к местоположениям памяти первого подмножества множества банков памяти, исключительно через первый порт доступа; и подают данные, соответствующие запросам, которые обращены к местоположениям памяти второго подмножества множества банков памяти, исключительно через второй порт доступа.
RU2011137523/08A 2009-02-13 2010-02-12 Интегральная схема с многопортовой суперячейкой памяти и схемой коммутации маршрута передачи данных RU2481652C1 (ru)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/371,363 US8036061B2 (en) 2009-02-13 2009-02-13 Integrated circuit with multiported memory supercell and data path switching circuitry
US12/371,363 2009-02-13
PCT/US2010/024021 WO2010093868A1 (en) 2009-02-13 2010-02-12 Integrated circuit with multiported memory supercell and data path switching circuitry

Publications (2)

Publication Number Publication Date
RU2011137523A true RU2011137523A (ru) 2013-04-10
RU2481652C1 RU2481652C1 (ru) 2013-05-10

Family

ID=42559800

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2011137523/08A RU2481652C1 (ru) 2009-02-13 2010-02-12 Интегральная схема с многопортовой суперячейкой памяти и схемой коммутации маршрута передачи данных

Country Status (9)

Country Link
US (1) US8036061B2 (ru)
EP (1) EP2396886A4 (ru)
JP (1) JP5162024B2 (ru)
KR (1) KR101183739B1 (ru)
CN (1) CN101971498B (ru)
BR (1) BRPI1008499B1 (ru)
HK (1) HK1152807A1 (ru)
RU (1) RU2481652C1 (ru)
WO (1) WO2010093868A1 (ru)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012061048A1 (en) 2010-11-04 2012-05-10 Rambus Inc. Techniques for storing data and tags in different memory arrays
US9514069B1 (en) * 2012-05-24 2016-12-06 Schwegman, Lundberg & Woessner, P.A. Enhanced computer processor and memory management architecture
TWI550403B (zh) * 2013-04-02 2016-09-21 晨星半導體股份有限公司 記憶體控制器及其記憶體位址產生方法
KR101533685B1 (ko) 2013-11-29 2015-07-03 숭실대학교산학협력단 다중 프로세서용 메모리 장치 및 이를 포함하는 메모리 시스템
US10949546B2 (en) * 2017-08-02 2021-03-16 Samsung Electronics Co., Ltd. Security devices, electronic devices and methods of operating electronic devices
US11921637B2 (en) * 2019-05-24 2024-03-05 Texas Instruments Incorporated Write streaming with cache write acknowledgment in a processor
KR20210122461A (ko) * 2020-04-01 2021-10-12 에스케이하이닉스 주식회사 메모리 시스템의 입출력 성능을 향상시키는 장치 및 방법

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06202949A (ja) * 1993-01-06 1994-07-22 Yokogawa Electric Corp マルチプロセッサ・キャッシュ制御装置
JP3560266B2 (ja) * 1995-08-31 2004-09-02 株式会社ルネサステクノロジ 半導体装置及び半導体データ装置
RU2213390C2 (ru) * 1998-08-18 2003-09-27 Инфинеон Текнолоджиз Аг Полупроводниковая интегральная схема с защитным покрытием поверхности
US6108233A (en) * 1999-08-27 2000-08-22 Lucent Technologies Inc. Ultra low voltage static RAM memory cell
GB2373595B (en) * 2001-03-15 2005-09-07 Italtel Spa A system of distributed microprocessor interfaces toward macro-cell based designs implemented as ASIC or FPGA bread boarding and relative common bus protocol
US6789155B2 (en) * 2001-08-29 2004-09-07 Micron Technology, Inc. System and method for controlling multi-bank embedded DRAM
US6769050B1 (en) * 2001-09-10 2004-07-27 Rambus Inc. Techniques for increasing bandwidth in port-per-module memory systems having mismatched memory modules
US6621752B2 (en) * 2001-10-03 2003-09-16 Infineon Technologies Aktiengesellschaft Refreshing scheme for memory cells a memory array to increase performance of integrated circuits
DE10245037B4 (de) * 2002-09-26 2007-08-23 Infineon Technologies Ag Verfahren zum Entwurf von DRAM-Halbleiter-Speicherbauelementen
US7571287B2 (en) * 2003-03-13 2009-08-04 Marvell World Trade Ltd. Multiport memory architecture, devices and systems including the same, and methods of using the same
JP2004355271A (ja) * 2003-05-28 2004-12-16 Toshiba Corp データ転送システム
JP4336848B2 (ja) * 2004-11-10 2009-09-30 日本電気株式会社 マルチポートキャッシュメモリ及びマルチポートキャッシュメモリのアクセス制御方式
JP4989872B2 (ja) * 2005-10-13 2012-08-01 ルネサスエレクトロニクス株式会社 半導体記憶装置および演算処理装置
KR100655081B1 (ko) * 2005-12-22 2006-12-08 삼성전자주식회사 가변적 액세스 경로를 가지는 멀티 포트 반도체 메모리장치 및 그에 따른 방법
US7600081B2 (en) * 2006-01-18 2009-10-06 Marvell World Trade Ltd. Processor architecture having multi-ported memory
US7817470B2 (en) * 2006-11-27 2010-10-19 Mosaid Technologies Incorporated Non-volatile memory serial core architecture

Also Published As

Publication number Publication date
JP5162024B2 (ja) 2013-03-13
US20100208540A1 (en) 2010-08-19
EP2396886A1 (en) 2011-12-21
RU2481652C1 (ru) 2013-05-10
HK1152807A1 (en) 2012-03-09
KR20100127317A (ko) 2010-12-03
WO2010093868A1 (en) 2010-08-19
JP2011517219A (ja) 2011-05-26
BRPI1008499B1 (pt) 2020-10-06
KR101183739B1 (ko) 2012-09-17
US8036061B2 (en) 2011-10-11
BRPI1008499A2 (pt) 2016-03-08
EP2396886A4 (en) 2015-09-02
CN101971498B (zh) 2014-05-07
CN101971498A (zh) 2011-02-09

Similar Documents

Publication Publication Date Title
CN100580643C (zh) 包括多个存储器集线器模块的多处理器系统和方法
KR102377926B1 (ko) 뱅크 대 뱅크 데이터 전달
RU2011137523A (ru) Интегральная схема с многопортовой суперячейкой памяти и схемой коммутации маршрута передачи данных
JP5231642B2 (ja) メモリモジュール内の独立制御式仮想メモリ装置
US7299313B2 (en) System, method and storage medium for a memory subsystem command interface
CN102177551B (zh) 与标准存储器模块管脚兼容的存储器模块中的独立可控制和可重新配置的虚拟存储器设备
JP5052842B2 (ja) ポイントツーポイントリンクを有するメモリシステム及び方法
US20030126338A1 (en) Memory bus termination with memory unit having termination control
JP4820867B2 (ja) システム内で異なる動作を有する同一チップ
US20090097348A1 (en) Integrated circuit including a memory module having a plurality of memory banks
US11301158B2 (en) Memory system including a memory controller
US7006402B2 (en) Multi-port memory device
US9607666B2 (en) Input/output circuit and input/output device including the same
KR100582821B1 (ko) 멀티-포트 메모리 소자
US10579280B2 (en) On-die termination control for memory systems
CN101593158A (zh) 控制高速缓冲存储器的方法和装置
US20200065265A1 (en) Memory device supporting rank-level parallelism and memory system including the same
CN109491926B (zh) 基于延长写时间的优化非易失性存储器写寿命的内存管理方法
US9792230B2 (en) Data input circuit of semiconductor apparatus
US6826657B1 (en) Techniques for increasing bandwidth in port-per-module memory systems having mismatched memory modules
KR100599444B1 (ko) 글로벌 데이터 버스 연결회로를 구비하는 멀티-포트메모리 소자
US20240281390A1 (en) Memory device with 4n and 8n die stacks
US20240104360A1 (en) Neural network near memory processing
CN117198350A (zh) 存储芯片的控制电路、控制方法及相关设备
US20140321185A1 (en) Four port memory with multiple cores