KR20080048855A - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

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KR20080048855A KR1020060119340A KR20060119340A KR20080048855A KR 20080048855 A KR20080048855 A KR 20080048855A KR 1020060119340 A KR1020060119340 A KR 1020060119340A KR 20060119340 A KR20060119340 A KR 20060119340A KR 20080048855 A KR20080048855 A KR 20080048855A
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Abstract

본 발명은 컬럼 디코더를 공유하는 다수의 뱅크를 포함하는 반도체 메모리 장치에 관한 것으로서, 인접하여 열을 이루는 최소한 한 그룹의 뱅크들과, 상기 한 그룹의 뱅크들의 중앙에 위치하여 상기 한 그룹의 뱅크들의 메모리 셀을 선택하기 위한 컬럼 선택 신호를 같이 제공하는 컬럼 디코더 어레이를 포함함을 특징으로 한다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
도 1은 종래 기술에 따른 4 뱅크 구조의 반도체 메모리 장치의 레이아웃도.
도 2는 본 발명의 실시 예에 따른 반도체 메모리 장치의 4 뱅크 구조의 실시 예를 나타내는 레이아웃도.
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 인접한 뱅크 간에 컬럼 디코더를 공유하는 반도체 메모리 장치에 관한 것이다.
일반적으로, 반도체 메모리 장치는 독립적인 데이터 억세스(access)가 가능한 다수의 뱅크를 채용하고 있다. 그리고, 로우 디코더, 컬럼 디코더, 리드 드라이버, 및 라이트 드라이버 등이 각 뱅크별로 구비되어, 이들의 구동에 의해 해당 뱅크의 셀이 억세스되면서 그 셀과 데이터 입출력 패드 간의 데이터 전달이 이루어지게 된다.
일 예로, 종래의 도 1의 4 뱅크(BA_HL,BA_HR,BA_LL,BA_LR) 구조를 참조하면, 두 개의 뱅크(BA_HL,BA_HR)와 두 개의 뱅크가(BA_LL,BA_LR) 글로벌 입출력 라인(GIO)의 양쪽에 배치된다.
그리고, 뱅크(예컨대, BA_HL)와 뱅크(예컨대, BA_HR) 사이에는 각 뱅크(BA_HL,BA_HR)를 구동하기 위한 두 개의 로우 디코더 어레이(X-DEC Array)가 배치된다.
또한, 뱅크(예컨대, BA_HL)와 글로벌 입출력 라인(GIO), 그리고, 뱅크(예컨대, BA_LL)와 글로벌 입출력 라인(GIO) 사이에는 컬럼 선택 신호 라인(YI_H,YI_J)에서 각각 전달되는 컬럼 선택 신호로써 해당 메모리 셀을 선택하기 위한 컬럼 디코더 어레이(Y-DEC Array)와, 선택된 셀의 데이터를 리드 또는 라이트하기 위한 데이터 입출력 어레이(DATA I/O Array)가 각각 배치된다.
이때, 데이터 입출력 어레이(DATA I/O Array)는 라이트 동작시 글로벌 입출력 라인(GIO)으로부터 제공된 데이터를 로컬 입출력 라인(예컨대, LIO_H)으로 전달하는 라이트 드라이버(WDRV)와, 리드 동작시 로컬 입출력 라인(예컨대, LIO_H)으로부터 제공된 데이터를 글로벌 입출력 라인(GIO)으로 전달하는 리드 드라이버(IOSA)를 다수의 쌍으로 포함한다.
이와 같이, 종래에는 로우 디코더 어레이(X-DEC Array), 컬럼 디코더 어레이(Y-DEC Array), 및 데이터 입출력 어레이(DATA I/O Array) 등이 뱅크(BA_HL,BA_HR,BA_LL,BA_LR)마다 배치되어 데이터 억세스를 제어한다.
하지만, 이 경우, 한 뱅크당 기본적으로 로우 디코더 어레이, 컬럼 디코더 어레이, 및 데이터 입출력 어레이가 각각 하나씩 배치되어야 하므로, 면적을 효율적으로 사용하거나 면적을 최소화시킴에 있어 기본적인 한계를 가지는 문제점이 있다.
따라서, 본 발명의 목적은 뱅크에 관련된 컬럼 디코더 어레이의 레이아웃을 개선시켜서 반도체 메모리 장치의 전체 면적을 줄이고자 함에 있다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 일 면에 따른 반도체 메모리 장치는, 인접하여 열을 이루는 최소한 한 그룹의 뱅크들; 및 상기 한 그룹의 뱅크들의 중앙에 위치하여 상기 한 그룹의 뱅크들의 메모리 셀을 선택하기 위한 컬럼 선택 신호를 같이 제공하는 컬럼 디코더 어레이;를 포함함을 특징으로 한다.
여기서, 상기 한 그룹의 뱅크들은 두 개의 뱅크로 이루어짐이 바람직하다.
그리고, 상기 컬럼 디코더 어레이는 상기 한 그룹의 뱅크들의 메모리 셀을 동시에 선택이 바람직하다.
또한, 상기 그룹을 이루면서 상기 컬럼 디코더 어레이에 인접한 뱅크들의 액티브 구간이 중첩되지 않음이 바람직하다.
아울러, 상기 뱅크들은 4 뱅크 구조를 이루며, 상기 컬럼 디코더 어레이는 동시에 액티브되지 않는 두 뱅크들 사이에 배치됨이 바람직하다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 다른 면에 따른 반도체 메모리 장치는, 뱅크 영역의 중앙에 최소한 하나 이상 배치되는 컬럼 디코더 어레이; 상기 뱅크 영역의 상단과 하단에 각각 배치되는 제 1 및 제 2 글로벌 입출력 라인; 상기 컬럼 디코더 어레이에 두 개씩 인접하여 양 변부에 배치되는 뱅크들; 상기 뱅크들과 상기 제 1 및 제 2 글로벌 입출력 라인 사이에 각각 배치되는 데이 터 입출력 어레이; 및 상기 뱅크들에 각각 구성되는 로우 디코더 어레이;를 포함하며, 상기 컬럼 디코더 어레이는 양변에 인접한 두 뱅크들에 공유됨이 바람직하다.
여기서, 상기 컬럼 디코더 어레이는 상기 양변에 인접한 두 뱅크들의 메모리 셀을 동시에 선택함이 바람직하다.
그리고, 상기 컬럼 디코더 어레이의 양변에 인접한 두 뱅크들의 액티브 구간이 중첩되지 않음이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 상세하게 설명하기로 한다.
본 발명의 반도체 메모리 장치는 동시에 액티브되지 않는 인접한 두 뱅크가 하나의 컬럼 디코더 어레이를 공유하도록 구성되며, 두 뱅크는 공유되는 컬럼 디코더 어레이를 기준으로 양쪽에 배치된다. 상기한 구성에 의하여 중앙에 배치된 컬럼 디코더 어레이는 양측의 인접한 뱅크들에 컬럼 어드레스를 제공한다.
구체적으로, 본 발명의 반도체 메모리 장치는 도 2와 같이, 뱅크 영역에 네 개의 뱅크(BA0,BA1,BA2,BA3), 네 개의 데이터 입출력 어레이(12,14,16,18), 두 개의 컬럼 디코더 어레이(20,22), 네 개의 로우 디코더 어레이(32,34,36,38), 두 개의 글로벌 입출력 라인(GIOH,GIOL)을 포함한다.
이들 중 뱅크 영역의 중앙에 두 개의 컬럼 디코더 어레이(20,22)가 서로 구분되는 영역에 배치되며, 두 개의 글로벌 입출력 라인(GIOH,GIOL)은 뱅크 영역의 상단과 하단에 각각 위치된다.
그리고, 컬럼 디코더 어레이(20)와 글로벌 입출력 라인(GIOH) 사이에 뱅 크(BA0)와 데이터 입출력 어레이(12)가 배치되며, 뱅크(BA0)는 컬럼 디코더 어레이(20)에 인접하게 배치되고, 데이터 입출력 어레이(12)는 글로벌 입출력 라인(GIOH)에 인접하게 배치된다.
또한, 컬럼 디코더 어레이(22)와 글로벌 입출력 라인(GIOH) 사이에 뱅크(BA1)와 데이터 입출력 어레이(14)가 배치되며, 뱅크(BA1)는 컬럼 디코더 어레이(22)에 인접하게 배치되고, 데이터 입출력 어레이(14)는 글로벌 입출력 라인(GIOH)에 인접하게 배치된다.
또한, 컬럼 디코더 어레이(20)와 글로벌 입출력 라인(GIOL) 사이에 뱅크(BA2)와 데이터 입출력 어레이(16)가 배치되며, 뱅크(BA2)는 컬럼 디코더 어레이(20)에 인접하게 배치되고, 데이터 입출력 어레이(16)는 글로벌 입출력 라인(GIOL)에 인접하게 배치된다.
아울러, 컬럼 디코더 어레이(22)와 글로벌 입출력 라인(GIOL) 사이에 뱅크(BA3)와 데이터 입출력 어레이(18)가 배치되며, 뱅크(BA3)는 컬럼 디코더 어레이(22)에 인접하게 배치되고, 데이터 입출력 어레이(18)는 글로벌 입출력 라인(GIOL)에 인접하게 배치된다.
그리고, 컬럼 디코더 어레이(20,22) 상부에 배치된 뱅크들(BA0,BA1)의 서로 마주보는 사이드에 로우 디코더 어레이(32,34)가 각각 인접하게 배치되고, 컬럼 디코더 어레이(20,22)의 하부에 배치된 뱅크들(BA2,BA3)의 서로 마주보는 사이드에 로우 디코더 어레이(36,38)가 각각 인접하게 배치된다.
여기서, 각 데이터 입출력 어레이(12,14,16,18)에는 다수의 라이트 드라이 버(12a,14a,16a,18a)와 다수의 리드 드라이버(12b,14b,16b,18b)가 포함된다.
상기 뱅크들(BA0,BA1,BA2,BA3) 중 컬럼 디코더 어레이(20)를 사이에 두고 인접한 뱅크(BA0)와 뱅크(BA2)는 동시에 액티브되지 않고, 컬럼 디코더 어레이(22)를 사이에 두고 인접한 뱅크(BA1)와 뱅크(BA3)도 동시에 액티브되지 않는다.
그리고, 각 뱅크(BA0,BA1,BA2,BA3)의 로컬 입출력 라인(LIO0,LIO1,LIO2, LIO3)은 인접한 데이터 입출력 어레이(12,14,16,18)에 포함된 라이트 드라이버(12a,14a,16a,18a)와 다수의 리드 드라이버(12b,14b,16b,18b)에 공통으로 연결된다.
또한, 컬럼 디코더 어레이(20)는 동일한 컬럼 선택 신호를 컬럼 선택 신호 라인(YI0)과 컬럼 선택 신호 라인(YI2)에 제공하며, 컬럼 선택 신호(YI0)는 뱅크(BA0)에 연장되고, 컬럼 선택 신호 라인(YI2)는 뱅크(BA2)에 연장된다.
아울러, 컬럼 디코더 어레이(22)는 동일한 컬럼 선택 신호를 컬럼 선택 신호 라인(YI1)과 컬럼 선택 신호 라인(YI3)에 제공하며, 컬럼 선택 신호(YI1)는 뱅크(BA1)에 연장되고, 컬럼 선택 신호 라인(YI3)는 뱅크(BA3)에 연장된다.
이러한 배치를 갖는 본 발명의 실시 예는 마주보는 두 뱅크(예컨대, BA0,BA2) 사이에 배치된 하나의 컬럼 디코더 어레이(20)가 각 뱅크(BA0,BA2)의 메모리 셀을 동시에 선택하도록 제어한다.
일 예로, 뱅크(BA0)의 액티브 동작시 뱅크(BA0)가 리드 동작을 수행하면, 로우 디코더 어레이(32)와 컬럼 디코더 어레이(20)에 의해 해당 메모리 셀의 데이터가 선택되고, 선택된 데이터가 로컬 입출력 라인(LIO0)을 경유하여 데이터 입출력 장치 어레이(12)로 전달된다.
이때, 로우 디코더 어레이(32)는 로우 어드레스를 디코딩하여 해당 메모리 셀을 구동하며, 컬럼 디코더 어레이(20)는 컬럼 어드레스를 디코딩하여 두 뱅크(BA0,BA2)의 해당 메모리 셀을 동시에 선택하기 위한 컬럼 선택 신호를 각 뱅크(BA0,BA2)로 제공한다.
하지만, 마주보는 두 뱅크(BA0,BA2)가 동시에 액티브되지 않으므로, 뱅크(BA2)의 선택된 메모리 셀에서 로컬 입출력 라인(LIO2)으로 전달되는 데이터가 존재하지 않는다.
즉, 컬럼 디코더 어레이(20)에 의해 두 뱅크(BA0,BA2)의 해당 메모리 셀이 동시에 선택되더라도, 두 뱅크(BA0,BA2)가 동시에 액티브되지 않으므로, 두 뱅크(BA0,BA2) 중 어느 하나(예컨대, BA2)에서 선택된 메모리 셀의 데이터가 로컬 입출력 라인(LIO2)으로 전달되지 않는다.
로컬 입출력 라인(LIO0)을 경유하여 데이터 입출력 어레이(12)로 전달된 데이터는 리드 드라이버(12b)에 의해 증폭된 후 글로벌 입출력 라인(GIO_H)을 경유하여 외부로 출력된다.
한편, 뱅크(BA0)가 액티브되어 라이트 동작을 수행하면, 외부로부터 입력된 데이터가 글로벌 입출력 라인(GIO_H)을 경유하여 데이터 입출력 장치 어레이(12)로 전달된다.
데이터 입출력 장치 어레이(12)로 전달된 데이터는 라이트 드라이버(12a)에 의해 증폭된 후 로컬 입출력 라인(LIO0)을 경유하여 뱅크(BA0)로 전달된다.
그 후, 뱅크(BA0)로 전달된 데이터는 로우 디코더 어레이(32)와 컬럼 디코더 어레이(20)에 의해 선택된 메모리 셀로 저장된다.
이때, 뱅크(BA2)는 액티브되지 않은 상태이므로, 컬럼 디코더 어레이(20)에 의해 두 뱅크(BA0,BA2)의 해당 메모리 셀이 선택되더라도 데이터가 뱅크(BA2)에 라이트되지 않는다.
나머지 두 뱅크(BA1,BA3)의 리드 또는 라이트 동작도 두 뱅크(BA0,BA2)의 동작과 동일하게 이루어지므로, 자세한 설명은 생략하기로 한다.
이와 같이, 본 발명의 반도체 메모리 장치는 하나의 컬럼 디코더 어레이(예컨대, 20)로써 동시에 액티브되지 않는 두 뱅크(BA0,BA2)를 동시에 제어한다.
따라서, 본 발명의 실시 예는 두 뱅크(예컨대, BA0,BA2)당 하나의 컬럼 디코더 어레이(20)를 배치할 수 있으므로, 컬럼 디코더의 수를 줄일 수 있으며, 그에 따라, 뱅크 주변 영역의 남는 공간이 종래보다 늘어날 수 있는 효과가 있다.
본 발명의 실시 예로 도 2와 같이 4 뱅크 구조에서 컬럼 디코더 어레이를 배치하는 것이 제시되었으나, 본 발명은 이에 국한되지 않고 n(여기서, n은 2 이상인 자연수) 뱅크 구조에서도 상기와 같이 컬럼 디코더 어레이를 적절히 배치함으로써, 뱅크 주변 영역의 면적을 줄일 수 있다.
이때, n개의 뱅크가 짝수개로 이루어지는 경우, 동시에 액티브되지 않는 두 뱅크씩 그룹화되며, 그룹화된 두 뱅크 사이에 하나의 컬럼 디코더 어레이가 배치되어 상기 두 뱅크가 하나의 컬럼 디코더 어레이를 공유하도록 배치될 수 있다.
또한, n개의 뱅크 중 동시에 액티브되지 않는 i(여기서, i는 2 이상 n 이하 인 자연수)개의 뱅크들이 하나의 컬럼 디코더 어레이를 공유하도록 배치될 수도 있다.
이와 같이, 본 발명은 동시에 액티브되지 않는 뱅크들이 하나의 컬럼 디코더 어레이를 공유하도록 배치함으로써, 반도체 메모리 장치의 전체 면적을 줄일 수 있는 효과가 있다.
본 발명을 특정 실시 예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.

Claims (8)

  1. 인접하여 열을 이루는 최소한 한 그룹의 뱅크들; 및
    상기 한 그룹의 뱅크들의 중앙에 위치하여 상기 한 그룹의 뱅크들의 메모리 셀을 선택하기 위한 컬럼 선택 신호를 같이 제공하는 컬럼 디코더 어레이;를 포함함을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 한 그룹의 뱅크들은 두 개의 뱅크로 이루어짐을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 컬럼 디코더 어레이는 상기 한 그룹의 뱅크들의 메모리 셀을 동시에 선택함을 특징으로 하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 그룹을 이루면서 상기 컬럼 디코더 어레이에 인접한 뱅크들의 액티브 구간이 중첩되지 않음을 특징으로 하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 뱅크들은 4 뱅크 구조를 이루며, 상기 컬럼 디코더 어레이는 동시에 액티브되지 않는 두 뱅크들 사이에 배치됨을 특징으로 하는 반도체 메모리 장치.
  6. 뱅크 영역의 중앙에 최소한 하나 이상 배치되는 컬럼 디코더 어레이;
    상기 뱅크 영역의 상단과 하단에 각각 배치되는 제 1 및 제 2 글로벌 입출력 라인;
    상기 컬럼 디코더 어레이에 두 개씩 인접하여 양 변부에 배치되는 뱅크들;
    상기 뱅크들과 상기 제 1 및 제 2 글로벌 입출력 라인 사이에 각각 배치되는 데이터 입출력 어레이; 및
    상기 뱅크들에 각각 구성되는 로우 디코더 어레이;를 포함하며,
    상기 컬럼 디코더 어레이는 양변에 인접한 두 뱅크들에 공유됨을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 컬럼 디코더 어레이는 상기 양변에 인접한 두 뱅크들의 메모리 셀을 동시에 선택함을 특징으로 하는 반도체 메모리 장치.
  8. 제 6 항에 있어서,
    상기 컬럼 디코더 어레이의 양변에 인접한 두 뱅크들의 액티브 구간이 중첩되지 않음을 특징으로 하는 반도체 메모리 장치.
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* Cited by examiner, † Cited by third party
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