JPH06202949A - マルチプロセッサ・キャッシュ制御装置 - Google Patents
マルチプロセッサ・キャッシュ制御装置Info
- Publication number
- JPH06202949A JPH06202949A JP5000695A JP69593A JPH06202949A JP H06202949 A JPH06202949 A JP H06202949A JP 5000695 A JP5000695 A JP 5000695A JP 69593 A JP69593 A JP 69593A JP H06202949 A JPH06202949 A JP H06202949A
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- Japan
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- cache
- memory
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Abstract
(57)【要約】
【目的】キャッシュ・ミスの際に発生するメモリとキャ
ッシュ間のデータ転送を最小限に抑え、システム・バス
のトラフィックを大幅に削減する。 【構成】複数のプロセッサと複数のキャッシュ・メモリ
を一定の優先度を持ってすべてのプロセッサがすべての
キャッシュ・メモリをアクセスできるように接続するク
ロスバ・スイッチと、キャッシュ・テーブルとデータ部
から構成され、キャッシュ・テーブルの各エントリーは
そのメモリ・ブロックのコピーがどのキャッシュ・メモ
リに存在するかを示し、データ部はキャッシュ・ライン
を構成する複数バイトから成るメモリ・ブロックに分割
されて成るメイン・メモリを備える。
ッシュ間のデータ転送を最小限に抑え、システム・バス
のトラフィックを大幅に削減する。 【構成】複数のプロセッサと複数のキャッシュ・メモリ
を一定の優先度を持ってすべてのプロセッサがすべての
キャッシュ・メモリをアクセスできるように接続するク
ロスバ・スイッチと、キャッシュ・テーブルとデータ部
から構成され、キャッシュ・テーブルの各エントリーは
そのメモリ・ブロックのコピーがどのキャッシュ・メモ
リに存在するかを示し、データ部はキャッシュ・ライン
を構成する複数バイトから成るメモリ・ブロックに分割
されて成るメイン・メモリを備える。
Description
【０００１】
【産業上の利用分野】本発明は、マルチプロセッサ・シ
ステムにおけるキャッシュ制御方式の改善に関するもの
である。
ステムにおけるキャッシュ制御方式の改善に関するもの
である。
【０００２】
【従来の技術】コンピュータ・システムにおいては、従
来からプロセッサとメモリ・システムの性能のバランス
をとるためにキャッシュ・メモリを搭載する方式がとら
れている。これは、プロセッサの性能に見合った十分な
容量の高速メモリを実装することが経済的でない場合に
採用する手法であり、小容量で高速かつ高ビット価格メ
モリ（例えばＳＲＡＭ）と、大容量で低速かつ低ビット
価格メモリ（例えばＤＲＡＭ）とを組み合わせて階層的
にメモリ・システムを構成する手法である。
来からプロセッサとメモリ・システムの性能のバランス
をとるためにキャッシュ・メモリを搭載する方式がとら
れている。これは、プロセッサの性能に見合った十分な
容量の高速メモリを実装することが経済的でない場合に
採用する手法であり、小容量で高速かつ高ビット価格メ
モリ（例えばＳＲＡＭ）と、大容量で低速かつ低ビット
価格メモリ（例えばＤＲＡＭ）とを組み合わせて階層的
にメモリ・システムを構成する手法である。
【０００３】マルチプロセッサ・システムにおいても複
数のプロセッサが効率よく共有メモリをアクセスするこ
とができるように、また複数のプロセッサが同時に共有
メモリをアクセスする際のバスのトラフィックを削減す
るために、プロセッサごとにキャッシュ・メモリを持た
せる手法がとられてきた。
数のプロセッサが効率よく共有メモリをアクセスするこ
とができるように、また複数のプロセッサが同時に共有
メモリをアクセスする際のバスのトラフィックを削減す
るために、プロセッサごとにキャッシュ・メモリを持た
せる手法がとられてきた。
【０００４】
【発明が解決しようとする課題】しかしながら、共有メ
モリを介して密結合されたマルチプロセッサ・システム
においては、システムのキャッシュ間のデータの一致性
を保証しなければならず、そのための複雑なハードウェ
アを実装する必要があった。さらに、データの一致性を
維持するためにシステム・バスを利用してデータの無効
化あるいは更新を行なっており、そのためバスのトラフ
ィックが増大するという問題もあった。
モリを介して密結合されたマルチプロセッサ・システム
においては、システムのキャッシュ間のデータの一致性
を保証しなければならず、そのための複雑なハードウェ
アを実装する必要があった。さらに、データの一致性を
維持するためにシステム・バスを利用してデータの無効
化あるいは更新を行なっており、そのためバスのトラフ
ィックが増大するという問題もあった。
【０００５】本発明の目的は、このような点を解消する
もので、キャッシュの一致性（コヒーレンシー）を維持
するための従来のような複雑なハードウェアは全く必要
とせず、キャッシュ・ミスの際に発生するメモリとキャ
ッシュ間のデータ転送を最小限に抑え、システム・バス
のトラフィックを大幅に削減することのできるマルチプ
ロセッサ・キャッシュ制御装置を提供することにある。
もので、キャッシュの一致性（コヒーレンシー）を維持
するための従来のような複雑なハードウェアは全く必要
とせず、キャッシュ・ミスの際に発生するメモリとキャ
ッシュ間のデータ転送を最小限に抑え、システム・バス
のトラフィックを大幅に削減することのできるマルチプ
ロセッサ・キャッシュ制御装置を提供することにある。
【０００６】
【課題を解決するための手段】このような目的を達成す
るために本発明は、複数のプロセッサと複数のキャッシ
ュ・メモリを一定の優先度を持ってすべてのプロセッサ
がすべてのキャッシュ・メモリをアクセスできるように
接続するクロスバ・スイッチと、キャッシュ番号テーブ
ルとデータ部から構成され、キャッシュ番号テーブルの
各エントリーはそのメモリ・ブロックのコピーがどのキ
ャッシュ・メモリに存在するかを示し、データ部はキャ
ッシュ・ラインを構成する複数バイトから成るメモリ・
ブロックに分割されて成るメイン・メモリを備え、ある
特定のメモリ・ブロックがシステム内のただひとつのキ
ャッシュ・メモリにのみ存在するようにしてキャッシュ
・コヒーレンシーを維持するためのバス・トラフィック
を削減できるように構成したことを特徴とする。
るために本発明は、複数のプロセッサと複数のキャッシ
ュ・メモリを一定の優先度を持ってすべてのプロセッサ
がすべてのキャッシュ・メモリをアクセスできるように
接続するクロスバ・スイッチと、キャッシュ番号テーブ
ルとデータ部から構成され、キャッシュ番号テーブルの
各エントリーはそのメモリ・ブロックのコピーがどのキ
ャッシュ・メモリに存在するかを示し、データ部はキャ
ッシュ・ラインを構成する複数バイトから成るメモリ・
ブロックに分割されて成るメイン・メモリを備え、ある
特定のメモリ・ブロックがシステム内のただひとつのキ
ャッシュ・メモリにのみ存在するようにしてキャッシュ
・コヒーレンシーを維持するためのバス・トラフィック
を削減できるように構成したことを特徴とする。
【０００７】
【作用】クロスバ・スイッチを用い複数のプロセッサが
複数のキャッシュ・メモリを一定の優先度を持ってアク
セスできるように接続する。メイン・メモリをキャッシ
ュ番号テーブルとデータ部で構成し、キャッシュ・テー
ブルの各エントリーにはそのメモリ・ブロックのコピー
が存在するキャッシュ・メモリの番号が登録され、デー
タ部はキャッシュ・ラインを構成する複数バイトから成
るメモリ・ブロックに分割された構成とする。キャッシ
ュ・ミスがあった場合、プロセッサはキャッシュ番号テ
ーブルをチェックし、その返値に応じて適宜の処理を行
う。特にリード・アクセスの場合、キャッシュ・ミスの
際に実際のデータ転送を伴わない。システム内のいずれ
かのキャッシュ・メモリに目的のメモリ・ブロックのコ
ピーが存在する限りプロセッサはそのキャッシュ・メモ
リから直接データをリードする。このようにした結果、
キャッシュ・ミスの際に発生するメイン・メモリとキャ
ッシュ・メモリ間のデータ転送を最小限に抑えることが
できる。
複数のキャッシュ・メモリを一定の優先度を持ってアク
セスできるように接続する。メイン・メモリをキャッシ
ュ番号テーブルとデータ部で構成し、キャッシュ・テー
ブルの各エントリーにはそのメモリ・ブロックのコピー
が存在するキャッシュ・メモリの番号が登録され、デー
タ部はキャッシュ・ラインを構成する複数バイトから成
るメモリ・ブロックに分割された構成とする。キャッシ
ュ・ミスがあった場合、プロセッサはキャッシュ番号テ
ーブルをチェックし、その返値に応じて適宜の処理を行
う。特にリード・アクセスの場合、キャッシュ・ミスの
際に実際のデータ転送を伴わない。システム内のいずれ
かのキャッシュ・メモリに目的のメモリ・ブロックのコ
ピーが存在する限りプロセッサはそのキャッシュ・メモ
リから直接データをリードする。このようにした結果、
キャッシュ・ミスの際に発生するメイン・メモリとキャ
ッシュ・メモリ間のデータ転送を最小限に抑えることが
できる。
【０００８】
【実施例】以下本発明を詳細に説明する。図１は本発明
に係るマルチプロセッサ・キャッシュ制御装置の一実施
例を示す構成図である。なお実施例は４個のマイクロプ
ロセッサより構成される場合を例にとって示してある。
図において、１０〜４０は中央処理装置（以下ＣＰＵと
いう）である。各ＣＰＵは同一構成であり、それぞれプ
ロセッサ１１、キャッシュ・メモリを制御するためのキ
ャッシュ・コントローラ１２、システム・バス７０に接
続するためのバス・インタフェース１３から構成され
る。
に係るマルチプロセッサ・キャッシュ制御装置の一実施
例を示す構成図である。なお実施例は４個のマイクロプ
ロセッサより構成される場合を例にとって示してある。
図において、１０〜４０は中央処理装置（以下ＣＰＵと
いう）である。各ＣＰＵは同一構成であり、それぞれプ
ロセッサ１１、キャッシュ・メモリを制御するためのキ
ャッシュ・コントローラ１２、システム・バス７０に接
続するためのバス・インタフェース１３から構成され
る。
【０００９】５〜８は、キャッシュ・メモリであり、主
記憶の部分的なコピーを格納するためのメモリである。
５０はクロスバー・スイッチであり、Ｓ０〜Ｓ１１の１
２個のスイッチにより４×３のマトリクスを形成したス
イッチ網で構成され、ＣＰＵとキャッシュ・メモリを接
続するためのバスが形成されている。各ＣＰＵは一定の
優先度を持ってすべてのキャッシュ・メモリに相互に接
続されるようになっている。通過するスイッチの個数が
最も少ない経路が最も高い優先度を持つ。例えば、ＣＰ
Ｕ１０はキャッシュ・メモリ５（Ｃ０）に最も高い優先
度で接続され、キャッシュ・メモリ８（Ｃ３）に最も低
い優先度で接続される。逆にＣＰＵ４０はキャッシュ・
メモリ８（Ｃ３）に最も高い優先度で接続され、キャッ
シュ・メモリ５（Ｃ０）に最も低い優先度で接続され
る。
記憶の部分的なコピーを格納するためのメモリである。
５０はクロスバー・スイッチであり、Ｓ０〜Ｓ１１の１
２個のスイッチにより４×３のマトリクスを形成したス
イッチ網で構成され、ＣＰＵとキャッシュ・メモリを接
続するためのバスが形成されている。各ＣＰＵは一定の
優先度を持ってすべてのキャッシュ・メモリに相互に接
続されるようになっている。通過するスイッチの個数が
最も少ない経路が最も高い優先度を持つ。例えば、ＣＰ
Ｕ１０はキャッシュ・メモリ５（Ｃ０）に最も高い優先
度で接続され、キャッシュ・メモリ８（Ｃ３）に最も低
い優先度で接続される。逆にＣＰＵ４０はキャッシュ・
メモリ８（Ｃ３）に最も高い優先度で接続され、キャッ
シュ・メモリ５（Ｃ０）に最も低い優先度で接続され
る。
【００１０】メイン・メモリ６０は図２に示すようにキ
ャッシュ・テーブル６１とデータ部６２から構成されて
いる。キャッシュ・テーブル６１の各エントリーは、そ
のメモリ・ブロックのコピーがどのキャッシュに存在す
るかを示し、データ部６２はキャッシュ・ラインを構成
する複数バイトから成るメモリ・ブロックに分割されて
いる。
ャッシュ・テーブル６１とデータ部６２から構成されて
いる。キャッシュ・テーブル６１の各エントリーは、そ
のメモリ・ブロックのコピーがどのキャッシュに存在す
るかを示し、データ部６２はキャッシュ・ラインを構成
する複数バイトから成るメモリ・ブロックに分割されて
いる。
【００１１】このような構成における動作を次に説明す
る。共有メモリ方式のマルチプロセッサ・システムにお
いては、メモリへのすべての参照に対して、どのプロセ
ッサで更新されたにせよ、最も最新のデータが得られる
ことが重要である。本発明においてはもちろん最も最新
のデータが得られるようになっている。また本発明の装
置によれば、従来のマルチプロセッサ・システムにおい
て不可欠であったキャッシュの一致性のための制御も不
要である。
る。共有メモリ方式のマルチプロセッサ・システムにお
いては、メモリへのすべての参照に対して、どのプロセ
ッサで更新されたにせよ、最も最新のデータが得られる
ことが重要である。本発明においてはもちろん最も最新
のデータが得られるようになっている。また本発明の装
置によれば、従来のマルチプロセッサ・システムにおい
て不可欠であったキャッシュの一致性のための制御も不
要である。
【００１２】以下リード・アクセスとライト・アクセス
に分けて説明する。なお本発明の装置ではコピーバック
・キャッシュを前提としている。 （１） リード・アクセス プロセッサから出力されたメモリのアドレスがキャッシ
ュ・コントローラに受け取られ、キャッシュ・メモリの
アクセスが開始される。この時アクセスされるキャッシ
ュは、最も高い優先度を持つキャッシュ・メモリのみで
ある。すなわち図１において、ＣＰＵ０の場合はキャッ
シュ・メモリＣ０、ＣＰＵ１の場合はキャッシュ・メモ
リＣ１、ＣＰＵ２の場合はキャッシュ・メモリＣ２、Ｃ
ＰＵ３の場合はキャッシュ・メモリＣ３である。以下キ
ャッシュ・ヒットとキャッシュ・ミスの場合について述
べる。
に分けて説明する。なお本発明の装置ではコピーバック
・キャッシュを前提としている。 （１） リード・アクセス プロセッサから出力されたメモリのアドレスがキャッシ
ュ・コントローラに受け取られ、キャッシュ・メモリの
アクセスが開始される。この時アクセスされるキャッシ
ュは、最も高い優先度を持つキャッシュ・メモリのみで
ある。すなわち図１において、ＣＰＵ０の場合はキャッ
シュ・メモリＣ０、ＣＰＵ１の場合はキャッシュ・メモ
リＣ１、ＣＰＵ２の場合はキャッシュ・メモリＣ２、Ｃ
ＰＵ３の場合はキャッシュ・メモリＣ３である。以下キ
ャッシュ・ヒットとキャッシュ・ミスの場合について述
べる。
【００１３】(a) キャッシュ・ヒット キャッシュ・ヒットの場合は、キャッシュ・メモリから
プロセッサに対してデータが読み込まれ、リードのため
のプロセスは終了する。
プロセッサに対してデータが読み込まれ、リードのため
のプロセスは終了する。
【００１４】(b) キャッシュ・ミス キャッシュ・ミスの場合は、システム・バス７０を介し
てメイン・メモリ６０に対するアクセスが開始される。
メイン・メモリ６０はキャッシュ・ラインを構成するメ
モリ・ブロックに分割され、各ブロックごとにそのブロ
ックのコピーを持つキャッシュの番号を保持するキャッ
シュ番号テーブルが付加されている。このテーブルは、
ＣＰＵからリード要求を受けてそのブロックのデータを
返した時に、そのＣＰＵが最も高い優先度を持つキャッ
シュの番号が登録される。どのキャッシュ・メモリにも
コピーが存在しないメモリ・ブロックのキャッシュ番号
テーブルには、"Not copied"の状態が記録されている。
換言すれば、初期値は"Not copied"の状態である。
てメイン・メモリ６０に対するアクセスが開始される。
メイン・メモリ６０はキャッシュ・ラインを構成するメ
モリ・ブロックに分割され、各ブロックごとにそのブロ
ックのコピーを持つキャッシュの番号を保持するキャッ
シュ番号テーブルが付加されている。このテーブルは、
ＣＰＵからリード要求を受けてそのブロックのデータを
返した時に、そのＣＰＵが最も高い優先度を持つキャッ
シュの番号が登録される。どのキャッシュ・メモリにも
コピーが存在しないメモリ・ブロックのキャッシュ番号
テーブルには、"Not copied"の状態が記録されている。
換言すれば、初期値は"Not copied"の状態である。
【００１５】キャッシュ・ミスの結果としてメイン・メ
モリ６０がリード・アクセスされた時、キャッシュ・コ
ントローラは最初にキャッシュ番号テーブル６１をアク
セスし、要求されたブロックのコピーがいずれかのキャ
ッシュ・メモリに存在するかどうかをチェックする。キ
ャッシュ番号テーブルのエントリが"Not copied"の場合
はそのブロック全体のデータがレスポンスとして返され
ると同時に、キャッシュ番号テーブルにそのデータがロ
ードされるキャッシュ番号が登録される。また、いずれ
かのキャッシュ・メモリにコピーが存在する場合、すな
わちキャッシュ番号テーブルにキャッシュ番号が登録さ
れている場合には、そのキャッシュ番号がレスポンスと
して返される。この場合キャッシュ番号テーブルのエン
トリの値は不変である。
モリ６０がリード・アクセスされた時、キャッシュ・コ
ントローラは最初にキャッシュ番号テーブル６１をアク
セスし、要求されたブロックのコピーがいずれかのキャ
ッシュ・メモリに存在するかどうかをチェックする。キ
ャッシュ番号テーブルのエントリが"Not copied"の場合
はそのブロック全体のデータがレスポンスとして返され
ると同時に、キャッシュ番号テーブルにそのデータがロ
ードされるキャッシュ番号が登録される。また、いずれ
かのキャッシュ・メモリにコピーが存在する場合、すな
わちキャッシュ番号テーブルにキャッシュ番号が登録さ
れている場合には、そのキャッシュ番号がレスポンスと
して返される。この場合キャッシュ番号テーブルのエン
トリの値は不変である。
【００１６】メイン・メモリ６０からのレスポンスを受
け取ったＣＰＵのキャッシュ・コントローラは、そのレ
スポンスがデータであった場合、要求されたデータをプ
ロセッサに返すと共に、ブロック全体のデータを最も高
い優先度を持つキャッシュ・メモリに書き込む。またメ
イン・メモリからのレスポンスがコピーを有するキャッ
シュを示すキャッシュ番号であった場合は、そのキャッ
シュに対するアクセスを開始する。この場合のキャッシ
ュ・アクセスは、クロスバ・スイッチ５０のスイッチ網
を経て行なわれる。例えばＣＰＵ０からキャッシュ・メ
モリＣ１に対してアクセスする場合は、Ｓ９→Ｓ５→Ｓ
１というスイッチ経由のアクセス経路が形成される。
け取ったＣＰＵのキャッシュ・コントローラは、そのレ
スポンスがデータであった場合、要求されたデータをプ
ロセッサに返すと共に、ブロック全体のデータを最も高
い優先度を持つキャッシュ・メモリに書き込む。またメ
イン・メモリからのレスポンスがコピーを有するキャッ
シュを示すキャッシュ番号であった場合は、そのキャッ
シュに対するアクセスを開始する。この場合のキャッシ
ュ・アクセスは、クロスバ・スイッチ５０のスイッチ網
を経て行なわれる。例えばＣＰＵ０からキャッシュ・メ
モリＣ１に対してアクセスする場合は、Ｓ９→Ｓ５→Ｓ
１というスイッチ経由のアクセス経路が形成される。
【００１７】本発明の最大の特徴は、キャッシュ・ミス
の際に実際のデータ転送を伴わないことである。システ
ム内のいずれかのキャッシュ・メモリに目的のメモリ・
ブロックのコピーが存在する限りプロセッサはそのキャ
ッシュ・メモリから直接データを読み込むことができ
る。
の際に実際のデータ転送を伴わないことである。システ
ム内のいずれかのキャッシュ・メモリに目的のメモリ・
ブロックのコピーが存在する限りプロセッサはそのキャ
ッシュ・メモリから直接データを読み込むことができ
る。
【００１８】（２）ライト・アクセス リード・アクセスの場合と同様にプロセッサから出力さ
れたメモリのアドレスがキャッシュ・コントローラに受
け取られ、最も高い優先度を持つキャッシュ・メモリに
対してアクセスが開始される。 (a) キャッシュ・ヒット キャッシュ・ヒットの場合はデータ書き込みが行なわれ
る。この際、従来のマルチプロセッサ・システムにおけ
るキャッシュ制御の場合は他のプロセッサのキャッシュ
が保持する同一ロケーションのデータを無効化あるいは
更新する必要があるが、本発明では同一メモリブロック
のコピーはシステム内でただひとつのキャッシュにしか
存在しないためそのような無効化あるいは更新を必要と
しない。
れたメモリのアドレスがキャッシュ・コントローラに受
け取られ、最も高い優先度を持つキャッシュ・メモリに
対してアクセスが開始される。 (a) キャッシュ・ヒット キャッシュ・ヒットの場合はデータ書き込みが行なわれ
る。この際、従来のマルチプロセッサ・システムにおけ
るキャッシュ制御の場合は他のプロセッサのキャッシュ
が保持する同一ロケーションのデータを無効化あるいは
更新する必要があるが、本発明では同一メモリブロック
のコピーはシステム内でただひとつのキャッシュにしか
存在しないためそのような無効化あるいは更新を必要と
しない。
【００１９】(b) キャッシュ・ミス キャッシュ・ミスの場合、リード・ミスの場合と同様に
メイン・メモリ６０に対するリード・アクセスが開始さ
れる。要求されたリード・アクセスに対してキャッシュ
・コントローラは最初にキャッシュ番号テーブルをアク
セスし、要求されたブロックのコピーがいずれかのキャ
ッシュ・メモリに存在するかどうかがチェックされる。
その結果により次の(b1)，(b2)の２通りの処理に分かれ
る。
メイン・メモリ６０に対するリード・アクセスが開始さ
れる。要求されたリード・アクセスに対してキャッシュ
・コントローラは最初にキャッシュ番号テーブルをアク
セスし、要求されたブロックのコピーがいずれかのキャ
ッシュ・メモリに存在するかどうかがチェックされる。
その結果により次の(b1)，(b2)の２通りの処理に分かれ
る。
【００２０】(b1)キャッシュ番号テーブルのエントリ
が"Not copied"の場合 そのブロック全体のデータがレスポンスとして返される
と同時にキャッシュ番号テーブルにそのデータがコピー
されるキャッシュの番号が登録される。メイン・メモリ
６０からのレスポンス・データを受け取ったＣＰＵのキ
ャッシュ・コントローラは、プロセッサからのライト・
データをデータ・ブロックにマージし、ブロック全体の
データを最も高い優先度を持つキャッシュ・メモリに書
き込む。
が"Not copied"の場合 そのブロック全体のデータがレスポンスとして返される
と同時にキャッシュ番号テーブルにそのデータがコピー
されるキャッシュの番号が登録される。メイン・メモリ
６０からのレスポンス・データを受け取ったＣＰＵのキ
ャッシュ・コントローラは、プロセッサからのライト・
データをデータ・ブロックにマージし、ブロック全体の
データを最も高い優先度を持つキャッシュ・メモリに書
き込む。
【００２１】(b2)いずれかのキャッシュ・メモリにコピ
ーが存在する場合 キャッシュ番号テーブルに保持されているキャッシュ番
号がレスポンスとしてメイン・メモリより返される。キ
ャッシュ番号テーブルのエントリの値は不変である。レ
スポンスを受け取ったＣＰＵのキャッシュ・コントロー
ラは、スイッチ網を経てそのキャッシュに対するライト
・アクセスを開始する。
ーが存在する場合 キャッシュ番号テーブルに保持されているキャッシュ番
号がレスポンスとしてメイン・メモリより返される。キ
ャッシュ番号テーブルのエントリの値は不変である。レ
スポンスを受け取ったＣＰＵのキャッシュ・コントロー
ラは、スイッチ網を経てそのキャッシュに対するライト
・アクセスを開始する。
【００２２】以上述べたように本発明によれば、リード
・ミスおよびライト・ミスの際に発生するメイン・メモ
リとキャッシュ間のデータ転送を最小限に抑えることが
できる。さらにキャッシュ・コヒーレンシーも維持され
るため、複雑なメカニズムも必要としない。また、メイ
ン・メモリに対してライトバックが発生するのは、キャ
ッシュ・ミスが発生した場合にそのミスしたキャッシュ
・ラインがダーティの状態（キャッシュに対してデータ
の書き込みが行なわれ、メイン・メモリの内容とデータ
が一致していない状態）であり、しかもキャッシュ番号
テーブルのエントリが"Notcopied" の場合のみに限られ
る。この場合はメイン・メモリからのメモリ・ブロック
のデータがキャッシュにロードされる前にダーティなラ
インのメイン・メモリへのライトバックが発生する。
・ミスおよびライト・ミスの際に発生するメイン・メモ
リとキャッシュ間のデータ転送を最小限に抑えることが
できる。さらにキャッシュ・コヒーレンシーも維持され
るため、複雑なメカニズムも必要としない。また、メイ
ン・メモリに対してライトバックが発生するのは、キャ
ッシュ・ミスが発生した場合にそのミスしたキャッシュ
・ラインがダーティの状態（キャッシュに対してデータ
の書き込みが行なわれ、メイン・メモリの内容とデータ
が一致していない状態）であり、しかもキャッシュ番号
テーブルのエントリが"Notcopied" の場合のみに限られ
る。この場合はメイン・メモリからのメモリ・ブロック
のデータがキャッシュにロードされる前にダーティなラ
インのメイン・メモリへのライトバックが発生する。
【００２３】
【発明の効果】以上説明したように本発明によれば、キ
ャッシュ・ミスの際に発生するメイン・メモリとキャッ
シュ間のデータ転送を最小限に抑制することができ、シ
ステム・バスのトラフィックを大幅に削減することがで
きる。
ャッシュ・ミスの際に発生するメイン・メモリとキャッ
シュ間のデータ転送を最小限に抑制することができ、シ
ステム・バスのトラフィックを大幅に削減することがで
きる。
【図１】本発明に係るマルチプロセッサ・キャッシュ制
御装置の一実施例を示す構成図である。
御装置の一実施例を示す構成図である。
【図２】メイン・メモリの構成を示す構成図である。
５，６，７，８ キャッシュ・メモリ １０，２０，３０，４０ ＣＰＵ １１ プロセッサ １２ キャッシュ・コントローラ １３ バス・インタフェース ５０ クロスバ・スイッチ ６０ メイン・メモリ ７０ システム・バス
Claims (1)
- 【請求項１】複数のプロセッサと複数のキャッシュ・メ
モリを一定の優先度を持ってすべてのプロセッサがすべ
てのキャッシュ・メモリをアクセスできるように接続す
るクロスバ・スイッチと、 キャッシュ・テーブルとデータ部から構成され、キャッ
シュ・テーブルの各エントリーはそのメモリ・ブロック
のコピーがどのキャッシュ・メモリに存在するかを示
し、データ部はキャッシュ・ラインを構成する複数バイ
トから成るメモリ・ブロックに分割して成るメイン・メ
モリを備え、ある特定のメモリ・ブロックがシステム内
のただひとつのキャッシュ・メモリにのみ存在するよう
に制御されることを特徴とするマルチプロセッサ・キャ
ッシュ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5000695A JPH06202949A (ja) | 1993-01-06 | 1993-01-06 | マルチプロセッサ・キャッシュ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5000695A JPH06202949A (ja) | 1993-01-06 | 1993-01-06 | マルチプロセッサ・キャッシュ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06202949A true JPH06202949A (ja) | 1994-07-22 |
Family
ID=11480906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5000695A Pending JPH06202949A (ja) | 1993-01-06 | 1993-01-06 | マルチプロセッサ・キャッシュ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06202949A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011517219A (ja) * | 2009-02-13 | 2011-05-26 | アップル インコーポレイテッド | マルチポート型メモリスーパーセル及びデータ経路スイッチング回路を伴う集積回路 |
-
1993
- 1993-01-06 JP JP5000695A patent/JPH06202949A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011517219A (ja) * | 2009-02-13 | 2011-05-26 | アップル インコーポレイテッド | マルチポート型メモリスーパーセル及びデータ経路スイッチング回路を伴う集積回路 |
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